KR101709635B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip

Abstract

반도체 장치가 제공된다. 이 반도체 장치는, 그의 적어도 일부를 관통하며, 제 1 돌출 높이를 갖는 제 1 관통 전극 및 제 1 돌출 높이보다 높은 제 2 돌출 높이를 갖는 제 2 관통 전극을 포함하는 제 1 반도체 칩, 제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩, 및 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 관통 전극을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 관통 전극(Though silicon via)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하려는 과제는 크기가 다른 복수의 반도체 장치들을 적층하기 위한 관통 전극들을 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 크기가 다른 복수의 반도체 장치들을 적층하기 위한 관통 전극들을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 또 다른 과제는 상기 반도체 장치를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는, 그의 적어도 일부를 관통하며, 제 1 돌출 높이를 갖는 제 1 관통 전극 및 제 1 돌출 높이와 다른 제 2 돌출 높이를 갖는 제 2 관통 전극을 포함하는 제 1 반도체 칩을 포함할 수 있다.
제 2 돌출 높이는 제 1 돌출 높이보다 클 수 있다.
제 2 관통 전극은 제 1 관통 전극보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공될 수 있다.
제 2 관통 전극은 제 1 관통 전극보다 넓은 폭을 가질 수 있다.
제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩 및 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 더 포함할 수 있다.
제 3 반도체 칩의 평면적은 제 2 반도체 칩의 평면적보다 클 수 있다.
제 2 반도체 칩과 제 3 반도체 칩 사이에 개재되는 접착 물질층을 더 포함할 수 있다.
제 1 내지 제 3 반도체 칩들은 비휘발성 메모리 소자, 디램 소자 그리고 로직 소자 중 서로 다른 소자일 수 있다.
제 1 반도체 칩은 제 2 돌출 높이보다 큰 제 3 돌출 높이를 갖는 제 3 관통 전극을 더 포함할 수 있다.
제 3 관통 전극은 제 2 관통 전극보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공될 수 있다.
제 3 관통 전극과 전기적으로 연결되는 제 4 반도체 칩을 더 포함할 수 있다.
제 4 반도체 칩의 평면적은 제 3 반도체 칩의 평면적보다 클 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것, 제 2 반도체 칩을 제 1 관통 전극과 전기적으로 연결하는 것, 및 제 3 반도체 칩을 제 2 관통 전극과 전기적으로 연결하는 것을 포함할 수 있다. 제 1 관통 전극은 제 1 돌출 높이를 가지고, 제 2 관통 전극은 제 2 돌출 높이를 가지되, 제 2 돌출 높이는 제 1 돌출 높이와 다른 것을 특징으로 할 수 있다.
제 2 돌출 높이는 제 1 돌출 높이보다 클 수 있다.
제 2 관통 전극은 제 1 관통 전극보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성될 수 있다.
제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것, 제 1 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 1 포토레지스트 패턴을 형성하는 것, 제 1 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 깊이의 제 1 비아 홀을 형성하는 것, 제 1 포토레지스트 패턴을 제거하는 것, 제 2 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 2 포토레지스트 패턴을 형성하는 것, 제 2 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 깊이와 다른 제 2 깊이의 제 2 비아 홀을 형성하는 것, 제 2 포토레지스트 패턴을 제거하는 것, 제 1 및 제 2 비아 홀들을 각각 채우는 제 1 및 제 2 관통 전극들을 형성하는 것, 및 기판의 제 2 면으로부터 기판의 일부를 제거하여 제 1 및 제 2 관통 전극들을 노출하는 것을 포함할 수 있다.
제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것, 제 1 및 제 2 비아 홀들이 형성될 기판의 제 1 면을 노출하는 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 및 제 2 비아 홀들을 형성하는 것, 포토레지스트 패턴을 제거하는 것, 제 1 및 제 2 비아 홀들을 각각 채우는 제 1 및 제 2 관통 전극들을 형성하는 것, 및 기판의 제 2 면으로부터 기판의 일부를 제거하여 제 1 및 제 2 관통 전극들을 노출하는 것을 포함할 수 있다. 포토레지스트 패턴은 제 1 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 1 개구부 및 제 2 비아 홀이 형성될 기판의 제 1 면을 노출하는 제 2 개구부를 가지되, 제 1 및 제 2 개구부들의 폭들은 서로 다를 수 있다.
제 2 비아 홀은 제 1 비아 홀보다 넓은 폭을 갖도록 형성될 수 있다.
제 2 비아 홀은 제 1 비아 홀보다 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성될 수 있다.
제 3 반도체 칩의 평면적은 제 2 반도체 칩의 평면적보다 클 수 있다.
제 2 및 제 3 반도체 칩들을 각각 제 1 및 제 2 관통 전극들과 전기적으로 연결하는 것은 제 2 반도체 칩의 패드를 제 1 관통 전극과 전기적으로 연결하는 것, 제 2 반도체 칩의 패드가 제공된 제 1 면에 대향하는 제 2 면 상에 접착 물질층을 형성하는 것, 및 제 3 반도체 칩의 패드를 제 2 관통 전극과 전기적으로 연결하는 것을 포함할 수 있다. 제 3 반도체 칩의 패드가 제공된 제 1 면은 제 2 반도체 칩의 제 2 면과 접착 물질층에 의해 접착될 수 있다.
제 2 및 제 3 반도체 칩들을 각각 제 1 및 제 2 관통 전극들과 전기적으로 연결하는 것은 제 3 반도체 칩의 패드가 제공된 제 1 면 상에 패드를 덮지 않도록 접착 물질층을 형성하는 것, 제 2 반도체 칩을 접착 물질층 상에 제 2 반도체 칩의 패드가 제공된 제 1 면에 대향하는 제 2 면이 향하도록 실장하는 것, 및 제 2 반도체 칩이 실장된 제 3 반도체 칩의 제 2 및 제 3 반도체 칩들의 패드들을 각각 제 1 및 제 2 관통 전극들과 전기적으로 동시에 연결하는 것을 포함할 수 있다.
제 1 반도체 칩을 관통하는 제 3 관통 전극을 형성하는 것 및 제 4 반도체 칩을 제 3 관통 전극과 전기적으로 연결하는 것을 더 포함할 수 있다. 제 3 관통 전극은 제 1 및 제 2 돌출 높이들보다 클 수 있다.
제 4 반도체 칩의 평면적은 제 3 반도체 칩의 평면적보다 클 수 있다.
제 4 반도체 칩을 제 3 관통 전극과 전기적으로 연결하는 것은 제 4 반도체 칩의 패드를 제 3 관통 전극과 전기적으로 연결하는 것을 포함할 수 있다. 제 4 반도체 칩의 패드가 제공된 제 1 면은 제 3 반도체 칩의 패드가 제공된 제 1 면에 대향하는 제 2 면과 접착 물질층을 개재하여 접착될 수 있다.
상기한 또 다른 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는 제 1 면에 제공된 본딩 패드 및 제 1 면에 대향하는 제 2 면에 제공된 볼 패드를 갖는 배선 기판, 및 배선 기판의 제 1 면 상에 실장된 반도체 장치를 포함할 수 있다. 반도체 장치는, 그의 적어도 일부를 관통하며, 제 1 돌출 높이를 갖는 제 1 관통 전극 및 제 1 돌출 높이보다 큰 제 2 돌출 높이를 갖는 제 2 관통 전극을 포함하는 제 1 반도체 칩, 제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩, 및 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 포함하고, 제 2 및 제 3 반도체 칩들과 전기적으로 연결되는 제 1 및 제 2 관통 전극들의 일단에 대향하는 타단은 배선 기판의 본딩 패드와 전기적으로 연결되는 것을 특징으로 할 수 있다.
배선 기판의 볼 패드 상에 제공되는 솔더 볼을 더 포함할 수 있다.
제 1 및 제 2 관통 전극들의 타단과 배선 기판의 본딩 패드는 접속 단자에 의해 전기적으로 연결될 수 있다.
제 1 및 제 2 관통 전극들의 타단과 배선 기판의 본딩 패드는 본딩 와이어에 의해 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 장치가 서로 다른 돌출 높이를 갖는 관통 전극들을 가짐으로써, 크기가 다른 복수의 반도체 장치들이 적층될 수 있다. 이에 따라, 다양한 크기 및 기능을 갖는 복수의 반도체 장치들을 포함하는 반도체 장치 및 이를 포함하는 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도들;
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도들;
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도;
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 패키지들을 보여주는 단면도들;
도 12는 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도;
도 13은 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도;
도 14는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도;
도 15는 본 발명의 실시예들에 따른 전자 장치의 사시도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 반도체 칩과 관통 전극을 위주로 간단히 도시된다.
도 1을 참조하면, 반도체 장치(100)는 제 1 반도체 칩(110a), 제 2 반도체 칩(120) 및 제 3 반도체 칩(130)을 포함한다. 제 1 내지 제 3 반도체 칩들(110a, 120, 130)은 집적 회로(미도시)를 포함할 수 있다. 집적 회로는 제 1 내지 제 3 반도체 칩들(110a, 120, 130)의 내부에 제공될 수 있다. 집적 회로는 고용량화, 집적화, 시스템화 가능한 소자들이 적층된 것일 수 있다. 집적 회로는 트랜지스터 또는 메모리 소자를 포함할 수 있다.
집적 회로와 전기적으로 연결되는 패드(122 또는 132)가 제 1, 제 2 또는/및 제 3 반도체 칩들(110a, 120 또는/및 130) 상에 제공될 수 있다. 패드(122 또는 132)는 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있다. 패드(122 또는 132)가 알루미늄으로 형성될 경우, 패드(122 또는 132)는 집적 회로 상에 제공될 수 있다. 패드(122 또는 132)가 구리로 형성될 경우, 패드(122 또는 132)는 다마신(damascene) 구조로 집적 회로 내에 포함될 수 있다.
제 1 및 제 2 관통 전극들(115a, 115b)은 제 1 반도체 칩(110a)의 집적 회로로부터 이격되어 제 1 반도체 칩(110a)을 관통하도록 제공된다. 제 1 및 제 2 관통 전극들(115a, 115b)은 은(Ag), 금(Au), 구리, 텅스텐(W) 또는 인듐(In)을 포함할 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 주변회로 영역(미도시)에 제공될 수 있다. 이와 달리, 제 1 반도체 칩(110a)이 제 2 및 제 3 반도체 칩들(120, 130)과 같이 패드(122 또는 132)를 가질 경우, 제 1 및 제 2 관통 전극들(115a, 115b)은 패드(122 또는 132)를 관통하거나, 또는 패드(122 또는 132)와 중첩되도록 형성될 수 있다.
도시되지 않았지만, 제 2 및 제 3 반도체 칩들(120, 130)도 이들을 각각 관통하는 관통 전극(도 11의 124 또는 134 참조)을 가질 수도 있다.
제 1 및 제 2 관통 전극들(115a, 115b)은 제 1 반도체 칩(110a)의 일 표면으로부터 돌출될 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 각각 서로 다른 돌출 높이인 제 1 및 제 2 돌출 높이를 가질 수 있다. 바람직하게는, 본 발명의 실시예에 따른 반도체 장치(110)의 제 1 반도체 칩(110a)을 관통하는 제 1 및 제 2 관통 전극들(115a, 115b) 중 제 2 관통 전극(115b)의 제 2 돌출 높이가 제 1 관통 전극(115a)의 제 1 돌출 높이보다 클 수 있다. 이때, 제 2 관통 전극(115b)은 제 1 관통 전극(115a)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 제공될 수 있다. 즉, 제 1 반도체 칩(110a)의 중앙으로부터 가장 가까운 거리에 있는 제 1 관통 전극(115a)은 가장 작은 제 1 돌출 높이를 갖고, 제 1 관통 전극(115a)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 제 2 관통 전극(115b)은 제 1 관통 전극(115b)의 제 1 돌출 높이보다 큰 제 2 돌출 높이를 갖고, 그리고 추가로 제공될 수 있는 추가적인 관통 전극(도 7의 115c 참조)은 제 2 관통 전극(115b)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 제공되면서, 제 2 관통 전극(115b)의 제 2 돌출 높이보다 큰 제 3 돌출 높이를 가질 수 있다. 결과적으로, 제 1 반도체 칩(110a)은 그 중앙으로부터 가장자리로 갈수록 돌출 높이가 순차적으로 높아지는 관통 전극 구조를 가질 수 있다.
제 2 및 제 3 반도체 칩들(120, 130)은 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결될 수 있다. 제 2 및 제 3 반도체 칩들(120, 130)은 제 2 및 제 3 반도체 칩들(120, 130) 상에 각각 제공된 패드들(122, 132)을 통해 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결될 수 있다. 제 3 반도체 칩(130)의 평면적은 제 2 반도체 칩(120)의 평면적보다 클 수 있다. 하지만, 제 3 반도체 칩(130)의 평면적은 제 1 반도체 칩(110a)의 평면적보다 같거나 작을 수 있다. 제 2 및 제 3 반도체 칩들(120, 130) 사이에는 이들 사이의 접착을 위한 접착 물질층(125)이 개재될 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)는 제 1 반도체 칩(110a)이 그 중앙으로부터 가장자리로 갈수록 돌출 높이가 순차적으로 높아지는 관통 전극 구조를 가짐으로써, 크기 및 기능이 다른 복수의 반도체 칩들(120, 130, ...)이 제 1 반도체 칩(110a)에 적층된 구조를 가질 수 있다. 이에 따라, 다양한 크기 및 기능을 갖는 복수의 반도체 칩들(110a, 120, 130, ...)을 포함하는 반도체 장치(100)가 제공될 수 있다.
예를 들어, 제 1 반도체 칩(110a)은 비휘발성 메모리(NonVolatile Memory : NVM) 소자이고, 제 2 반도체 칩(120)은 디램(Dynamic Random Access Memory : DRAM) 소자이고, 그리고 제 3 반도체 칩(130)은 로직(logic) 소자일 수 있다. 이러한 제 1 내지 제 3 반도체 칩들(110a, 120, 130)을 포함하는 반도체 장치(100)는 전자 시스템으로 사용될 수 있다.
또한, 예를 들어, 제 1 및 제 2 반도체 칩들(110a, 120)은 메모리 소자들이고, 그리고 제 3 반도체 칩(130)은 인쇄 회로 기판 등과 같은 배선 기판일 수 있다. 이러한 제 1 내지 제 3 반도체 칩들(110a, 120, 130)을 포함하는 반도체 장치(100)는 반도체 패키지의 한 형태일 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판(110)을 준비한다. 기판(110)은 실리콘 웨이퍼(Si wafer)일 수 있다. 기판(110)은 그 내부 또는 제 1 면에 집적 회로(미도시)가 형성되어 있는 것일 수 있다. 집적 회로 상에 집적 회로와 전기적으로 연결되는 패드(미도시)가 형성될 수 있다. 패드가, 예를 들어, 알루미늄으로 형성될 경우, 패드는 집적 회로 상에 형성될 수 있다. 패드가, 예를 들어, 구리로 형성될 경우, 패드는 다마신 구조로 집적 회로 내에 포함되도록 형성될 수 있다.
기판(110)의 제 1 면 상에 제 1 포토레지스트 패턴(112a)을 형성한다. 제 1 포토레지스트 패턴(112a)은 제 1 비아 홀(114a)이 형성될 기판(110)의 제 1 면을 노출할 수 있다.
제 1 포토레지스트 패턴(112a)을 마스크로 하는 식각 공정으로 기판(110)의 제 1 면으로부터 제 1 깊이까지 리세스(recess)된 제 1 비아 홀(114a)을 형성한다. 제 1 비아 홀(114a)은 주변회로 영역(미도시)에 형성될 수 있다. 이와 달리, 제 1 비아 홀(114a)은 앞서 설명된 패드를 관통하거나, 또는 패드와 중첩되도록 형성될 수 있다.
제 1 비아 홀(114a)은 건식 식각, 습식 식각, 레이저(laser)를 이용한 드릴링(drilling) 또는 기계적 드릴링을 이용하여 형성될 수 있다. 제 1 비아 홀(114a)의 제 1 깊이는 집적 회로의 두께보다 크고, 기판(110)의 두께보다 작아, 기판(110)의 제 2 면으로부터 이격되어 있을 수 있다.
도 2b를 참조하면, 제 1 포토레지스트 패턴(112a)을 제거한 후, 제 1 비아 홀(114a)이 형성된 기판(110) 상에 제 2 포토레지스트 패턴(112b)을 형성한다. 제 2 포토레지스트 패턴(112b)은 제 2 비아 홀(114b)이 형성될 기판(110)의 제 1 면을 노출할 수 있다.
제 2 포토레지스트 패턴(112b)을 마스크로 하는 식각 공정으로 기판(110)의 제 1 면으로부터 제 1 비아 홀(114a)의 제 1 깊이와 다른 제 2 깊이까지 리세스된 제 2 비아 홀(114b)을 형성한다. 본 발명의 실시예에 따른 제 1 및 제 2 비아 홀들(114a, 114b)은 서로 다른 깊이들을 가질 수 있다. 바람직하게는, 제 2 비아 홀(114b)의 제 2 깊이가 제 1 비아 홀(114a)의 제 1 깊이보다 클 수 있다. 이에 따라, 제 2 비아 홀(114b)은 기판(110)의 절단(scribe lane) 영역에 의해 구분된 다이(die)들 각각의 중앙으로부터 제 1 비아 홀(114a)보다 먼 거리에 형성될 수 있다. 제 2 비아 홀(114b)은 주변회로 영역에 형성될 수 있다. 이와 달리, 제 2 비아 홀(114b)은 앞서 설명된 패드를 관통하거나, 또는 패드와 중첩되도록 형성될 수 있다.
제 2 비아 홀(114b)은 건식 식각, 습식 식각, 레이저를 이용한 드릴링 또는 기계적 드릴링을 이용하여 형성될 수 있다. 제 2 비아 홀(114a)의 제 2 깊이는 제 1 비아 홀(114a)의 제 1 깊이보다 크고, 기판(110)의 두께보다 작아, 기판(110)의 제 2 면으로부터 이격되어 있을 수 있다.
도 2c를 참조하면, 제 2 포토레지스트 패턴(112b)을 제거한 후, 제 1 및 제 2 비아 홀들(114a, 114b)을 각각 채우는 제 1 및 제 2 관통 전극들(115a, 115b)을 형성한다. 제 1 및 제 2 관통 전극들(115a, 115b)을 형성하는 것은 제 1 및 제 2 비아 홀들(114a, 114b)의 내부를 관통 전극용 배선 패턴으로 채우고, 이를 패터닝(patterning)하는 것일 수 있다. 관통 전극용 배선 패턴은 전기 도금 방법, 무전해 도금 방법 또는 선택적 증착 방법을 이용하여 제 1 및 제 2 비아 홀들(114a, 114b)의 내부에 형성될 수 있다. 전기 도금 방법은 제 1 및 제 2 비아 홀들(114a, 114b) 각각의 내면에 씨드층(seed layer)을 형성한 후, 씨드층을 이용하여 관통 전극용 배선 패턴을 도금하는 것을 포함할 수 있다. 씨드층은 스퍼터링(sputtering) 방법으로 형성될 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 은, 금, 구리, 텅스텐 또는 인듐을 포함할 수 있다.
제 2 비아 홀(114b)의 제 2 깊이가 제 1 비아 홀(114a)의 제 1 깊이보다 크기 때문에, 제 2 관통 전극(115b)은 제 1 관통 전극(115a)보다 긴 길이를 가질 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 앞서 설명된 패드와 전기적으로 접속될 수 있도록 기판(110)의 제 1 면 상으로 연장하여 형성되거나, 또는 패드를 관통하거나 패드와 중첩되도록 형성될 수 있다.
도시되지 않았지만, 추가적인 적어도 하나의 비아 홀이 기판(110)에 더 형성될 수 있다. 즉, 제 1 및 제 2 비아 홀들(114a, 114b)과 다른 깊이를 갖는 추가적인 제 3 비아 홀이 기판(110)에 형성될 수 있다.
도 2d를 참조하면, 제 1 및 제 2 관통 전극들(115a, 115b)이 형성된 기판(110)의 제 2 면으로부터 기판(110)의 일부를 제거하여 제 1 및 제 2 관통 전극들(115a, 115b)을 노출한다. 제 1 및 제 2 관통 전극들(115a, 115b)을 노출하는 것은 2 단계의 공정으로 진행될 수 있다. 제 1 단계 공정은 기판(110)의 제 1 면 상에 접착층(미도시)을 이용하여 캐리어 기판(carrier substrate, 미도시)을 부착한 후, 기판(110)의 제 2 면을 제 2 관통 전극(115b)에 근접할 때까지 연마하는 연마 공정일 수 있다. 제 2 단계 공정은 제 1 및 제 2 관통 전극들(115a, 115b)이 기판(110)의 제 2 면으로 돌출되도록 기판(110)의 제 2 면을 선택적으로 식각하는 식각 공정일 수 있다. 제 1 단계 공정은 그라인딩(grinding) 방식을 이용하는 것이고, 그리고 제 2 단계 공정은 습식 식각 또는 건식 식각 방식을 이용하는 것일 수 있다.
캐리어 기판은 기판(110)의 제 2 면을 연마하는 제 1 단계 공정에서 기판(110)에 작용하는 기계적인 응력(stress)을 완화하고, 제 1 단계 공정에 의해 박형화된 기판(110)에서 발생할 수 있는 휨(warpage)을 방지하기 위해 사용될 수 있다. 캐리어 기판은 유리 기판 또는 수지 기판을 포함할 수 있다. 접착층은 접착 후에 분리가 용이한 재가공 접착제(reworkable adhesive)인 자외선 접착제 또는 열가소성 접착제를 포함할 수 있다.
제 2 관통 전극(115b)은 제 1 관통 전극(115a)보다 긴 길이를 가지기 때문에, 기판(110)의 제 2 면으로부터 돌출되는 제 2 관통 전극(115b)의 돌출 높이는 제 1 관통 전극(115a)의 돌출 높이보다 클 수 있다.
제 1 및 제 2 관통 전극들(115a, 115b)을 기판(110)의 제 2 면으로부터 노출한 후, 캐리어 기판 및 접착층을 제거한다.
제 1 및 제 2 관통 전극들(115a, 115b)을 기판(110)의 제 2 면으로부터 노출한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되어 각각의 제 1 반도체 칩들(110a)로 분리될 수 있다.
도 2e를 참조하면, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결한다. 제 3 반도체 칩(130)의 평면적은 제 2 반도체 칩(120)의 평면적보다 클 수 있다.
제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것은 제 2 반도체 칩(120)의 패드(122)를 제 1 관통 전극(115a)과 전기적으로 연결하고, 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면 상에 접착 물질층(125)을 형성하고, 그리고 제 3 반도체 칩(130)의 패드(132)를 제 2 관통 전극(115b)에 전기적으로 연결하는 것일 수 있다. 이때, 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면은 제 2 반도체 칩(120)의 제 2 면과 접착 물질층(125)에 의해 서로 접착될 수 있다.
이와는 달리, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것은 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면 상에 패드(132)를 덮지 않도록 접착 물질층(125)을 형성하고, 제 2 반도체 칩(120)을 접착 물질층(125) 상에 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면이 향하도록 실장한 후, 제 2 반도체 칩(120)이 실장된 제 3 반도체 칩(130)의 제 2 및 제 3 반도체 칩들(120, 130)의 패드들(122, 132)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 동시에 연결하는 것일 수 있다.
이와는 또 달리, 앞서 설명된 각각의 제 1 반도체 칩들(110a)로 분리하기 전에 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결할 수도 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것은 위에서 설명된 두 방법으로 제 1 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결하는 것일 수 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되면서, 각각의 반도체 장치들(도 1의 100 참조)로 분리될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도들이다. 전술한 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 3a를 참조하면, 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 기판(110)을 준비한다. 기판(110)의 제 1 면 상에 포토레지스트 패턴(112c)을 형성한다. 포토레지스트 패턴(112c)은 제 1 및 제 2 비아 홀들(114a1, 114b1)이 형성될 기판(110)의 제 1 면을 노출할 수 있다.
포토레지스트 패턴(112c)은 제 1 비아 홀(114a1)이 형성될 기판(110)의 제 1 면을 노출하는 제 1 개구부 및 제 2 비아 홀(114b1)이 형성될 기판(110)의 제 1 면을 노출하는 제 2 개구부를 가질 수 있다. 포토레지스트 패턴(112c)의 제 1 및 제 2 개구부들의 폭들은 서로 다를 수 있다. 바람직하게는, 제 2 비아 홀(114b1)이 형성될 기판(110)의 제 1 면을 노출하는 제 2 개구부의 폭이 제 1 비아 홀(114a1)이 형성될 기판(110)의 제 1 면을 노출하는 제 1 개구부의 폭보다 넓을 수 있다.
포토레지스트 패턴(112c)을 마스크로 하는 식각 공정으로 기판(110)의 제 1 면으로부터 서로 다른 깊이들로 리세스된 제 1 및 제 2 비아 홀들(114a1, 114b1)을 형성한다. 제 1 및 제 2 비아 홀들(114a1, 114b1)이 식각 공정에 의해 서로 다른 깊이들로 리세스되는 것은 포토레지스트 패턴(112c)의 제 1 및 제 2 개구부들의 폭들이 서로 다른 것에 의해 기판(110)이 식각되는 속도에서 차이를 가지기 때문이다. 본 발명의 실시예에 따른 제 1 및 제 2 비아 홀들(114a1, 114b1)은 서로 다른 깊이들 및 폭들을 가질 수 있다. 바람직하게는, 제 2 비아 홀(114b1)의 제 2 깊이가 제 1 비아 홀(114a1)의 제 1 깊이보다 클 수 있고, 그리고 제 2 비아 홀(114b1)의 폭이 제 1 비아 홀(114a1)의 폭보다 넓을 수 있다. 이에 따라, 제 2 비아 홀(114b1)은 기판(110)의 절단 영역에 의해 구분된 다이들 각각의 중앙으로부터 제 1 비아 홀(114a1)보다 먼 거리에 형성될 수 있다.
제 1 및 제 2 비아 홀들(114a1, 114b1) 각각의 제 1 및 제 2 깊이들은 집적 회로(미도시)의 두께보다 크고, 기판(110)의 두께보다 작아, 기판(110)의 제 2 면으로부터 이격되어 있을 수 있다.
도시되지 않았지만, 추가적인 적어도 하나의 비아 홀이 기판(110)에 더 형성될 수 있다. 즉, 제 1 및 제 2 비아 홀들(114a1, 114b1)과 다른 깊이 및 폭을 갖는 추가적인 제 3 비아 홀이 기판(110)에 형성될 수 있다.
도 3b를 참조하면, 포토레지스트 패턴(112c)을 제거한 후, 제 1 및 제 2 비아 홀들(114a1, 114b1)을 각각 채우는 제 1 및 제 2 관통 전극들(115a1, 115b1)을 형성한다. 제 1 및 제 2 관통 전극들(115a1, 115b1)을 형성하는 것은 제 1 및 제 2 비아 홀들(114a1, 114b1)의 내부를 관통 전극용 배선 패턴으로 채우고, 이를 패터닝하는 것일 수 있다.
제 2 비아 홀(114b1)의 제 2 깊이가 제 1 비아 홀(114a1)의 제 1 깊이보다 크기 때문에, 제 2 관통 전극(115b1)은 제 1 관통 전극(115a1)보다 긴 길이를 가질 수 있다.
도 3c를 참조하면, 제 1 및 제 2 관통 전극들(115a1, 115b1)이 형성된 기판(110)의 제 2 면으로부터 기판(110)의 일부를 제거하여 제 1 및 제 2 관통 전극들(115a1, 115b1)을 노출한다. 제 1 및 제 2 관통 전극들(115a1, 115b1)을 노출하는 것은 2 단계의 공정으로 진행될 수 있다. 제 1 단계 공정은 기판(110)의 제 1 면 상에 접착층(미도시)을 이용하여 캐리어 기판(미도시)을 부착한 후, 기판(110)의 제 2 면을 제 2 관통 전극(115b1)에 근접할 때까지 연마하는 연마 공정일 수 있다. 제 2 단계 공정은 제 1 및 제 2 관통 전극들(115a1, 115b1)이 기판(110)의 제 2 면으로 돌출되도록 기판(110)의 제 2 면을 선택적으로 식각하는 식각 공정일 수 있다.
제 2 관통 전극(115b1)은 제 1 관통 전극(115a1)보다 긴 길이를 가지기 때문에, 기판(110)의 제 2 면으로부터 돌출되는 제 2 관통 전극(115b1)의 돌출 높이는 제 1 관통 전극(115a1)의 돌출 높이보다 클 수 있다.
제 1 및 제 2 관통 전극들(115a1, 115b1)을 기판(110)의 제 2 면으로부터 노출한 후, 캐리어 기판 및 접착층을 제거한다.
제 1 및 제 2 관통 전극들(115a1, 115b1)을 기판(110)의 제 2 면으로부터 노출한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되어 각각의 제 1 반도체 칩들(110a)로 분리될 수 있다.
도 3d를 참조하면, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결한다. 제 3 반도체 칩(130)의 평면적은 제 2 반도체 칩(120)의 평면적보다 클 수 있다.
제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것은 제 2 반도체 칩(120)의 패드(122)를 제 1 관통 전극(115a1)과 전기적으로 연결하고, 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면 상에 접착 물질층(125)을 형성하고, 그리고 제 3 반도체 칩(130)의 패드(132)를 제 2 관통 전극(115b1)에 전기적으로 연결하는 것일 수 있다. 이때, 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면은 제 2 반도체 칩(120)의 제 2 면과 접착 물질층(125)에 의해 서로 접착될 수 있다.
이와는 달리, 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것은 제 3 반도체 칩(130)의 패드(132)가 제공된 제 1 면 상에 패드(132)를 덮지 않도록 접착 물질층(125)을 형성하고, 제 2 반도체 칩(120)을 접착 물질층(125) 상에 제 2 반도체 칩(120)의 패드(122)가 제공된 제 1 면에 대향하는 제 2 면이 향하도록 실장한 후, 제 2 반도체 칩(120)이 실장된 제 3 반도체 칩(130)의 제 2 및 제 3 반도체 칩들(120, 130)의 패드들(122, 132)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 동시에 연결하는 것일 수 있다.
이와는 또 달리, 앞서 설명된 각각의 제 1 반도체 칩들(110a)로 분리하기 전에 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결할 수도 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것은 위에서 설명된 두 방법으로 제 1 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결하는 것일 수 있다. 제 2 및 제 3 반도체 칩들(120, 130)을 각각 제 1 및 제 2 관통 전극들(115a1, 115b1)과 전기적으로 연결한 후, 기판 절단 장치로 기판(110)의 절단 영역을 따라 절단함으로써, 절단 영역에 의해 구분된 다이들이 분리되면서, 각각의 반도체 장치들로 분리될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4는 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 4를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이에 제공되는 언더필 물질(underfill, 150)을 더 포함하는 구조를 가진다는 점이다.
언더필 물질(150)은 제 2 및 제 3 반도체 칩들(120, 130)의 측면들을 덮는 동시에, 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이를 채울 수 있다. 언더필 물질(150)은 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이에 주입된 액상(liquid state)의 수지(resin)가 경화된 것일 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 5는 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 5를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)이 제 1 반도체 칩(110a)의 일부를 관통하는 구조를 가진다는 점이다.
반도체 칩(110a)은 기판(110)의 제 1 면 상에 형성된 집적 회로(116)를 포함할 수 있다. 집적 회로(116)의 종류는 반도체 칩(110a)의 종류에 따라서 달라질 수 있다. 예를 들어, 메모리 회로, 로직 회로 또는 이들의 조합 중에서 선택된 적어도 하나를 포함할 수 있다. 집적 회로(116)는 트랜지스터 또는 메모리 소자를 포함할 수 있다. 또한, 집적 회로(116)는 저항 또는 커패시터(capacitor)를 포함하는 수동 소자일 수 있다. 집적 회로(116)는 절연층(111)에 의해 외부로부터 보호될 수 있다.
제 1 및 제 2 관통 전극들(115a, 115b)은 집적 회로(116)가 형성되기 전에 기판(110)을 관통하도록 형성될 수 있다. 제 1 및 제 2 관통 전극들(115a, 115b)은 절연층(111) 내부에 제공되는 배선 패턴(미도시)에 의해 집적 회로(116)과 전기적으로 연결될 수 있다.
전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)의 제 1 반도체 칩의 관통 전극들은 반도체 칩을 형성한 후, 최종적으로 반도체 칩을 관통하도록 형성되는 반면에, 본 실시예에 따른 반도체 장치의 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)은 반도체 칩을 형성하는 중간에, 반도체 칩(110a)의 일부인 기판(110)을 관통하도록 형성된다.
도 6 및 도 7은 본 발명의 또 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 도 6 및 도 7은 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 6을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 추가적인 제 1 반도체 칩(110aa)을 더 포함하는 구조를 가진다는 점이다.
추가적인 제 1 반도체 칩(110aa)은 제 1 반도체 칩(110a)와 유사한 구조를 가질 수 있다. 다만, 추가적인 제 1 반도체 칩(110aa)은 제 1 반도체 칩(110a)과는 달리, 관통 전극들(115aa) 모두는 동일한 돌출 높이를 갖는다. 추가적인 제 1 반도체 칩(110aa)은 제 2 및 제 3 반도체 칩들(120, 130)과 전기적으로 연결된 제 1 및 제 2 관통 전극들(115a, 115b)의 일단에 대향하는 타단에 관통 전극(115aa)을 통해 적층되어 전기적으로 연결될 수 있다.
제 1 반도체 칩(110a) 및 추가적인 제 1 반도체 칩(110aa)이 메모리 소자일 경우, 반도체 장치의 고용량화가 이루어질 수 있다.
도 7을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)이 제 3 관통 전극(115c)을 더 포함하는 구조를 가진다는 점이다.
제 3 관통 전극(115c)은 제 2 관통 전극(115b)보다 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 제공되면서, 제 2 관통 전극(115b)의 제 2 돌출 높이보다 큰 제 3 돌출 높이를 가질 수 있다. 결과적으로, 제 1 반도체 칩(110a)은 그 중앙으로부터 가장자리로 갈수록 돌출 높이가 순차적으로 높아지는 관통 전극 구조를 가질 수 있다.
제 4 반도체 칩(140)은 제 3 관통 전극(115c)과 전기적으로 연결될 수 있다. 제 4 반도체 칩(14)은 제 4 반도체 칩(140) 상에 제공된 패드(142)를 통해 제 3 관통 전극(115c)과 전기적으로 연결될 수 있다. 제 4 반도체 칩(140)의 평면적은 제 3 반도체 칩(130)의 평면적보다 클 수 있다. 제 3 및 제 4 반도체 칩들(130, 140) 사이에는 이들 사이의 접착을 위한 접착 물질층(135)이 개재될 수 있다.
제 4 반도체 칩(140)은 제 1 내지 제 3 반도체 칩들(110a, 120, 130)과 서로 다른 크기 및 기능을 가진 소자일 경우, 반도체 장치의 고집적화 및 다기능화가 이루어질 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 자세한 설명은 생략한다.
도 8을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치가 전술한 본 발명의 실시예에 따른 반도체 장치(도 1의 100)와 다른 점은, 제 1 반도체 칩(110a)이 동일한 돌출 높이를 갖는 관통 전극들(115)을 포함하는 구조를 가진다는 점이다.
제 1 반도체 칩(110a)의 관통 전극들(115) 모두는 동일한 돌출 높이를 갖는다. 하지만, 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 관통 전극(115)에 범프(bump, 115ab)가 추가적으로 제공됨으로써, 제 1 반도체 칩(110a)의 중앙에 인접하는 관통 전극(115)과 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 범프(115ab)가 추가된 관통 전극(115) 사이에는 돌출 높이의 차가 발생하게 된다. 이에 따라, 제 2 반도체 칩(120)은 제 1 반도체 칩(110a)의 중앙에 인접하는 작은 돌출 높이를 갖는 관통 전극(115)과, 그리고 제 3 반도체 칩(130)은 제 1 반도체 칩(110a)의 중앙으로부터 더 먼 거리에 있는 큰 돌출 높이를 갖는 범프(115ab)가 추가된 관통 전극(115)과 전기적으로 연결될 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 반도체 패키지들을 보여주는 단면도들이다.
도 9를 참조하면, 반도체 패키지(200a)는 반도체 장치(100), 배선 기판(210), 접속 단자(220s) 및 몰딩층(molding layer, 230)을 포함한다. 도 1을 참조하여 설명된 실시예는 반도체 장치(100)에 적용될 수 있다. 반도체 장치(100)는 제 1 돌출 높이를 갖는 제 1 관통 전극(115a) 및 제 1 돌출 높이보다 높은 제 2 돌출 높이를 갖는 제 2 관통 전극(115b)을 포함하는 제 1 반도체 칩(110a), 제 1 관통 전극(115a)과 전기적으로 연결되는 제 2 반도체 칩(120), 및 제 2 관통 전극(115b)과 전기적으로 연결되는 제 3 반도체 칩(130)을 포함한다.
배선 기판(210)은 그 내부의 회로 패턴(미도시)에 연결된 상부면의 본딩 패드(212) 및 하부면의 볼 패드(214)를 포함할 수 있다. 반도체 장치(100)는 배선 기판(210)의 상부면 상에 실장될 수 있다. 배선 기판(210)은 인쇄 회로 기판일 수 있다. 배선 기판(210)의 본딩 패드(212)는 반도체 장치(100)의 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결된다. 배선 기판(210)의 볼 패드(214)에는 외부 회로와 전기적으로 연결하기 위한 솔더 볼(216)이 제공될 수 있다.
반도체 장치(100)는 제 2 및 제 3 반도체 칩들(120, 130)과 전기적으로 연결된 제 1 및 제 2 관통 전극들(115a, 115b)의 일단에 대향하는 타단이 접속 단자(220s)를 통해 배선 기판(210)의 본딩 패드(212)와 연결될 수 있다. 즉, 반도체 장치(100)는 플립 칩(Flip Chip : F/C) 형태로 배선 기판(210)의 상부면에 실장된다. 접속 단자(220s)는 도전성 범프, 솔더 볼(solder ball), 도전성 스페이서(spacer), 핀 그리드 어레이(Pin Grid Array : PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
몰딩층(230)은 배선 기판(210)의 상부면 및 반도체 장치(100)를 덮을 수 있다. 몰딩층(230)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
도시되지 않았지만, 제 2 및 제 3 반도체 칩들(120, 130)의 측면들을 덮는 동시에, 제 1 반도체 칩(110a)과 이에 전기적으로 연결된 제 2 및 제 3 반도체 칩들(120, 130) 사이를 채우는 언더필 물질(도 4의 150 참조)이 더 포함될 수 있다.
도 10을 참조하면, 반도체 패키지(200b)는 반도체 장치(100), 배선 기판(210), 본딩 와이어(bonding wire, 220w) 및 몰딩층(230)을 포함한다. 설명의 편의를 위하여 도 9와 동일한 구성에 대한 자세한 설명은 생략하고 다른 점을 중심으로 설명된다.
반도체 장치(100)는 접착 물질층(215)을 매개로 배선 기판(210)의 상부면에 실장될 수 있다. 반도체 장치(100)의 제 3 반도체 칩(130)의 제 2 면이 접착 물질층(215)을 매개로 배선 기판(210) 상에 접착된 형태이다. 배선 기판(210)의 본딩 패드(212)는 반도체 장치(100)의 반도체 장치(100)의 제 1 반도체 칩(110a)의 제 1 및 제 2 관통 전극들(115a, 115b)과 전기적으로 연결된다. 반도체 장치(100)는 제 2 및 제 3 반도체 칩들(120, 130)과 전기적으로 연결된 제 1 및 제 2 관통 전극들(115a, 115b)의 일단에 대향하는 타단이 본딩 와이어(220w)를 통해 배선 기판(210)의 본딩 패드(212)와 연결될 수 있다.
도 11을 참조하면, 반도체 패키지(200c)는 반도체 장치(100), 배선 기판(210), 접속 단자(미도시) 및 몰딩층(230)을 포함한다. 설명의 편의를 위하여 도 9와 동일한 구성에 대한 자세한 설명은 생략하고 다른 점을 중심으로 설명된다.
제 2 및 제 3 반도체 칩들(120, 130)은 각각의 관통 전극(124, 134)을 가질 수 있다. 제 2 반도체 칩(120)의 관통 전극(124)은 제 1 반도체 칩(110a)의 제 1 관통 전극(115a)과 전기적으로 연결되고, 그리고 제 3 반도체 칩(130)의 관통 전극(134)은 제 1 반도체 칩(110a)의 제 2 관통 전극(115b)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(120)의 관통 전극(124)은 제 3 반도체 칩(130)의 본딩 패드(131)에 연결되어, 제 2 반도체 칩(120)과 제 3 반도체 칩(130) 사이를 서로 전기적으로 연결할 수 있다. 이는 제 3 반도체 칩(130) 내부에 제공되는 배선 패턴(미도시)이 제 3 반도체 칩(130)의 본딩 패드(131)와 관통 전극(134)을 서로 전기적으로 연결하기 때문이다. 제 2 반도체 칩(120)의 관통 전극(124)의 일단과 이에 전기적으로 연결되는 제 3 반도체 칩(130)의 본딩 패드(131)의 일단 사이에는 접속 단자(도 9의 220s)가 더 제공될 수도 있다.
반도체 장치(100)는 제 1 반도체 칩(110a)의 제 2 관통 전극(115b)에 전기적으로 연결된 제 3 반도체 칩(130)의 관통 전극(134)의 일단에 대향하는 타단이 통해 배선 기판(210)의 본딩 패드(212)와 연결될 수 있다. 제 3 반도체 칩(130)의 관통 전극(134)의 타단과 배선 기판(210)의 본딩 패드(212) 사이에는 접속 단자(도 9의 220s)가 더 제공될 수도 있다. 즉, 반도체 장치(100)는 플립 칩 형태로 배선 기판(210)의 상부면에 실장된다.
도 12는 본 발명의 실시예들에 따른 패키지 모듈(700)을 보여주는 평면도이다.
도 12를 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 칩(704) 및/또는 반도체 패키지(706)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)를 통해 외부 전자 장치와 연결될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 카드(800)를 보여주는 개략도이다.
도 13을 참조하면, 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지(도 9의 200a, 도 10의 200b 또는 도 11의 200c)를 포함하고, 메모리(830)는 멀티 칩 패키지(110a 및 110aa이 적층된 도 7과 같은 반도체 장치를 포함하는 패키지)를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지(도 9의 200a, 도 10의 200b 또는/및 도 11의 200c와 같은 패키지가 적층된 패키지)로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 전자 시스템(900)을 보여주는 블록도이다.
도 14를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저 인터페이스(918)를 포함할 수 고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 13의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 14의 900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 15는 전자 시스템(도 14의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 14의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 반도체 장치
110 : 기판
110a, 110aa, 120, 130, 140 : 반도체 칩
111 : 절연층
112a, 112b, 112c : 포토레지스트 패턴
114a, 114a1, 114b, 114b1 : 비아 홀
115, 115a, 115a1, 115aa, 115b, 115b1, 115c, 124, 134 : 관통 전극
115ab : 범프
116 : 집적 회로
122, 132, 142 : 패드
125, 135, 215 : 접착 물질층
131, 212 : 본딩 패드
150 : 언더필 물질
200a, 200b, 200c : 반도체 패키지
210 : 배선 기판
214 : 볼 패드
216 : 솔더 볼
220s : 접속 단자
220w : 본딩 와이어
230 : 몰딩층
700 : 패키지 모듈
702 : 모듈 기판
704 : 반도체 칩
706 : 반도체 패키지
708 : 외부 접속 단자
800 : 메모리 카드
810 : 하우징
820 : 제어기
830 : 메모리
900 : 전자 시스템
912 : 메모리 시스템
914 : 프로세서
916 : 램
918 : 유전 인터페이스
920 : 버스
1000 : 모바일 폰

Claims (15)

  1. 제1 관통 전극 및 제2 관통 전극을 포함하는 제 1 반도체 칩;
    상기 제1 반도체 칩 아래에 배치되고, 상기 제1 관통 전극과 전기적으로 연결되는 제2 반도체 칩; 및
    상기 제2 반도체 칩 아래에 배치되고, 상기 제2 관통 전극과 전기적으로 연결되는 제3 반도체 칩을 포함하고,
    상기 제1 및 제2 관통 전극들의 각각은 상기 제1 반도체 칩의 적어도 일부를 관통하여 상기 제1 반도체 칩의 하부면 아래로 연장되되,
    상기 제1 관통 전극은 제1 돌출 높이를 갖고, 상기 제2 관통 전극은 상기 제1 돌출 높이보다 큰 제2 돌출 높이를 갖는 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 2 관통 전극은 상기 제 1 관통 전극보다 상기 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 2 관통 전극은 상기 제 1 관통 전극보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 제 3 반도체 칩의 평면적은 상기 제 2 반도체 칩의 평면적보다 큰 것을 특징으로 하는 반도체 장치.
  7. 제 1 면에 제공된 본딩 패드 및 상기 제 1 면에 대향하는 제 2 면에 제공된 볼 패드를 갖는 배선 기판; 및
    상기 배선 기판의 상기 제 1 면 상에 실장된 반도체 장치를 포함하되,
    상기 반도체 장치는:
    제1 관통 전극 및 제2 관통 전극을 포함하는 제1 반도체 칩, 상기 제1 및 제2 관통 전극들의 각각은 상기 제1 반도체칩의 적어도 일부를 관통하되, 상기 제 1 관통 전극은 제 1 돌출 높이를 갖고, 상기 제 2 관통 전극은 상기 제 1 돌출 높이보다 큰 제 2 돌출 높이를 갖고;
    상기 제 1 관통 전극과 전기적으로 연결되는 제 2 반도체 칩; 및
    상기 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 칩을 포함하고,
    상기 제 2 및 제 3 반도체 칩들과 전기적으로 연결되는 상기 제 1 및 제 2 관통 전극들의 일단에 대향하는 타단은 상기 배선 기판의 상기 본딩 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것;
    제 2 반도체 칩을 상기 제 1 관통 전극과 전기적으로 연결하는 것; 및
    제 3 반도체 칩을 상기 제 2 관통 전극과 전기적으로 연결하는 것을 포함하되,
    상기 제 1 관통 전극은 제 1 돌출 높이를 가지고, 상기 제 2 관통 전극은 제 2 돌출 높이를 가지되, 상기 제 2 돌출 높이는 상기 제 1 돌출 높이와 다르고,
    상기 제 1 반도체 칩의 상기 적어도 일부를 관통하는 상기 제 1 및 제 2 관통 전극들을 형성하는 것은:
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것;
    제 1 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 1 포토레지스트 패턴을 형성하는 것;
    상기 제 1 포토레지스트 패턴을 마스크로 하는 식각 공정으로 제 1 깊이의 상기 제 1 비아 홀을 형성하는 것;
    상기 제 1 포토레지스트 패턴을 제거하는 것;
    제 2 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 2 포토레지스트 패턴을 형성하는 것;
    상기 제 2 포토레지스트 패턴을 마스크로 하는 식각 공정으로 상기 제 1 깊이와 다른 제 2 깊이의 상기 제 2 비아 홀을 형성하는 것;
    상기 제 2 포토레지스트 패턴을 제거하는 것;
    상기 제 1 및 제 2 비아 홀들을 각각 채우는 상기 제 1 및 제 2 관통 전극들을 형성하는 것; 및
    상기 기판의 상기 제 2 면으로부터 상기 기판의 일부를 제거하여 상기 제 1 및 제 2 관통 전극들을 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 2 돌출 높이는 상기 제 1 돌출 높이보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 2 관통 전극은 상기 제 1 관통 전극보다 상기 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 제 1 반도체 칩의 적어도 일부를 관통하는 제 1 및 제 2 관통 전극들을 형성하는 것;
    제 2 반도체 칩을 상기 제 1 관통 전극과 전기적으로 연결하는 것; 및
    제 3 반도체 칩을 상기 제 2 관통 전극과 전기적으로 연결하는 것을 포함하되,
    상기 제 1 관통 전극은 제 1 돌출 높이를 가지고, 상기 제 2 관통 전극은 제 2 돌출 높이를 가지되, 상기 제 2 돌출 높이는 상기 제 1 돌출 높이와 다르고,
    상기 제 1 반도체 칩의 상기 적어도 일부를 관통하는 상기 제 1 및 제 2 관통 전극들을 형성하는 것은:
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖는 기판을 준비하는 것;
    제 1 및 제 2 비아 홀들이 형성될 상기 기판의 상기 제 1 면을 노출하는 포토레지스트 패턴을 형성하는 것;
    상기 포토레지스트 패턴을 마스크로 하는 식각 공정으로 상기 제 1 및 제 2 비아 홀들을 형성하는 것;
    상기 포토레지스트 패턴을 제거하는 것;
    상기 제 1 및 제 2 비아 홀들을 각각 채우는 상기 제 1 및 제 2 관통 전극들을 형성하는 것; 및
    상기 기판의 상기 제 2 면으로부터 상기 기판의 일부를 제거하여 상기 제 1 및 제 2 관통 전극들을 노출하는 것을 포함하되,
    상기 포토레지스트 패턴은 상기 제 1 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 1 개구부 및 상기 제 2 비아 홀이 형성될 상기 기판의 상기 제 1 면을 노출하는 제 2 개구부를 가지되, 상기 제 1 및 제 2 개구부들의 폭들은 서로 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12항에 있어서,
    상기 제 2 비아 홀은 상기 제 1 비아 홀보다 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13항에 있어서,
    상기 제 2 비아 홀은 상기 제 1 비아 홀보다 상기 제 1 반도체 칩의 중앙으로부터 더 먼 거리에 제공되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 8항에 있어서,
    상기 제 3 반도체 칩의 평면적은 상기 제 2 반도체 칩의 평면적보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
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