KR100909562B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.

실시예에 따른 반도체 소자는 제1 소자; 상기 제1 소자의 상측에 형성되는 실리콘 에피층; 상기 실리콘 에피층 상에 형성되는 제2 소자; 및 상기 제1 소자와 제2 소자를 전기적으로 연결하는 연결 비아가 포함된다.

실시예에 따른 반도체 소자의 제조방법은 제1 소자가 형성되는 단계; 상기 제1 소자의 상측에 실리콘 에피층이 형성되는 단계; 상기 실리콘 에피층을 관통하는 연결 비아가 형성되는 단계; 및 상기 실리콘 에피층 상에 형성되어 상기 연결 비아와 전기적으로 연결되는 제2 소자가 형성되는 단계가 포함된다.

SIP

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.

반도체 장치들의 경박 단소화를 실현하기 위해서는 실장 부품의 사이즈를 줄이는 기술과, 다수개의 개별소자들을 원칩(One Chip)화하는 SoC(System On Chip) 기술 및 다수개의 개별 소자들을 하나의 패키지(Package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.

이 중 SIP 기술은 복수개의 실리콘 칩을 수평, 수직적으로 하나의 패키지로 실장하는 기술로서, 기존 MCM(Multi-Chip Module) 개념의 연장선상에 있다. 기존 MCM의 경우는 패키지 제조 시 수평 실장이 주된 방향이었으나 SIP의 경우는 복수 개의 칩을 수직으로 적층하는 기술이 주로 적용된다.

한편, 복수개의 칩을 수직으로 적층하는 기술은 제1 반도체 기판 및 제2 반도체 기판 상에 소정의 반도체 소자를 형성하고, 상기 제1 반도체 기판과 제2 반도체 기판을 접착제를 이용하여 부착하는 방법이 사용된다. 그리고, 상기 제1 반도체 기판과 제2 반도체 기판에 관통홀을 형성하고 상기 관통홀에 관통 전극을 형성함으 로써 상기 제1 반도체 기판과 제2 반도체 기판을 전기적으로 연결한다.

그러나, 종래의 SIP 기술은 제1 반도체 기판과 제2 반도체 기판을 부착하는데 어려움이 있고, 제2 반도체 기판의 백 그라인드(Back Grind) 기술의 한계로 인하여 제1 반도체 기판과 제2 반도체 기판을 전기적으로 연결하기 위한 관통홀 및 관통 전극을 형성하는데 어려움이 있다.

실시예는 반도체 소자 및 그 제조방법을 제공한다.

실시예는 복수의 소자를 수직으로 적층하여 하나의 패키지로 실장할 수 있는 반도체 소자 및 그 제조방법을 제공한다.

실시예에 따른 반도체 소자는 제1 소자; 상기 제1 소자의 상측에 형성되는 실리콘 에피층; 상기 실리콘 에피층 상에 형성되는 제2 소자; 및 상기 제1 소자와 제2 소자를 전기적으로 연결하는 연결 비아가 포함된다.

실시예에 따른 반도체 소자의 제조방법은 제1 소자가 형성되는 단계; 상기 제1 소자의 상측에 실리콘 에피층이 형성되는 단계; 상기 실리콘 에피층을 관통하는 연결 비아가 형성되는 단계; 및 상기 실리콘 에피층 상에 형성되어 상기 연결 비아와 전기적으로 연결되는 제2 소자가 형성되는 단계가 포함된다.

실시예는 반도체 소자 및 그 제조방법을 제공할 수 있다.

실시예는 복수의 소자를 수직으로 적층하여 하나의 패키지로 실장할 수 있는 반도체 소자 및 그 제조방법을 제공할 수 있다.

이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.

실시예에 따른 반도체 소자 및 그 제조방법은 종래에 제1 소자가 형성된 제1 반도체 기판과 제2 소자가 형성된 제2 반도체 기판을 접착하여 하나의 패키지로 실장하는 방법과 달리, 제1 소자가 형성된 제1 반도체 기판 상에 에피층을 형성하고, 그 위에 제2 소자를 실장함으로써, 접착력에 관한 문제나 관통 전극의 형성에 관한 문제를 해결한다.

도 1 내지 도 6은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하는 도면이다.

도 1에는 제1 소자(100)가 도시되어 있다.

상기 제1 소자(100)는 반도체 기판(110) 상에 복수의 트랜지스터(120), 복수의 층간 절연막(130), 복수의 금속배선(140), STI(미도시)가 포함되어 형성될 수 있다.

도 1에서는 제1 소자(100)에 대해 간략하게 도시하였으나, 상기 제1 소자(100)는 CPU, SRAM, DRAM, Flash Memory, Logic Device, Power IC, Control IC, RF IC, Sensor Chip 중 적어도 어느 하나가 될 수 있다. 또한, 상기 열거한 소자들에 포함되지 않더라도 상기 제1 소자(100)는 임의의 기능을 갖는 반도체 소자가 될 수 있다.

상기 제1 소자(100)에는 보호막(150)이 형성될 수 있다. 상기 보호막(150)은 상기 층간 절연막(130)과 동일한 재질의 절연막이 사용될 수 있다.

도 2를 참조하면, 상기 제1 소자(100)의 상면에 에치 스탑 레이어(Etch stop layer)(210)를 형성한다.

상기 에치 스탑 레이어(210)는 SiN, SiC 계열의 물질을 CVD 방법에 의해 증착할 수 있다. 상기 에치 스탑 레이어(210)는 이후 상기 제1 소자(100)의 상측에 형성되는 제2 소자(미도시)와 제1 소자(100)를 전기적으로 연결하는 연결 비아 형성시 사용되며, 제2 소자의 전류가 제1 소자로 흐르는 것을 방지할 수도 있다.

도 3을 참조하면, 상기 에치 스탑 레이어(210)의 상측에 실리콘 모노레이어(Si monolayer)(220)를 형성한다. 상기 실리콘 모노레이어(220)는 이후 형성되는 실리콘 에피층의 씨드(seed)층의 역할을 한다.

상기 실리콘 모노레이어(220)는 CVD 챔버 내에 사일렌(SiH₄) 가스를 주입하여 사일렌 가스에 의한 소킹(soaking) 공정을 진행함으로써 상기 에치 스탑 레이어(210)의 표면에 형성된다.

도 4를 참조하면, 상기 실리콘 모노레이어(220)의 상측에 에피텍시(epitaxy) 공정을 이용하여 실리콘 에피층(230)을 형성한다.

상기 실리콘 에피층(230)의 두께는 2000~20000Å이 될 수 있으며, 상기 실리콘 에피층(230) 상에 형성되는 STI 의 두께에 의해 결정될 수도 있다.

도 5를 참조하면, 상기 실리콘 에피층(230)을 관통하여 상기 제1 소자(100)와 전기적으로 연결되는 연결 비아(240)가 형성된다.

상기 연결 비아(240)로써 텅스텐(W), 구리(Cu), 알루미늄(Al), 은(Ag) 등이 사용될 수 있으며, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), ECP(Electro Copper Plating) 등의 방법을 통해 증착될 수 있다.

상기 연결 비아(240)의 확산 방지막으로 Ti 또는 Ta 계열의 물질이 사용될 수 있다. 예를 들어, 확산 방지막으로 TaN, TiN, Ti, TiSiN 등이 사용될 수 있다.

상기 실리콘 에피층(230) 상에는 리소그라피, 에칭, 불순물 주입 등의 공정을 통해 트랜지스터(270)가 형성될 수 있다. 상기 트랜지스터(270)는 상기 연결 비아(240)와 전기적으로 연결되며, 상기 트랜지스터(270)의 소스 또는 드레인 영역은 실리사이드화 되어 형성될 수 있다.

도 6을 참조하면, 상기 트랜지스터(270) 상에 복수의 층간 절연막(250), 복수의 금속 배선(280), STI(미도시)를 포함하는 제2 소자(200)를 형성한다.

도 6에서는 제2 소자(200)에 대해 간략하게 도시하였으나, 상기 제2 소자(200)는 CPU, SRAM, DRAM, Flash Memory, Logic Device, Power IC, Control IC, RF IC, Sensor Chip 중 적어도 어느 하나가 될 수 있다. 또한, 상기 열거한 소자들에 포함되지 않더라도 상기 제2 소자(200)는 임의의 기능을 갖는 반도체 소자가 될 수 있다.

이상에서 살펴본 바와 같이, 실시예에 따른 반도체 소자 및 그 제조방법은 제1 소자(100)의 상측에 실리콘 에피층(230)을 형성하고, 상기 실리콘 에피층(230) 상에 제2 소자(200)를 형성한다.

상기 제1 소자(100) 및 제2 소자(200)는 트랜지스터, 금속 배선, STI 등을 포함하여 형성된 반도체 소자가 될 수 있다.

실시예에 따른 반도체 소자 및 그 제조방법은 두 개의 소자를 접착제를 사용하여 부착하지 않고, 하나의 소자 위에 적어도 하나의 다른 소자를 형성함으로써 별도의 접착 공정이 요구되지 않는다.

또한, 실시예에 따른 반도체 소자 및 그 제조방법은 실리콘 에피층(230)의 두께를 얇게 형성함으로써, 연결 비아의 길이를 감소시킬 수 있고 제2 소자의 두께를 감소시킬 수 있다.

도 1 내지 도 6은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하는 도면.

Claims (12)

1. 제1 소자;

   상기 제1 소자의 상측에 형성되는 실리콘 에피층;

   상기 실리콘 에피층 상에 형성되는 제2 소자; 및

   상기 제1 소자와 제2 소자를 전기적으로 연결하는 연결 비아가 포함되고,

   상기 제1 소자 및 제2 소자는 각각 트랜지스터, 층간 절연막, 금속 배선, STI를 포함하는 것을 특징으로 하는 반도체 소자.
2. 삭제
3. 제 1항에 있어서,

   상기 제2 소자의 트랜지스터는 상기 연결 비아를 통해 상기 제1 소자의 금속 배선과 연결되는 반도체 소자.
4. 제 1항에 있어서,

   상기 제1 소자 및 제2 소자는 각각 CPU, SRAM, DRAM, Flash Memory, Logic Device, Power IC, Control IC, RF IC, Sensor Chip 중 적어도 어느 하나를 포함하는 반도체 소자.
5. 제 1항에 있어서,

   상기 실리콘 에피층과 상기 제1 소자 사이에는 에치 스탑 레이어가 형성된 반도체 소자.
6. 제 5항에 있어서,

   상기 에치 스탑 레이어는 SiN, SiC 계열의 물질로 형성된 반도체 소자.
7. 제1 소자가 형성되는 단계;

   상기 제1 소자의 상측에 실리콘 에피층이 형성되는 단계;

   상기 실리콘 에피층을 관통하는 연결 비아가 형성되는 단계; 및

   상기 실리콘 에피층 상에 형성되어 상기 연결 비아와 전기적으로 연결되는 제2 소자가 형성되는 단계가 포함되고,

   상기 제1 소자 및 제2 소자는 각각 트랜지스터, 층간 절연막, 금속 배선, STI를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 7항에 있어서,

   상기 제1 소자가 형성된 후 상기 제1 소자의 상면에 에치 스탑 레이어를 형성하는 단계가 더 포함되는 반도체 소자의 제조방법.
9. 제 8항에 있어서,

   상기 실리콘 에피층을 형성하는 단계는 상기 에치 스탑 레이어 상에 실리콘 모노레이어를 형성하는 단계와, 상기 실리콘 모노레이어 상에 실리콘 에피층을 형성하는 단계가 포함되는 반도체 소자의 제조방법.
10. 제 9항에 있어서,

    상기 실리콘 모노레이어는 CVD 챔버 내에 사일렌(SiH₄) 가스를 주입하여 사일렌 가스에 의한 소킹(soaking) 공정을 진행함으로써 형성되는 반도체 소자의 제조방법.
11. 삭제
12. 제 7항에 있어서,

    상기 제1 소자 및 제2 소자는 각각 CPU, SRAM, DRAM, Flash Memory, Logic Device, Power IC, Control IC, RF IC, Sensor Chip 중 적어도 어느 하나를 포함하는 반도체 소자의 제조방법.

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