KR20110079057A - 집적 반도체 소자의 제조 방법 - Google Patents

집적 반도체 소자의 제조 방법 Download PDF

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KR20110079057A KR1020090136013A KR20090136013A KR20110079057A KR 20110079057 A KR20110079057 A KR 20110079057A KR 1020090136013 A KR1020090136013 A KR 1020090136013A KR 20090136013 A KR20090136013 A KR 20090136013A KR 20110079057 A KR20110079057 A KR 20110079057A
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Abstract

집적 반도체 소자의 제조 방법이 제공된다. 집적 반도체 소자의 제조 방법은 반도체 기판의 일 영역을 식각하여 소자들이 형성될 식각 영역을 형성하는 단계, 반도체 소자들을 서로 이격하여 상기 식각 영역 내의 반도체 기판에 고정시키는 단계, 상기 반도체 소자들이 형성된 반도체 기판 전면에 실리콘 질화막 및 실리콘 산화막을 순차로 형성하는 단계, 상기 식각 영역 내에 형성된 실리콘 질화막의 일부를 노출시키는 제1 콘택홀들 및 인접하는 반도체 소자들 상부 표면 일부에 해당하는 실리콘 질화막을 노출하는 듀얼 다마신 형태의 제2 콘택 홀들을 실리콘 산화막 내에 형성하는 단계, 노출된 실리콘 질화막을 제거하는 단계, 및 상기 제2 콘택홀들에 금속 물질을 갭필하여 연결 금속을 형성하고, 상기 제1 콘택홀들 각각의 입구를 상기 금속 물질로 막아 제1 콘택홀들 내부에는 보이드(void)를 형성하는 단계를 포함한다.
SbI(System by Interconnection), 집적 소자

Description

집적 반도체 소자의 제조 방법{A method of manufacturing a integrated semiconductor device}
본 발명은 집적 반도체 소자에 관한 것으로, 보다 상세하게는 SbI(System by Interconnection)에 관한 것이다.
반도체 직접회로 기술의 발달로 아날로그, RF, CPU, CMOS 센서 등을 하나의 칩에 집적하는 SoC(System on a Chip) 기술이 연구되고 있다. 그러나 다양한 디ㅈ자인 룰을 가진 여러 종류의 소자를 한 개의 칩(Chip)에 구현하는 것은 어려운 작업으로 제조 공정상 많은 어려움이 있다.
현재는 SIP라 하여 칩들 또는 소자들을 관통 전극을 통해 세로로 연결하는, 즉 수직으로 적층하는 집적 방식이 개발되고 있다. 하지만 관통 전극 형성이 용이하지 못하고 층간 소자의 열 방출 문제등 해결해야 될 부분이 많다.
세로 집적이 아닌 가로 집적 방식은 웨이퍼를 칩들 단위로 절단(Sawing)하고, 절단된 칩들을 와이어 본딩을 한 후 PCB 기판 위에 집적하는 방법을 사용한다. 가로 집적 방식은 많은 공간을 사용하여 고집적에 한계가 있으며 와이어 본딩과 PCB 기판의 내부 연결에 기인한 노이즈(Noise) 등이 문제가 될 수 있다.
이러한 문제점을 보완하기 위해 개발된 소자가 SIP(silicon in package), 및 SbI(System by Interconnection)이다. 상술한 집적 방식에 따라 소자들 또는 칩들이 집적될 때, 발열 문제를 해결하는 것이 중요한 이슈(issue)로 부각된다.
특히 SbI 집적시 산화물(Oxide)로 소자들을 감싸게 되는데, 산화물의 열 전도성이 극히 낮아 온도를 제대로 방출하지 못하여 소자의 수명을 극단적으로 단축시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 SbI(System by Interconnection) 제조 공정시 집적되는 소자와 소자 사이에 발생하는 열을 원활히 방출시킬 수 있는 집적 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 집적 반도체 소자의 제조 방법은 반도체 기판의 일 영역을 식각하여 소자들이 형성될 식각 영역을 형성하는 단계, 반도체 소자들을 서로 이격하여 상기 식각 영역 내의 반도체 기판에 고정시키는 단계, 상기 반도체 소자들이 형성된 반도체 기판 전면에 실리콘 질화막 및 실리콘 산화막을 순차로 형성하는 단계, 상기 식각 영역 내에 형성된 실리콘 질화막의 일부를 노출시키는 제1 콘택홀들 및 인접하는 반도체 소자들 상부 표면 일부에 해당하는 실리콘 질화막을 노출하는 듀얼 다마신 형태의 제2 콘택 홀들을 실리콘 산화막 내에 형성하는 단계, 노출된 실리콘 질화막을 제거하는 단계, 및 상기 제2 콘택홀들에 금속 물질을 갭필하여 연결 금속을 형성하고, 상기 제1 콘택홀들 각각의 입구를 상기 금속 물질로 막아 제1 콘택홀들 내부에는 보이드(void)를 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 집적 반도체 소자의 제조 방법은 연결 금속에 의하여 의하여 서로 연결되는 반도체 소자들 사이에 보이드를 포함하는 콘택홀들을 형성시킴으로써 단면적 증가로 인한 발열 효과를 증대시켜 집적 소자의 수명을 향상시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 집적 반도체 소자의 평면도를 나타내고, 도 2는 도 1에 도시된 집적 반도체 소자의 A-A'방향의 단면도를 나타낸다. 도 1을 참조하면, 집적 반도체 소자는 각기 다른 웨이퍼에 제조된 단위 소자들(Sensor chip, CPU chip, SRAM chip, DRAM chip, DSP chip, RF IC, Control IC 등) 및 이러한 단위 소자들 상호 간을 연결하는 연결 금속(Metal Interconnection, 110)을 포함한다.
예컨대, 제1 연결 금속(110)은 제1 금속 배선부(210)와 이와 연결되는 제1 패드를 포함하는 제1 칩(101)과 제2 금속 배선부(220)와 제2 패드(225)를 포함하는 제2 칩(102) 상호 간을 연결한다. 여기서 제1 금속 배선부(210)는 다수의 제1 콘택들과 이와 연결되는 제1 금속 배선들을 포함하며, 제2 금속 배선부(220)는 다수의 제2 콘택들과 이와 연결되는 제2 금속 배선들을 포함한다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 집적 반도체 소자의 제조 방법을 나타낸다.
먼저 도 3a에 도시된 바와 같이, 반도체 기판(310)의 일 영역을 식각하여 소자들이 형성될 식각 영역(315)을 형성한다. 예컨대, 포토리쏘그라피(photolithography) 공정을 수행하여 반도체 기판(310) 상에 제1 포토레지스트 패턴(미도시)을 형성하고, 제1 포토레지스트 패턴을 식각 마스크로 이용하여 반도체 기판을 일정 깊이로 반응성 이온 식각하여 내부로 움푹 들어간 식각 영역(315)을 형성할 수 있다.
디음으로 도 3b에 도시된 바와 같이, 반도체 소자들(312,314,316) 서로 이격하여 식각 영역(315) 내의 반도체 기판(310)에 고정시킨다. 예컨대, 각 반도체 소자들(312,314,316)은 레진 본드(resin bond)에 의하여 식각 영역(315) 내의 반도체 기판(310)에 고정시킬 수 있다.
다음으로 도 3c에 도시된 바와 같이, 반도체 소자들(312,314,316)이 형성된 반도체 기판(310) 전면에 실리콘 질화막(320, 예컨대 SiN)을 CVD(Chemical Vapor Deposition)에 의하여 증착한다.
다음으로 도 3d에 도시된 바와 같이, 실리콘 질화막(320) 상에 실리콘 산화 막(330)을 형성한다. 예컨대, 실리콘 질화막(320) 상에 실리콘 산화막(330, SiO2)을 증착하고, 증착된 실리콘 산화막(330)을 CMP(chemical Mechanical Polishing)에 의하여 평탄화한다.
다음으로 도 3e에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 수행하여 식각 영역(315) 내에 형성된 실리콘 질화막(320)의 일부를 노출시키는 제1 콘택홀들(342,344) 및 인접하는 반도체 소자들(예컨대, 312와 314, 및 314와 316) 상부 표면 일부에 해당하는 실리콘 질화막(320)을 노출하는 듀얼 다마신 형태의 제2 콘택 홀들(352,354)을 실리콘 산화막(330) 내에 형성한다. 이때 제1 콘택홀들(342,344)은 반도체 소자들(312,314,316) 사이에 형성될 수 있다.
예컨대, 포토리쏘그라피 공정을 수행하여 실리콘 산화막(330) 상에 제2 포토레지스트 패턴(미도시)을 형성한다. 제2 포토레지스트 패턴을 마스크로 이용하여 식각 영역(315) 내에 형성된 실리콘 질화막(320)의 일부를 노출시키는 제1 콘택홀들(342,344) 및 반도체 소자들(312,314,316) 각각의 상부 표면 일부에 상응하는 실리콘 질화막(330)을 노출하는 제3 콘택홀들(미도시)을 형성한다. 애싱 공정을 수행하여 제2 포토레지스트 패턴을 제거한다.
그리고 제1 콘택홀들 및 제3 콘택홀들이 형성된 실리콘 산화막(330) 상에 제3 포토레지스트 패턴(미도시)를 형성한다. 제3 포토레지스트 패턴을 마스크로 이용하여 제3 콘택들 사이의 실리콘 산화막(330)을 실리콘 질화막(320)이 노출되지 않도록 식각하여 트랜치를 형성하여 듀얼 다마신 구조의 제2 콘택홀들(352,354)을 형 성할 수 있다.
다음으로 도 3f에 도시된 바와 같이, 제1 콘택홀들(342,344) 및 제2 콘택홀들(352,354)에 의하여 노출된 실리콘 질화막(320)을 식각하여 제거한다. 예컨대, 노출된 실리콘 질화막(3200을 습식 식각하여 제거할 수 있다.
다음으로 도 3g에 도시된 바와 같이, 듀얼 다마신 형태의 제2 콘택홀들(352,354)에 금속 물질을 갭필하여 연결 금속(metal interconnection, 362,364)d을 형성한다. 이와 동시에 제1 콘택홀들(342,344) 각각의 입구를 금속 물질로 막아 제1 콘택홀들(342,344) 내부에는 보이드(380)를 형성한다.
예컨대, 제1 콘택홀들(342,344) 및 제2 콘택홀들(352,354)이 형성된 반도체 기판(310)에 장벽 금속 및 시드 구리를 증착한다. 이때 시드 구리 증착에 의하여 제1 콘택홀들(342,344) 각각의 입구는 시드 구리로 막히게 되어 보이드를 형성할 수 있다. 그리고 전기 도금법에 의하여 장벽 금속 및 시드 구리가 증착된 제2 콘택홀들(352,354) 내부에 구리를 갭필할 수 있다.
반도체 소자들 상부 표면과 식각된 영역의 반도체 기판 표면 사이에 단차가 존재하므로 제1 콘택홀들(342,344)은 듀얼 다마신 구조의 제2 콘택홀들(352,354)에 비하여 그 종횡비가 크며, 입구가 작다.
따라서 구리 도금법에 의하여 제2 콘택홀들(352,354)에는 구리가 갭필되기 용이하지만, 제1 콘택홀들(342,344)은 입구가 좋고 종횡비가 커서 입구가 구리로 막히게 되어 내부에 보이드가 형성될 수 있다.
예컨대, 제1 콘택홀들(342,344)의 폭을 0.1um 이하로 형성하고, 형성된 제1 콘택홀들(342,344) 내부에 PVD 방식으로 장벽 금속(barrier metal, 예컨대, TiN)을 300~1000Å의 두께로 증착하고, 그 위에 시드 구리(seed Cu)를 800~ 1500Å의 두께로 증착할 경우 오버행(overhang, 372,374)으로 인하여 제1 콘택홀들(342,344)의 입구가 막히게 된다. 이러한 오버행(372,374)은 후속 진행되는 ECP(electrochemical plating) 공정에서 케미컬(chemical)의 침투를 막아 제1 콘택홀들(342,344) 내부에 보이드(380)가 형성될 수 있다
도 4는 본 발명의 실시 예에 따라 형성되는 집적 반도체 소자의 탑 뷰(top view)를 나타낸다. 도 4를 참조하면, 연결 금속(420)에 의하여 의하여 서로 연결되는 반도체 소자들(420,425) 사이에 형성되는 보이드를 포함하는 콘택홀들에 의하여 단면적 증가로 인한 발열 효과를 증대시켜 집적 소자의 수명을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 집적 반도체 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 집적 반도체 소자의 A-A'방향의 단면도를 나타낸다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 집적 반도체 소자의 제조 방법을 나타낸다.
도 4는 본 발명의 실시 예에 따라 형성되는 집적 반도체 소자의 탑 뷰를 나타낸다.

Claims (5)

  1. 반도체 기판의 일 영역을 식각하여 소자들이 형성될 식각 영역을 형성하는 단계;
    반도체 소자들을 서로 이격하여 상기 식각 영역 내의 반도체 기판에 고정시키는 단계;
    상기 반도체 소자들이 형성된 반도체 기판 전면에 실리콘 질화막 및 실리콘 산화막을 순차로 형성하는 단계;
    상기 식각 영역 내에 형성된 실리콘 질화막의 일부를 노출시키는 제1 콘택홀들 및 인접하는 반도체 소자들 상부 표면 일부에 해당하는 실리콘 질화막을 노출하는 듀얼 다마신 형태의 제2 콘택 홀들을 실리콘 산화막 내에 형성하는 단계;
    노출된 실리콘 질화막을 제거하는 단계; 및
    상기 제2 콘택홀들에 금속 물질을 갭필하여 연결 금속을 형성하고, 상기 제1 콘택홀들 각각의 입구를 상기 금속 물질로 막아 제1 콘택홀들 내부에는 보이드(void)를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 콘택홀들은 상기 반도체 소장들 사이에 형성되는 것을 특징으로 하는 집적 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 보이드를 형성하는 단계는,
    제1 콘택홀들 및 제2 콘택홀들이 형성된 반도체 기판에 장벽 금속 및 시드 구리를 증착하는 단계; 및
    전기 도금법에 의하여 상기 장벽 금속 및 시드 구리가 증착된 제2 콘택홀들 내부에 구리를 갭필하는 단계를 포함하며,
    상기 시드 구리 증착에 의하여 제1 콘택홀들 각각의 입구는 구리로 막히게 되어 상기 보이드를 형성하는 것을 특징으로 하는 집적 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 콘택홀들의 각각의 폭은 0.1um 이하로 형성하고, 상기 장벽 금속은 300~1000Å의 두께로 증착하고, 상기 시드 구리는 800~ 1500Å의 두께로 증착하는 것을 특징으로 하는 집적 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 소자들은 레진 본드(resin bond)에 의하여 상기 식각 영역 내의 반도체 기판에 고정되는 것을 특징으로 하는 집적 반도체 소자의 제조 방법.
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