KR100769144B1 - 에스아이피 구조의 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 에스아이피 구조의 반도체 장치 제조방법에 있어서, 특히 확산 방지막으로 TiSiN을 형성하는 방법에 관한 것이다.
본 발명에 따른 에스아이피(SIP) 구조의 반도체 장치 제조방법은, 하부 도전패턴을 구비하는 반도체 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막에 상기 하부 도전패턴과 연결되는 콘택 패턴을 형성하는 단계, 상기 콘택 패턴을 포함하는 층간 절연막 상에 TDMAT(Tetrakis-dimethyl-amino-titanium) 물질을 열적(thermal) 분해하여 TiN 막을 증착하는 단계, 상기 TiN 막에 대해 CVD 챔버내에서 H2 플라즈마 가스와 N2 플라즈마 가스를 이용하는 플라즈마 처리를 수행하여 CVD TiN 막을 형성하는 단계, 상기 CVD TiN 막에 대해 300~400℃의 분위기 온도에서 SiH4 가스를 반응시켜 TiSiN으로 이루어진 확산 방지막을 형성하는 단계 및 상기 확산 방지막 상에 상기 패턴이 매립되도록 금속막을 형성하는 단계를 포함하여 이루어진다.
SIP, TiSiN, 확산 방지막, 단차

Description

에스아이피 구조의 반도체 장치 및 그 제조방법{Semiconductor Device of SIP and Method of Fabricating the Same}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 SIP 구조의 반도체 장치를 형성하는 과정의 단면을 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 SIP 구조의 반도체 장치에서 형성된 Ti의 단차를 설명하기 위한 예시도.
도 2b는 본 발명의 실시예에 따른 SIP 구조의 반도체 장치에서 형성된 N의 단차를 설명하기 위한 예시도.
<도면의 주요부분에 대한 부호의 설명>
11: 제 1 반도체 기판 12: 제 1 절연막
13: 하부 도전패턴 14: 페이스트
15: 제 2 절연막 16: 식각 저지막
17: 제 2 반도체 기판 18: 패턴
20: 확산 방지막 21: 탄탈막
30: 금속막
본 발명은 에스아이피 구조의 반도체 장치 및 그 제조방법에 관한 것으로, 특히 에스아이피 반도체 장치의 금속 배선을 형성하기 위한 확산 방지막으로 TiSiN을 이용하는 에스아이피 구조의 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별소자들을 원칩(one chip)화하는 SOC(System On chip) 기술 및 다수개의 개별소자들을 하나의 패키지(package)로 집적하는 SIP(System In Package) 기술 등이 필요하다.
이중 SIP 기술은 복수개의 실리콘 칩을 수평, 수직적으로 하나의 패키지로 실장하는 기술로서, 기존 MCM(Multi-Chip Module) 개념의 연장선상에 있다. 기존 MCM의 경우는 패키지 제조 시 수평 실장이 주된 방향이었으나 SIP의 경우는 복수개의 칩을 수직으로 적층하는 기술이 주로 적용된다.
시스템 측면에서 볼 때, 적층된 복수의 칩들의 특성 및 파워 입력 노이즈 감소(Power in-put noise reduction)에 관련하여 저항성, 용량성, 유도성 등의 수동형 소자(Passive device)가 시스템 보드(System board)에 많이 실장된다.
특히, 용량성 소자(Capacitor)는 각 칩에 형성된 소자와의 근접 정도에 따라서 인덕턴스의 값이 결정되며, 용량성 소자가 각 칩에 형성된 소자에 가깝게 실장 될수록 로우 인덕턴스(Low inductance)를 구현시킬 수 있는 장점이 있다.
한편, 복수개의 칩을 적층하는 SIP 기술에서 상부 및 하부 칩들 사이에는 전기적 콘택을 위한 금속배선이 다수 구비되고, 이 금속배선은 W, Cu, Al 등의 금속 재질로 형성될 수 있다.
그러나, 이와 같은 금속재질 중 Cu를 이용하여 금속배선을 형성하는 경우, 구리 원자들(Cu atoms)은 절연막 및 실리콘막 내에서 확산율(diffusivity)이 높으므로, 구리원자들이 절연막 내로 확산되어 누설전류를 유발할 수 있고 트랜지스터와 같은 개별소자들로 확산되어 불순물로서 작용할 수도 있다.
따라서, 구리를 이용한 금속배선을 SIP 구조의 반도체 장치에서 금속플러그 및/또는 상부 배선에 형성하기 위해서, 구리원자들이 절연막 내로 확산되는 것을 방지하기 위한 확산 방지막이 요구된다.
그러나, 종래의 확산 방지막을 형성하기 위해 PVD를 이용하는 경우, 확산 방지막의 단차(step coverage)가 나빠서 사용이 불가능하고, MOCVD에 의해 형성된 확산 방지막 예를 들어, TiN은 Cu의 확산 방지막으로 사용하지 못한다는 것과 함께 고온 공정이므로 반도체 장치의 신뢰성에 문제를 유발할 수 있다.
본 발명은 단차 형성이 용이하고 반도체 장치의 신뢰성을 향상시키도록 에스아이피 반도체 장치의 금속 배선을 형성하기 위해 확산 방지막으로 TiSiN을 이용하는 에스아이피 구조의 반도체 소자 및 그 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 에스아이피(SIP) 구조의 반도체 장치 제조방법의 일 특징은, 하부 도전패턴을 구비하는 반도체 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막에 상기 하부 도전패턴과 연결되는 콘택 패턴을 형성하는 단계, 상기 콘택 패턴을 포함하는 층간 절연막 상에 TDMAT(Tetrakis-dimethyl-amino-titanium) 물질을 열적(thermal) 분해하여 TiN 막을 증착하는 단계, 상기 TiN 막에 대해 CVD 챔버내에서 H2 플라즈마 가스와 N2 플라즈마 가스를 이용하는 플라즈마 처리를 수행하여 CVD TiN 막을 형성하는 단계, 상기 CVD TiN 막에 대해 300~400℃의 분위기 온도에서 SiH4 가스를 반응시켜 TiSiN으로 이루어진 확산 방지막을 형성하는 단계 및 상기 확산 방지막 상에 상기 패턴이 매립되도록 금속막을 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 금속막이 Cu로 형성되는 경우, 상기 확산 방지막 상에 탄탈(Ta)로 이루어진 탄탈막을 형성하는 단계를 더 포함한다.
보다 바람직하게, 상기 도전패턴을 노출시키기 위해 상기 콘택 패턴의 저면에 형성된 TiSiN의 확산 방지막을 제거하는 펀치-쓰루 공정을 수행하는 단계를 더 포함한다.
보다 바람직하게, 상기 콘택 패턴은 콘택홀이다.
보다 바람직하게, 상기 콘택 패턴은 금속배선이 구비될 트렌치이다.
보다 바람직하게, 상기 CVD TiN 막을 형성하는 단계를 다수 수행하여 상기 CVD TiN 막의 두께를 50Å으로 형성한다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 SIP(System In Package) 구조의 반도체 장치를 형성하는 과정의 단면을 도시한 단면도이다.
도 1a를 참조하면, 제 1 반도체 기판(11) 상에 제 1 절연막(12)을 형성하고 하부 절연막에 대해 소정의 전도성을 가지는 하부 도전패턴(13)이 각각 구비된다.
하부 도전패턴(13)은 소스/드레인 영역, 게이트 전극, 또는 비트 라인일 수 있으며, 커패시터의 상부 전극 또는 하부 배선일 수 있다. 또한, 하부 도전패턴(13)은 일반적인 포토 리소그래피/식각 공정 또는 다마신 공정을 이용하여 형성 할 수 있다.
제 1 절연막(12)에 하부 도전패턴(13)을 각각 형성한 후, 도 1b에 도시된 바와 같이 식각 저지막(16)과 제 2 절연막(15)을 형성한 제 2 반도체 기판(17)이 접착성 페이스트(14)를 이용하여 제 1 절연막(12) 상에 접착 구비된다. 여기서, 접착성 페이스트(14)는 에폭시계의 접착제 또는 플라스틱 재질의 본딩물질일 수 있다.
식각 저지막(16)은 실리콘질화막(SiN), 실리콘탄화막(SiC) 또는 실리콘탄질화막(SiCN) 등으로 형성되어 제 2 반도체 기판(17)을 식각할 때 발생하는 제 2 절연막(15)의 과잉 식각과 제 2 반도체 기판(17) 물질의 침투를 방지하며, 제 2 절연막(15)은 제 1 절연막(12)과 동일하게 저유전막으로 형성하는 것이 바람직하다.
이와 같이 접착성 페이스트(14)를 이용하여 제 2 반도체 기판(17)상의 제 2 절연막(15)을 제 1 절연막(12) 상에 접착한 후, 도 1c에 도시된 바와 같이 제 2 반도체 기판(17)부터 제 2 절연막(15)과 페이스트(14)까지 다마신 공정을 수행하여 콘택홀 또는 트렌치가 될 수 있는 소정의 패턴(18)을 형성한다. 물론, 소정의 패턴(18)을 형성하는 다마신 공정은 단일 다마신 공정과 이중 다마신 공정을 포함하여 패턴(18)의 형태에 따라 선택하여 수행할 수 있다.
소정의 패턴(18)을 형성한 후, Al, Cu 또는 W을 포함하는 금속재질 중 선택된 어느 하나의 금속을 충진하기 위해 TiSiN으로 이루어진 확산 방지막(20)을 패턴(18)에 형성한다.
TiSiN으로 이루어진 확산 방지막(20)을 패턴(18)에 형성하는 방법을 이하 구체적으로 설명하면 다음과 같다.
먼저, 패턴(18)에 TDMAT(Tetrakis-dimethyl-amino-titanium) 물질을 이용하여 열적(thermal) 분해에 의해 TiN 막을 약 50Å 정도의 두께로 증착하고, 증착된 열적 TiN 막에 대해 소정의 CVD(chemical vapor deposition) 챔버 내에서 H2 플라즈마 가스와 N2 플라즈마 가스를 이용하여 플라즈마 처리를 수행하여 CVD TiN 막을 형성한다. 여기서, 열적 TiN 막에 대해 플라즈마 처리를 수행하면 열적 TiN 막의 두께가 감소하므로 CVD TiN 막의 두께는 약 25Å으로 형성될 수 있다.
이와 같은 과정을 반복하여 CVD TiN 막의 두께를 약 50Å으로 형성한다. 물론, 한 번의 과정을 수행하여 50Å과 같은 요구되는 두께의 CVD TiN 막을 형성할 수 있으며, 열적 TiN 막의 두께를 조절하면 CVD TiN 막은 30 내지 100Å으로 형성할 수도 있다.
이어서, 형성된 CVD TiN 막에 대해 300~400℃의 분위기 온도, 바람직하게는 350℃의 분위기 온도에서 SiH4 가스를 반응시켜 CVD TiSiN으로 이루어진 확산방지막(20)을 형성한다.
CVD TiSiN의 확산방지막(20)을 형성한 후, 아르곤 플라즈마를 이용하여 패턴(18) 바닥에 형성된 CVD TiSiN의 확산방지막(20)을 선택적으로 제거하는 펀치-쓰루(Punch-through) 공정을 수행하여 하부 도전패턴(13)을 노출시킬 수 있다. 여기서, 하부 도전패턴(13)을 노출시키는 펀치-쓰루(Punch-through) 공정이 패턴(18)들 중 일부에 수행되지 않음으로써, 하부 도전패턴(13)을 노출시키지 않을 수도 있다.
이어서, 선택적으로 패턴(18)에 구비될 Cu의 금속 배선과의 접착 성(adhesion)을 증가시켜 EM(electro-migration) 특성을 향상시키기 위해서, 도 1e에 도시된 바와 같이 CVD TiSiN의 확산방지막(20)의 상부 면에 대해 탄탈(Ta)로 이루어진 탄탈막(21)이 MOCVD 방법을 이용하여 약 75Å 정도의 두께로 형성될 수 있다. 물론, Cu 이외에 Al과 W을 포함하는 금속재질을 이용하여 금속막(30)을 형성하는 경우에는 탄탈막(21)이 형성되지 않을 수 있다.
선택적으로 탄탈막(21)이 형성된 확산 방지막(20)의 상측에 금속막(30), 예를 들어 Cu의 금속막(30)을 형성하는 경우, 확산 방지막(20)의 상측에 Cu 시드(seed)층(도시하지 않음)을 형성하며, Cu 시드층에 대해 일반적인 전해도금(electro plating) 및 N2와 H2의 분위기 가스에서 200 ~ 400℃의 온도범위에서 후 열처리 방법을 수행하여 Cu의 금속막(30)을 형성할 수 있다.
Cu의 금속막(30)을 형성한 후, 도 1f에 도시된 바와 같이 금속막(30)부터 확산 방지막(20)에 대해 전면 식각 기술 또는 화학기계적 연마(CMP: chemical mechanical polishing) 기술을 사용하여 제 2 반도체 기판(17)이 노출될 때까지 평탄화시킨다.
그 결과, 패턴(18)에 Cu의 금속막(30)이 구비되어 콘택 또는 구리배선이 형성되고, 이어서 다른 반도체 소자를 포함하는 반도체 기판(도시하지 않음)이 Cu의 금속막(30) 상에 구비되는 다층 레벨의 SIP 반도체 구조로 형성될 수 있다.
이와 같이 본 발명에 따라 형성된 TiSiN으로 이루어진 확산 방지막과 종래의 Ta/TaN으로 이루어진 확산 방지막을 비교하면, Cu 확산 정도를 VPD로 측정한 아래 의 [표 1]에 기재된 바와 같이 본 발명에 따라 형성된 TiSiN 또는 Ta/TiSiN의 확산 방지막이 Cu의 확산 정도 측면에서 우수하다는 것을 알 수 있다.
[표 1]
확산 방지막 Cu 확산 정도
Ta(150Å)/TaN(150Å) 6.78E + 12
TiSiN(50Å) 8.11E + 12
Ta(75Å)/TiSiN(50Å) 4.06E + 12
따라서, 본 발명에 따른 TiSiN으로 이루어진 확산 방지막이 구비된 SIP 구조의 반도체 장치에서는 구리 등의 금속원자들이 다른 층으로 확산되는 것을 최소한으로 방지할 수 있으므로 EM이 발생하는 문제점을 해소할 수 있다.
또한, 도 2a에 도시된 바와 같이, TiSiN을 스플리트(Split)한 후 패턴(18)의 바닥면(bottom)과 측벽(side wall)에 형성된 Ti의 단차(step coverage)를 EELS로 측정한 결과와 도 2b에 도시된 바와 같이, TiSiN을 스플리트(Split)한 후 패턴(18)의 바닥면과 측벽에 형성된 N의 단차를 EELS로 측정한 결과를 통해 알 수 있듯이, 본 발명에 따른 TiSiN의 Ti과 N이 패턴(18)의 바닥면과 측벽에 균일하게 형성되는 것을 알 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 SIP 구조의 반도체 장치에서 균일하게 형성된 TiSiN의 확산 방지막을 이용하여 콘택 또는 금속 배선을 형성하므로 EM(Electro-Migration)을 방지하는 SIP 구조의 반도체 장치 및 그 제조방법을 제공함으로써 SIP 구조를 가지는 반도체 장치의 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 하부 도전패턴을 구비하는 반도체 기판 상에 층간 절연막을 형성한 후, 상기 층간 절연막에 상기 하부 도전패턴과 연결되는 콘택 패턴을 형성하는 단계;
    상기 콘택 패턴을 포함하는 층간 절연막 상에 TDMAT(Tetrakis-dimethyl-amino-titanium) 물질을 열적(thermal) 분해하여 TiN 막을 증착하는 단계;
    상기 TiN 막에 대해 CVD 챔버내에서 H2 플라즈마 가스와 N2 플라즈마 가스를 이용하는 플라즈마 처리를 수행하여 CVD TiN 막을 형성하는 단계;
    상기 CVD TiN 막에 대해 300~400℃의 분위기 온도에서 SiH4 가스를 반응시켜 TiSiN으로 이루어진 확산 방지막을 형성하는 단계; 및
    상기 확산 방지막 상에 상기 콘택 패턴이 매립되도록 금속막을 형성하는 단계를 포함하여 이루어지는 에스아이피 구조의 반도체 장치 제조방법.
  7. 제 6 항에 있어서,
    상기 금속막이 Cu로 형성되는 경우, 상기 확산 방지막 상에 탄탈(Ta)로 이루어진 탄탈막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스아이피 구조의 반도체 장치 제조방법.
  8. 제 6 항에 있어서,
    상기 도전패턴을 노출시키기 위해 상기 콘택 패턴의 저면에 형성된 TiSiN의 확산 방지막을 제거하는 펀치-쓰루 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 에스아이피 구조의 반도체 장치 제조방법.
  9. 제 6 항에 있어서,
    상기 콘택 패턴은 콘택홀인 것을 특징으로 하는 에스아이피 구조의 반도체 장치 제조방법.
  10. 제 6항에 있어서,
    상기 콘택 패턴은 금속배선이 구비될 트렌치인 것을 특징으로 하는 에스아이피 구조의 반도체 장치 제조방법.
  11. 제 6 항에 있어서,
    상기 CVD TiN 막을 형성하는 단계를 다수 수행하여 상기 CVD TiN 막의 두께를 50Å으로 형성하는 것을 특징으로 하는 에스아이피 구조의 반도체 장치 제조방법.
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