KR20040058949A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20040058949A KR20040058949A KR1020020085469A KR20020085469A KR20040058949A KR 20040058949 A KR20040058949 A KR 20040058949A KR 1020020085469 A KR1020020085469 A KR 1020020085469A KR 20020085469 A KR20020085469 A KR 20020085469A KR 20040058949 A KR20040058949 A KR 20040058949A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- tungsten
- tungsten plug
- single damascene
- diffusion barrier
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 29
- 239000002184 metal Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title abstract description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 49
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 49
- 239000010937 tungsten Substances 0.000 claims abstract description 49
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 230000004888 barrier function Effects 0.000 claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910001431 copper ion Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 콘택홀에 텅스텐 플러그를 형성한 후 텅스텐 플러그가 노출되는 싱글 다마신 패턴을 형성하고, 선택 CVD 텅스텐막을 싱글 다마신 패턴 저면에 형성하고, 이후 싱글 다마신 패턴에 구리 등의 금속 배선용 물질을 채워 금속 배선을 형성하므로, 소자의 고집적화로 인해 발생되는 텅스텐 플러그의 리세스 부분을 선택 CVD 텅스텐막으로 보상하게 되어 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 BEOL(Back End Of Line)공정에서 텅스텐 플러그의 매립 불량을 개선하여 텅스텐 플러그에 연결되는 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정 중에서 BEOL(Back End Of Line)공정의 금속 배선 형성시 금속 배선 콘택으로 텅스텐 플러그를 적용하고, 텅스텐 플러그에 연결되는 금속 배선을 싱글 다마신(single damascene) 공정을 적용하여 형성하고 있다.
기존의 금속 배선 형성 공정은 층간 절연막에 콘택홀을 형성하고, 콘택홀에 CVD Ti/TiN 확산 방지막을 형성한 후 콘택홀에 CVD 텅스텐을 채워 텅스텐 플러그를 형성하고 있는데, 반도체 소자가 고집적화 되어 감에 따라 콘택홀의 단차는 증대되고, 이로 인하여 CVD 텅스텐의 증착 특성이 나빠져 콘택홀 내부에 보이드(void)가 생기게 되고, 이 보이드는 텅스텐 플러그 형성을 위한 화학적 기계적 연마(CMP) 공정을 거치면서 커지게 된다. 이후, 싱글 다마신 공정을 진행하게 되는데, 이때 보이드는 더욱 커지게 되어 텅스텐 플러그에 리세스가 형성된다. 이 리세스는 텅스텐 플러그의 전기적 특성을 저하시킬 뿐만 아니라, 후에 형성될 금속 배선의 금속 이온이 외부 확산 되는 것을 방지하는 확산 방지막의 증착 불량을 유발시키게 되고, 확산 방지막의 증착 불량은 예를 들어, 최근 구리를 이용한 금속 배선에서 구리 이온의 확산 경로로 작용하여 금속 배선의 신뢰성을 저하시키게 된다.
따라서, 본 발명은 텅스텐 플러그에 발생되는 리세스를 보상하여 텅스텐 플러그에 연결되는 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 층간 절연막
12: 콘택홀 13: 제 1 확산 방지막
14: 텅스텐 플러그 15: 식각 방지막
16: 절연막 17: 싱글 다마신 패턴
18: 선택 CVD 텅스텐막 19: 제 2 확산 방지막
20: 금속 배선 100: 보이드
200: 리세스
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 층간 절연막에 콘택홀이 형성된 기판이 제공되는 단계; 상기 콘택홀에 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그 상에 절연막을 형성한 후 상기 절연막의 일부를 식각하여 상기 텅스텐 플러그가 노출되는 싱글 다마신 패턴을 형성하는 단계; 상기 텅스텐 플러그를 포함한 상기 싱글 다마신 패턴 저면에 선택 CVD 텅스텐막을 형성하는 단계; 상기 선택 CVD 텅스텐막이 형성된 상기 싱글 다마신 패턴을 포함한 전체 구조 상의 표면을 따라 확산 방지막을 형성하는 단계; 및 상기 확산 방지막이 형성된 상기 싱글 다마신 패턴에 금속 배선을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 기판(10) 상에 층간 절연막(11)을 형성하고, 층간 절연막(11)의 일부분을 식각하여 콘택홀(12)을 형성한다. 콘택홀(12)을 포함한 층간 절연막(11)의 표면을 따라 제 1 확산 방지막(13)을 형성한다. 제 1 확산 방지막(13)은 CVD 방법으로 Ti 및 TiN을 증착하여 형성한다.
도 1b를 참조하면, 제 1 확산 방지막(13)이 형성된 콘택홀(12)을 포함한 전체 구조상에 텅스텐을 두껍게 증착한 후, 화학적 기계적 연마(CMP) 공정으로 층간 절연막(11)의 표면이 노출될 때까지 증착된 텅스텐층 및 제 1 확산 방지막(13)을 연마하여 콘택홀(12) 내에 텅스텐 플러그(14)를 형성한다.
상기에서, 콘택홀(12)은 반도체 소자가 고집적화 되어 감에 따라 단차가 증대되고, 이로 인하여 텅스텐의 증착 특성이 나빠져 콘택홀(12) 내부에서 보이드(100)가 발생되며, 이 보이드는 화학적 기계적 연마 공정으로 커지게 된다.
도 1c를 참조하면, 텅스텐 플러그(14)가 형성된 층간 절연막(11) 상에 식각 방지막(15) 및 절연막(16)을 형성하고, 싱글 다마신 공정으로 층간 절연막(11) 및 식각 방지막(15)을 식각하여 텅스텐 플러그(14)가 노출된 싱글 다마신 패턴(17)을형성한다.
상기에서, 싱글 다마신 패턴(17) 형성을 위한 식각 공정시 보이드(100) 부분도 식각되어 텅스텐 플러그(14)에 리세스(recess; 200)가 형성된다.
도 1d를 참조하면, 리세스(200)가 형성된 텅스텐 플러그(14)를 포함한 상기 싱글 다마신 패턴(17) 저면에 선택 CVD 텅스텐막(18)을 증착하여 리세스(200) 부분을 채운다.
상기에서, 선택 CVD 텅스텐막(18)은 250 내지 400℃의 증착 온도에서 반응기의 압력을 0.01 내지 100Torr로 하고, 반응기에 10 내지 500sccm의 WF6, 20 내지 1000sccm의 SiH4, 50 내지 3000sccm의 H2및 50 내지 2000sccm의 Ar을 흘려 LPCVD(low pressure chemical vapor deposition)법으로 200 내지 1000Å의 두께로 형성한다. 선택 CVD 텅스텐막(18)의 두께는 디자인 룰(design rule)에 따라 결정되며, 금속 이온의 확산 방지막 역할도 한다.
도 1e를 참조하면, 선택 CVD 텅스텐막(18)이 형성된 싱글 다마신 패턴(17)을 포함한 전체 구조 상의 표면을 따라 제 2 확산 방지막(19)을 형성하고, 제 2 확산 방지막(19)이 형성된 싱글 다마신 패턴(170을 포함한 전체 구조상에 구리와 같은 금속 배선용 물질을 두껍게 증착한 후, 화학적 기계적 연마 공정을 실시하여 싱글 다마신 패턴(17) 내에 금속 배선(20)을 형성한다. 금속 배선(20)의 재료로 최근 구리가 널리 적용되고 있으며, 이때 제 2 확산 방지막(19)으로 구리 이온의 외부 확산을 방지하기 위해 Ta 또는 TaN을 사용한다. 제 2 확산 방지막(19)은 선택 CVD 텅스텐막(18)이 확산 방지막의 역할을 수행하기 때문에 얇게 형성할 수 있으며, 경우에 따라 형성하지 않아도 된다.
상술한 바와 같이, 본 발명은 반도체 소자의 고집적화로 인하여 텅스텐 플러그에 형성되는 리세스를 선택 CVD 텅스텐막으로 보상하므로써, 후속 금속 배선의 불량을 방지할 수 있어 금속 배선의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 층간 절연막에 콘택홀이 형성된 기판이 제공되는 단계;상기 콘택홀에 텅스텐 플러그를 형성하는 단계;상기 텅스텐 플러그 상에 절연막을 형성한 후 상기 절연막의 일부를 식각하여 상기 텅스텐 플러그가 노출되는 싱글 다마신 패턴을 형성하는 단계;상기 텅스텐 플러그를 포함한 상기 싱글 다마신 패턴 저면에 선택 CVD 텅스텐막을 형성하는 단계;상기 선택 CVD 텅스텐막이 형성된 상기 싱글 다마신 패턴을 포함한 전체 구조 상의 표면을 따라 확산 방지막을 형성하는 단계; 및상기 확산 방지막이 형성된 상기 싱글 다마신 패턴에 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 선택 CVD 텅스텐막은 250 내지 400℃의 증착 온도에서 반응기의 압력을 0.01 내지 100Torr로 하고, 반응기에 10 내지 500sccm의 WF6, 20 내지 1000sccm의 SiH4, 50 내지 3000sccm의 H2및 50 내지 2000sccm의 Ar을 흘려 LPCVD법으로 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 확산 방지막은 Ta 또는 TaN으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 배선은 구리로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085469A KR100909176B1 (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085469A KR100909176B1 (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자의 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040058949A true KR20040058949A (ko) | 2004-07-05 |
| KR100909176B1 KR100909176B1 (ko) | 2009-07-22 |
Family
ID=37351000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020085469A KR100909176B1 (ko) | 2002-12-27 | 2002-12-27 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100909176B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749367B1 (ko) * | 2005-12-21 | 2007-08-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 및 그의 제조방법 |
| KR20090090623A (ko) * | 2008-02-21 | 2009-08-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210066990A (ko) | 2019-11-28 | 2021-06-08 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228181B2 (ja) | 1997-05-12 | 2001-11-12 | ヤマハ株式会社 | 平坦配線形成法 |
| JP2002170882A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 配線構造の製造方法 |
| JP2002184776A (ja) * | 2000-12-15 | 2002-06-28 | Sharp Corp | 半導体装置及びその製造方法 |
| KR20020071349A (ko) * | 2001-03-06 | 2002-09-12 | 삼성전자 주식회사 | 배선층의 박리를 방지할 수 있는 콘택 플러그를 구비한반도체 장치 및 그의 제조 방법 |
-
2002
- 2002-12-27 KR KR1020020085469A patent/KR100909176B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749367B1 (ko) * | 2005-12-21 | 2007-08-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 및 그의 제조방법 |
| KR20090090623A (ko) * | 2008-02-21 | 2009-08-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100909176B1 (ko) | 2009-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000323479A (ja) | 半導体装置およびその製造方法 | |
| KR100443513B1 (ko) | 구리 금속배선 형성방법 | |
| US7679192B2 (en) | Semiconductor device including cover layer | |
| KR100450738B1 (ko) | 알루미늄 금속 배선 형성방법 | |
| KR100909176B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US20040152294A1 (en) | Method for forming metal line of semiconductor device | |
| KR100749367B1 (ko) | 반도체 소자의 금속배선 및 그의 제조방법 | |
| KR100652317B1 (ko) | 반도체 소자의 금속 패드 제조 방법 | |
| KR100465761B1 (ko) | 탄탈륨 질화막을 포함하는 반도체 배선 구조 및 그 형성방법 | |
| KR20040039591A (ko) | 구리 확산방지막 형성방법 및 이를 이용한 구리배선제조방법 | |
| KR20030064257A (ko) | 반도체 장치 | |
| KR100705008B1 (ko) | 반도체 소자의 금속배선 제조방법 | |
| KR100738210B1 (ko) | 반도체 장치의 박막 및 금속 배선 형성 방법 | |
| KR100247643B1 (ko) | 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법 | |
| KR100256825B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| US20070210406A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20020058430A (ko) | 반도체소자의 배선 형성방법 | |
| JP2004273593A (ja) | 半導体装置及びその製造方法 | |
| US8008708B2 (en) | Metal line of semiconductor device having a diffusion barrier and method for forming the same | |
| KR100815944B1 (ko) | 반도체 소자에 사용되는 구리 배선층을 형성하는 방법 | |
| KR100741271B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20020053949A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20090069494A (ko) | 반도체 소자의 금속 제조 형성 방법 | |
| KR20040058944A (ko) | 반도체 소자의 제조 방법 | |
| KR20080061013A (ko) | 반도체 소자의 다층금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160620 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170626 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 11 |