KR20090069494A - 반도체 소자의 금속 제조 형성 방법 - Google Patents

반도체 소자의 금속 제조 형성 방법 Download PDF

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Abstract

반도체 소자의 금속 배선 제조 방법이 개시된다. 이 방법은 반도체 기판상에 형성된 절연층의 내부에 홀을 형성하는 단계와, 홀을 포함한 반도체 기판의 전면에 1차적으로 텅스텐 결정 핵을 생성하는 단계와, 1차적인 텅스텐 결정 핵의 생성시 발생된 부산물 가스를 홀로부터 제거하는 단계와, 1차적인 텅스텐 결정 핵의 전면에 2차적으로 텅스텐 결정 핵을 생성하는 단계 및 2차적으로 생성된 텅스텐 결정 핵을 바탕으로 텅스텐 금속층을 홀의 내부에 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 비아 홀이나 콘텍 홀에 텅스텐을 매립할 때 야기될 수 있는 단차 피복성의 문제와 배리어 금속의 깨짐 현상 같은 홀 불량(hole defect)을 개선하고 홀에 텅스텐이 매립되지 않은 부분을 최소화시킬 수 있는 효과를 갖는다.
반도체 소자, 금속 배선, 비아 홀, 콘텍 홀, 단차 피복성, 배리어 금속 깨짐

Description

반도체 소자의 금속 제조 형성 방법{Method for manufacturing metal line of semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 특히, 반도체 소자의 금속 배선 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자의 크기를 축소하는 것 이외에도 소자의 성능을 향상시키기 위한 연구가 진행되고 있다. 현재 대부분의 반도체 소자의 배선 공정에서, 단일 배선만으로는 고집적 소자의 동작시 요구되는 신호를 신속하게 전달하는데 어려움이 있기 때문에, 이를 극복하기 위하여 다층 배선 구조가 채택되고 있다. 더불어, 콘택 홀(contact hole) 및 비아 홀(via hole)의 중요성도 증대되고 있으며, 콘택 홀 및 비아 홀의 크기 또한 작아지고 있다.
한편, 상대적으로 좋지 않은 단차 피복성(step coverage)을 갖는 종래의 스퍼터링(sputtering) 방법에 의해 형성되는 알루미늄이나 다른 금속들로 이루어진 금속층은 콘택 홀 또는 비아 홀에서 콘택 저항의 증가를 유발하거나, 단선을 유발하기도 한다. 또한, 배선 후에도, 전류의 흐름이 알루미늄 원자의 이동을 유발하게 되는 일렉트로-마이크레이션(electro migration) 현상이 발생하여 배선이 단선되기 도 한다. 그에 따라, 반도체 소자의 신뢰성이 감소하는 문제점이 있다. 이를 해결하기 위해, 양호한 단차 피복성을 갖는 금속이 콘택 홀 및 비아 홀에 매립(burying)되는 방법이 활용되고 있는데, 이러한 방법들 중 하나로서, 텅스텐 플러그(W Plug) 방법이 있다. 텅스텐 플러그는 화학 기상 증착(CVD:Chemical Vapor Deposition) 방법에 의해 형성되는 것으로서, 단차 피복성이 우수한 텅스텐층이 콘택 홀 및/또는 비아 홀에 매립된다. 그리고, 텅스텐층이 콘택 홀에만 남도록 에칭함으로써 텅스텐 플러그를 형성한다.
그러나, 전술한 종래 기술에 따른 텅스텐 매립 방법에 의해 금속층을 형성하는 방법은, 콘택 홀 및/또는 비아 홀의 패턴화가 점점 더 미세해짐에 따라, 텅스텐의 단차 피복성이 좋지 못한 문제점을 갖는다.
이하, 첨부된 도면들을 참조하여 종래 기술에 따른 텅스텐 금속 구조의 문제점을 다음과 같이 설명한다.
도 1은 일반적인 텅스텐 매립 방법을 설명하기 위한 플로우차트이다.
도 1을 참조하면, 챔버(champer)를 진공 상태로 만들기 위해 펌핑(pumping)하고(제10 단계), 웨이퍼(wafer)를 가열(heating)(제20 단계)한 후, 균일 가열(soaking) 공정을 수행한다(제30 단계). 제30 단계 후에, 결정 핵을 생성하는 공정(nucleation)을 수행한 후(제40 단계), 텅스텐 금속층을 증착하여 생성하고(제50 단계), 퍼지(purge) 공정과 펌핑(pumping) 공정을 수행한다(제60 단계). 여기서, 펌핑 공정은 결정 핵을 생성하기 위해 사용된 가스를 배출하는 공정이다.
도 2는 도 1에 도시된 제40 단계에 대한 일반적인 일례를 설명하기 위한 플 로우차트이다.
도 2를 참조하면, 5sccm의 SiH4를 이용하여 균일 가열 공정을 수행하고(제42 단계), 30sccm의 WF6와 15sccm의 SiH4를 이용하여 결정 핵을 생성한다(제44 단계).
도 3a 내지 도 3c들은 종래의 텅스텐 매립 방법에 의해 텅스텐(76)이 매립될 경우 홀(70)의 모습들을 나타낸다.
그러나, 도 2에 도시된 방법에 의해 결정 핵을 생성할 경우, 사용되는 WF6 가스에 의해 배리어 금속층(Barrier Metal)이 깨지는(Broken)(72 및 76) 문제점이 발생한다. 또한, 이러한 결함에 따라 금속 배선이 단선(short)되는 현상이 발생할 수도 있다.
도 4는 도 1에 도시된 제40 단계에 대한 일반적인 다른 예를 설명하기 위한 플로우차트이다.
도 4를 참조하면, 5sccm의 SiH4를 이용하여 균일 가열 공정을 수행하고(제42 단계), 15sccm의 WF6와 15sccm의 SiH4를 이용하여 1차적으로 결정 핵을 생성(제46 단계)한 후, 30sccm의 WF6와 15sccm의 SiH4를 이용하여 2차적으로 결정 핵을 생성한다(제48 단계). 그러나, 이러한 방법 역시 단차 피복성이 매우 나빠져서 금속 배선의 단락을 야기할 수 있는 문제점을 갖는다.
제40 단계에 대해 부연하면, 결정 핵 생성 공정은 다음 화학식 1과 같이, Silane reduction 반응을 활용한 공정이다.
2WF6(gas) + 3SiH4(gas) --> 2W + 3SiF4(gas) + 6H2(gas)
WF6에 의한 배리어 금속 깨짐의 불량은 WF6의 유량이 과도할 때 발생하며, 배리어 금속 깨짐의 불량을 막기 위해 WF량을 30sccm 에서 15sccm으로 변경하게 되면 웨이퍼 내에서 국부적으로 WF6가 SiH4의 비율을 초과하게 되는 지역이 발생한다. WF6비율이 SiH4을 초과된 지역에서는 다음 화학식 2와 같이 WSi 필름(film)이 생성된다.
2WF6(gas) + 3SiH4(gas) -> 2WSi + SiF4(gas) + 2H2(gas) + 8HF
도 5 (a) 및 (b)는 홀(hole)의 크기에 따른 종래의 문제점을 설명하기 위한 도면이다. 도 6a 및 도 6b는 웨이퍼 내의 동일 위치에서 홀 크기에 따른 텅스텐의 단차 피복성의 차이를 보여주는 도면이다. 도 6a는 홀의 크기가 0.214㎛인 경우를 나타내고, 도 6b는 홀의 크기가 0.234㎛인 경우를 나타낸다.
도 5 (a)에 도시된 바와 같이 홀의 크기가 작지 않은 경우, 부산물로 생성된 HF 가스는 홀로부터 빠져나갈 수 있다. 그러나, 도 5 (b)에 도시된 바와 같이 홀의 크기가 작을 경우, 부산물로 생성된 HF 가스는 빠져나가지 못하고 홀의 깊숙이 잔류하여 SiH4를 소모시키거나 WF6가 홀 내부로 흐르는 것을 방해하게 된다. 따라서, 도 6b에 도시된 바와 같이 단차 피복성 불량 또는 텅스텐(82)이 홀에 전체적으로 매립되지 못하는 부분(80)의 불량을 발생시킨다. 도 6a에 도시된 바와 같이 홀의 크기가 작을수록 HF 가스가 홀의 외부로 빠지지 못하고 잔류할 가능성이 높아져서, 단차 피복성 불량 또는 텅스텐이 홀을 채우지 못하는 부분(not fill)(84)의 불량이 더 심해짐을 알 수 있다. 결국, 홀의 크기가 미세해짐에 따라 단차 피복성이 매우 나빠져 금속 배선의 단락을 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속 배선 특히 다층 금속 배선을 형성하고자 하는 경우, 비아 홀이나 콘텍 홀에 텅스텐을 매립할 때 야기될 수 있는 단차 피복성의 문제 및 배리어 금속의 깨짐 현상 같은 홀 불량(hole defect)을 개선시킬 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 금속 배선 제조 방법은, 반도체 기판상에 형성된 절연층의 내부에 홀을 형성하는 단계와, 상기 홀을 포함한 상기 반도체 기판의 전면에 1차적으로 텅스텐 결정 핵을 생성하는 단계와, 상기 1차적인 텅스텐 결정 핵의 생성시 발생된 부산물 가스를 상기 홀로부터 제거하는 단계와, 상기 1차적인 텅스텐 결정 핵의 전면에 2차적으로 텅스텐 결정 핵을 생성하는 단계 및 상기 2차적으로 생성된 텅스텐 결정 핵을 바탕으로 텅스텐 금속층을 상기 홀의 내부에 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자의 금속 배선 제조 방법은 금속 배선 특히 다층 금속 배선을 형성하고자 하는 경우, 비아 홀이나 콘텍 홀에 텅스텐을 매립할 때 야기될 수 있는 단차 피복성의 문제와 배리어 금속의 깨짐 현상 같은 홀 불량(hole defect)을 개선하고 홀에 텅스텐이 매립되지 않은 부분을 최소화시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 금속 배선 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 7a 내지 도 7d들은 본 발명에 의한 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 반도체 소자의 공정 단면도들이다.
도 7a를 참조하면, 반도체 기판(100)의 상부에 제1 금속 배선(102)을 형성하고, 제1 금속 배선(102)의 상부에 제1 배리어 금속층(104)을 형성한다.
이후, 절연층(106)을 제1 배리어 금속층(104)의 상부에 형성한다. 절연층(106)은 산화막이나 질화막이 될 수 있다.
홀(108)을 형성하기 위한 식각 마스크 패턴(108)을 절연층(106)의 상부에 형성한다. 예를 들면, 절연층(106)의 상부에 포토 레지스트를 도포한 후, 콘택 홀 또는 비아 홀이 생성될 부분을 노출하는 식각 마스크 패턴(108)을 형성할 수 있다.
도 7b를 참조하면, 식각 마스크 패턴(108)을 이용하여, 절연층(106)을 식각하여 절연층(106A)의 내부에 홀(108)을 형성한다. 예를 들면, 식각 마스크 패턴(108)을 사용하여 이방성 식각이 이루어지는 반응성 이온 식각(RIE:Reactive Ion Etching)을 실시하여 절연층(106)을 식각하여 홀(108)을 생성할 수 있다. 여기서, 홀(108)은 콘텍 홀일 수도 있고, 비아 홀일 수도 있다. 홀(108)을 형성한 후, 식각 마스크 패턴(108)을 애싱(ashing)에 의해 제거한다.
이후, 도 7c에 도시된 바와 같이, 홀(108)을 포함하는 제1 배리어 금속층(104)의 상부에 제2 배리어 금속층(110 및 112)을 형성한다. 제2 배리어 금속 층(110 및 112)은 도 7c에 도시된 바와 같이 다층 구조로 형성될 수도 있고, 이와 달리 단층 구조로 형성될 수도 있다. 도 7c에 도시된 제1 또는 제2 배리어 금속층(104, 110 또는 112)은 티타늄(Ti) 및 티타늄 질화막(TiN) 중 적어도 하나의 물질에 의해 형성될 수 있다.
도 8은 본 발명의 실시예에 의한 반도체 소자의 금속 배선 제조 방법에서 결정 핵을 생성하는 방법을 설명하기 위한 플로우차트이다.
도 7c에 도시된 홀(108)을 포함한 제2 배리어 금속층(110 및 112)에 대해 균일 가열(soaking) 공정을 진행한다(제140 단계). 균일 가열 공정은 5sccm의 SiH4를 이용하여 수행될 수 있다.
제140 단계 후에, 도 7c에 도시된 제2 배리어 금속층(112)의 상부 전면에 1차적으로 텅스텐 결정 핵을 생성한다(제142 단계). 예를 들어, 15sccm의 WF6와 15sccm의 SiH4를 사용하여 1차적인 텅스텐 결정 핵을 생성할 수 있다.
제142 단계 후에, 1차적인 텅스텐 결정 핵의 생성시 발생된 부산물 가스를 제2 배리어 금속층(110 및 112)이 부분적으로 채우고 있는 홀(108)로부터 제거한다(제144 단계). 만일, 1차적인 텅스텐 결정 핵을 WF6와 SiH4를 사용하여 생성할 경우, 부산물 가스는 HF 가스가 될 수 있다. 이 경우, 500sccm 내지 3000sccm의 AR과 100sccm 내지 1000sccm의 H2를 이용하여 부산물 가스인 HF 가스를 홀로부터 제거할 수 있다. 제144 단계는 약 1초 동안 수행될 수 있다.
제144 단계 후에, 1차적인 텅스텐 결정 핵의 전면에 2차적으로 텅스텐 결정 핵을 생성한다(제146 단계). 예를 들어, 30sccm의 WF6와 15sccm의 SiH4를 사용하여 2차적인 텅스텐 결정 핵을 생성할 수 있다.
이후, 도 7c에 도시된 바와 같이 홀(108)에 매립하면서, 2차적으로 생성된 텅스텐 결정 핵을 바탕으로 텅스텐 금속층(114)을 제2 배리어 금속층(112)의 상부 전면에 형성한다. 예를 들어, 2차적으로 텅스텐 결정 핵이 생성되었을 때, 120sccm의 WH6 가스를 이용하여 텅스텐 금속층(114)을 형성할 수 있다.
도 7d에 도시된 바와 같이, 텅스텐 금속층(114)을 절연층(106A)이 노출될 때까지 화학적 기계적 평탄화(CMP:Chemical Mechanical Polarization) 공정 또는 에치 백(Etch Back) 공정에 의해 연마하여, 텅스텐 금속층(114A)을 완성한다.
이후, 도 7d에 도시된 바와 같이, 텡스텐 금속층(114A)의 상부에 제2 금속 배선(116)을 형성한다. 도 7d에 도시된 제1 또는 제2 금속배선(100 또는 116)은 구리(Cu), 텅스텐(W) 및 알루미늄(Al) 증 적어도 어느 하나의 물질로 형성될 수 있다.
종래의 경우, 제1 및 제2 배리어 금속층들(104, 110A 및 112A)이 컬럼 구조로 이루어져 있기 때문에, 텅스텐 결정 핵을 생성할 때 사용되는 WF6 가스에 의해 배리어 금속층(104, 110A 및 112A) 중 적어도 하나가 깨질 수 있다. 그러나, 본 발명의 경우, 2회에 걸쳐서 텅스텐 결정 핵을 생성(제142 및 제146 단계들)할 때, 텅1차적인 텅스텐 결정 핵을 생성한 후 2차적인 텅스텐 결정 핵을 생성하기 이전에, 부산물 가스인 HF 가스를 제거(제144 단계)하므로, 전술한 종래에서 발생한 금속층의 깨짐 현상이나 단차 피복성 문제를 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 텅스텐 매립 방법을 설명하기 위한 플로우차트이다.
도 2는 도 1에 도시된 제40 단계에 대한 일반적인 일례를 설명하기 위한 플로우차트이다.
도 3a 내지 도 3c들은 종래의 텅스텐 매립 방법에 의해 텅스텐이 매립될 경우 홀의 모습들을 나타낸다.
도 4는 도 1에 도시된 제40 단계에 대한 일반적인 다른 예를 설명하기 위한 플로우차트이다.
도 5 (a) 및 (b)는 홀의 크기에 따른 종래의 문제점을 설명하기 위한 도면이다.
도 6a 및 도 6b는 웨이퍼 내의 동일 위치에서 홀 크기에 따른 텅스텐의 단차 피복성의 차이를 보여주는 도면이다.
도 7a 내지 도 7d들은 본 발명에 의한 반도체 소자의 금속 배선 제조 방법을 설명하기 위한 반도체 소자의 공정 단면도들이다.
도 8은 본 발명의 실시예에 의한 반도체 소자의 금속 배선 제조 방법에서 결정 핵을 생성하는 방법을 설명하기 위한 플로우차트이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 102 : 제1 금속 배선
104 : 제1 배리어 금속층 106 : 절연층
108 : 식각 마스크 패턴 110, 112 : 제2 배리어 금속층
114 : 텅스텐 금속층 116 : 제2 금속 배선

Claims (8)

  1. 반도체 기판상에 형성된 절연층의 내부에 홀을 형성하는 단계;
    상기 홀을 포함한 상기 반도체 기판의 전면에 1차적으로 텅스텐 결정 핵을 생성하는 단계;
    상기 1차적인 텅스텐 결정 핵의 생성시 발생된 부산물 가스를 상기 홀로부터 제거하는 단계;
    상기 1차적인 텅스텐 결정 핵의 전면에 2차적으로 텅스텐 결정 핵을 생성하는 단계; 및
    상기 2차적으로 생성된 텅스텐 결정 핵을 바탕으로 텅스텐 금속층을 상기 홀의 내부에 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  2. 제1 항에 있어서, 상기 홀은 비아 홀 또는 콘텍 홀인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  3. 제1 항에 있어서, 15sccm의 WF6와 15sccm의 SiH4를 사용하여 상기 1차적인 텅스텐 결정 핵을 생성하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  4. 제1 항에 있어서, 30sccm의 WF6와 15sccm의 SiH4를 사용하여 상기 2차적인 텅스텐 결정 핵을 생성하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  5. 제1 항에 있어서, 상기 1차적인 텅스텐 결정 핵을 WF6와 SiH4를 사용하여 생성하고, 상기 부산물 가스는 HF 가스인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  6. 제5 항에 있어서, 500 내지 3000sccm의 AR과 100 내지 1000sccm의 H2를 이용하여 상기 부산물 가스를 상기 홀로부터 제거하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  7. 제1 항에 있어서, 상기 반도체 소자의 금속 배선 제조 방법은
    상기 홀을 포함한 상기 반도체 기판에 대한 균일 가열 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  8. 제1 항에 있어서, 상기 반도체 소자의 금속 배선 제조 방법은
    상기 반도체 기판의 상부에 제1 금속 배선을 형성하는 단계;
    상기 제1 금속 배선의 상부에 제1 배리어 금속층을 형성하는 단계;
    상기 홀을 포함하는 상기 반도체 기판의 전면에 제2 배리어 금속층을 형성하는 단계; 및
    상기 텡스텐 금속층의 상부에 제2 금속 배선을 형성하는 단계를 더 구비하고,
    상기 절연층은 상기 제1 배리어 금속층의 상부에 형성되고, 상기 1차적인 텅스텐 결정 핵은 상기 제2 배리어 금속층의 상부에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
KR1020070137180A 2007-12-26 2007-12-26 반도체 소자의 금속 제조 형성 방법 KR20090069494A (ko)

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