CN108346619A - 包括具有晶核结构的导电结构的半导体器件及其形成方法 - Google Patents

包括具有晶核结构的导电结构的半导体器件及其形成方法 Download PDF

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Abstract

一种半导体器件和形成其的方法，该半导体器件包括：具有开口的绝缘结构；设置在开口中的导电图案；覆盖导电图案的底表面的阻挡结构，阻挡结构在导电图案与开口的侧壁之间延伸；以及晶核结构，设置在导电图案与阻挡结构之间。晶核结构包括接触阻挡结构的第一晶核层和接触导电图案的第二晶核层，并且第二晶核层的顶端部分高于第一晶核层的顶端部分。

Description

包括具有晶核结构的导电结构的半导体器件及其形成方法
技术领域
本发明构思涉及半导体器件和形成半导体器件的方法，并且更具体地，涉及包括具有晶核结构的导电结构的半导体器件以及形成包括上述导电结构的半导体器件的方法。
背景技术
随着近来半导体器件集成度不断提高的趋势，配置半导体器件的元件的尺寸已经减小。例如，由诸如例如接触插塞的金属材料形成的元件的尺寸已经减小。然而，随着接触插塞的尺寸减小，其中可能产生的小缺陷正日益影响半导体器件的性能或操作特性。
发明内容
本发明构思的实施方式提供一种半导体器件，该半导体器件包括可以减少缺陷产生的导电结构。
本发明构思的实施方式可以提供一种半导体器件，该半导体器件包括可以提高电特性的导电结构。
本发明构思的实施方式提供一种半导体器件，该半导体器件包括：具有开口的绝缘结构；设置在开口中的导电图案；阻挡结构，在导电图案与开口的侧壁之间延伸，阻挡结构覆盖导电图案的底表面；以及晶核结构，设置在导电图案与阻挡结构之间。晶核结构包括接触阻挡结构的第一晶核层和接触导电图案的第二晶核层，并且第二晶核层的顶端部分在第一晶核层的顶端部分之上。
本发明构思的实施方式提供一种半导体器件，该半导体器件包括：具有开口的第一绝缘结构；以及设置在开口中的第一导电结构。第一导电结构包括阻挡结构、晶核结构和导电图案。阻挡结构和晶核结构在导电图案和第一绝缘结构之间延伸，阻挡结构覆盖导电图案的底表面。晶核结构设置在阻挡结构和导电图案之间。晶核结构包括第一杂质元素。晶核结构包括接触阻挡结构的第一晶核层和接触导电图案的第二晶核层。第一晶核层中的第一杂质元素的浓度比第二晶核层中的第一杂质元素的浓度高。
本发明构思的实施方式提供一种形成半导体器件的方法，该方法包括：形成阻挡材料层；在阻挡材料层上形成晶核材料层；以及在晶核材料层上形成导电材料层。晶核材料层通过执行使用第一还原材料、第二还原材料和源材料的沉积工艺形成。第一还原材料关于源材料的吉布斯自由能低于第二还原材料关于源材料的吉布斯自由能。形成晶核材料层包括形成接触阻挡材料层的第一晶核材料的初始单位工艺以及形成接触导电材料层的第二晶核材料的最终单位工艺。初始单位工艺包括将第一还原材料和源材料顺序地供给到工艺腔室。最终单位工艺包括将第二还原材料和源材料顺序地供给到工艺腔室。
本发明构思的实施方式提供一种形成半导体器件的方法，该方法包括：形成阻挡材料层；在阻挡材料层上形成晶核材料层；以及在晶核材料层上形成导电材料层。晶核材料层通过执行使用第一还原材料、第二还原材料和源材料的第一沉积工艺形成。形成晶核材料层包括形成是非晶的且接触阻挡材料层的第一晶核材料的初始单位工艺以及形成是晶体的且接触导电材料层的第二晶核材料的最终单位工艺。初始单位工艺包括将第一还原材料和源材料顺序地供给到工艺腔室。最终单位工艺包括将第二还原材料和源材料顺序地供给到工艺腔室。
本发明构思的实施方式还提供一种半导体器件，该半导体器件包括：设置在基板上的器件隔离区，该器件隔离区限定有源区；设置在有源区上方的栅极；覆盖栅极的侧壁的栅极绝缘间隔物；以及在有源区上方设置在栅极两侧的源极/漏极区。该栅极包括第一导电层、第二导电层和第三导电层。第三导电层设置在栅极绝缘间隔物之间。第一导电层覆盖第三导电层的侧表面和底表面。第二导电层设置在第一导电层与第三导电层之间。第二导电层包括接触第一导电层的第一晶核层和接触第三导电层的第二晶核层。第二晶核层的顶端部分在第一晶核层的顶端部分之上。
本发明构思的实施方式还提供一种半导体器件，该半导体器件包括：限定有源区的器件隔离区；在有源区上的源极/漏极区；以及在源极/漏极区上的接触插塞。该接触插塞包括阻挡结构、晶核结构和导电图案。阻挡结构覆盖导电图案的侧表面和底表面。晶核结构设置在导电图案和阻挡结构之间。晶核结构包括设置在导电图案和阻挡结构之间的第一晶核层以及设置在第一晶核层和导电图案之间的第二晶核层。第二晶核层的顶端部分在第一晶核层的顶端部分之上。
附图说明
结合附图，通过以下详细描述，将更清楚地理解本发明构思的上述和其它方面、特征和优点，其中：
图1示出根据本发明构思的一示例实施方式的半导体器件的横截面图；
图2示出图1的部分A的放大图；
图3示出图2的部分C的放大图；
图4示出曲线图，示意性地显示了在根据本发明构思的一示例实施方式的半导体器件的一些组件中的杂质元素的分布特征；
图5A示出根据本发明构思的一示例实施方式的半导体器件的修改示例的横截面图；
图5B示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的横截面图；
图5C示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的横截面图；
图5D示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的横截面图；
图6示出根据本发明构思的一示例实施方式的半导体器件的透视图；
图7A示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的平面图；
图7B示出沿图7A的线I-I'和II-II'截取的一区域的横截面图；
图7C示出沿图7A的线II-II'截取的一区域的横截面图；
图8A示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的平面图；
图8B示出沿图8A的线III-III'截取的一区域的横截面图；
图8C示出沿图8A的线IV-IV'截取的一区域的横截面图；
图9示出根据本发明构思的一示例实施方式的形成半导体器件的方法的流程图；
图10A示出根据本发明构思的一示例实施方式的形成半导体器件的方法的横截面图；
图10B示出形成关于图10A描述的半导体器件的方法的另外的横截面图；
图10C示出形成关于图10A描述的半导体器件的方法的另外的横截面图；
图11示出根据本发明构思的一示例实施方式的形成半导体器件的方法的流程图；
图12A示出气体脉冲图，其示出根据本发明构思的一示例实施方式的形成半导体器件的方法的一示例；
图12B示出气体脉冲图，其示出根据本发明构思的一示例实施方式的形成半导体器件的方法的另一示例；
图12C示出气体脉冲图，其示出根据本发明构思的一示例实施方式的形成半导体器件的方法的另一示例；
图12D示出气体脉冲图，其示出根据本发明构思的一示例实施方式的形成半导体器件的方法的另一示例；
图12E示出气体脉冲图，其示出根据本发明构思的一示例实施方式的形成半导体器件的方法的另一示例；以及
图12F示出气体脉冲图，其示出根据本发明构思的一示例实施方式的形成半导体器件的方法的另一示例。
具体实施方式
将参照图1描述根据本发明构思的一示例实施方式的半导体器件1。图1示出了根据本发明构思的一示例实施方式的半导体器件1的横截面图。
参照图1，根据一示例实施方式的半导体器件1包括衬底10、绝缘结构20和导电结构30。
绝缘结构20具有开口21。绝缘结构20的开口21可以穿过绝缘结构20。在一示例实施方式中，绝缘结构20的开口21可以暴露衬底10的一部分。绝缘结构20可以由诸如低k电介质、硅氧化物或硅氮化物等的绝缘材料形成。绝缘结构20可以包括单层，但是本发明构思不限于此。例如，在本发明构思的其它实施方式中，绝缘结构20可以包括两个或更多个绝缘材料层。
衬底10可以在其上包括各种部件。例如，衬底10可以包括晶体管的源极/漏极区。因此，衬底10的被绝缘结构20的开口21暴露的部分可以是源极/漏极区。然而，本发明构思不限于此。例如，衬底10可以包括用于接触衬底10中的阱区的阱接触区域，并且衬底10的被绝缘结构20的开口21暴露的部分可以是阱接触区域。或者，衬底10的被绝缘结构20的开口21暴露的部分可以是用于电连接晶体管的沟道区或导线的导电接触焊盘区。
导电结构30设置于绝缘结构20的开口21中。在一示例实施方式中，导电结构30可以填充开口21。
导电结构30包括阻挡结构40、晶核结构50和导电图案60。
导电图案60可以具有柱形状。阻挡结构40和晶核结构50在导电图案60与绝缘结构20之间延伸，同时覆盖导电图案60的底表面。阻挡结构40在导电图案60与开口21的侧壁之间延伸。更具体地，阻挡结构40在晶核结构50与开口21的侧壁之间延伸。也就是，晶核结构50设置在阻挡结构40与导电图案60之间。导电图案60可以包括例如使用晶核结构50作为籽晶形成的块状钨(W)材料。
导电结构30的顶表面的一部分可以凹入。阻挡结构40和导电图案60可以具有共面的顶表面。晶核结构50的顶表面50s的至少一部分可以凹入。晶核结构50的顶表面50s的所述至少一部分可以是台阶状的顶表面。
将参考图2描述阻挡结构40和晶核结构50的一示例。图2示出了图1的部分A的放大图。
参照图1和图2，阻挡结构40包括第一阻挡层42和第二阻挡层44。第一阻挡层42可以接触绝缘结构20。在一示例实施方式中，第一阻挡层42接触衬底10。第二阻挡层44插置在晶核结构50与第一阻挡层42之间并可以接触晶核结构50。
第一阻挡层42可以由金属材料形成，第二阻挡层44可以由形成第一阻挡层42的金属材料的氮化物形成。例如，第一阻挡层42可以由钛(Ti)形成，第二阻挡层44可以由钛氮化物(TiN)形成。
晶核结构50包括第一晶核层52和第二晶核层58。第一晶核层52可以接触阻挡结构40，第二晶核层58可以接触导电图案60。
在一示例实施方式中，第一晶核层52的厚度t1大于第二晶核层58的厚度t2。
第一晶核层52的顶端部分50s1可以比第二晶核层58的顶端部分50s2进一步凹陷。第一晶核层52的顶端部分50s1可低于第二晶核层58的顶端部分50s2，因此第一晶核层52的顶端部分50s1与第二晶核层58的顶端部分50s2之间的高度差可以使得台阶形成在晶核结构50的顶表面50s上。换言之，第二晶核层58的顶端部分50s2高于第一晶核层52的顶端部分50s1(或者，第二晶核层58的顶端部分50s2在第一晶核层52的顶端部分50s1之上)。在一示例实施方式中，第二晶核层58可以在覆盖导电图案60的侧表面的同时保护导电图案60。
将参照图3描述晶核结构50和导电图案60的晶体结构的一示例。图3示出了图2的部分C的放大图。
参考图3，第二晶核层58和导电图案60可以具有晶体结构。也就是，第二晶核层58和导电图案60可以是晶体的。第二晶核层52的晶粒50g的尺寸可以小于导电图案60的晶粒60g的尺寸。在一示例实施方式中，第一晶核层52可以具有非晶结构。
在一示例实施方式中，晶核结构50可以由包括杂质元素的晶核材料形成。将参考图1、2和4描述可以由包括杂质元素的晶核材料形成的晶核结构50。
图4示出了曲线图，其示意性地显示了根据本发明构思的一示例实施方式的半导体器件1的一些部件中的杂质元素的分布特性。
参考图1、2和4，晶核结构50可以由包含杂质元素的晶核材料形成。在一示例实施方式中，晶核结构50的晶核材料可以是钨(W)晶核材料。在晶核结构50中，第一晶核层52可以由第一晶核材料形成，第二晶核层58可以由第二晶核材料形成。第一晶核材料和第二晶核材料可以是钨(W)晶核材料。
第一晶核层52的第一晶核材料可以使用原子层沉积(ALD)工艺用第一还原材料和源材料形成。第二晶核层58的第二晶核材料可以使用ALD工艺用不同于第一还原材料的第二还原材料以及源材料形成。第一还原材料相对于源材料可以具有比第二还原材料相对于源材料的吉布斯自由能低的吉布斯自由能。例如，在本发明构思的一实施方式中，第一还原材料可以是B2H4气体，第二还原材料可以是SiH4气体或GeH4气体，源材料可以是WF6气体。
如上所述，由第一晶核材料形成的第一晶核层52可以接触阻挡结构40，并且由第二晶核材料形成的第二晶核层58可以与阻挡结构40间隔开，由此显著减小或防止可能由于挥发性氟化钛(TiF3)而发生的火山效应(volcano effect)。挥发性的TiF3由用于形成晶核结构50的WF6气体的F-与由钛(Ti)/钛氮化物(TiN)材料形成的阻挡结构40的钛(Ti)之间的反应形成。如鉴于图3理解的，导电图案60的晶粒60g具有比第二晶核层58的第二晶核材料的晶粒50g的晶粒尺寸大的晶粒尺寸。
在一示例实施方式中，可以保留用于使用第一晶核材料和第二晶核材料来形成晶核结构50的第一晶核层52和第二晶核层58的元素的一部分(其是形成气体的一部分)。例如，晶核结构50中的B2H4气体的硼(B)和WF6气体的氟(F)可以保留。
在本说明书中，留在晶核结构50中的硼(B)被称为“第一杂质元素”，留在晶核结构50中的氟(F)被称为“第二杂质元素”。
导电图案60可以包括使用晶核结构50作为籽晶形成的块体金属材料。包括在导电图案60中的块体金属材料可以使用化学气相沉积(CVD)工艺用不同于第一还原材料和第二还原材料的第三还原材料以及源材料形成。第三还原材料可以是H2气体，源材料可以是WF6气体。
图4是曲线图，其示意性示出当使用ALD工艺使用B2H4气体作为第一还原材料且使用WF6气体作为源材料形成第一晶核层52时、使用ALD工艺使用SiH4气体作为第二还原材料且使用WF6气体作为源材料形成第二晶核层58时、以及使用CVD工艺使用H2气体作为第三还原材料且使用WF6气体作为源材料形成导电图案60时，保留在晶核结构50和导电图案60中的第一杂质元素B和第二杂质元素F的分布特性。在图4的曲线图中，虚线表示第一杂质元素B的分布特性，实线表示第二杂质元素F的分布特性。
在晶核结构50中，第一晶核层52中的第一杂质元素B的浓度可以高于第二晶核层58中的第一杂质元素B的浓度。另外，在晶核结构50中，第二晶核层58中的第二杂质元素F的浓度可以高于第一晶核层52中的第二杂质元素F的浓度。因而，第一晶核层52的第一晶核材料可以具有比第二晶核层58的第二晶核材料中的第一杂质元素B的浓度高的浓度的第一杂质元素B，并且可以具有比第二晶核层58的第二晶核材料中的第二杂质元素F的浓度低的浓度的第二杂质元素F。晶核结构50的与阻挡结构40相邻的部分可以具有比晶核结构50的与导电图案60相邻的部分的浓度高的浓度的第一杂质元素B，并且可以具有比晶核结构50的邻近导电图案60的部分中的浓度低的浓度的第二杂质元素F。
晶核结构50中的第一杂质元素B和第二杂质元素F的浓度可以高于导电图案60中的浓度。
在一示例实施方式中，第一晶核层52的第一晶核材料可以比第二晶核层58的第二晶核材料更少地受阻挡结构40的材料类型或特性影响。因此，第一晶核层52可以在阻挡结构40上沉积或形成为具有比第二晶核层58的厚度更均一的厚度。也就是说，尽管第二晶核材料未沉积在阻挡结构40上并且不具有比第一晶核材料的厚度更均一的厚度，但是第二晶核材料在第一晶核材料上沉积为具有均一厚度。因此，第二晶核层58可以在第一晶核层52上沉积或形成为具有均一厚度。结果，晶核结构50可以在阻挡结构40上形成为具有均一厚度。如参照图3描述的，第一晶核层52的第一晶核材料可以具有非晶结构，第二晶核层58的第二晶核材料可以具有晶体结构。
如上所述，第一晶核层52和第二晶核层58可以由具有不同晶体结构和不同沉积特性的第一晶核材料和第二晶核材料形成，因此可以抑制导电结构30中的缺陷的发生。另外，第一晶核层52和第二晶核层58可以提高导电结构30的电特性。
如上所述，晶核结构50可以包括两层，诸如第一晶核层52和第二晶核层58，但是本发明构思不限于此。例如，在本发明构思的其它实施方式中，晶核结构50可以包括插置在接触阻挡结构40的第一晶核层52与接触导电图案60的第二晶核层58之间的一个或更多个中间晶核层。将参考图5A至5D描述包括所述一个或更多个中间晶核层的晶核结构50的示例。图5A至5D分别是图1的部分A的放大图。
图5A示出根据本发明构思的一示例实施方式的半导体器件1的一修改示例的横截面图。首先参考图5A，晶核结构50包括接触阻挡结构40的第一晶核层52a、接触导电图案60的第二晶核层58、以及设置在第一晶核层52a与第二晶核层58之间的中间晶核层54和56。
在本说明书中，第一晶核层52a被称为“初始晶核层”，第二晶核层58被称为“最终晶核层”。
中间晶核层54和56可以包括接触第一晶核层52a的第一中间晶核层54和接触第二晶核层58的第二中间晶核层56。换言之，第一中间晶核层54设置在第一晶核层52a和第二晶核层58之间，第二中间晶核层56设置在第一中间晶核层54和第二晶核层58之间。
在一示例实施方式中，第一中间晶核层54可以使用ALD工艺用与第二晶核层58中的那些相同的还原材料和源材料形成，第二中间晶核层56可以使用ALD工艺用与第一晶核层52a中的那些相同的还原材料和源材料形成。因此，第一中间晶核层54和第二晶核层58可以包括具有基本上相同的晶体结构和组成的晶核材料(例如，第二晶核材料)(或由之形成)，并且第二中间晶核层56和第一中间晶核层52a可以包括具有基本上相同的晶体结构和组成的晶核材料(例如，第一晶核材料)(或由之形成)。因此，第二中间晶核层56和第一晶核层52a可以由参照图1至4描述的第一晶核材料形成，并且第一中间晶核层54和第二晶核层58可以由如参考图1至4描述的第二晶核材料形成。以上参照图1至4描述了第一晶核材料和第二晶核材料，因此将省略其详细描述。
在与图5A所示类似的示例实施方式中，第一晶核层52a和第二中间晶核层56可以具有基本上相同的厚度。然而，本发明构思不限于此，第一晶核层52a的厚度可以不同于第二中间晶核层56的厚度。
例如，图5B示出根据本发明构思的一示例实施方式的半导体器件1的另一修改示例的横截面图。如图5B所示，晶核结构50包括第一晶核层52a、第一中间晶核层54、与第一晶核层52a的厚度相比具有增加的厚度的第二中间晶核层56'、以及第二晶核层58。因此，在图5B中，第二中间晶核层56'的厚度大于第一晶核层52a的厚度。
在与图5A所示类似的示例实施方式中，第二晶核层58和第一中间晶核层54可以具有基本上相同的厚度。然而，本发明构思不限于此，第二晶核层58的厚度可以不同于第一中间晶核层54的厚度。
例如，图5C示出了根据本发明构思的一示例实施方式的半导体器件1的另一修改示例的横截面图。如图5C所示，晶核结构50包括第一晶核层52a、与第二晶核层58的厚度相比具有增加的厚度的第一中间晶核层54'、第二中间晶核层56以及第二晶核层58。因此，在图5C中，第一中间晶核层54'的厚度大于第二晶核层58的厚度。
在与图5A所示类似的示例实施方式中，第一晶核层52a和第二中间晶核层56可以具有基本上相同的厚度，并且第二晶核层58和第一中间晶核层54可以具有基本上相同的厚度。然而，本发明构思不限于此，第一晶核层52a的厚度可以不同于第二中间晶核层56的厚度，并且第二晶核层58的厚度可以不同于第一中间晶核层54的厚度。
例如，图5D示出了根据本发明构思的一示例实施方式的半导体器件1的另一修改示例的横截面图。如图5D所示，晶核结构50包括第一晶核层52a、与第二晶核层58相比具有增加的厚度的第一中间晶核层54'、与第一晶核层52a相比具有增加的厚度的第二中间晶核层56'、以及第二晶核层58。在图5D中，第一中间晶核层54'的厚度大于第二晶核层58的厚度，并且第二中间晶核层56'的厚度大于第一晶核层52a的厚度。
在本发明构思的实施方式中，第一中间晶核层54(54')的厚度可以不同于第二中间晶核层56(56')的厚度。在本发明构思的实施方式中，第一中间晶核层54'和第二中间晶核层56'中的至少之一比第一晶核层52a和第二晶核层58中的至少之一厚。
以上参照图1至5D描述的导电结构30可以是半导体器件的接触插塞。然而，本发明构思不限于此。例如，在本发明构思的一些实施方式中，导电结构30也可以是具有线形的布线或栅电极。如上所述的导电结构30可以用在接触插塞、栅电极或布线中。以下将参考图6来描述应用于接触插塞或栅电极时的导电结构30的一示例。
图6示出根据本发明构思的一示例实施方式的半导体器件100的透视图。
参考图6，半导体器件100包括设置在半导体衬底110上以限定鳍有源区115的器件隔离区120、设置在鳍有源区115上方并跨过其的栅极G、设置在栅极G的两侧在鳍有源区115上的源极/漏极区150、设置在源极/漏极区150上的接触插塞230、以及设置在半导体衬底110上的绝缘结构350。绝缘结构350可以覆盖源极/漏极区150和栅极G。接触插塞230可以在穿过绝缘结构350时接触源极/漏极区150，并且可以电连接到源极/漏极区150。
栅极G和源极/漏极区150可以配置晶体管。栅极G可以包括栅极电介质320和栅电极330。栅极电介质320可以覆盖栅电极330的侧表面和底表面。栅极电介质层320可以由硅氧化物或高k电介质形成。栅极绝缘间隔物305可以设置在(或覆盖)栅极G的侧表面(或侧壁)上。栅极G设置在栅极绝缘间隔物305之间的开口中。
在一示例实施方式中，栅电极330在宽度方向(x轴方向)上的横截面结构可以与参照图1至5D描述的导电结构30的示例之一的横截面结构相同。例如，栅电极330可以包括对应于阻挡结构40的第一导电层41、对应于晶核结构50的第二导电层51、以及对应于导电图案60的第三导电层61。
每个接触插塞230的横截面结构可以与参照图1至5D描述的导电结构30的示例之一的横截面结构相同。因此，接触插塞230可以包括参照图1至5D描述的阻挡结构40、晶核结构50和导电图案60。
结果，如参照图1至5D描述的包括阻挡结构40、晶核结构50和导电图案60的导电结构30的结构可以应用于接触插塞或者栅电极。例如，在本发明构思的一实施方式中，栅极G可以包括：设置在栅极绝缘间隔物305之间的导电图案60；阻挡结构40，该阻挡结构40在导电图案60和栅极绝缘间隔物305之间延伸，并且阻挡结构50覆盖导电图案的底表面；以及设置在导电图案60与阻挡结构40之间的晶核结构50。与之前所描述类似的并且如可以鉴于图2理解的，晶核结构50可以包括接触阻挡结构40的第一晶核层52和接触导电图案60的第二晶核层58，并且第二晶核层58的顶端部分50s2可以在第一晶核层52的顶端部分50s1之上。
以上参照图1至5D描述的导电结构30可以联接或连接到半导体器件的其它部件以配置半导体器件。将参照图7A、7B、7C、8A、8B和8C描述包括联接或连接到如上所述的半导体器件的其它部件的导电结构30的半导体器件的示例。
图7A示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的平面图。图7B示出沿着图7A的线I-I'截取的一区域的横截面图。图7C示出沿着图7A的线II-II'截取的一区域的横截面图。图8A示出根据本发明构思的一示例实施方式的半导体器件的另一修改示例的平面图。图8B示出沿着图8A的线III-III'截取的一区域的横截面图。图8C示出沿着图8A的线IV-IV'截取的一区域的横截面图。
参照图7A、7B和7C，第一绝缘结构1020和穿过第一绝缘结构1020的第一导电结构1030设置在衬底1010上或上方。衬底1010可以对应于参照图1描述的衬底10。第二绝缘结构1120和穿过第二绝缘结构1120的第二导电结构1130可以设置在第一绝缘结构1020和第一导电结构1030上或上方。
第一导电结构1030设置在穿过第一绝缘结构1020的开口(第一开口)1021中。第二导电结构1130设置在穿过第二绝缘结构1120的开口(第二开口)1121中。第一导电结构1030或第二导电结构1130中的至少一个可以形成为参照图1至5D描述的导电结构30之一。例如，第一导电结构1030或第二导电结构1130中的所述至少一个可以形成为参照图1描述的阻挡结构40、晶核结构50和导电图案60。因此，第一导电结构1030的晶核结构50的顶表面1050s的至少一部分或第二导电结构1130的晶核结构50的顶表面1150s的至少一部分可以是具有不同高度的顶端部分50s1和50s2，如参考图2描述的。已经参考图1至5D描述了如上所述的晶核结构50及其顶端部分50s1和50s2，并且在下文中将省略其细节。
第二绝缘结构1120可以包括第一绝缘层1114和设置在第一绝缘层1114上(或上方)的第二绝缘层1116。第一导电结构1030的顶表面的一部分可以接触第二导电结构1130，并且第一导电结构1030的顶表面的其余部分可以接触第二绝缘结构1120，或者更具体地，可以接触第一绝缘层1114。也就是，第二导电结构1130接触第一导电结构1030的顶表面的至少一部分。第二绝缘层1116可以具有比第一绝缘层1114的厚度大的厚度。第一绝缘层1114可以例如由基于氮化物的绝缘材料形成，第二绝缘层1116可以由基于氧化物的绝缘材料形成。第一绝缘层1114可以是蚀刻停止层。在其它实施方式中，第一绝缘层1114和第二绝缘层1116可以由其它材料形成。
在第一导电结构1030的晶核结构50的顶表面1050s中，具有不同高度以形成台阶状顶表面的顶端部分50s1和50s2可以被第二绝缘结构1120的第一绝缘层1114覆盖。在第一导电结构1030的晶核结构50的顶表面1050s中，接触第二导电结构1130的顶表面或顶端部分50s3可以比形成台阶状顶表面的顶端部分50s1和50s2进一步凹陷。因此，在第一导电结构1030的晶核结构50的顶表面1050s中，接触第二导电结构1130的顶端部分50s3可以低于接触第二导电结构1120的第一绝缘层1114的顶端部分50s1和50s2。因此，如参照图1至5D描述的，接触第一绝缘层1114的阻挡结构40和导电图案60可以具有共面的顶表面，并且晶核结构50的接触第一绝缘层1114的部分可以具有台阶状顶表面。而且，在晶核结构50的台阶状顶表面中，邻近于阻挡结构40的顶端部分50s1可以比邻近于导电图案60的顶端部分50s2进一步凹陷，并且晶核结构50的接触第二导电结构1130的顶端部分50s3可以具有比台阶状的顶表面进一步凹陷的顶表面。
当在平面上看时，第一导电结构1030可以具有条形形状，并且第二导电结构1130可以接触第一导电结构1030的一部分。
在诸如关于图7A、7B和7C描述的一示例实施方式中，第二导电结构1130可以被设置为使得第一导电结构1030的晶核结构50和导电图案60的接触第二导电结构1130的底表面的部分与第一导电结构1030的晶核结构50和导电图案60的不接触第二导电结构1130的底表面(最下表面)的部分相比凹陷。如这里描述的第二导电结构1130的底表面(最下表面)应该被理解为意指第二导电结构1130的沿着x和y方向延伸且与下面的第一导电结构1030接触的平坦表面。
本发明构思不限于如参考图7A、7B和7C所描述的。将参照图8A、8B和8C描述第一导电结构1030和第二导电结构1130的修改示例。这里，将仅描述第一导电结构1030和第二导电结构1130的修改部分，并且可以从以下省略前面参照图7A、7B和7C描述的对应的类似结构。
参照图8A、8B和8C，修改的第二导电结构1130'可以设置为使得修改的第一导电结构1030'的阻挡结构40、晶核结构50和导电图案60的接触修改的第二导电结构1130'的底表面(最下表面)的部分与修改的第一导电结构1030'的阻挡结构40、晶核结构50和导电图案60的不接触的第二修改的导电结构1130'的底表面相比凹陷。如这里描述的第二修改的导电结构1130'的底表面(最下表面)应被理解为意指第二修改的导电结构1130'的沿着x和y方向延伸且与下面的修改的第一导电结构1030'接触的平坦表面。
下面将描述根据本发明构思的实施方式的形成半导体器件的方法的示例。作为一示例，将参照图9、10A、10B和10C描述形成在图1中显示的半导体器件1的方法。
图9示出了根据本发明构思的一示例实施方式的形成半导体器件的方法的流程图。图10A、10B和10C是根据本发明构思的一示例实施方式的形成半导体器件的方法的横截面图。
参照图9和10A，形成具有开口21的绝缘结构20(S10)。绝缘结构20包括绝缘层20a和设置在绝缘层20a上的蚀刻停止层20b。绝缘层20a可以例如由具有比硅氧化物低的介电常数的硅氧化物或低k电介质形成。蚀刻停止层20b可以由与形成绝缘层20a的材料不同的材料诸如例如硅氮化物形成。绝缘层20a和蚀刻停止层20b可以由其它材料形成。绝缘结构20可以形成在衬底10上或上方。衬底10可以是具有可以配置半导体器件的各种部件的半导体衬底。例如，衬底10可以是包括通过用杂质掺杂半导体材料而形成的源极/漏极区或阱接触区的半导体衬底。
在开口21内在绝缘结构20上和衬底10上形成阻挡材料层49(S20)。阻挡材料层49可以共形地形成在具有开口21的绝缘结构20上。阻挡材料层49的形成可以包括形成诸如钛(Ti)等的第一阻挡层以及在第一阻挡层上形成诸如钛氮化物(TiN)等的第二阻挡层。
在本说明书中，“共形地形成”可以意指相应的层被形成为沿着底部或下面的结构的曲线具有均一的厚度。
参照图9和10B，通过执行第一沉积工艺在阻挡材料层49上形成晶核材料层59(S30)。第一沉积工艺可以是使用第一还原材料、第二还原材料和源材料的ALD工艺。第一还原材料可以是B2H4气体，第二还原材料可以是SiH4气体或GeH4气体，并且源材料可以是WF6气体。
参照图9和10C，通过执行使用晶核材料层59作为籽晶的第二沉积工艺，在晶核材料层59上形成导电材料层69(S40)。第二沉积工艺可以是使用第三还原材料和源材料的CVD工艺。第三还原材料可以不同于在用于形成晶核材料层59的第一沉积工艺中使用的第一还原材料和第二还原材料。例如，第三还原材料可以是H2气体。在第二沉积工艺中使用的源材料可以与在用于形成晶核材料层59的第一沉积工艺中使用的源材料相同。因此，如与在第一沉积工艺中使用的源材料一样，在第二沉积工艺中使用的源材料可以例如是WF6气体。
参照图1和9，通过执行平坦化工艺形成留在开口21中的导电结构30(S50)。平坦化工艺可以包括平坦化如图10C所示的导电材料层69、晶核材料层59和阻挡材料层49，直到绝缘结构20的顶表面暴露。平坦化工艺可以使用化学机械抛光(CMP)工艺来执行。平坦化工艺可以暴露绝缘层20a。因此，设置在绝缘层20a上的蚀刻停止层20b可以在平坦化工艺期间或之后被去除。因此导电材料层69、晶核材料层59和阻挡材料层49被平坦化以分别形成如图1所示的导电图案60、晶核结构50和阻挡结构40。因此，留在开口21中的导电结构30可以包括导电图案60、晶核结构50和阻挡结构40。
晶核结构50的顶表面的一部分可以通过使用CMP工艺进行的平坦化工艺而比导电图案60和阻挡结构40的顶表面进一步凹陷。因此，晶核结构50可以具有使用CMP工艺形成的台阶状顶表面50s。具体地，例如在CMP工艺期间图2所示的第一晶核层52的抛光速率可以大于在CMP工艺期间第二晶核层58的抛光速率，导致第一晶核层52的顶表面50s1比第二晶核层58的顶表面50s2进一步凹陷。
晶核结构50可以形成为参照图2和图5A至5D描述的晶核结构50之一。如上所述，为了形成如上所述的参考图2和图5A至5D描述的晶核结构50之一，图10B的晶核材料层59可以通过执行如参照图9和10B描述的第一沉积工艺而形成。将参照图11描述通过执行第一沉积工艺来形成图10B的晶核材料层59的方法。
图11示出了根据本发明构思的一示例实施方式的形成半导体器件的方法的流程图。
首先参照图9、10B和11，可以通过执行第一沉积工艺来形成图10B的晶核材料层59(S30)。第一沉积工艺可以如下进行。
衬底被装载到工艺腔室中(S32)。如图10A所示，衬底可以是其上包括阻挡材料层49的半导体衬底。衬底的阻挡材料层49(参考图10A)可以处于暴露状态。工艺腔室可以是典型的ALD工艺设备的一部分。随后，通过向工艺腔室供应第一还原材料、第二还原材料和源材料，在衬底上形成图10B的晶核材料层59(S34)。图10B的晶核材料层59可以与阻挡材料层49直接接触。衬底可以被卸载(S36)。
图10B的晶核材料层59可以通过在第一沉积工艺中将第一还原材料、第二还原材料和源材料供应到工艺腔室而在衬底上形成图10B的晶核材料层59的操作(S34)而形成为参照图2和图5A至5D描述的晶核结构50之一。在下文中，将参照图12A至12F描述将图10B的晶核材料层59形成为参照图2和图5A至5D描述的晶核结构50之一的操作(S34)的各种示例。
图12A至12F示出根据本发明构思的实施方式的形成半导体器件的方法的各个相应示例的气体脉冲图。
图10B的晶核材料层59的形成可以包括重复其中以脉冲方式将第一还原材料和第二还原材料中的其中之一供应到工艺腔室以及以脉冲方式将源材料供应到工艺腔室的一个周期。在以脉冲方式供应第一还原材料和第二还原材料与供应源材料之间的时间期间，可以在工艺腔室中进行清除。因此，所述一个周期可以包括以脉冲方式供应第一还原材料和第二还原材料之一、清除所供应的第一还原材料和第二还原材料之一、以脉冲方式供应源材料、并且在执行随后的一个周期之前清除所供应的源材料。在下文中，所述一个周期也可以被理解为单位工艺。因而，下面使用的术语“单位工艺”也可以用术语“一个周期”代替。
在本发明构思的一些示例实施方式中，在形成图10B的晶核材料层59的过程中使用的第一还原材料和第二还原材料中，相对于源材料具有相对低的吉布斯自由能(ΔG)的一种还原材料可以被首先供应到工艺腔室，并且相对于源材料具有相对高的吉布斯自由能(ΔG)的另一种还原材料可以被最后供应到工艺腔室。在本发明构思的一些示例实施方式中，相对于源材料具有相对较低的吉布斯自由能(ΔG)的所述一种还原材料可以是第一还原材料，相对于源材料具有相对高的吉布斯自由能(ΔG)的所述另一种还原材料可以是第二还原材料。因此，相对于源材料，第一还原材料可以具有比第二还原材料低的吉布斯自由能(ΔG)。例如，第一还原材料可以是B2H4气体，第二还原材料可以是SiH4气体或GeH4气体，源材料可以是WF6气体。
将参照图2、9、10B和12A描述将图10B的晶核材料层59形成为参照图2描述的晶核结构50的方法。
参考图2、9、10B和12A，图10B的晶核材料层59的形成可以包括执行初始单位工艺C_INI、执行中间工艺C_M和最终单位工艺C_F。
初始单位工艺C_INI包括顺序地将第一还原材料和源材料供应到工艺腔室。初始单位工艺C_INI可以包括在第一还原材料和源材料的供应之间的时间期间的清除以及在以脉冲方式供应源材料之后的清除。因此，初始单位工艺C_INI顺序地包括：将第一还原材料供应到工艺腔室一段时间或以脉冲方式将第一还原材料供应到工艺腔室；在停止供应第一还原材料时，清除所供应的第一还原材料；将源材料供应到工艺腔室一段时间或以脉冲方式将源材料供应到工艺腔室；以及在停止供应源材料时，清除所供应的源材料。
使用初始单位工艺C_INI形成的晶核材料可以被称为“第一晶核材料”。
在本发明构思的一示例实施方式中，中间工艺C_M包括执行多个中间单位工艺C_Mb。每个中间单位工艺C_Mb顺序地包括：以脉冲方式将第一还原材料供应到工艺腔室；在停止供应第一还原材料时，清除所供应的第一还原材料；以脉冲方式将源材料供应到工艺腔室；以及在停止供应源材料时，清除所供应的源材料。中间工艺C_M的中间单位工艺C_Mb可以在与初始单位工艺C_INI相同的工艺条件下执行。因此，中间单位工艺C_Mb可以如初始单位工艺C_INI中那样地形成第一晶核材料。
在本说明书中，初始单位工艺C_INI可以被称为“初始周期”，中间单位工艺C_Mb可以被称为“中间周期”，最终单位工艺C_F可以被称为“最终周期”。
最终单位工艺C_F顺序地包括：将第二还原材料供应到工艺腔室一段时间或以脉冲方式将第二还原材料供应到工艺腔室；在停止供应第二还原材料时，清除所供应的第二还原材料；将源材料供应到工艺腔室一段时间或以脉冲方式将源材料供应到工艺腔室；以及在停止供应源材料时，清除所供应的源材料。第一还原材料可以包括B2H4气体。第二还原材料可以包括SiH4气体或GeH4气体。源材料可以包括WF6气体。最终单位工艺C_F可以形成第二晶核材料。
在第一还原材料和第二还原材料中，相对于源材料具有相对低的吉布斯自由能(ΔG)的第一还原材料被首先供应到工艺腔室以首先形成第一晶核材料，从而显著减少或防止可能由于挥发性TiF3而发生的火山效应，该挥发性TiF3通过WF6气体的F-与由钛(Ti)/钛氮化物(TiN)材料形成的阻挡结构40的钛(Ti)之间的反应形成。第一晶核材料可以比第二晶核材料更少地受阻挡结构40的材料类型或特性影响，因此，第一晶核材料可以在阻挡结构40上沉积或形成为具有比第二晶核材料更均一的厚度。也就是，尽管第二晶核材料没有沉积在阻挡结构40上并且不具有比第一晶核材料更均一的厚度，但是第二晶核材料可以在第一晶核材料上沉积为具有均一厚度。
第一晶核材料可以是非晶的，第二晶核材料可以是晶体的。在形成晶核材料层59之后形成的图10C的导电材料层69可以是晶体的，并且可以具有比晶核材料层59的第二晶核材料大的晶粒尺寸，如参照图3中的晶粒尺寸所描述的。
晶核材料层59可以包括第一杂质元素和第二杂质元素。如参考图4中的第一杂质元素和第二杂质元素的分布特性所描述的，在晶核材料层59中，第一晶核材料中的第一杂质元素的浓度可以高于第二晶核材料中的第一杂质元素的浓度，第二晶核材料中的第二杂质元素的浓度可以高于第一晶核材料中的第二杂质元素的浓度。第一杂质元素可以是硼(B)，第二杂质元素可以是氟(F)。
在本发明构思的另一示例实施方式中，中间工艺C_M的紧接在执行最终单位工艺C_F之前的中间单位工艺C_Mb在与最终单位工艺C_F相同的工艺条件下执行。因此，如图12B所示，中间工艺C_M顺序地包括在与初始单位工艺C_INI相同的工艺条件下执行的第一中间单位工艺C_Mb、以及在与最终单位工艺C_F相同的工艺条件下执行的第二中间单位工艺C_Ms。更一般地，中间工艺C_M的特征在于包括第一中间单位工艺(诸如C_Mb)和第二中间单位工艺(诸如C_Ms)，第一中间单位工艺包括将第一还原材料和第二还原材料中的其中之一以及源材料顺序地供应到工艺腔室，第二中间单位工艺包括将第一还原材料和第二还原材料中的另一种以及源材料顺序地供应到工艺腔室。
晶核材料层59中的第一晶核材料的厚度可以根据中间工艺C_M中的在与初始单位工艺C_INI相同的工艺条件下执行的第一中间单位工艺C_Mb的重复次数来确定。晶核材料层59中的第二晶核材料的厚度也可以根据中间工艺C_M中的在与最终单位工艺C_F相同的工艺条件下进行的第二中间单位工艺C_Ms的重复次数来确定。在一示例性实施方式中，第一晶核材料可以具有比类似于图2所示的第二晶核材料的厚度大的厚度，其中第一晶核层52的厚度t1大于第二晶核层58的厚度t2。
第一晶核材料可以形成为图2的第一晶核层52，并且第二晶核材料可以形成为图2的第二晶核层58。因此，第一晶核层52的第一晶核材料和第二晶核层58的第二晶核材料已经参照图1和2被描述，因此在下文中将省略其详细描述。
将参照图5A、9、10B和12C描述形成参照图5A描述的晶核结构50的方法的一示例。
参照图5A、9、10B和12C，图10B的晶核材料层59的形成包括执行与图12A所示的工艺相同的初始单位工艺C_INI和最终单位工艺C_F。
在初始单位工艺C_INI和最终单位工艺C_F之间执行中间工艺C_M。中间工艺C_M包括顺序地执行诸如关于图12B所描述的第二中间单位工艺C_Ms和第一中间单位工艺C_Mb。第二中间单位工艺C_Ms可以在与最终单位工艺C_F相同的工艺条件下进行，第一中间单位工艺C_Mb可以在与初始单位工艺C_INI相同的工艺条件下进行。因此，第二中间单位工艺C_Ms和最终单位工艺C_F可以形成第二晶核材料(对应于例如图5A中所示的晶核层54和58)，并且第一中间单位工艺C_Mb和初始单位工艺C_INI可以形成第一晶核材料(对应于例如图5A中所示的晶核层52a和56)。因此，图10B的晶核材料层59中的第一晶核材料和第二晶核材料可以交替地且重复地形成。图10B的晶核材料层59可以形成为图5A所示的晶核结构50。
在一修改示例中，为了形成图5B所示的晶核结构50，可以增加中间工艺C_M中的第一中间单位工艺C_Mb的重复次数，如图12D所示。因此，可以形成包括图5B的第一晶核层52a、图5B的第一中间晶核层54、第二中间晶核层56'和图5B的第二晶核层58的图5B的晶核结构50，第二中间晶核层56'通过增加第一中间单位工艺C_Mb的重复次数而形成为具有增加的厚度。
在一修改示例中，为了形成图5C所示的晶核结构50，可以增加中间工艺C_M中的第二中间单位工艺C_Ms的重复次数，如图12E所示。因此，如图12E所示的第二中间单位工艺C_Ms的重复次数的增加导致使用中间工艺C_M形成的第二晶核材料的厚度增加。因此，可以形成包括图5C的第一晶核层52a、图5C的第一中间晶核层54'、图5C的第二中间晶核层56和图5C的第二晶核层58的图5C的晶核结构50，图5C的第一中间晶核层54'通过增加第二中间单位工艺C_Ms的重复次数而形成为具有增加的厚度。
在一修改示例中，为了形成图5D所示的晶核结构50，在中间工艺C_M中的第二中间单位工艺C_Ms的重复次数和第一中间单位工艺C_Mb的重复次数可以增加，如图12F所示。因此，可以形成包括图5D的第一晶核层52a、图5D的第一中间晶核层54'、图5D的第二中间晶核层56'和图5D的第二晶核层58的图5D的晶核结构50，图5D的第一中间晶核层54'通过增加第二中间单位工艺C_Ms的重复次数而形成为具有增加的厚度，图5D的第二中间晶核层56'通过增加第一中间单位工艺C_Mb的重复次数而形成为具有增加的厚度。
如上所述，导电结构30可以包括由块体钨(W)材料形成的导电图案60、覆盖导电图案60的底表面(最下表面)和侧表面的阻挡结构40、以及设置在阻挡结构40与导电图案60之间的晶核结构50。
晶核结构50可以包括由第一晶核材料形成的第一晶核层52以及由第二晶核材料形成的第二晶核层58。接触阻挡结构40的第一晶核材料可以显著减少或防止可能发生在接触插塞等中的火山效应。接触导电图案60的第二晶核材料可以覆盖导电图案60的上侧表面，从而保护导电图案60免受诸如用于形成导电结构30的CMP的平坦化工艺。
在本发明构思的进一步实施方式中，晶核结构50可以在第一晶核层52和第二晶核层58之间包括任何数量(多个)中间晶核层(诸如图5A中的第一中间晶核层54和第二中间晶核层56)。至少一个中间晶核层可以包括之前描述的第二晶核材料(由之前描述的第二晶核材料形成)，其余的中间晶核材料可以包括之前描述的第一晶核材料(由之前描述的第一晶核材料形成)。在本发明构思的进一步的实施方式中，中间晶核层(例如图5A中的第一中间晶核层54和第二中间晶核层56)和第一晶核层52中的至少之一可以包括之前描述的(相同的)第一晶核材料(由其形成)，剩余的中间晶核层和第二晶核材料58可以包括之前描述的(相同的)第二晶核材料(由其形成)。
如上所述，根据本发明构思的示例实施方式，可以提供包括具有晶核结构的导电结构的半导体器件。通过使用具有不同特性的第一晶核材料和第二晶核材料形成晶核结构，导电结构中的缺陷的发生可以显著减少或被抑制。此外，可以改善导电结构的电特性。因此，可以显著减少或抑制半导体器件中的缺陷的发生，并且可以改善半导体器件的性能。
以上参照附图说明了本发明构思的实施方式。尽管已经描述了多个实施方式，但是本领域的普通技术人员将容易地理解，在实质上不脱离新颖教导和优点的情况下，许多修改是可能的。因此，应当理解的是，前述内容是对各种实施方式的说明，并不被解释为限于所公开的具体实施方式。
要求于2017年1月25日在韩国知识产权局提交的韩国专利申请第10-2017-0011965号的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：
具有开口的绝缘结构；
设置在所述开口中的导电图案；
阻挡结构，在所述导电图案与所述开口的侧壁之间延伸，所述阻挡结构覆盖所述导电图案的底表面；以及
晶核结构，设置在所述导电图案与所述阻挡结构之间，
其中所述晶核结构包括接触所述阻挡结构的第一晶核层和接触所述导电图案的第二晶核层，以及
所述第二晶核层的顶端部分在所述第一晶核层的顶端部分之上。
2.根据权利要求1所述的半导体器件，其中所述第一晶核层包括第一晶核材料，以及
所述第二晶核层包括第二晶核材料。
3.根据权利要求2所述的半导体器件，其中所述第一晶核材料是非晶的，所述第二晶核材料是晶体的，所述导电图案是晶体的，
所述导电图案具有比所述第二晶核材料的晶粒尺寸大的晶粒尺寸。
4.根据权利要求2所述的半导体器件，其中所述晶核结构还包括在所述第一晶核层和所述第二晶核层之间的中间晶核层，
所述中间晶核层的至少之一包括所述第二晶核材料，以及
所述中间晶核层的剩余中间晶核层包括所述第一晶核材料。
5.根据权利要求1所述的半导体器件，其中所述第一晶核层的厚度大于所述第二晶核层的厚度。
6.根据权利要求1所述的半导体器件，其中所述晶核结构还包括设置在所述第一晶核层和所述第二晶核层之间的第一中间晶核层以及设置在所述第一中间晶核层和所述第二晶核层之间的第二中间晶核层，
所述第一晶核层和所述第二中间晶核层包括第一晶核材料，以及
所述第二晶核层和所述第一中间晶核层包括第二晶核材料。
7.根据权利要求6所述的半导体器件，其中所述第一中间晶核层的厚度不同于所述第二中间晶核层的厚度。
8.根据权利要求6所述的半导体器件，其中所述第一中间晶核层和所述第二中间晶核层中的至少之一比所述第一晶核层和所述第二晶核层的至少之一厚。
9.根据权利要求1所述的半导体器件，其中所述导电图案的顶表面和所述阻挡结构的顶表面是共面的，并且所述第一晶核层的所述顶端部分比所述导电图案的所述顶表面和所述阻挡结构的所述顶表面低。
10.一种半导体器件，包括：
具有开口的第一绝缘结构；以及
设置在所述开口中的第一导电结构，
其中所述第一导电结构包括阻挡结构、晶核结构和导电图案，
所述阻挡结构和所述晶核结构在所述导电图案和所述第一绝缘结构之间延伸，所述阻挡结构覆盖所述导电图案的底表面，
所述晶核结构设置在所述阻挡结构和所述导电图案之间，
所述晶核结构包括第一杂质元素，
所述晶核结构包括接触所述阻挡结构的第一晶核层和接触所述导电图案的第二晶核层，以及
所述第一晶核层中的所述第一杂质元素的浓度比所述第二晶核层中的所述第一杂质元素的浓度高。
11.根据权利要求10所述的半导体器件，其中所述晶核结构还包括第二杂质元素，以及
所述第二晶核层中的所述第二杂质元素的浓度比所述第一晶核层中的所述第二杂质元素的浓度高。
12.根据权利要求11所述的半导体器件，其中所述晶核结构包括钨(W)晶核材料，
所述导电图案包括块体钨(W)材料，
所述第一杂质元素是硼(B)，
所述第二杂质元素是氟(F)。
13.根据权利要求10所述的半导体器件，其中所述晶核结构还包括在所述第一晶核层和所述第二晶核层之间的中间晶核层，
所述中间晶核层的至少之一与所述第一晶核层包括相同的第一晶核材料，以及
所述中间晶核层的剩余中间晶核层与所述第二晶核层包括相同的第二晶核材料。
14.根据权利要求10所述的半导体器件，还包括：
设置在所述第一绝缘结构之上的第二绝缘结构；以及
穿过所述第二绝缘结构的第二导电结构，所述第二导电结构接触所述第一导电结构的顶表面的至少一部分，
其中所述第二绝缘结构包括在所述第一绝缘结构之上的第一绝缘层和第二绝缘层，以及
所述第二绝缘层的厚度大于所述第一绝缘层的厚度。
15.根据权利要求14所述的半导体器件，其中所述第一导电结构的所述顶表面的所述部分接触所述第二导电结构，
所述第一导电结构的所述顶表面的剩余部分接触所述第一绝缘层，
所述阻挡结构接触所述第一绝缘层，所述阻挡结构的顶表面和所述导电图案的顶表面是共面的，
所述晶核结构的一部分接触所述第一绝缘层，所述晶核结构的接触所述第一绝缘层的所述部分具有台阶状的顶表面，
所述晶核结构的所述台阶状的顶表面中的邻近所述阻挡结构的部分比所述台阶状的顶表面中的邻近所述导电图案的部分进一步凹陷，以及
所述晶核结构的接触所述第二导电结构的部分具有比所述台阶状的顶表面进一步凹陷的顶表面。
16.一种形成半导体器件的方法，所述方法包括：
形成阻挡材料层；
在所述阻挡材料层上形成晶核材料层，其中所述晶核材料层通过执行使用第一还原材料、第二还原材料和源材料的沉积工艺形成，其中所述第一还原材料关于所述源材料的吉布斯自由能低于所述第二还原材料关于所述源材料的吉布斯自由能；以及
在所述晶核材料层上形成导电材料层，
其中形成所述晶核材料层包括形成接触所述阻挡材料层的第一晶核材料的初始单位工艺以及形成接触所述导电材料层的第二晶核材料的最终单位工艺，
所述初始单位工艺包括将所述第一还原材料和所述源材料顺序地供给到工艺腔室，以及
所述最终单位工艺包括将所述第二还原材料和所述源材料顺序地供给到所述工艺腔室。
17.根据权利要求16所述的方法，其中所述第一晶核材料是非晶的，所述第二晶核材料是晶体的，所述导电材料层是晶体的，
所述导电材料层具有比所述第二晶核材料的晶粒尺寸大的晶粒尺寸。
18.根据权利要求16所述的方法，还包括：
在所述初始单位工艺和所述最终单位工艺之间执行中间工艺，
其中所述中间工艺包含第一中间单位工艺和第二中间单位工艺，
所述第一中间单位工艺包括将所述第一还原材料和所述第二还原材料的其中之一以及所述源材料顺序地供给到所述工艺腔室，以及
所述第二中间单位工艺包括将所述第一还原材料和所述第二还原材料中的另一个以及所述源材料顺序地供给到所述工艺腔室。
19.一种形成半导体器件的方法，所述方法包括：
形成阻挡材料层；
在所述阻挡材料层上形成晶核材料层，其中所述晶核材料层通过执行使用第一还原材料、第二还原材料和源材料的第一沉积工艺形成；以及
在所述晶核材料层上形成导电材料层，
其中形成所述晶核材料层包括形成是非晶的且接触所述阻挡材料层的第一晶核材料的初始单位工艺以及形成是晶体的且接触所述导电材料层的第二晶核材料的最终单位工艺，
所述初始单位工艺包括将所述第一还原材料和所述源材料顺序地供给到工艺腔室，以及
所述最终单位工艺包括将所述第二还原材料和所述源材料顺序地供给到所述工艺腔室。
20.根据权利要求19所述的方法，还包含：
在形成所述阻挡材料层之前，形成具有开口的绝缘结构，所述绝缘结构在基板上；以及
在形成所述导电材料层之后，平坦化所述导电材料层、所述晶核材料层和所述阻挡材料层直到所述绝缘结构的顶表面暴露。
21.根据权利要求19所述的方法，其中在所述平坦化期间，所述导电材料层被平坦化以形成导电图案，所述晶核材料层被平坦化以形成晶核结构，所述阻挡材料层被平坦化以形成阻挡结构，
其中所述晶核结构的所述第一晶核材料接触所述阻挡结构，
其中所述晶核结构的所述第二晶核材料接触所述导电图案，
其中所述阻挡结构的顶表面和所述导电图案的顶表面是共面的，以及
其中所述晶核结构具有台阶状的顶表面。
22.一种半导体器件，包括：
限定有源区的器件隔离区；
在所述有源区上的源极/漏极区；以及
在所述源极/漏极区上的接触插塞，
其中所述接触插塞包括阻挡结构、晶核结构和导电图案，
所述阻挡结构覆盖所述导电图案的侧表面和底表面，
所述晶核结构设置在所述导电图案和所述阻挡结构之间，
所述晶核结构包括设置在所述导电图案和所述阻挡结构之间的第一晶核层以及设置在所述第一晶核层和所述导电图案之间的第二晶核层，以及
所述第二晶核层的顶端部分在所述第一晶核层的顶端部分之上。
23.根据权利要求22所述的半导体器件，其中所述晶核结构包括第一杂质元素，以及
所述第一晶核层中的所述第一杂质元素的浓度比所述第二晶核层中的所述第一杂质元素的浓度高。
24.根据权利要求23所述的半导体器件，其中所述晶核结构还包括第二杂质元素，以及
所述第二晶核层中的所述第二杂质元素的浓度比第一晶核层中的所述第二杂质元素的浓度高。
25.根据权利要求22所述的半导体器件，其中所述第一晶核层的所述顶端部分比所述导电图案的顶表面和所述阻挡结构的顶表面低。
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