KR20090005747A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090005747A
KR20090005747A KR1020070069034A KR20070069034A KR20090005747A KR 20090005747 A KR20090005747 A KR 20090005747A KR 1020070069034 A KR1020070069034 A KR 1020070069034A KR 20070069034 A KR20070069034 A KR 20070069034A KR 20090005747 A KR20090005747 A KR 20090005747A
Authority
KR
South Korea
Prior art keywords
film
cobalt
metal film
metal
heat treatment
Prior art date
Application number
KR1020070069034A
Other languages
English (en)
Inventor
이영진
김백만
김수현
정동하
김정태
전형탁
이근우
김근준
박태용
Original Assignee
한양대학교 산학협력단
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단, 주식회사 하이닉스반도체 filed Critical 한양대학교 산학협력단
Priority to KR1020070069034A priority Critical patent/KR20090005747A/ko
Priority to US12/169,790 priority patent/US20090017619A1/en
Priority to CNA2008102147518A priority patent/CN101345211A/zh
Publication of KR20090005747A publication Critical patent/KR20090005747A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속-실리사이드막을 형성하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막의 형성은, 콘택홀을 구비한 층간절연막이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계와, 상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계와, 상기 제2금속막 및 제1금속막이 형성된 실리콘기판을 열처리하는 단계 및 상기 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1e은 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3d는 본 발명의 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4e은 본 발명의 제4실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 5는 본 발명에 따른 PVD-Co막 증착 후 CVD-Co막을 증착한 시편의 TEM 및 AES.
도 6은 본 발명에 따른 PVD-Co막 증착 후 CVD-Co막을 증착한 시편의 XRD 및 AES.
도 7은 본 발명에 따른 PVD-Co막 증착 후 CVD-Co막을 증착한 시편의 면저항 분석.
* 도면의 주요 부분에 대한 부호의 설명 *
100,200,300,400: 실리콘기판 110,210,310,410: 게이트
111,211,311,411: 게이트 절연막 112,212,312,412: 게이트 전극
113,213,313,413: 게이트 하드마스크막
120,220,320,420: 게이트 스페이서 130,230,330,430: 접합 영역
140,240,340,440: 층간절연막 150,250,350,450: 콘택홀
161,261,361,461: 제1코발트막 162,262,362,462: 제2코발트막
180,280a,380b,380,480a,480b: 코발트-실리사이드막
270,470: 보호막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 안정적인 금속-실리사이드막을 형성함과 아울러 콘택저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 상,하 패턴들 간의 안정적인 콘택(contact)을 확보하는 것이 필수적이다. 이것은, 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않으면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
한편, 반도체 소자의 고집적화로 인해 콘택의 크기는 점차 작아지고 있으며, 이에 따라 콘택 저항은 점차 증가하고 있다. 이처럼, 콘택 저항이 증가하게 되면, 소자의 신뢰성 및 고속 구동을 얻지 못하므로 소자의 특성은 저하된다.
이에, 반도체 소자의 고집적화에 따른 콘택 저항의 감소를 위해 상부 패턴과 하부 패턴이 콘택되는 부분에 선택적으로 금속-실리사이드막을 형성하는 연구가 진행되고 있다.
종래 기술에 따른 금속-실리사이드막의 형성방법을 간략하게 설명하면, 트랜지스터가 구비된 실리콘기판 상에 층간절연막을 증착한 후, 상기 층간절연막을 식각하여 실리콘기판을 노출시킴과 아울러 금속-실리사이드막의 형성 영역을 한정하는 콘택홀을 형성한다.
그런다음, 상기 금속-실리사이드막의 형성 영역인 콘택홀을 포함한 층간절연막 상에 물리기상증착(PHysical Vapor Deposition, 이하 "PVD"라 칭함), 화학기상증착(CHemical Vapor Deposition, 이하 "CVD"라 칭함) 또는 원자층증착(Atomic Layer Deposition. 이하, "ALD") 방식에 따라 금속막, 예컨데, 코발트막을 증착한다.
다음으로, 상기 코발트막이 형성된 실리콘기판에 열처리를 수행하여 상기 콘택홀 저면의 실리콘기판 부분에 선택적으로 금속-실리사이드막, 즉, 코발트-실리사이드막을 형성한다.
그러나, 반도체 소자의 고집적화에 따라 금속-실리사이드막이 형성되는 콘택홀의 종횡비가 증가하게 되면서, 전술한 바와 같이, 종래의 금속-실리사이드막 형성방법에서 코발트막을 PVD 방식으로 증착하는 경우에는 PVD 방식의 특징상 스텝 커버리지(step coverage) 문제로 인하여 콘택홀의 저면 부분에 코발트막이 안정적으로 증착되지 않아 콘택홀의 저면 부분에 원하는 금속-실리사이드막의 두께를 확 보하지 못하고 있다.
반면, 코발트막을 PVD 방식이 아닌 CVD 방식 또는 ALD 방식으로 증착하는 경우는, 상기 PVD 방식에 비해 우수한 스텝 커버리지 특성을 얻을 수는 있어, 콘택홀의 저면 부분에 원하는 두께의 금속-실리사이드막을 형성할 수 있지만, 후속의 열처리 공정시 코발트막 내에 불순물이 존재하게 되면서 PVD 방식에 따라 증착되는 코발트막에 비해 높은 비저항 값을 갖게 된다.
결국, 종래에는 원하는 두께를 확보하면서 낮은 비저항 값을 갖는 금속-실리사이드막을 형성하는데 어려움이 있다.
본 발명은 원하는 두께를 확보하면서 낮은 비저항 값을 갖는 금속-실리사이드막을 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 제1실시예에 따른 본 발명은, 금속-실리사이드막을 형성하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막의 형성은, 콘택홀을 구비한 층간절연막이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계; 상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계; 상기 제2금속막 및 제1금속막이 형성된 실리콘기판을 열처리하는 단계; 및 상기 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계;를 포함한다.
여기서, 상기 제1금속막을 증착하는 단계 전, 상기 콘택홀에 의해 노출된 실 리콘기판의 표면을 세정하는 단계를 더 포함한다.
상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 포함한다.
상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 포함한다.
상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 포함한다.
상기 열처리는 450∼800℃의 온도에서 급속열처리로 수행하는 것을 포함한다.
제2실시예에 따른 본 발명은, 금속-실리사이드막을 형성하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막의 형성은, 콘택홀을 구비한 층간절연막이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계; 상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계; 상기 제2금속막 상에 보호막을 형성하는 단계; 상기 보호막과 제2금속막 및 제1금속막이 형성된 실리콘기판을 1차 열처리하는 단계; 상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계; 및 상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막이 제거된 실리콘기판을 2차 열처리하는 단계;를 포함한다.
여기서, 상기 제1금속막을 증착하는 단계 전, 상기 콘택홀에 의해 노출된 실리콘기판의 표면을 세정하는 단계를 더 포함한다.
상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 포함한다.
상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 포함한다.
상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 포함한다.
상기 보호막은 티타늄막 또는 티타늄질화막의 단일막으로 형성하거나, 티타늄막과 티타늄질화막의 적층막으로 형성하는 것을 포함한다.
상기 1차 열처리는 400∼500℃의 온도에서 급속열처리로 수행하는 것을 포함한다.
상기 2차 열처리는 700∼800℃의 온도에서 급속열처리로 수행하는 것을 포함한다.
제3실시예에 따른 본 발명은, 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계; 상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계; 상기 제2금속막 및 제1금속막이 형성된 실리콘기판을 열처리하는 단계; 및 상기 열처리시 미반응한 제2금속막 및 제1금속막을 제거하는 단계;를 포함한다.
여기서, 상기 게이트는 그 상부에 질화막 계열의 하드마스막이 형성된 것을 포함한다.
상기 제1금속막을 증착하는 단계 전, 상기 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판의 표면을 세정하는 단계를 더 포함한다.
상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 포함한다.
상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 포함한다.
상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 포함한다.
상기 열처리는 450∼800℃의 온도에서 급속열처리로 수행하는 것을 포함한다.
제4실시예에 따른 본 발명은, 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계; 상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계; 상기 제2금속막 상에 보호막을 형성하는 단계; 상기 보호막과 제2금속막 및 제1금속막이 형성된 실리콘기판을 1차 열처리하는 단계; 상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계; 및 상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막이 제거된 실리콘기판을 2차 열처리하는 단계;를 포함한다.
여기서, 상기 게이트는 그 상부에 질화막 계열의 하드마스막이 형성된 것을 포함한다.
상기 제1금속막을 증착하는 단계 전, 상기 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판의 표면을 세정하는 단계를 더 포함한다.
상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 포함한다.
상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 포함한다.
상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 포함한다.
상기 보호막은 티타늄막 또는 티타늄질화막의 단일막으로 형성하거나, 티타늄막과 티타늄질화막의 적층막으로 형성하는 것을 포함한다.
상기 1차 열처리는 400∼500℃의 온도에서 급속열처리로 수행하는 것을 포함한다.
상기 2차 열처리는 700∼800℃의 온도에서 급속열처리로 수행하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 PVD 방식에 따라 형성된 제1금속막과 CVD 또는 ALD 방식에 따라 형성된 제2금속막으로 이루어진 적층막을 급속열처리(Rapid Thermal Anneling;RTA)하여 선택적으로 금속-실리사 이드막을 형성한다.
이와 같이, 본 발명은 PVD 방식에 따라 형성된 제1금속막과 CVD 또는 ALD 방식에 따라 형성된 제2금속막으로 이루어진 금속막을 사용하여 금속-실리사이드막을 형성함으로써, 낮은 비저항 값의 특성을 갖는 PVD 방식에 따라 형성된 제1금속막으로 인하여 콘택 저항의 감소 효과를 얻을 수 있으며, 스텝 커버리지(step coverage) 특성이 좋은 CVD 또는 ALD 방식에 따라 형성된 제2코발트막으로 인하여 금속-실리사이드막의 형성 영역인 콘택홀의 종횡비가 증가하여도 안정적인 코발트막을 형성할 수 있게 된다.
구체적으로, 종래에는 PVD 또는 CVD 방식에 따라 형성된 단일막의 금속막을 사용하여 금속-실리사이드막을 사용하였다. 그러나, 금속-실리사이드막의 형성 영역인 콘택홀의 종횡비가 점차 증가하게 되면서 안정적인 금속-실리사이드막의 형성이 어려워지게 되었다.
예를 들면, 상기 금속막을 PVD 방식에 따라 형성하는 경우는, PVD 방식의 특징상 나쁜 스텝 커버리지의 특성으로 인하여 콘택홀의 저면 부분에 금속막의 증착이 용이하지 못하여 콘택홀의 저면 부분에 원하는 금속-실리사이드막의 두께를 확보할 수 없다.
반면, 상기 금속막을 CVD 방식 또는 ALD 방식으로 형성하는 경우는, PVD 방식에 비해 우수한 스텝 커버리지 특성을 얻을 수는 있어, 콘택홀의 저면 부분에 원하는 두께의 금속-실리사이드막을 형성할 수 있지만, 상기 금속-실리사이드막을 형성하기 위한 열처리 공정시, 상기 금속막 내에 불순물이 존재하게 되면서 PVD 방식 에 따라 증착되는 금속막에 비해 높은 비저항 값을 갖게 된다.
이에, 본 발명에서는 PVD 방식에 따라 제1금속막을 형성하고, 상기 제1금속막 상에 CVD 방식 또는 ALD 방식으로 제2금속막을 형성하고, 상기 제1금속막 및 제2금속막의 적층막으로 이루어진 금속막을 급속열처리하는 것으로 금속-실리사이드막을 형성한다.
그러므로, 본 발명은 반도체 소자의 고집적화에 따른 금속-실리사이드막의 형성 공정에서 원하는 두께를 확보하면서 낮은 비저항 값을 갖는 금속-실리사이드막을 형성할 수 있으며, 그래서, 소자의 특성 개선 및 향상을 기대할 수 있다
자세하게, 이하에서는 도 1a 내지 도 1e를 참조하여 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 1a을 참조하면, 활성 영역 및 소자분리 영역으로 구획된 실리콘기판(100)의 소자분리 영역 내에 공지된 기술에 따라 활성 영역을 한정하는 소자분리막(미도시)을 형성한다.
그런다음, 상기 소자분리막을 포함한 실리콘기판(100)의 활성 영역 상에 게이트 절연막(111)과 게이트 전극(112) 및 질화막 계열의 하드마스크막(113)으로 적층된 게이트(110)를 형성한다. 상기 게이트 전극(112)은 폴리실리콘막과 금속계 막의 적층막으로 이루어지거나, 또는, 상기 폴리실리콘막의 단일막으로 이루어진다.
다음으로, 상기 게이트(110)의 양측 벽에 단일막 또는 이중막 이상의 절연막으로 이루어진 게이트 스페이서(120)를 형성한다. 계속해서, 상기 게이트 스페이서(120)가 형성된 실리콘기판(100)에 불순물 이온주입 공정을 수행하여 상기 게이 트 스페이서(120)가 형성된 게이트(110) 양측의 실리콘기판(100) 표면에 접합영역(130)을 형성한다.
도 1b를 참조하면, 상기 게이트(110)를 덮도록 상기 실리콘기판(100) 상에 층간절연막(140)을 증착한 후, 상기 층간절연막(140)을 화학적기계적연마(Chemical Mechanical Polishing; 이하, "CMP"라 칭함)하여 그 표면을 평탄화시킨다.
그런다음, 상기 층간절연막(140)에 대해 마스크 공정 및 식각 공정을 진행하여 상기 실리콘기판의 접합영역(130)을 노출시키는 콘택홀(150)을 형성한다. 다음으로, 상기 층간절연막(140) 식각 공정시 발생된 자연 산화막을 제거하기 위하여 게이트(110) 및 접합영역(130)이 형성된 실리콘 기판(100) 표면을 세정한다.
도 1c를 참조하면, 상기 콘택홀(150)을 포함한 층간절연막(140) 상에 PVD 방식에 따라 금속물질로 제1코발막(161)을 증착한다.
상기 제1코발트막(161)은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
상기 제1코발트막(161)은 스텝 커버리지 특성이 나쁜 PVD 방식의 특징상 상기 콘택홀(150)의 저면에는 용이하게 증착되지 않는다. 그러나, 상기 제1코발트막(161)을 PVD 방식으로 증착함에 따라 낮은 비저항 값을 갖는 코발트막으로 형성할 수 있다.
도 1d를 참조하면, 인-시튜(in-situ)로 상기 제1코발트막(161) 상에 CVD 방 식 및 ALD 방식 중 어느 하나의 방식에 따라 금속물질로 제2코발트막(162)을 증착하여 상기 제1코발트막과 제2코발트막의 적층막으로 이루어진 코발트막(160)을 형성한다.
상기 제2코발트막(162)은 코발트카보닐[Co(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
상기 제2코발트막(162)은 스텝 커버리지 특성이 좋은 CVD 방식 또는 ALD 방식으로 증착됨에 따라 상기 제1코발트막(161)이 증착되지 않은 콘택홀(150) 저면 부분에 제2코발트막(162)을 용이하게 증착할 수 있다.
이와 같이, 코발트-실리사이드막의 물질로 상기 PVD 방식에 따라 형성된 제1코발트막(161)과 CVD 방식 또는 ALD 방식에 따라 형성된 제2코발트막(162)의 적층막(160)을 사용함으로써, 상기 제1코발트막(161)으로 인해 낮은 비저항 값을 갖는 코발트막을 형성할 수 있으며, 아울러, 상기 제2코발트막(162)으로 인해 스텝 커버리지 특성이 좋은 코발트막을 형성할 수 있게 된다.
도 4는 실리콘기판 상에 PVD 방식에 따라 제1코발트막이 형성되고, 상기 제1코발트막 상에 CVD 방식에 따라 제2코발트막이 형성된 TEM 및 AES 분석 결과를 보여주는 도면이다.
도시된 바와 같이, PVD 방식에 따라 형성된 제1코발트막와 실리콘기판의 계면에 층간절연막(interlayer)이 형성되지 않음을 알 수 있다. 이는, 후속의 코발트 -실리사이드막과 실리콘기판의 계면 사이에 층간절연막이 형성되지 않음에 따라 전형적인 면저항을 가질 수 있게 된다.
도 1e를 참조하면, 상기 제2코발트막(162) 및 제1코발트막(161)이 형성된 실리콘기판(100)을 열처리한다. 상기 열처리는 450∼800℃의 온도에서 급속열처리로 수행한다. 상기 열처리시, 상기 콘택홀(150)의 저면에 형성된 제1코발트막(161)과 제2코발트막(162)부분은 실리콘기판(100)의 접합영역(130)과 반응하여, 상기 콘택홀(150) 저면에 선택적으로 안정화된 코발트-실리사이드막(CoSi2,180)이 형성된다.
한편, 상기 게이트 전극(112)이 폴리실리콘막의 단일막으로 형성되는 경우에, 상기 열처리시 상기 게이트 전극인 폴리실리콘막의 표면 상에 코발트-실리사이드막이 형성된다.
도 5는 코발트-실리사이드막(CoSi2)이 형성된 모습을 보여주는 XRD 및 AES 분석 결과를 보여주는 도면이다.
도시된 바와 같이, XRD의 분석결과에서는 400℃ 온도에서 코발트-실리사이드막(CoSi)의 형성이 일어나고, 450℃ 온도에서부터 안정화된 코발트-실리사이드막(CoSi2)막이 형성됨을 알 수 있다. 또한, 본 발명은 종래의 MOCVD로 증착한 CoSi2 보다 그 형성 온도가 대략 300℃ 정도가 낮음을 알 수 있다.
그리고, AES 분석결과에서는 650℃ 온도에서 급속 열처리시 코발트-실리사이드막(CoSi2)이 형성되는 것을 알 수 있으며, 3∼10초 사이의 스퍼터 시간(suutter time)에서 Si이 Co에 비해 두 배로 형성되면서, 이를 통해, 코발트-실리사이드 막(CoSi2)이 형성되는 것을 볼 수 있다.
도 6은 온도에 따라 형성된 코발트-실리사이드막(CoSi2)의 면저항을 나타낸 표 및 그래프를 나타낸 도면이다.
도시된 바와 같이, 코발트-실리사이드막(CoSi2)이 450∼750℃의 온도에서 형성되는 경우에 면저항이 낮아지는 것을 알 수 있으며, 650℃의 온도에서 형성된 코발트-실리사이드막(CoSi2)의 면저항이 가장 낮은 것을 알 수 있다.
그런다음, 상기 열처리시 미반응된 제2코발트막 및 제1코발막을 제거한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제1실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 PVD 방식에 따라 형성된 제1코발트막 및 CVD 방식 또는 ALD 방식에 따라 형성된 제2코발트막의 적층막으로 이루어진 코발트막에 급속열처리하여 코발트-실리사이드막을 형성함으로써, PVD 방식으로 형성된 제1코발트막으로 인해 낮은 비저항 값을 갖는 코발트막을 형성할 수 있고, CVD 또는 ALD 방식으로 형성된 제2코발트막으로 인해 스텝 커버리지가 우수한 코발트막을 형성할 수 있다.
따라서, 본 발명은 반도체 소자의 고집적화에 따른 코발트막을 적용하는 금속-실리사이드막의 형성 공정에서, 원하는 두께를 확보하면서 낮은 비저항 값을 갖는 금속-실리사이드막을 형성할 수 있으며, 그래서, 소자의 특성 개선 및 향상을 기대할 수 있다
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 2a을 참조하면, 활성 영역 및 소자분리 영역으로 구획된 실리콘기판(200)의 소자분리 영역 내에 공지된 기술에 따라 활성 영역을 한정하는 소자분리막(미도시)을 형성한다.
그런다음, 상기 소자분리막을 포함한 실리콘기판(200)의 활성 영역 상에 게이트 절연막(211)과 게이트 전극(212) 및 질화막 계열의 막으로 적층된 게이트(220)를 형성한다. 상기 게이트 전극(212)은 폴리실리콘막과 금속계 막의 적층막으로 이루어지거나, 또는, 상기 폴리실리콘막의 단일막으로 이루어진다.
다음으로, 상기 게이트(210)의 양측 벽에 단일막 또는 이중막 이상의 절연막으로 이루어진 게이트 스페이서(220)를 형성한다. 계속해서, 상기 게이트 스페이서(220)이 형성된 실리콘기판(200)에 불순물 이온주입 공정을 수행하여 상기 게이트 스페이서(220)가 형성된 게이트(210) 양측의 실리콘기판(200) 표면에 접합영역(230)을 형성한다.
도 2b를 참조하면, 상기 게이트(210)를 덮도록 상기 실리콘기판(200) 상에 층간절연막(240)을 증착한 후, 상기 층간절연막(240)을 CMP하여 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(240)에 대해 마스크 공정 및 식각 공정을 진행하여 상기 실리콘기판의 접합영역(230)을 노출시키는 콘택홀(250)을 형성한다. 다음으로, 상기 층간절연막(240) 식각 공정시 발생된 자연 산화막을 제거하기 위하여 게이트(210) 및 접합영역(230)이 형성된 실리콘 기판(200) 표면을 세정한다.
도 2c를 참조하면, 상기 콘택홀(250)을 포함한 층간절연막(240) 상에 PVD 방식에 따라 금속물질로 제1코발막(261)을 증착한다.
상기 제1코발트막(261)은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
상기 제1코발트막(261)은 스텝 커버리지 특성이 나쁜 PVD 방식의 특징상 상기 콘택홀(250)의 저면에는 용이하게 증착되지 않는다. 그러나, 상기 제1코발트막(261)을 PVD 방식으로 증착함에 따라 낮은 비저항 값을 갖는 코발트막으로 형성할 수 있다.
도 2d를 참조하면, 인-시튜(in-situ)로 상기 제1코발트막(261) 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 금속물질로 제2코발트막(262)을 증착하여 상기 제1코발트막(261)과 제2코발트막(262)의 적층막으로 이루어진 코발트막(260)을 형성한다.
상기 제2코발트막(262)은 코발트카보닐[Co(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
상기 제2코발트막(262)은 스텝 커버리지 특성이 좋은 CVD 방식 또는 ALD 방식으로 증착됨에 따라 상기 제1코발트막(261)이 증착되지 않은 콘택홀(250) 저면 부분에 제2코발트막(262)을 용이하게 증착할 수 있다.
그런다음, 상기 제2코발트막(262) 상에 후속의 산화 방지 및 균질의 실리사이드막을 형성하기 위해 보호막(270)을 형성한다. 상기 보호막(270)은 CVD 방식, 스퍼터링(sputtering) 방식 및 ALD 방식 중에서 어느 하나의 방식에 따라 티타늄막 또는 티타늄질화막을 사용하여 단일막으로 형성하거나, 티타늄막과 티타늄질화막의 적층막으로 형성한다.
도 2e를 참조하면, 상기 보호막(270)과 제2코발트막(262) 및 제1코발트막(261)이 형성된 실리콘기판(200)을 1차 열처리한다. 여기서, 상기 1차 열처리는 400∼500℃의 온도에서 급속열처리로 수행한다.
상기 1차 열처리시, 상기 콘택홀(250)의 저면에 형성된 보호막(270)과 제2코발트막(262) 및 제1코발트막(261) 부분은 상기 실리콘기판(200)의 접합영역(230)과 반응하여, 상기 콘택홀(250) 저면에 선택적으로 비정질 코발트-실리사이드막(CoSi, 280a)이 형성된다.
한편, 상기 게이트 전극(212)이 폴리실리콘막의 단일막으로 형성되는 경우에, 상기 열처리시 상기 게이트 전극인 폴리실리콘막의 표면 상에 코발트-실리사이드막이 형성된다.
그런다음, 상기 보호막과 1차 열처리시 미반응된 제2코발트막 및 제1코발트막을 세정 공정을 통해 제거한다.
도 2f를 참조하면, 상기 보호막과 1차 열처리시 미반응된 제2코발트막 및 제1코발트막이 제거된 실리콘기판(200)을 2차 열처리한다. 상기 2차 열처리는 700∼ 800℃의 온도에서 급속열처리로 수행한다.
상기 2차 열처리시, 비정질 코발트-실리사이드막(CoSi, 280a)은 결정화된 코발트-실리사이드막(CoSi2)으로 형성되면서, 상기 콘택홀의(250) 저면에 최종적인 코발트-실리사이드막(280b)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제2실시예에 따른 반도체 소자를 제조한다.
도 3a 내지 도 3e는 본 발명의 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a을 참조하면, 활성 영역 및 소자분리 영역으로 구획된 실리콘기판(300)의 소자분리 영역 내에 공지된 기술에 따라 활성 영역을 한정하는 소자분리막(미도시)을 형성한다.
그런다음, 상기 소자분리막을 포함한 실리콘기판(300)의 활성 영역 상에 게이트 절연막(311)과 게이트 전극(312) 및 질화막 계열의 하드마스크막(313)으로 적층된 게이트(310)를 형성한다. 상기 게이트 전극(312)은 폴리실리콘막과 금속계 막의 적층막으로 이루어지거나, 또는, 상기 폴리실리콘막의 단일막으로 이루어진다.
다음으로, 상기 게이트(310)의 양측 벽에 단일막 또는 이중막 이상의 절연막으로 이루어진 게이트 스페이서(320)를 형성한다. 계속해서, 상기 게이트 스페이서(320)이 형성된 실리콘기판(300)에 불순물 이온주입 공정을 수행하여, 상기 게이트 스페이서(320)가 형성된 게이트(310) 양측의 실리콘기판(300) 표면에 접합영 역(330)을 형성한다.
도 3b를 참조하면, 상기 게이트(310) 및 접합영역(330)이 형성된 실리콘 기판(300) 표면을 세정한다. 그런다음, 상기 게이트(310)를 포함한 실리콘기판(300) 상에 PVD 방식에 따라 제1코발트막(361)을 증착한다.
상기 제1코발트막(361)은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
상기 제1코발트막(361)을 PVD 방식으로 증착함에 따라 낮은 비저항 값을 갖는 코발트막으로 형성할 수 있다.
도 3c를 참조하면, 인-시튜(in-situ)로 상기 제1코발트막(361) 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2코발트막(362)을 증착하여 상기 제1코발트막(361)과 제2코발트막(362)의 적층막으로 이루어진 코발트막(360)을 형성한다..
여기서, 상기 제2코발트막(362)은 코발트카보닐[Co(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
도 3d를 참조하면, 상기 제2코발트막(362) 및 제1코발트막(361)이 형성된 실 리콘기판(300)을 열처리한다. 상기 열처리는 450∼800℃의 온도에서 급속열처리로 수행한다. 상기 열처리시, 상기 실리콘기판의 접합영역(330) 상에 형성된 제1코발트막(361) 및 제2코발트막(362) 부분은 상기 실리콘기판의 접합영역(330)과 반응하여, 상기 실리콘기판의 접합영역(330) 표면에 선택적으로 안정화된 코발트-실리사이드막(CoSi2,380)이 형성된다.
이와 같이, 본 발명의 제3실시예에서는, 코발트-실리사이드막(CoSi2)을 층간절연막을 형성하기 전에 실리콘기판의 접합영역(330) 표면에 선택적으로 형성함으로써, 시트 저항(R-sheet)을 감소시킬 수 있어 후속의 랜딩플러그콘택(landing plug contact) 저항을 감소시키는 효과를 얻게 된다.
그런다음, 상기 열처리시 미반응된 제2코발트막 및 제1코발트막을 제거한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제3실시예에 따른 반도체 소자를 제조한다.
도 4a 내지 도 4e는 본 발명의 제4실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a을 참조하면, 활성 영역 및 소자분리 영역으로 구획된 실리콘기판(400)의 소자분리 영역 내에 공지된 기술에 따라 활성 영역을 한정하는 소자분리막(미도시)을 형성한다.
그런다음, 상기 소자분리막을 포함한 실리콘기판(400)의 활성 영역 상에 게이트 절연막(411)과 게이트 전극(412) 및 질화막 계열의 하드마스크막(413)으로 적 층된 게이트(410)를 형성한다. 상기 게이트 전극(412)은 폴리실리콘막과 금속계 막의 적층막으로 이루어지거나, 또는, 상기 폴리실리콘막의 단일막으로 이루어진다.
다음으로, 상기 게이트(410)의 양측 벽에 단일막 또는 이중막 이상의 절연막으로 이루어진 게이트 스페이서(420)를 형성한다. 계속해서, 상기 게이트 스페이서(420)이 형성된 실리콘기판(400)에 불순물 이온주입 공정을 수행하여, 상기 게이트 스페이서(420)가 형성된 게이트(410) 양측의 실리콘기판(400) 표면에 접합영역(430)을 형성한다.
도 4b를 참조하면, 상기 게이트(410) 및 접합영역(430)이 형성된 실리콘 기판(400) 표면을 세정한다. 그런다음, 상기 게이트(410)를 포함한 실리콘기판(400) 상에 PVD 방식에 따라 제1코발트막(461)을 증착한다.
상기 제1코발트막(461)은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
상기 PVD 방식으로 제1코발트막(461)을 증착함에 따라 낮은 비저항 값을 갖는 코발트막을 형성할 수 있다.
도 4c를 참조하면, 인-시튜(in-situ)로 상기 제1코발트막(461) 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2코발트막(462)을 증착하여 상기 제1코발트막(461)과 제2코발트막(462)의 적층막으로 이루어진 코발트막(460)을 형성한다.
상기 제2코발트막(462)은 코발트카보닐[Co(CO)8], 코발트아세틸아세토네이트[Co(CH3COCHCOCH3)2], 비스시클로펜타디에닐코발트[(C5H5)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H5Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질을 사용하여 증착한다.
그런다음, 상기 제2코발트막(462) 상에 후속의 산화 방지 및 균질의 실리사이드막을 형성하기 위해 보호막(470)을 형성한다. 상기 보호막(470)은 CVD 방식, 스퍼터링(sputtering) 방식 및 ALD 방식 중에서 어느 하나의 방식에 따라 티타늄막 또는 티타늄질화막을 사용하여 단일막으로 형성하거나, 티타늄막과 티타늄질화막의 적층막으로 형성한다.
도 4d를 참조하면, 상기 보호막(470)과 제2코발트막(462) 및 제1코발트막(461)이 형성된 실리콘기판(400)을 1차 열처리한다. 상기 1차 열처리는 400∼500℃의 온도에서 급속열처리로 수행한다.
상기 1차 열처리시, 상기 실리콘기판의 접합영역(430)에 형성된 보호막(470)과 제2코발트막(462) 및 제1코발트막(461) 부분은 실리콘기판(400)의 접합영역(430)과 반응하여, 상기 실리콘기판의 접합영역(430) 표면에 선택적으로 비정질 코발트-실리사이드막(CoSi, 480a)이 형성된다.
그런다음, 상기 보호막과 1차 열처리시 미반응된 제2코발트막 및 제1코발트막을 세정 공정을 통해 제거한다.
도 4e를 참조하면, 상기 보호막과 1차 열처리시 미반응된 제2코발트막 및 제1코발트막이 제거된 실리콘기판(400)을 2차 열처리한다. 상기 2차 열처리는 700∼ 800℃의 온도에서 급속열처리로 수행한다.
상기 2차 열처리시, 비정질 코발트-실리사이드막(CoSi, 480a)은 결정화된 코발트-실리사이드막(CoSi2)으로 형성되어, 상기 실리콘기판의 접합영역(430) 표면에 최종적인 코발트-실리사이드막(480b)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제4실시예에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 PVD 방식에 따라 형성된 코발트막과 CVD 또는 ALD 방식에 따라 형성된 코발트막의 적층막으로 이루어진 코발트막을 사용하여 코발트-실리사이드막을 형성한다.
따라서, 본 발명은 반도체 소자의 고집적화에 따른 코발트막을 적용하는 금속-실리사이드막의 형성 공정에서 원하는 두께를 확보하면서 낮은 비저항 값을 갖는 금속-실리사이드막을 형성할 수 있으며, 그래서, 소자의 특성 개선 및 향상을 기대할 수 있다

Claims (30)

  1. 금속-실리사이드막을 형성하는 반도체 소자의 제조방법에 있어서,
    상기 금속-실리사이드막의 형성은,
    콘택홀을 구비한 층간절연막이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계;
    상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계;
    상기 제2금속막 및 제1금속막이 형성된 실리콘기판을 열처리하는 단계; 및
    상기 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1금속막을 증착하는 단계 전, 상기 콘택홀에 의해 노출된 실리콘기판의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH503COCH50COCH503)2], 비스시클로펜타디에닐코발트[(C5H505)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H505Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 열처리는 450∼800℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 금속-실리사이드막을 형성하는 반도체 소자의 제조방법에 있어서,
    상기 금속-실리사이드막의 형성은,
    콘택홀을 구비한 층간절연막이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계;
    상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계;
    상기 제2금속막 상에 보호막을 형성하는 단계;
    상기 보호막과 제2금속막 및 제1금속막이 형성된 실리콘기판을 1차 열처리하는 단계;
    상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계; 및
    상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막이 제거된 실리콘기판을 2차 열처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1금속막을 증착하는 단계 전, 상기 콘택홀에 의해 노출된 실리콘기판의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH503COCH50COCH503)2], 비스시클로펜타디에닐코발트[(C5H505)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H505Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 보호막은 티타늄막 또는 티타늄질화막의 단일막으로 형성하거나, 티타늄막과 티타늄질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 1차 열처리는 400∼500℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 2차 열처리는 700∼800℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계;
    상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계;
    상기 제2금속막 및 제1금속막이 형성된 실리콘기판을 열처리하는 단계; 및
    상기 열처리시 미반응한 제2금속막 및 제1금속막을 제거하여 상기 실리콘기판 상에 금속-실리사이드막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트는 그 상부에 질화막 계열의 하드마스막이 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1금속막을 증착하는 단계 전, 상기 양측에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판의 표면을 세정하는 단계를 더 포함하는 것을 특 징으로 하는 반도체 소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 제1금속막과 제2금속막은 인-시튜로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH503COCH50COCH503)2], 비스시클로펜타디에닐코발트[(C5H505)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H505Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 열처리는 450∼800℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판 상에 PVD 방식에 따라 제1금속막을 증착하는 단계;
    상기 제1금속막 상에 CVD 방식 및 ALD 방식 중 어느 하나의 방식에 따라 제2금속막을 증착하는 단계;
    상기 제2금속막 상에 보호막을 형성하는 단계;
    상기 보호막이 형성된 실리콘기판을 1차 열처리하는 단계;
    상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막을 제거하는 단계; 및
    상기 보호막과 열처리시 미반응된 제2금속막 및 제1금속막이 제거된 실리콘기판을 2차 열처리하여 상기 실리콘기판 상에 금속-실리사이드막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 게이트는 그 상부에 질화막 계열의 하드마스막이 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 제1금속막을 증착하는 단계 전, 상기 양측벽에 스페이서가 구비된 게이트 및 접합영역이 형성된 실리콘기판의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 22 항에 있어서,
    상기 제1금속막과 제2금속막은 인-시튜로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 22 항에 있어서,
    상기 제1금속막과 제2금속막은 코발트막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 코발트막은 코발트카보닐[Co2(CO)8], 코발트아세틸아세토네이트[Co(CH503COCH50COCH503)2], 비스시클로펜타디에닐코발트[(C5H505)2Co], 코발트트리카보닐나이트로실[Co(CO)3NO], 시클로펜타디에닐코발트카보닐[C5H505Co(CO)2] 및 테트라코발트도데카카보닐[Co4(CO)12] 중에서 어느 하나의 물질인 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제 22 항에 있어서,
    상기 보호막은 티타늄막 또는 티타늄질화막의 단일막으로 형성하거나, 티타늄막과 티타늄질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제 조방법.
  29. 제 22 항에 있어서,
    상기 1차 열처리는 400∼500℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제 22 항에 있어서,
    상기 2차 열처리는 700∼800℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070069034A 2007-07-10 2007-07-10 반도체 소자의 제조방법 KR20090005747A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070069034A KR20090005747A (ko) 2007-07-10 2007-07-10 반도체 소자의 제조방법
US12/169,790 US20090017619A1 (en) 2007-07-10 2008-07-09 Method for manufacturing metal silicide layer in a semiconductor device
CNA2008102147518A CN101345211A (zh) 2007-07-10 2008-07-10 在半导体元件上制造金属硅化物层的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070069034A KR20090005747A (ko) 2007-07-10 2007-07-10 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090005747A true KR20090005747A (ko) 2009-01-14

Family

ID=40247169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070069034A KR20090005747A (ko) 2007-07-10 2007-07-10 반도체 소자의 제조방법

Country Status (3)

Country Link
US (1) US20090017619A1 (ko)
KR (1) KR20090005747A (ko)
CN (1) CN101345211A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5659041B2 (ja) * 2011-02-24 2015-01-28 東京エレクトロン株式会社 成膜方法および記憶媒体
US8871617B2 (en) * 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
FR3000840A1 (fr) * 2013-01-04 2014-07-11 St Microelectronics Rousset Procede de realisation de contacts metalliques au sein d'un circuit integre, et circuit integre correspondant
CN104637802A (zh) * 2015-01-31 2015-05-20 上海华虹宏力半导体制造有限公司 调整接触电阻的工艺方法
US10604844B2 (en) 2018-05-14 2020-03-31 Purdue Research Foundation Graphene production using plasma-enhanced chemical vapor deposition
US10978354B2 (en) * 2019-03-15 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation
CN113284798A (zh) * 2021-04-27 2021-08-20 上海华虹宏力半导体制造有限公司 半导体器件的制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564617B1 (ko) * 2004-03-05 2006-03-28 삼성전자주식회사 금속 샐리사이드막의 형성방법 및 그 방법을 사용한반도체 장치의 제조방법
KR100690923B1 (ko) * 2005-09-15 2007-03-09 삼성전자주식회사 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법

Also Published As

Publication number Publication date
US20090017619A1 (en) 2009-01-15
CN101345211A (zh) 2009-01-14

Similar Documents

Publication Publication Date Title
TWI666704B (zh) 半導體裝置與其形成方法
US10043885B2 (en) Bi-layer metal deposition in silicide formation
CN106158931B (zh) 半导体结构及其制造方法
CN110504170B (zh) 制作半导体结构的方法
KR20090005747A (ko) 반도체 소자의 제조방법
TW202121544A (zh) 半導體裝置的製造方法
TWI699825B (zh) 半導體裝置及其形成方法
US7371646B2 (en) Manufacture of insulated gate type field effect transistor
US7892914B2 (en) Semiconductor device and manufacturing method thereof
US8294220B2 (en) Method for forming silicide contacts
KR100754262B1 (ko) 반도체 장치 및 그 제조 방법
KR101019700B1 (ko) 반도체 소자의 제조 방법
US7067417B2 (en) Methods of removing resistive remnants from contact holes using silicidation
US6627504B1 (en) Stacked double sidewall spacer oxide over nitride
JP4662943B2 (ja) コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法
US9054210B2 (en) Method of fabricating semiconductor device
JP2002110966A (ja) 半導体装置の製造方法および半導体装置
JPWO2008139815A1 (ja) 半導体装置及びその製造方法
TWI832320B (zh) 形成具有接觸特徵之半導體裝置的方法
US20050239287A1 (en) Silicide formation using a metal-organic chemical vapor deposited capping layer
CN113299743B (zh) 制造半导体器件的方法及半导体器件
US6486048B1 (en) Method for fabricating a semiconductor device using conductive oxide and metal layer to silicide source + drain
US20080067612A1 (en) Semiconductor Device Including Nickel Alloy Silicide Layer Having Uniform Thickness and Method of Manufacturing the Same
US20070034948A1 (en) Silicidation process for an nmos transistor and corresponding integrated circuit
JP2007527111A (ja) シリコン領域に形成されたニッケル／コバルトシリサイド領域を有する半導体デバイス

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081224

Effective date: 20091120

Free format text: TRIAL NUMBER: 2008101013695; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081224

Effective date: 20091120