TWI832320B - 形成具有接觸特徵之半導體裝置的方法 - Google Patents

形成具有接觸特徵之半導體裝置的方法 Download PDF

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TWI832320B
TWI832320B TW111125672A TW111125672A TWI832320B TW I832320 B TWI832320 B TW I832320B TW 111125672 A TW111125672 A TW 111125672A TW 111125672 A TW111125672 A TW 111125672A TW I832320 B TWI832320 B TW I832320B
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張珮珊
趙翊翔
黃俊賢
徐鵬皓
佳杰 李
張淑蘭
鄭雅憶
陳靖怡
林威戎
張志維
蔡明興
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台灣積體電路製造股份有限公司
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Abstract

本揭示提供一種方法，包括形成一介電層於一源極/汲極區域上方。形成一開口於介電層中。開口暴露源極/汲極區域之一部分。形成一導電墊襯於開口之多個側壁及一底部上。於導電墊襯之一暴露的表面上實行一表面修改製程。表面修改製程形成一表面塗布層於導電墊襯上方。移除表面塗布層以暴露導電墊襯。從開口之多個側壁移除導電墊襯。以一導電材料以一由下而上之方式填充開口。導電材料係與導電墊襯之一剩餘部分及介電層實體接觸。

Description

形成具有接觸特徵之半導體裝置的方法
本發明實施例係關於一種半導體裝置之接觸特徵及其形成方法。
半導體裝置被使用於各種電子應用，例如，諸如個人電腦、行動電話、數位相機、及其它電子裝備。半導體裝置典型地藉由依序沉積絕緣或介電層、導電層、及半導體材料層於一半導體基底上方、並使用光刻對各種材料層進行圖案化以於其上形成電路組件及元件來製造。
半導體工業藉由不斷地減少最小特徵尺寸來持續地改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，其允許更多的組件被集成至一給定面域中。
本發明的一實施例係關於一種方法，包含：形成一介電層於一源極/汲極區域上方；形成一開口於該介電層中，該開口暴露該源極/汲極區域之一部分；形成一導電墊襯(conductive liner)於該開口之多個側壁及一底部上；於該導電墊襯之一暴露的表面上實行一表面修改製程，該表面修改製程形成一表面塗布層於該導電墊襯上方；移除該表面塗布層以暴露該導電墊襯；從該開口之 該等側壁移除該導電墊襯；以及以一導電材料以一由下而上之方式填充該開口，該導電材料係與該導電墊襯之一剩餘部分及該介電層實體接觸。
本發明的一實施例係關於一種方法，包含：沉積一介電層於一磊晶的源極/汲極區域上方；蝕刻該介電層以於其中形成一開口，該開口暴露該磊晶的源極/汲極區域；沉積一矽化物層於該開口之多個側壁及一底部上；非共形地沉積一導電墊襯於該開口中之該矽化物層上方；於該導電墊襯之一暴露的表面上實行一表面修改製程，該表面修改製程形成一表面塗布層於該導電墊襯上方；移除該表面塗布層以暴露該導電墊襯；從該開口之該等側壁移除該導電墊襯及該矽化物層以暴露該介電層；以及沉積一導電材料於該開口中，該導電材料係與該矽化物層之一剩餘部分、該導電墊襯之一剩餘部分、及該介電層實體接觸。
本發明的一實施例係關於一種方法，包含：形成一介電層於一磊晶的源極/汲極區域上方；形成一開口於該介電層中，該開口暴露該磊晶的源極/汲極區域之一部分；形成一矽化物層於該開口之多個側壁及一底部上；形成一導電墊襯於該開口中之該矽化物層上方；於該導電墊襯之一暴露的表面上實行一表面修改製程，該表面修改製程形成一表面塗布層於該導電墊襯上方；以一底部抗反射塗布(BARC)層填充該開口；凹陷該底部抗反射塗布層於該介電層之一頂部表面下面以暴露該表面塗布層之一上部部分，該底部抗反射塗布層之一剩餘部分罩覆該表面塗布層之一下部部分；移除該表面塗布層之該上部部分及未被該底部抗反射塗布層罩覆之該導電墊襯與該矽化物層之第一部分；移除該底部抗反射塗布層之該剩餘部分以暴露該表面塗布層之該下部部分；移除該表面塗布層之該下部部分；移除設於該開口之該等側壁上之該導電墊襯與該矽化物層之第二部分以暴露該介電層；以及以一導電材料填充該開口，該導電材料 係與該矽化物層之一剩餘部分、該導電墊襯之一剩餘部分、及該介電層實體接觸。
50:基底
50’:分割件
50N:n型式區域
50P:p型式區域
52:鰭片
54:絕緣材料
56:絕緣區域
58:通道區域
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
74:遮罩
76:閘極密封間隔物
78:閘極間隔物
80:源極/汲極區域
80N:(磊晶的)源極/汲極區域
80P:(磊晶的)源極/汲極區域
82:接觸蝕刻停止層(CESL)
84:第一層間介電質(ILD)
86:凹陷
88:閘極介電層
90:閘極電極
90A:墊襯層
90B:工作函數調諧層
90C:導電填充層
92:替換閘極堆疊/閘極堆疊
94:區域
96:閘極遮罩
98:矽化物層
100:導電墊襯
102:導電填充材料
104:接觸特徵
106:第二ILD
108:接觸特徵
110:接觸特徵
112:區域
114:開口
116:表面塗布層
118:底部抗反射塗布(BARC)層
120:凹陷
122:區域
124:區域
126:區域
128:奈米結構
130:間隔物
D1:深度
H1:高度
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:厚度
W1:第一寬度
W2:第二寬度
當結合附圖閱讀時，自以下詳細描述最佳瞭解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1例示了依據一些實施例之一FinFET於三維視圖的範例。
圖2、圖3、圖4、圖5、圖6、圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、及圖16C係為依據一些實施例之一FinFET裝置於製造之中間階段的三維及剖視圖。
圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20A、圖20B、圖21A、圖21B、圖22A、圖22B、圖23A、圖23B、圖24A、圖24B、圖25A、及圖25B係為依據一些實施例之一接觸特徵於製造之中間階段的剖視圖。
圖26係為依據一些實施例之多個接觸特徵於製造之中間階段的剖視圖。
圖27係為依據一些實施例之一接觸特徵的剖視圖。
圖28係為依據一些實施例之一接觸特徵的剖視圖。
圖29係為依據一些實施例之一接觸特徵的剖視圖。
圖30係為依據一些實施例之一接觸特徵的剖視圖。
圖31係為依據一些實施例之一接觸特徵的剖視圖。
圖32A及圖32B係為依據一些實施例之一NSFET裝置的剖視圖。
本揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其它方式定向(旋轉90度或按其它定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。
實施例將針對具體內容進行描述，亦即半導體裝置的接觸特徵(例如，諸如源極/汲極接觸插塞、閘極接觸插塞、源極/汲極及閘極孔、或類似者)及其形成方法。此處提及的各種實施例係對於使用一後閘極製程(gate-last process)形成之鰭式場效電晶體(FinFET)的內容進行討論。於其它實施例中，可以使用一先閘極製程(gate-first process)。然而，各種實施例可以應用於包含其它型式之電晶體的晶粒，諸如平面電晶體或閘極全環(GAA)電晶體(例如，奈米結構(例如，奈米片、奈米線、或類似者)場效電晶體(NSFETs))代替或與FinFETs組合。於一些實施例中，於接觸特徵形成期間，形成一導電墊襯(諸如一晶種/障壁 層)於一接觸開口中且於導電墊襯上實行一表面處理以增強導電墊襯與隨後形成之底部抗反射塗布(BARC)層之間的相容性。於一些實施例中，表面處理修改導電墊襯之一表面部分或沉積一所要材料至導電墊襯之一表面上以形成一表面塗布層於導電墊襯上方。表面塗布層可促進BARC層之一交聯反應並且改善接觸開口以BARC層的填充，以減少或避免於頂部回拉(pull-back)製程以移除導電墊襯之頂部部分期間對下方層(諸如導電墊襯、一矽化物區域、一磊晶的源極/汲極區域的部分、閘極層、或類似者)的損壞。藉由避免對導電墊襯的損壞，導電墊襯可維持一均勻厚度或可具有減少的厚度變化，其可幫助以一導電填充材料由下而上填充接觸開口以形成接觸特徵。此處討論的各種實施例允許用於改善接觸特徵填充、減少接觸特徵的電阻、改善接觸特徵的可靠性、以及改善裝置良率。
圖1例示了依據一些實施例之一FinFET於三維視圖的範例。FinFET包含一鰭片52，於一基底50(例如，一半導體基底)上。多個絕緣區域56設於基底50中，且鰭片52從相鄰絕緣區域56之間突出於絕緣區域56上面。雖然絕緣區域56係描述/例示為從基底50分開，如此處所使用，用語”基底”可使用於僅指半導體基底或包括絕緣區域的半導體基底。額外的，雖然鰭片52係例示為單一個，做為基底50之連續材料，鰭片52及/或基底50可包含一單一材料或複數個材料。於此內容中，鰭片52是指在相鄰絕緣區域56之間延伸的部分。
一閘極介電層88係沿著鰭片52之多個側壁且於鰭片52之一頂部表面上方，且一閘極電極90係於閘極介電層88上方。源極/汲極區域80相對於閘極介電層88及閘極電極90設於鰭片52的相對側。圖1進一步例示在後面圖面中所使用的參考剖面。剖面A-A係沿著閘極電極90之縱軸並且在例如垂直於FinFET之源極/汲極區域80之間之電流流動方向的方向上。剖面B-B係垂直於剖面A-A，且沿著鰭片52之縱軸並且在例如FinFET之源極/汲極區域80之間之電流流動的方 向上。剖面C-C係平行於剖面A-A並且延伸通過FinFET之一源極/汲極區域80。為清楚起見，隨後的圖面參考這些參考剖面。
圖2、圖3、圖4、圖5、圖6、圖7、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、及圖16C係為依據一些實施例之一FinFET裝置於製造之中間階段的三維及剖視圖。圖2至圖7及圖8A至圖16A例示了沿著圖1所示之參考剖面A-A，除了多個鰭片/FinFETs。圖8B至圖16B及圖14C例示了沿著圖1所示之參考剖面B-B，除了多個鰭片/FinFETs。圖10C、圖11C、圖15C、及圖16C例示了沿著圖1所示之參考剖面C-C，除了多個鰭片/FinFETs。圖15D例示了一三維視圖。
於圖2中，提供一基底50。基底50可為一半導體基底，諸如一塊體半導體、一絕緣層上半導體(SOI)基底、或類似者，其可(例如以一p型式或一n型式摻雜劑)摻雜或未摻雜。基底50可為一晶圓，諸如一矽晶圓。通常，一SOI基底係為形成於一絕緣層上之一半導體材料層。絕緣層例如可為一埋入式氧化物(BOX)層、氧化矽層、或類似者。絕緣層提供於一基底上，典型地一矽或玻璃基底。其它基底，諸如一多層或梯度(gradient)基底，亦可被使用。於一些實施例中，基底50之半導體材料可包括矽；鍺；一複合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；一合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷化砷化鎵銦；或其組合。
於一些實施例中，基底50可具有一n型式區域50N及一p型式區域50P。n型式區域50N係用於形成n型式裝置，諸如NMOS電晶體，例如n型式FinFETs。p型式區域50P係用於形成p型式裝置，諸如PMOS電晶體，例如p型式FinFETs。n型式區域50N可與p型式區域50P實體地分開(如藉由一分割件50’所例 示)，且任何數量的裝置特徵(例如，其它主動裝置、摻雜區域、絕緣結構等)可設置於n型式區域50N與p型式區域50P之間。
於圖3中，鰭片52係形成於基底50中。鰭片52係為半導體條帶。於一些實施例中，鰭片52可藉由於基底50中蝕刻溝槽而形成於基底50中。蝕刻可為任何可接受的蝕刻製程，諸如反應離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者、或其組合。蝕刻可為異向性的。
上述用於形成鰭片52的方法係僅為用於形成鰭片52之一範例方法。鰭片52可藉由任何合適的方法來形成。舉例而言，鰭片52可使用一或多個光刻製程來形成，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程結合光刻及自對齊(self-aligned)製程，允許建立具有例如間距小於使用一單一、直接光刻製程可獲得之間距的圖案。舉例而言，於一實施例中，一犧牲層形成於一基底上方且使用一光刻製程來圖案化。間隔物係使用一自對齊製程沿著圖案化的犧牲層的旁邊來形成。犧牲層之後被移除，且剩餘的間隔物之後可被使用為一蝕刻遮罩以形成鰭片52。於一些實施例中，一遮罩(或其它層)可保留於鰭片52上。
於圖4中，一絕緣材料54係形成於基底50上方且於相鄰鰭片52之間。絕緣材料54可為諸如氧化矽之氧化物、氮化物、類似者、或其組合，且可藉由一高密度電漿化學氣相沉積(HDP-CVD)、一流動式CVD(FCVD)(例如，於一遠程電漿系統中沉積基於CVD(CVD-based)之材料並後固化(post curing)以使其轉換成另一種材料，諸如氧化物)、類似者、或其組合來形成。藉由任何可接受的製程所形成之其它絕緣材料亦可被使用。於例示的實施例中，絕緣材料54係為藉由一FCVD製程所形成之氧化矽。一旦絕緣材料54形成，可實行一退火製程。於一實施例中，絕緣材料54形成為使得過量的絕緣材料54罩覆鰭片52。雖然絕緣材料54係例示為一單一層，一些實施例可利用多層。舉例而言，於一些 實施例中，一墊襯(未顯示)可首先沿著基底50及鰭片52的表面來形成。之後，一填充材料，諸如那些上面所討論者，可形成於墊襯上方。
於圖5中，一移除製程施加至絕緣材料54以移除鰭片52上方過量的絕緣材料54。於一些實施例中，可利用一平坦化製程，諸如一化學機械拋光(CMP)、一回蝕(etch-back)製程、其組合、或類似者。平坦化製程暴露鰭片52，使得鰭片52及絕緣材料54的頂部表面於平坦化製程完成後係實質上齊平或共平面(於平坦化製程的製程變化內)。於一遮罩保留於鰭片52上之實施例中，平坦化製程可暴露遮罩或移除遮罩，使得遮罩或鰭片52的頂部表面分別地與絕緣材料54於平坦化製程完成後係實質上齊平或共平面(於平坦化製程的製程變化內)。
於圖6中，絕緣材料54(見圖5)係被凹陷以形成絕緣區域56。絕緣區域56亦可稱之為淺溝槽絕緣(STI)區域。絕緣材料54係被凹陷，使得鰭片52的上部部分從相鄰絕緣區域56之間突出。再者，絕緣區域56之頂部表面可具有如所例示之一平坦表面、一凸出表面、一凹入表面(諸如碟狀)、或其組合。絕緣區域56之頂部表面可藉由一適當的蝕刻形成平坦、凸出、及/或凹入。絕緣區域56可使用一可接受的蝕刻製程來凹陷，諸如對絕緣材料54的材料有選擇性者(例如，以比鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。舉例而言，可使用例如稀氫氟(dHF)酸移除氧化物。
相關於圖2至圖6所描述之製程係僅為如何形成鰭片52之一個範例。於一些實施例中，鰭片可藉由一磊晶成長製程來形成。舉例而言，一介電層可以形成於基底50之一頂部表面上方，且多個溝槽可以蝕刻通過介電層以暴露下方的基底50。同質磊晶(Homoepitaxial)結構可以磊晶地成長於溝槽中，且介電層可以被凹陷，使得同質磊晶結構從介電層突出以形成鰭片。額外地，於一些實施例中，同質磊晶結構可被使用於鰭片。舉例而言，圖5中之鰭片52可以被凹陷，且一不同於鰭片52之材料可磊晶地成長於凹陷的鰭片52上方。於此種實 施例中，鰭片包含凹陷的材料以及設於凹陷的材料上方之磊晶地成長的材料。於一更進一步的實施例中，一介電層可以形成於基底50之一頂部表面上方，且多個溝槽可以蝕刻通過介電層。異質磊晶(Heteroepitaxial)結構之後可以使用一不同於基底50之材料磊晶地成長於溝槽中，且介電層可以被凹陷，使得異質磊晶結構從介電層突出以形成鰭片。於同質磊晶或異質磊晶結構係磊晶地成長之一些實施例中，磊晶地成長的材料於成長期間可原位摻雜(in situ doped)，雖然可一起使用原位及植入摻雜，但這可排除之前及之後的植入。
又再者，磊晶地成長與p型式區域50P中的材料不同之n型式區域50N中的材料是有益處的。於各種實施例中，鰭片52的上部部分可以由矽鍺(SixGe1-x，其中x可以於0至1的範圍)、碳化矽、純或實質純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似者形成。舉例而言，用於形成III-V族化合物半導體之可用的材料包括、但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、及類似者。
進一步於圖6中，合適的井(wells)(未顯示)可形成於鰭片52及/或基底50中。於一些實施例中，P井可形成於n型式區域50N中，且N井可形成於p型式區域50P中。於一些實施例中，P井或N井係形成於n型式區域50N及p型式區域50P兩者中。於不同井型式的實施例中，用於n型式區域50N及p型式區域50P之不同的植入步驟可使用一光阻及/或其它遮罩(未顯示)來達到。舉例而言，一光阻可形成於n型式區域50N及p型式區域50P兩者中之鰭片52及絕緣區域56上方。光阻之後可被圖案化以暴露基底50之p型式區域50P。光阻可以藉由使用一旋塗式(spin-on)技術來形成且可以使用可接受的光刻技術來圖案化。一旦光阻被圖案化，可於p型式區域50P中實行一n型式雜質植入，且光阻可用做為一遮罩以實質地防止n型式雜質植入至n型式區域50N中。n型式雜質可為植入區域中濃度等於或小於1018cm-3的磷、砷、銻、或類似者，諸如於約1016cm-3與約1018cm-3之 間。於植入之後，光阻係被移除，諸如藉由一可接受的灰化製程，然後藉由一濕式清潔製程。
於p型式區域50P之植入之後，一光阻係形成於n型式區域50N及p型式區域50P兩者中之鰭片52及絕緣區域56上方。光阻之後可被圖案化以暴露基底50之n型式區域50N。光阻可以藉由使用一旋塗式技術來形成且可以使用可接受的光刻技術來圖案化。一旦光阻被圖案化，可於n型式區域50N中實行一p型式雜質植入，且光阻可用做為一遮罩以實質地防止p型式雜質植入至p型式區域50P中。p型式雜質可為植入區域中濃度等於或小於1018cm-3的硼、氟化硼、銦、或類似者，諸如於約1016cm-3與約1018cm-3之間。於植入之後，光阻可被移除，諸如藉由一可接受的灰化製程，然後藉由一濕式清潔製程。
於實行n型式區域50N及p型式區域50P之植入之後，可實行一退火以修復植入損壞並且活化植入的p型式及/或n型式雜質。於一些實施例中，磊晶的鰭片之成長材料於成長期間可原位摻雜，雖然可一起使用原位及植入摻雜，但這可排除植入。
於圖7中，一虛設介電層60係形成於鰭片52上。虛設介電層60例如可為氧化矽、氮化矽、其組合、或類似者，且可依據可接受的技術來沉積或熱成長。一虛設閘極層62係形成於虛設介電層60上方，且一遮罩層64係形成於虛設閘極層62上方。虛設閘極層62可沉積於虛設介電層60上方且之後平坦化，諸如藉由一CMP。遮罩層64可沉積於虛設閘極層62上方。虛設閘極層62可為一導電或非導電材料且可選自包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬之群組。虛設閘極層62可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或其它用於沉積選擇的材料之技術來沉積。虛設閘極層62可由對絕緣區域56及/或虛設介電層60之蝕刻具有高蝕刻選擇性之其它材料做成。遮罩層64可包括例如氧化矽、氮化矽、氮氧化 矽、或類似者之一或多個層，且可藉由原子層沉積(ALD)、CVD、或類似者來沉積。於一些實施例中，遮罩層64可包含氮化矽層及於氮化矽層上方之氧化矽層。
於例示的實施例中，一單一虛設閘極層62及一單一遮罩層64係形成橫越n型式區域50N及p型式區域50P。於其它實施例中，形成於n型式區域50N中之一虛設閘極層係不同於形成於p型式區域50P中之一虛設閘極層，形成於n型式區域50N中之一遮罩層係不同於形成於p型式區域50P中之一遮罩層。需注意到僅為了例示目的，虛設介電層60係顯示為僅罩覆鰭片52。於一些實施例中，虛設介電層60可被沉積使得虛設介電層60罩覆絕緣區域56、延伸於絕緣區域56上方、且於虛設閘極層62與絕緣區域56之間。
圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、及圖16C例示了依據一些實施例之一FinFET裝置於製造時之各種額外的步驟。圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、及圖16C例示了基底50之n型式區域50N及p型式區域50P之任一者中的特徵。舉例而言，例示於圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖10C、圖11A、圖11B、圖11C、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖14C、圖15A、圖15B、圖15C、圖15D、圖16A、圖16B、及圖16C中之結構可適用於基底50之n型式區域50N及p型式區域50P兩者。n型式區域50N及p型式區域50P之結構中的差異(如果有的話)會在各圖面隨附之文章中描述。
於圖8A及圖8B中，遮罩層64(見圖7)可使用可接受的光刻及蝕刻技術來圖案化以形成遮罩74。遮罩74之圖案之後可轉移至虛設閘極層62(見圖7)以形成虛設閘極72。於一些實施例中(未例示)，遮罩74的圖案亦可藉由一可接受 的蝕刻技術轉移至虛設介電層60。虛設閘極72罩覆鰭片52之各別的通道區域58。遮罩74之圖案可被使用於實體地隔開虛設閘極72之各者與鄰接的虛設閘極。虛設閘極72亦可具有一長度方向，其實質地垂直於各別的鰭片52的長度方向。
進一步於圖8A及圖8B中，閘極密封間隔物76可以形成於虛設閘極72、遮罩74、及/或鰭片52之暴露的表面上。一熱氧化或一沉積(例如，諸如ALD、CVD、或類似者)然後進行異向性蝕刻可形成閘極密封間隔物76。閘極密封間隔物76可由氧化矽、氮化矽、氮氧化矽、或類似者形成。
於閘極密封間隔物76形成之後，可實行用於輕摻雜源極/汲極(LDD)區域(未明確地例示)的植入。於不同裝置型式的實施例中，類似於上面於圖6中所討論之植入，一遮罩，諸如一光阻，可形成於n型式區域50N上方同時暴露p型式區域50P，且合適型式(例如，p型式)的雜質可植入至p型式區域50P中之暴露的鰭片52中。遮罩之後可被移除。隨後，一遮罩，諸如一光阻，可形成於p型式區域50P上方同時暴露n型式區域50N，且合適型式的雜質(例如，n型式)可植入至n型式區域50N中之暴露的鰭片52中。遮罩之後可被移除。n型式雜質可為任何之前所討論的n型式雜質，且p型式雜質可為任何之前所討論的p型式雜質。輕摻雜源極/汲極區域可具有從約1015cm-3至約1019cm-3之雜質濃度。可使用一退火以修復植入損壞並且活化植入的雜質。
於圖9A及圖9B中，多個閘極間隔物78係沿著虛設閘極72及遮罩74之側壁形成於閘極密封間隔物76上。閘極間隔物78可藉由毯覆(blanket)沉積一絕緣材料及隨後進行異向性地蝕刻絕緣材料來形成。閘極間隔物78的絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽、其組合、或類似者，且可藉由ALD、CVD、或類似者來沉積。於一些實施例中，閘極間隔物78及閘極密封間隔物76 包含相同的材料。於其它實施例中，閘極間隔物78及閘極密封間隔物76包含不同的材料。
需注意到上面的揭示內容通常地描述形成間隔物及LDD區域之製程。其它製程及順序亦可被使用。舉例而言，可利用較少的或額外的間隔物，或者可利用不同的步驟順序(例如，於形成閘極間隔物78之前可不蝕刻閘極密封間隔物76，產生”L形”閘極密封間隔物，可形成及移除間隔物，及/或類似者)。再者，n型式及p型式裝置可使用一不同的結構及步驟來形成。舉例而言，用於n型式裝置之LDD區域可於形成閘極密封間隔物76之前來形成，而用於p型式裝置之LDD區域可於形成閘極密封間隔物76之後來形成。
於圖10A、圖10B及圖10C中，磊晶的源極/汲極區域80N係形成於n型式區域50N中之鰭片52中，且磊晶的源極/汲極區域80P係形成於p型式區域50P中之鰭片52中。磊晶的源極/汲極區域80N亦可稱之為n型式磊晶的源極/汲極區域。磊晶的源極/汲極區域80P亦可稱之為p型式磊晶的源極/汲極區域。磊晶的源極/汲極區域80N及80P係形成於鰭片52中，使得各虛設閘極72係設於磊晶的源極/汲極區域80N及80P之各別的相鄰對之間。於一些實施例中，磊晶的源極/汲極區域80N及80P可延伸至鰭片52中且亦可穿透過鰭片52。於一些實施例中，閘極間隔物78係被使用於隔開磊晶的源極/汲極區域80N及80P與虛設閘極72達一合適的側向距離，以使磊晶的源極/汲極區域80N及80P不會使所得到之FinFETs之隨後形成的閘極短路。磊晶的源極/汲極區域80N及80P的材料可被選擇以於各別的通道區域58中施加應力，從而改善效能。
於n型式區域50N中之磊晶的源極/汲極區域80N可藉由遮罩p型式區域50P以及蝕刻n型式區域50N中之鰭片52的源極/汲極區域以於鰭片52中形成凹陷來形成。之後，磊晶的源極/汲極區域80N係於凹陷中磊晶地成長。磊晶的源極/汲極區域80N可包括任何可接受的材料，諸如適合用於n型式FinFETs之 材料。舉例而言，如果鰭片52係由矽做成，磊晶的源極/汲極區域80N可包括於通道區域58中施加一拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似者。磊晶的源極/汲極區域80N可具有從鰭片52之各別的表面升高之表面，且可具有維面(facets)。
於p型式區域50P中之磊晶的源極/汲極區域80P可藉由遮罩n型式區域50N以及蝕刻p型式區域50P中之鰭片52的源極/汲極區域以於鰭片52中形成凹陷來形成。之後，磊晶的源極/汲極區域80P係於凹陷中磊晶地成長。磊晶的源極/汲極區域80P可包括任何可接受的材料，諸如適合用於p型式FinFETs之材料。舉例而言，如果鰭片52係由矽做成，磊晶的源極/汲極區域80P可包含於通道區域58中施加一壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似者。磊晶的源極/汲極區域80P可具有從鰭片52之各別的表面升高之表面，且可具有維面。
磊晶的源極/汲極區域80N及80P及/或鰭片52可植入摻雜劑以形成源極/汲極區域，類似於之前討論用於形成輕摻雜源極/汲極區域的製程，然後進行退火。源極/汲極區域可具有一雜質濃度，介於約1019cm-3與約1021cm-3之間。用於源極/汲極區域之n型式及/或p型式雜質可為任何之前所討論的雜質。於一些實施例中，磊晶的源極/汲極區域80N及80P可於成長期間原位摻雜。
做為使用於在n型式區域50N中形成磊晶的源極/汲極區域80N及在p型式區域50P中形成磊晶的源極/汲極區域80P之磊晶製程的結果，磊晶的源極/汲極區域80N及80P之上部表面具有維面，其側向地向外擴展超過鰭片52的側壁。於一些實施例中，這些維面導致一相同的FinFET之鄰接的源極/汲極區域80N及80P合併，如圖10C所例示。於一些實施例中，閘極間隔物78係形成罩覆在n型式區域50N及p型式區域50P兩者之絕緣區域56上面延伸之鰭片52的側壁的一部分，從而阻擋磊晶成長。於一些實施例中，閘極間隔物78於n型式區域50N中 之一高度係小於閘極間隔物78於p型式區域50P中之一高度。於此種實施例中，閘極間隔物78之間的高度差異可使磊晶的源極/汲極區域80N及磊晶的源極/汲極區域80P具有不同的形狀，如圖10C所例示。於其它實施例中，使用於形成閘極間隔物78之間隔物蝕刻可被調整，以從在n型式區域50N及p型式區域50P之任一者或兩者之絕緣區域56上面延伸之鰭片52的側壁的一部分移除間隔物材料。
於圖11A、圖11B及圖11C中，一第一層間介電質(ILD)84係沉積於圖10A、圖10B及圖10C所例示之結構上方。第一ILD 84可由一介電材料形成，且可藉由任何適合的方法來沉積，諸如CVD、電漿增強CVD(PECVD)、FCVD、其組合、或類似者。介電材料可包括氧化矽、氮化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)、或類似者。藉由任何可接受的製程所形成之其它絕緣材料亦可被使用。於一些實施例中，一接觸蝕刻停止層(CESL)82係設於第一ILD 84與磊晶的源極/汲極區域80N及80P、遮罩74、及閘極間隔物78之間。CESL 82可包含一介電材料，諸如氮化矽、氧化矽、氮氧化矽、或類似者，具有比覆蓋的第一ILD 84的材料更低的蝕刻速率。
於圖12A及圖12B中，可實行一平坦化製程、諸如一CMP，以齊平第一ILD 84之一頂部表面與虛設閘極72或遮罩74(見圖11A及圖11B)之頂部表面。平坦化製程亦可移除虛設閘極72上的遮罩74以及沿著遮罩74之側壁的CESL 82的部分、閘極密封間隔物76及閘極間隔物78。於平坦化製程之後，虛設閘極72、閘極密封間隔物76、閘極間隔物78、CESL 82、及第一ILD 84的頂部表面於平坦化製程的製程變化內係實質上齊平或共平面。據此，虛設閘極72之頂部表面係暴露通過第一ILD 84。於一些實施例中，遮罩74可保留在虛設閘極72上，於其案例中，平坦化製程齊平第一ILD 84的頂部表面與遮罩74的頂部表面。
於圖13A及圖13B中，於蝕刻步驟中移除虛設閘極72、及遮罩74(見圖12A及圖12B)，如果存在的話，使得凹陷86被形成。於凹陷86中之虛設介電層60的部分亦可被移除。於一些實施例中，僅虛設閘極72被移除且虛設介電層60保留並藉由凹陷86被暴露。於一些實施例中，虛設閘極72係藉由一異向性乾蝕刻製程被移除。舉例而言，蝕刻製程可包括一乾蝕刻製程，其使用選擇性地蝕刻虛設閘極72而對第一ILD 84、CESL 82、閘極密封間隔物76、或閘極間隔物78很少或沒有蝕刻的反應氣體。各凹陷86暴露及/或覆蓋一各別的鰭片52的一通道區域58。各通道區域58係設於磊晶的源極/汲極區域80N及80P之相鄰對之間。於移除期間，當虛設閘極72被蝕刻時，虛設介電層60可被使用為一蝕刻停止層。然後可於移除虛設閘極72之後選擇地移除虛設介電層60。
於圖14A及圖14B中，閘極介電層88及閘極電極90係形成於凹陷86(見圖13A及圖13B)中以形成替換閘極堆疊92。圖14C例示了圖14B之一區域94的詳細視圖。替換閘極堆疊92亦可稱之為閘極堆疊或金屬閘極堆疊。於一些實施例中，所有的虛設閘極72(見圖12A及圖12B)係被替換閘極堆疊92替換。於其它實施例中，一些虛設閘極72未被替換閘極堆疊92替換且保留於所得到之FinFET裝置之最後結構中。
於一些實施例中，閘極介電層88係沉積於凹陷86中，諸如於鰭片52之頂部表面及側壁上且於閘極密封間隔物76/閘極間隔物78之側壁上。閘極介電層88亦可形成於第一ILD 84之頂部表面上。於一些實施例中，閘極介電層88包含一或多個介電層，諸如氧化矽、氮化矽、金屬氧化物、金屬氮化物、或類似者之一或多個層。於一些實施例中，閘極介電層88包括藉由熱或化學氧化形成之氧化矽之一接面層以及一覆蓋之高k介電材料，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、或其組合之一金屬氧化物或一矽化物。高k介電材料可具有一k值，大於約7.0。閘極介電層88的形成方法可包括分子束沉積(MBD)、ALD、PECVD、 或類似者。於虛設介電層60之部分保留於凹陷86中之實施例中，閘極介電層88包括一虛設介電層60之材料(例如，SiO2)。
閘極電極90係沉積於閘極介電層88上方且填充凹陷86(見圖13A及圖13B)之剩餘部分。雖然於圖14A及圖14B中係例示單一層閘極電極90，閘極電極90之各者可包含任何數量的墊襯層90A、任何數量的工作函數調諧層90B、以及一導電填充層90C，如圖14C所例示。墊襯層90A可包括TiN、TiO、TaN、TaC、其組合、其多層、或類似者，且可使用PVD、CVD、ALD、其組合、或類似者來形成。於基底50之n型式區域50N中，工作函數調諧層90B可包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其組合、其多層、或類似者，且可使用PVD、CVD、ALD、其組合、或類似者來形成。於基底50之p型式區域50P中，工作函數調諧層90B可包括TiN、WN、TaN、Ru、Co、其組合、其多層、或類似者，且可使用PVD、CVD、ALD、其組合、或類似者來形成。於一些實施例中，導電填充層90C可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其組合、其多層、或類似者，且可使用PVD、CVD、ALD、其組合、或類似者來形成。
於填充凹陷86(見圖13A及圖13B)之後，可實行一平坦化製程，諸如一CMP製程，以移除閘極介電層88及閘極電極90之過量的部分，其過量的部分係於第一ILD 84之頂部表面上方。閘極電極90及閘極介電層88之剩餘部分因此形成所得到之FinFETs的替換閘極堆疊92。於平坦化製程之後，替換閘極堆疊92的頂部表面於平坦化製程的製程變化內係與第一ILD 84的頂部表面實質上齊平或共平面。
於基底50之n型式區域50N及p型式區域50P中之閘極介電層88的形成可同時地發生，使得於各區域中之閘極介電層88係由相同材料形成。於其它實施例中，於各區域中之閘極介電層88可藉由相異的製程來形成，使得於不 同區域中之閘極介電層88可由不同材料形成。於基底50之n型式區域50N及p型式區域50P中之導電填充層90C的形成可同時地發生，使得於各區域中之導電填充層90C係由相同材料形成。於其它實施例中，於各區域中之導電填充層90C可藉由相異的製程來形成，使得於不同區域中之導電填充層90C可由不同材料形成。各種遮罩步驟可被使用以當使用相異製程時遮罩及暴露適當的區域。
於圖15A、圖15B及圖15C中，閘極遮罩96係形成於閘極堆疊92上方且於閘極密封間隔物76/閘極間隔物78之相對部分之間。於一些實施例中，閘極堆疊92係被凹陷，以使凹陷直接地形成於閘極堆疊92上方且於閘極密封間隔物76/閘極間隔物78之相對部分之間。包含一或多個層之介電材料、諸如氮化矽、氮氧化矽、其組合、或類似者之閘極遮罩96係填充於凹陷中，然後藉由一平坦化製程以移除於第一ILD 84上方延伸之介電材料之過量的部分。於平坦化製程之後，閘極遮罩96之頂部表面於平坦化製程的製程變化內係與第一ILD 84的頂部表面實質上齊平或共平面。
進一步於圖15A、圖15B及圖15C中，接觸特徵104係形成於第一ILD 84中且與各別的磊晶的源極/汲極區域80N及80P電性接觸。接觸特徵104亦可稱之為源極/汲極接觸點或源極/汲極接觸插塞。於一些實施例中，用於接觸特徵104之開口係形成通過CESL 82及第一ILD 84。於一些實施例中，開口亦可延伸至各別的磊晶的源極/汲極區域80N及80P中。開口可使用可接受的光刻及蝕刻技術來形成。蝕刻可為異向性的。
於一些實施例中，於形成開口之後，矽化物層98係形成於開口中之磊晶的源極/汲極區域80N及80P上方。於形成矽化物層98之後，接觸特徵104係形成於開口中之矽化物層98上方。於一些實施例中，接觸特徵104之各者包含一導電墊襯100及於導電墊襯100上方之一導電填充材料102。導電墊襯100亦可稱之為一晶種/障壁層。於一些實施例中，矽化物層98及接觸特徵104(包括導電 墊襯100及導電填充材料102)之形成係如下面參考圖17A至圖25A及圖17B至圖25B所描述者，且於那時候提供詳細的敘述。雖然顯示於相同的剖面中形成，需瞭解到接觸特徵104之各者可於不同的剖面中形成，其可避免接觸特徵短路。
圖15D例示了依據一些實施例之磊晶的源極/汲極區域80N及80P及各別的接觸特徵104之三維視圖。提供如圖15D所例示之磊晶的源極/汲極區域80N及80P及各別的接觸特徵104之一佈局或配置做為一範例。於其它實施例中，磊晶的源極/汲極區域80N及80P及各別的接觸特徵104可具有任何想要的佈局或配置，諸如對稱、交錯、或類似者。
於圖16A、圖16B及圖16C中，一第二ILD 106係形成於第一ILD 84上方。於一些實施例中，第二ILD 106可使用與上面參考圖11A、圖11B及圖11C所描述之第一ILD 84類似的材料及方法來形成，且其敘述於此不再重複。於一些實施例中，第一ILD 84及第二ILD 106包含相同材料。於其它實施例中，第一ILD 84及第二ILD 106包含不同材料。
於形成第二ILD 106之後，接觸特徵108及110係形成於n型式區域50N及p型式區域50P兩者中。接觸特徵108延伸通過第二ILD 106且電性地耦接至各別的接觸特徵104。接觸特徵110延伸通過第二ILD 106及各別的閘極遮罩96，且電性地耦接至各別的閘極堆疊92。接觸特徵108亦可稱之為源極/汲極孔。接觸特徵110亦可稱之為閘極接觸點、閘極接觸插塞、或閘極孔。
用於接觸特徵108之開口係形成於第二ILD 106中且暴露各別的接觸特徵104。用於接觸特徵110之開口係形成於第二ILD 106及各別的閘極遮罩96中，且暴露各別的閘極堆疊92。開口可使用可接受的光刻及蝕刻技術來形成。蝕刻可為異向性的。
於形成開口之後，接觸特徵108及110係形成於各別的開口中。於一些實施例中，接觸特徵108及110係藉由於各別的開口中形成一墊襯(諸如一晶 種層、一擴散障壁層、一黏著層、或類似者)及一導電材料來形成。墊襯可包括鎢、鈷、鈦、氮化鈦、鉭、氮化鉭、其組合、或類似者。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳、其組合、或類似者。可實行一平坦化製程，諸如一CMP製程，以從第二ILD 106之一表面移除過量的材料。墊襯及導電材料之剩餘部分於各別的開口中形成接觸特徵108及110。於平坦化製程之後，接觸特徵108及110之頂部表面於平坦化製程的製程變化內係與第二ILD 106的頂部表面實質上齊平或共平面。於其它實施例中，接觸特徵108及110可以與上面參考圖15A至圖15D所描述之接觸特徵104類似的方式來形成。此種實施例係例示於圖30及圖31中，且在下面更詳細地描述。接觸特徵108及110可於不同的製程來形成，或者可於相同的製程來形成。雖然顯示於相同的剖面中形成，需瞭解到接觸特徵108及110之各者可於不同的剖面中形成，其可避免接觸點短路。
圖17A至圖25A及圖17B至圖25B係為依據一些實施例之於圖16C之一區域112內之接觸特徵104於製造之中間階段的剖視圖。具體言之，圖17A至圖25A及圖17B至圖25B例示了於圖16C之區域112中實行的製程步驟。圖17A至圖25A例示了沿著圖1例示之參考剖面B-B。圖17B至圖25B例示了沿著圖1例示之參考剖面C-C。與下面參考圖17A至圖25A及圖17B至圖25B所描述的製程步驟類似的製程步驟亦可應用於形成例示於圖16A、圖16B及圖16C中之FinFET裝置的其它接觸特徵104。與下面參考圖17A至圖25A及圖17B至圖25B所描述的製程步驟類似的製程步驟亦可應用於形成例示於圖16A、圖16B及圖16C中之FinFET裝置的接觸特徵108及110。
於圖17A及圖17B中，於一些實施例中，於形成如上面參考圖15A、圖15B及圖15C所描述之閘極遮罩96之後，一開口114係形成於第一ILD 84及CESL 82中以暴露磊晶的源極/汲極區域80P。於一些實施例中，開口114延伸至磊晶的源極/汲極區域80P中。開口114可使用適當的光刻及蝕刻技術來形成。 蝕刻可為異向性的。於一些實施例中，開口114具有一高度H1，於約30nm與150nm之間。於一些實施例中，開口114具有一第一寬度W1(於圖17A例示的剖面中)，於約10nm與約40nm之間。於一些實施例中，開口114具有一第二寬度W2(於圖17B例示的剖面中)，於約10nm與約300nm之間。於其它實施例中，第二寬度W2於約500nm與約1500nm之間。
於一些實施例中，一矽化物層98係形成於開口114中之磊晶的源極/汲極區域80P上方。雖然矽化物層98係稱之為一矽化物層，矽化物層98亦可為一鍺化物層、或一鍺化矽層(例如，一包含矽化物和鍺化物的層)。於一些實施例中，矽化物層98之一材料係使用CVD、PECVD、或類似者沉積於開口114之底部及多個側壁上。於一些實施例中，當矽化物層98包含矽化鈦(TiSi)，矽化物層98可藉由使用一含鈦先驅物(precursor)、諸如TiCl4或類似者之CVD來形成。於一些實施例中，矽化物層98具有一厚度，於約3nm與約10nm之間。
於其它實施例中，矽化物層98可藉由於磊晶的源極/汲極區域80P之暴露的部分上方沉積可以與下面之磊晶的源極/汲極區域80P的半導體材料(例如，矽、矽鍺、鍺)反應之金屬材料(未顯示)以形成矽化物或鍺化物區域、然後進行一退火製程以形成矽化物層98來形成。金屬材料可沉積於開口114之底部及側壁上。金屬材料可包含Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其組合、或類似者，且可使用PVD、濺鍍、其組合、或類似者來形成。隨後，實行退火製程以形成矽化物層98。於一些實施例中，退火製程導致金屬材料與磊晶的源極/汲極區域80P的半導體材料反應並形成矽化物層98。於形成矽化物層98之後，金屬材料之未反應的部分係使用一適當的移除製程來移除，例如，諸如一適當的蝕刻製程。於此種實施例中，矽化物層98沿著開口114之底部延伸且未沿著開口114之側壁延伸。
於形成矽化物層98之後，一導電墊襯100係沿著開口114之側壁及底部形成於矽化物層98上，且於第一ILD 84上方。於一些實施例中，導電墊襯100可包含一金屬材料，諸如鎢(W)、鈷(Co)、其組合、或類似者，且可藉由濺鍍、PVD、ALD、CVD、或類似者來形成。於一些實施例中，導電墊襯100係以一非共形方式來沉積，使得於開口114之底部上方之導電墊襯100的一第一部分之一第一厚度T1以及於第一ILD 84上方之導電墊襯100的一第二部分之一第二厚度T2係大於開口114之側壁上之導電墊襯100的一第三部分之一第三厚度T3。於一些實施例中，第一厚度T1係於約3nm與約10nm之間。於一些實施例中，第二厚度T2係於約3nm與約10nm之間。於一些實施例中，第三厚度T3係於約1nm與約3nm之間。
於圖22A及圖22B中，於導電墊襯100之一暴露的表面上實行一表面修改製程以形成一表面塗布層116於導電墊襯100上方。於一些實施例中，表面修改製程包含一電漿製程、一熱浸漬製程、或類似者。於此種實施例中，表面修改製程將導電墊襯100之一上部層之材料轉換成一修改的材料。表面修改製程之處理深度可於約5Å與30Å之間。於一些實施例中，處理深度可於導電墊襯100之厚度的約10%與約50%之間。於此種實施例中，表面塗布層116可具有一厚度T4，於約5Å與40Å之間。
於一些實施例中，當表面修改製程包含一電漿製程時，電漿製程可使用包含一反應氣體及一載流氣體之一製程氣體所產生之一電漿來實行。反應氣體可包含NH3、N2、H2、其混合物、或類似者。載流氣體可包含一惰性化學物質，諸如Ar、N2、He、其混合物、或類似者。於一些實施例中，電漿製程可為一原位電漿製程，諸如一電容耦合電漿(CCP)製程、或類似者。於其它實施例中，電漿製程可為一遠程電漿製程，諸如一感應耦合電漿(ICP)製程、或類似者。反應氣體之一流動速率可於50sccm至1000sccm之間。電漿製程可於約100W與約 5000W之間之一電漿功率下實行。電漿製程可於約500mTorr與約30000mTorr之間之一製程壓力下實行。電漿製程可於約150℃與約500℃之間之一製程溫度下實行。於一些實施例中，當導電墊襯100包含一金屬材料且電漿製程之反應氣體包含一含氮化學物質時，表面塗布層116包含一含氮金屬材料或一金屬材料氮化物。舉例而言，當金屬材料係為鎢時，表面塗布層116包含含氮鎢或鎢氮化物。舉例而言，當金屬材料係為鈷時，表面塗布層116包含含氮鈷或鈷氮化物。
於一些實施例中，當表面修改製程包含一熱浸漬製程時，熱浸漬製程可使用包含一反應氣體及一載流氣體之一製程氣體來實行。反應氣體可包含一含鈦化學物質、一含鉭化學物質、一含矽化學物質、或類似者。含鈦化學物質可包含TiCl4、四(二甲基胺基)鈦(TDMAT)、TiI4、其混合物、或類似者。含鉭化學物質可包含第三丁基亞胺基叁(乙基甲基胺基)鉭(TBTEMT)、五(二甲胺基)鉭(PDMAT)、其混合物、或類似者。含矽化學物質可包含SiH4、SiCl4、SiI4、SiH2Cl2、SiF4、其混合物、或類似者。載流氣體可包含一惰性化學物質，諸如Ar、N2、He、其混合物、或類似者。反應氣體之一流動速率可於50sccm至1000sccm之間。熱浸漬製程可於約500mTorr與約30000mTorr之間之一製程壓力下實行。熱浸漬製程可於約150℃與約500℃之間之一製程溫度下實行。於一些實施例中，當導電墊襯100包含一金屬材料且熱浸漬製程之反應氣體包含一含鈦化學物質時，表面塗布層116包含一含鈦金屬材料。於一些實施例中，當導電墊襯100包含一金屬材料且熱浸漬製程之反應氣體包含一含鉭化學物質時，表面塗布層116包含一含鉭金屬材料。於一些實施例中，當導電墊襯100包含一金屬材料且熱浸漬製程之反應氣體包含一含矽化學物質時，表面塗布層116包含一含矽金屬材料。於一些實施例中，當金屬材料係為鎢時，表面塗布層116可包含含鈦鎢、含鉭鎢、或含矽鎢。於一些實施例中，當金屬材料係為鈷時，表面塗布層116可包含含鈦鈷、含鉭鈷、或含矽鈷。
於一些實施例中，表面修改製程包含一沉積製程，其沉積一想要的材料於導電墊襯100上方以形成表面塗布層116。於一些實施例中，表面塗布層116可包含一金屬材料(諸如鈦、鉭、鋁、鈷、鎢、或類似者)、一含氮金屬材料或一金屬氮化物材料(諸如氮化鈦、氮化鉭、或類似者)、或類似者。於一些實施例中，當表面塗布層116包含一金屬材料時，表面塗布層116可使用濺鍍、PVD、一電漿輔助熱沉積製程(諸如PEALD、PECVD、或類似者)、或類似者來沉積。於一些實施例中，當表面塗布層116包含一含氮金屬材料或一金屬氮化物材料時，表面塗布層116可使用一電漿輔助熱沉積製程來沉積，諸如PEALD、PECVD、或類似者。
於一些實施例中，電漿輔助熱沉積製程可使用包含一反應氣體及一載流氣體之一製程氣體所產生之一電漿來實行。載流氣體可包含一惰性化學物質，諸如Ar、N2、He、其混合物、或類似者。於一些實施例中，當表面塗布層116包含一金屬材料時，反應氣體包含含金屬化學物質，諸如含鈦化學物質、含鉭化學物質、含鈷化學物質、含鋁化學物質、或類似者。含鈦化學物質可包含TiCl4、TDMAT、TiI4、其混合物、或類似者。含鉭化學物質可包含TBTEMT、PDMAT、其混合物、或類似者。含鈷化學物質可包含(3,3-二甲基-1-丁炔)六羰基二鈷(CCTBA)、或類似者。含鋁化學物質可包含AlOx、或類似者。於一些實施例中，當表面塗布層116包含一含氮金屬材料或一金屬氮化物材料時，反應氣體除了上面描述包含含金屬化學物質之外，更包含一含氮化學物質。含氮化學物質可包含NH3、N2、其混合物、或類似者。
於一些實施例中，電漿輔助熱沉積製程可為一原位電漿製程，諸如一CCP製程、或類似者。於其它實施例中，電漿輔助熱沉積製程可為一遠程電漿製程，諸如一ICP製程、或類似者。反應氣體之一流動速率可於50sccm至1000sccm之間。電漿輔助熱沉積製程可於約100W與約5000W之間之一電漿功率 下實行。電漿輔助熱沉積製程可於約500mTorr與約30000mTorr之間之一製程壓力下實行。電漿輔助熱沉積製程可於約室溫與約500℃之間之一製程溫度下實行。
於圖19A及圖19B中，一底部抗反射塗布(BARC)層118係沉積於開口114(見圖18A及圖18B)中且於第一ILD 84上方。BARC層118填充開口114。於一些實施例中，表面塗布層116可促進BARC層118之一交聯反應且可減少或避免於BARC層118內形成孔洞或空隙。藉由減少或避免於BARC層118內形成孔洞或空隙，改善開口114以BARC層118的填充。BARC層118可包含一聚合物材料且可使用塗布然後藉由後退火(post anneal)來形成。
於圖20A及圖20B中，BARC層118係被凹陷至第一ILD 84之頂部表面的下方以形成一凹陷120。BARC層118之一剩餘部分保護被BARC層118之剩餘部分罩覆之表面塗布層116、導電墊襯100、及矽化物層98的部分。於一些實施例中，凹陷製程包含對BARC層118之材料具有選擇性之一蝕刻製程。蝕刻製程可為一乾蝕刻製程或一濕蝕刻製程。凹陷製程暴露表面塗布層116之一上部部分。BARC層118係被凹陷至第一ILD 84之頂部表面的下方至一深度D1。於一些實施例中，深度D1可於約20nm與約50nm之間。
於圖21A及圖21B中，表面塗布層116之暴露的部分以及插入於表面塗布層116之暴露的部分與第一ILD 84之間之導電墊襯100和矽化物層98的部分係被移除以暴露第一ILD 84。移除製程亦可稱之為一頂部回拉製程。於一些實施例中，移除製程可包含一或多個合適的濕蝕刻製程，其選擇性地蝕刻表面塗布層116、導電墊襯100及矽化物層98的材料，而不顯著地蝕刻BARC層118及第一ILD 84。濕蝕刻製程可使用諸如HCl、臭氧去離子(DIO3)水、或類似者之蝕刻劑來實行。於一些實施例中，移除製程可包含對表面塗布層116之材料具有選擇 性之一第一濕蝕刻製程、然後為對導電墊襯100之材料具有選擇性之一第二濕蝕刻製程、以及然後為對矽化物層98之材料具有選擇性之一第三濕蝕刻製程。
藉由如上面參考圖19A及圖19B所描述改善以BARC層118填充開口114(見圖18A及圖18B)並且減少或避免於BARC層118中形成孔洞或空隙，頂部回拉製程到達下面層(如導電墊襯100、矽化物層98、磊晶的源極/汲極區域80P)之蝕刻劑的量會被減少或消除。據此，減少或避免於頂部回拉製程期間對下面層的損壞。於一些實施例中，導電墊襯100因頂部回拉製程造成的厚度損失係小於約10Å。
於圖22A及圖22B中，BARC層118之剩餘部分(見圖21A及圖21B)係被移除以將凹陷120朝向磊晶的源極/汲極區域80P延伸。於一些實施例中，當BARC層118包含一聚合物材料，移除製程可包含一可接受的灰化製程，然後為一濕清潔製程。於移除製程之後，表面塗布層116之一剩餘部分係被暴露於凹陷120中。
於圖23A及圖23B中，表面塗布層116之剩餘部分(見圖22A及圖22B)、以及設置於第一ILD 84之側壁上之導電墊襯100和矽化物層98的部分係被移除以暴露第一ILD 84之側壁並且進一步將凹陷120朝向磊晶的源極/汲極區域80P延伸。移除製程亦可稱之為一回拉製程。於一些實施例中，移除製程可包含一或多個合適的濕蝕刻製程，其選擇性地蝕刻表面塗布層116、導電墊襯100及矽化物層98的材料，而不顯著地蝕刻第一ILD 84。濕蝕刻製程可使用諸如NH4OH、HCl、DIO3水、或類似者之蝕刻劑來實行。於一些實施例中，移除製程可包含對表面塗布層116之材料具有選擇性之一第一濕蝕刻製程、然後為對導電墊襯100之材料具有選擇性之一第二濕蝕刻製程、以及然後為對矽化物層98之材料具有選擇性之一第三濕蝕刻製程。
於圖24A及圖24B中，凹陷120(見圖23A及圖23B)係以一導電填充材料102填充。於一些實施例中，導電填充材料102可包含銅、銅合金、銀、金、鎢、鈷、鋁、鎳、其合金、其組合、或類似者，且可使用一沉積製程來形成，諸如ALD、CVD、PECVD、或類似者。於一些實施例中，導電填充材料102於導電墊襯100之材料上的沉積速率係大於導電填充材料102於第一ILD 84之材料上的沉積速率。於一些實施例中，導電填充材料102於第一ILD 84之材料上的沉積速率係被抑止或抑制。於此種實施例中，用於形成導電填充材料102之沉積製程係為選擇性地沉積導電填充材料102於導電墊襯100上並且以由下而上之方式填充凹陷120(見圖23A及圖23B)之沉積製程。藉由如上面參考圖21A及圖21B所描述減少或避免對導電墊襯100的損壞，導電墊襯100可保持一均勻的厚度或者可具有減少的厚度變化，其可幫助以導電填充材料102由下而上填充凹陷120。藉由以由下而上之方式填充凹陷120，減少或避免於導電填充材料102中形成接縫或空隙。據此，所得到的接觸特徵104(見圖25A及圖25B)之電阻係減少。
於圖25A及圖25B中，實行一平坦化製程以移除於第一ILD 84之頂部表面上面延伸之導電填充材料102的部分。平坦化製程可包含一CMP製程、一蝕刻製程、其組合、或類似者。於實行平坦化製程之後，導電填充材料102之一頂部表面於平坦化製程的製程變化內係與第一ILD 84的頂部表面實質上齊平或共平面。保留於凹陷120(見圖23A及圖23B)中之導電墊襯100及導電填充材料102的部分形成接觸特徵104。於一些實施例中，導電填充材料102之一部分延伸於磊晶的源極/汲極區域80P之一最頂部部分下面。
與上面參考圖17A至圖25A及圖17B至圖25B所描述的製程步驟類似的製程步驟亦可應用於形成例示於圖16A、圖16B及圖16C中之FinFET裝置的其它接觸特徵104。此一實施例係例示於圖26中，其顯示依據一些實施例之接 觸特徵104於製造之中間階段的剖視圖。圖26係例示沿著例示於圖1之參考剖面C-C。
於圖26中，於一些實施例中，於如上面以圖15A、圖15B及圖15C所描述形成閘極遮罩96之後，開口114係形成於第一ILD 84及CESL 82中以暴露各別的磊晶的源極/汲極區域80N及80P。於一些實施例中，開口114可以如上面參考圖17A及圖17B所描述者來形成，且於此不再重複敘述。於形成開口114之後，矽化物層98及導電墊襯100係形成於開口114之側壁及底部上且於第一ILD 84上方，如同上面參考圖17A及圖17B所描述者，且於此不再重複敘述。於形成導電墊襯100之後，表面塗布層116係形成於導電墊襯100上方，如同上面參考圖18A及圖18B所描述者，且於此不再重複敘述。隨後，於圖26之結構上實行如上面參考圖19A至圖25A及圖19B至圖25B所描述之製程步驟，從而形成如圖15C所例示之接觸特徵104。
圖27係為依據一些實施例之一接觸特徵104及一各別的磊晶的源極/汲極區域80P的剖視圖。圖27係例示沿著例示於圖1之參考剖面C-C。圖27之結構係類似於圖25B之結構，類似的特徵以類似的參考符號標註，且類似的特徵於此不再重複敘述。於一些實施例中，接觸特徵104可以如上面參考圖17A至圖25A及圖17B至圖25B所描述者來形成，且於此不再重複敘述。圖27之結構與圖25B之結構不同之處在於矽化物層98、導電墊襯100、及導電填充材料102的形狀。
圖28係為依據一些實施例之一接觸特徵104及一各別的磊晶的源極/汲極區域80P的剖視圖。圖28係例示沿著例示於圖1之參考剖面C-C。圖28之結構係類似於圖25B之結構，類似的特徵以類似的參考符號標註，且類似的特徵於此不再重複敘述。於一些實施例中，接觸特徵104可以如上面參考圖17A至圖25A及圖17B至圖25B所描述者來形成，且於此不再重複敘述。圖28之結構與圖25B之結構不同之處在於矽化物層98、導電墊襯100、及導電填充材料102的形狀。
圖29係為依據一些實施例之一接觸特徵104及一各別的磊晶的源極/汲極區域80N的剖視圖。圖29係例示沿著例示於圖1之參考剖面C-C。圖29之結構係類似於圖16C之一區域122的結構，類似的特徵以類似的參考符號標註，且類似的特徵於此不再重複敘述。於一些實施例中，接觸特徵104可以如上面參考圖17A至圖25A及圖17B至圖25B所描述者來形成，且於此不再重複敘述。圖29之結構與圖16C之區域122的結構不同之處在於矽化物層98、導電墊襯100、及導電填充材料102的形狀。
圖30係為依據一些實施例之一接觸特徵108的剖視圖。具體言之，圖30例示圖16B之一區域124的詳細視圖。於所例示的實施例中，接觸特徵108包含一導電墊襯100及於導電墊襯100上方之一導電填充材料102。於一些實施例中，接觸特徵108(包括導電墊襯100及導電填充材料102)可使用類似於上面參考圖17A至圖25A及圖17B至圖25B所描述之製程步驟的製程步驟來形成，且於此不再重複敘述。
圖31係為依據一些實施例之一接觸特徵110的剖視圖。具體言之，圖31例示圖16B之一區域126的詳細視圖。於所例示的實施例中，接觸特徵110包含一導電墊襯100及於導電墊襯100上方之一導電填充材料102。於一些實施例中，接觸特徵110(包括導電墊襯100及導電填充材料102)可使用類似於上面參考圖17A至圖25A及圖17B至圖25B所描述之製程步驟的製程步驟來形成，且於此不再重複敘述。
所揭示的FinFET實施例亦可應用於奈米結構裝置，諸如奈米結構(例如，奈米片、奈米線、閘極全環、或類似者)場效電晶體(NSFETs)。於一NSFET實施例中，鰭片係被奈米結構取代，奈米結構係藉由圖案化通道層與犧牲層之堆疊的交替層所形成。虛設閘極堆疊及源極/汲極區域係以類似於上面所描述之實施例的方式來形成。於虛設閘極堆疊移除之後，犧牲層可以部分地或 全部地於通道區域中移除。替換的閘極結構係以類似於上面所描述之實施例的方式來形成，替換的閘極結構可部分地或完全地填充藉由移除犧牲層所留下的開口，且替換的閘極結構可部分地或完全地環繞於NSFET裝置之通道區域中的通道層。對於替換的閘極結構及源極/汲極區域之ILDs及接觸點可以類似於上面所描述之實施例的方式來形成。一奈米結構裝置可以如美國專利US 9,647,071所揭示者來形成，其全文於此以參考的方式併入。此一NSFET實施例係例示於下面之圖32A及圖32B中。
圖32A及圖32B係為依據一些實施例之一NSFET裝置的剖視圖。圖32A例示沿著例示於圖1之參考剖面A-A的剖視圖。圖32B例示沿著例示於圖1之參考剖面B-B的剖視圖。例示於圖32A及圖32B中的結構係類似於例示於圖16A及圖16B中的結構，類似的特徵以類似的參考符號標註，且類似的特徵於此不再重複敘述。代替鰭片52(見圖16A及圖16B)，例示於圖32A及圖32B中的結構包含奈米結構128，使得閘極堆疊92的部分包繞奈米結構128。於一些實施例中，包繞奈米結構128之閘極堆疊92的部分係藉由間隔物130而與相鄰的磊晶的源極/汲極區域80N/80P隔離。於一些實施例中，奈米結構128可使用類似於基底50之材料來形成，且於此不再重複敘述。於一些實施例中，奈米結構128及基底50包含相同的材料。於其它實施例中，奈米結構128及基底50包含不同的材料。間隔物130可包含一材料，諸如氮化矽或氮氧化矽，然而可採用任何適合的材料，諸如具有一k值小於約3.5之低介電常數(低k)材料。
實施例可達成多個益處。形成於導電墊襯100(見圖18A及圖18B)上方之表面塗布層116可促進BARC層118(見圖19A及圖19B)之一交聯反應並且改善接觸開口114(見圖18A及圖18B)以BARC層118的填充，以減少或避免於頂部回拉製程(見圖21A及圖21B)以移除導電墊襯100之頂部部分期間對下方層(例如，諸如例示於圖21A及圖21B中之導電墊襯100、矽化物層98、及磊晶的源極/ 汲極區域80P的部分)的損壞。藉由避免對導電墊襯100的損壞，導電墊襯100可維持一均勻厚度或可具有減少的厚度變化，其可幫助以導電填充材料102(見圖24A及圖24B)由下而上填充凹陷120(見圖23A及圖23B)以形成接觸特徵104(見圖25A及圖25B)。此處討論的各種實施例允許用於改善接觸特徵填充、減少接觸特徵的電阻、改善接觸特徵的可靠性、以及改善裝置良率。
依據一實施例，一種方法，包括形成一介電層於一源極/汲極區域上方。一開口形成於該介電層中。該開口暴露該源極/汲極區域之一部分。一導電墊襯形成於該開口之多個側壁及一底部上。於該導電墊襯之一暴露的表面上實行一表面修改製程。該表面修改製程形成一表面塗布層於該導電墊襯上方。移除該表面塗布層以暴露該導電墊襯。從該開口之該等側壁移除該導電墊襯。以一導電材料以一由下而上之方式填充該開口。該導電材料係與該導電墊襯之一剩餘部分及該介電層實體接觸。於一實施例中，該表面修改製程包括將該導電墊襯之一上部層轉換成該表面塗布層。於一實施例中，該表面修改製程包括沉積該表面塗布層之一材料於該導電墊襯上方。於一實施例中，該表面塗布層包括一金屬材料或一金屬氮化物材料。於一實施例中，該導電墊襯包括一金屬材料且該表面塗布層包含該金屬材料之一氮化物。於一實施例中，該導電墊襯包括鎢或鈷。於一實施例中，該表面塗布層包括含鈦鎢、含鉭鎢、含矽鎢、含鈦鈷、含鉭鈷、或含矽鈷。
依據另一實施例，一種方法，包括沉積一介電層於一磊晶的源極/汲極區域上方。蝕刻該介電層以於其中形成一開口。該開口暴露該磊晶的源極/汲極區域。沉積一矽化物層於該開口之多個側壁及一底部上。非共形地沉積一導電墊襯於該開口中之該矽化物層上方。於該導電墊襯之一暴露的表面上實行一表面修改製程。該表面修改製程形成一表面塗布層於該導電墊襯上方。移除該表面塗布層以暴露該導電墊襯。從該開口之該等側壁移除該導電墊襯及該矽 化物層以暴露該介電層。沉積一導電材料於該開口中。該導電材料係與該矽化物層之一剩餘部分、該導電墊襯之一剩餘部分、及該介電層實體接觸。於一實施例中，該表面修改製程包括一電漿製程、一熱浸漬製程、或一沉積製程。於一實施例中，係使用由一製程氣體產生之一電漿於該導電墊襯上實行該電漿製程，該製程氣體包括一含氮化學品、一含鈦化學品、一含鉭化學品、一含鈷化學品、或一含鋁化學品。於一實施例中，係使用一製程氣體於該導電墊襯上實行該熱浸漬製程，該製程氣體包括一含鈦化學品、一含鉭化學品、或一含矽化學品。於一實施例中，該沉積製程沉積一金屬材料或一金屬氮化物材料於該導電墊襯上。於一實施例中，該導電材料係以一由下而上之方式沉積於該開口中。於一實施例中，該導電材料之一部分延伸於該磊晶的源極/汲極區域之一頂部部分下面。
依據又另一實施例，一種方法，包括形成一介電層於一磊晶的源極/汲極區域上方。形成一開口於該介電層中。該開口暴露該磊晶的源極/汲極區域之一部分。形成一矽化物層於該開口之多個側壁及一底部上。形成一導電墊襯於該開口中之該矽化物層上方。於該導電墊襯之一暴露的表面上實行一表面修改製程。該表面修改製程形成一表面塗布層於該導電墊襯上方。以一底部抗反射塗布(BARC)層填充該開口。凹陷該BARC層於該介電層之一頂部表面下面以暴露該表面塗布層之一上部部分。該BARC層之一剩餘部分罩覆該表面塗布層之一下部部分。移除該表面塗布層之該上部部分及未被該BARC層罩覆之該導電墊襯與該矽化物層之第一部分。移除該BARC層之該剩餘部分以暴露該表面塗布層之該下部部分。移除該表面塗布層之該下部部分。移除設於該開口之該等側壁上之該導電墊襯與該矽化物層之第二部分以暴露該介電層。以一導電材料填充該開口。該導電材料係與該矽化物層之一剩餘部分、該導電墊襯之一剩餘部分、及該介電層實體接觸。於一實施例中，實行該表面修改製程包括使用由一 製程氣體產生之一電漿於該導電墊襯上實行一電漿製程，該製程氣體包括一含氮化學品、一含鈦化學品、一含鉭化學品、一含鈷化學品、或一含鋁化學品。於一實施例中，實行該表面修改製程包括使用一製程氣體於該導電墊襯上實行一熱浸漬製程，該製程氣體包括一含鈦化學品、一含鉭化學品、或一含矽化學品。於一實施例中，實行該表面修改製程包括沉積一金屬材料或一金屬氮化物材料於該導電墊襯上。於一實施例中，該導電墊襯於該開口之該底部上之一厚度係大於該導電墊襯於該開口之該等側壁上之一厚度。於一實施例中，該開口係以一由下而上之方式填充該導電材料。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地瞭解本揭示內容的各方面。本領域具有通常知識者將瞭解，他們可能容易地使用本揭示內容，作為其它製程與結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會瞭解，與這些均等的建構不脫離本揭示內容的精神與範圍，並且他們可能在不脫離本揭示內容的精神與範圍的情況下，進行各種改變、替換、與變更。
50:基底
52:鰭片
56:絕緣區域
80:源極/汲極區域
88:閘極介電層
90:閘極電極

Claims (10)

  1. 一種形成具有接觸特徵之半導體裝置的方法，包含：形成一介電層於一源極/汲極區域上方；形成一開口於該介電層中，該開口暴露該源極/汲極區域之一部分；形成一導電墊襯於該開口之多個側壁及一底部上；於該導電墊襯之一暴露的表面上實行一表面修改製程，該表面修改製程形成一表面塗布層於該導電墊襯上方；移除該表面塗布層以暴露該導電墊襯；從該開口之該等側壁移除該導電墊襯；以及以一導電材料以一由下而上之方式填充該開口，該導電材料係與該導電墊襯之一剩餘部分及該介電層實體接觸。
  2. 如請求項1所述之方法，其中該表面修改製程包含將該導電墊襯之一上部層轉換成該表面塗布層。
  3. 如請求項1所述之方法，其中該表面修改製程包含沉積該表面塗布層之一材料於該導電墊襯上方。
  4. 一種形成具有接觸特徵之半導體裝置的方法，包含：沉積一介電層於一磊晶的源極/汲極區域上方；蝕刻該介電層以於其中形成一開口，該開口暴露該磊晶的源極/汲極區域；沉積一矽化物層於該開口之多個側壁及一底部上；非共形地沉積一導電墊襯於該開口中之該矽化物層上方； 於該導電墊襯之一暴露的表面上實行一表面修改製程，該表面修改製程形成一表面塗布層於該導電墊襯上方；移除該表面塗布層以暴露該導電墊襯；從該開口之該等側壁移除該導電墊襯及該矽化物層以暴露該介電層；以及沉積一導電材料於該開口中，該導電材料係與該矽化物層之一剩餘部分、該導電墊襯之一剩餘部分、及該介電層實體接觸。
  5. 如請求項4所述之方法，其中該表面修改製程包含一電漿製程、一熱浸漬製程、或一沉積製程。
  6. 如請求項5所述之方法，其中該沉積製程沉積一金屬材料或一金屬氮化物材料於該導電墊襯上。
  7. 一種形成具有接觸特徵之半導體裝置的方法，包含：形成一介電層於一磊晶的源極/汲極區域上方；形成一開口於該介電層中，該開口暴露該磊晶的源極/汲極區域之一部分；形成一矽化物層於該開口之多個側壁及一底部上；形成一導電墊襯於該開口中之該矽化物層上方；於該導電墊襯之一暴露的表面上實行一表面修改製程，該表面修改製程形成一表面塗布層於該導電墊襯上方；以一底部抗反射塗布層填充該開口； 凹陷該底部抗反射塗布層於該介電層之一頂部表面下面以暴露該表面塗布層之一上部部分，該底部抗反射塗布層之一剩餘部分罩覆該表面塗布層之一下部部分；移除該表面塗布層之該上部部分及未被該底部抗反射塗布層罩覆之該導電墊襯與該矽化物層之第一部分；移除該底部抗反射塗布層之該剩餘部分以暴露該表面塗布層之該下部部分；移除該表面塗布層之該下部部分；移除設於該開口之該等側壁上之該導電墊襯與該矽化物層之第二部分以暴露該介電層；以及以一導電材料填充該開口，該導電材料係與該矽化物層之一剩餘部分、該導電墊襯之一剩餘部分、及該介電層實體接觸。
  8. 如請求項7所述之方法，其中實行該表面修改製程包含使用由一製程氣體產生之一電漿於該導電墊襯上實行一電漿製程，該製程氣體包含一含氮化學品、一含鈦化學品、一含鉭化學品、一含鈷化學品、或一含鋁化學品。
  9. 如請求項7所述之方法，其中實行該表面修改製程包含使用一製程氣體於該導電墊襯上實行一熱浸漬製程，該製程氣體包含一含鈦化學品、一含鉭化學品、或一含矽化學品。
  10. 如請求項7所述之方法，其中實行該表面修改製程包含沉積一金屬材料或一金屬氮化物材料於該導電墊襯上。
TW111125672A 2022-02-14 2022-07-08 形成具有接觸特徵之半導體裝置的方法 TWI832320B (zh)

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US20200194273A1 (en) 2018-12-12 2020-06-18 Commissariat A L 'energie Atomique Et Aux Energies Alternatives Method of fabricating a semiconductor substrate having a stressed semiconductor region

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200194273A1 (en) 2018-12-12 2020-06-18 Commissariat A L 'energie Atomique Et Aux Energies Alternatives Method of fabricating a semiconductor substrate having a stressed semiconductor region

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