CN113690305A - 晶体管栅极结构及其形成方法 - Google Patents

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gate
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林士尧
陈振平
李筱雯
林志翰
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及晶体管栅极结构及其形成方法。在一个实施例中，一种器件，包括：隔离区域；纳米结构，突出得高于隔离区域的顶表面；栅极结构，包裹在纳米结构的周围，该栅极结构具有与隔离区域接触的底表面，栅极结构的底表面延伸到远离纳米结构第一距离，该栅极结构具有被设置为距离纳米结构第二距离的侧壁，第一距离小于或等于第二距离；以及栅极结构的侧壁上的混合鳍。

Description

晶体管栅极结构及其形成方法
技术领域
本公开总体涉及晶体管栅极结构及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：隔离区域；纳米结构，突出得高于所述隔离区域的顶表面；栅极结构，包裹在所述纳米结构的周围，所述栅极结构具有与所述隔离区域接触的底表面，所述栅极结构的底表面延伸到远离所述纳米结构第一距离，所述栅极结构具有被设置为距离所述纳米结构第二距离的侧壁，所述第一距离小于或等于所述第二距离；以及所述栅极结构的侧壁上的混合鳍。
根据本公开的另一实施例，提供了一种半导体器件，包括：隔离区域；半导体鳍，突出得高于所述隔离区域的顶表面；纳米结构，位于所述半导体鳍之上；栅极结构，包裹在所述纳米结构的周围；以及所述栅极结构的侧壁上的混合鳍，所述混合鳍被设置为距离所述半导体鳍第一距离，所述混合鳍被设置为距离所述纳米结构第二距离，所述第二距离大于所述第一距离。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：在隔离区域以及交替的第一纳米结构和第二纳米结构之上沉积虚设栅极层，所述第一纳米结构和所述第二纳米结构突出得高于所述隔离区域的顶表面；对所述虚设栅极层进行图案化，以在所述第一纳米结构的侧壁、所述第二纳米结构的侧壁以及所述隔离区域的顶表面上形成虚设栅极；在所述虚设栅极的上部上形成保护层；在所述保护层覆盖所述虚设栅极的上部的同时，对所述虚设栅极的下部进行修整；以及将所述虚设栅极和所述第一纳米结构替换为金属栅极，所述金属栅极包裹在所述第二纳米结构的周围。
附图说明
当结合附图进行阅读时，从以下具体实施方式可最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1示出了根据一些实施例的纳米结构晶体管/FET的示例。
图2-图22C是根据一些实施例的在纳米结构晶体管/FET的制造中的中间阶段的视图。
图23A-图23C是根据各种实施例的纳米结构晶体管/FET的视图。
图24A-图24C是根据各种实施例的纳米结构晶体管/FET的视图。
图25A-图25C是根据各种实施例的纳米结构晶体管/FET的视图。
图26A-图26C分别是纳米结构晶体管/FET的详细视图。
图27A-图27D是根据一些实施例的在纳米结构晶体管/FET的制造中的中间阶段的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
根据各种实施例，在被混合鳍包围的半导体鳍和纳米结构周围形成具有小的基脚轮廓(footing profile)的虚设栅极。在替换栅极工艺中去除虚设栅极。形成具有小的基脚轮廓的虚设栅极可以增加后续操作的处理窗口，例如替换栅极工艺和/或源极/漏极区域的外延生长工艺。
在包括纳米结构晶体管/FET的管芯的特定上下文中描述了实施例。然而，各种实施例可以被应用于替代纳米结构晶体管/FET或与纳米结构晶体管/FET结合地包括其他类型的晶体管/FET(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的纳米结构晶体管/FET(例如，纳米线FET、纳米片FET等)的示例。图1是三维视图，其中为了说明的清楚起见，省略了纳米结构晶体管/FET的一些特征。纳米结构晶体管/FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
纳米结构晶体管/FET包括在衬底50(例如半导体衬底)上的半导体鳍62之上的纳米结构66(例如，纳米片、纳米线等)，并且纳米结构66用作纳米结构晶体管/FET的沟道区域。纳米结构66可以包括p型纳米结构、n型纳米结构、或它们的组合。诸如浅沟槽隔离(STI)区域之类的隔离区域72设置在相邻的半导体鳍62之间，这些半导体鳍62可以从相邻的隔离区域72之间突出得高于这些隔离区域72。尽管隔离区域72被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，虽然半导体鳍62的底部被示出为与衬底50分开，但是半导体鳍62的底部可以是与衬底50单一连续的材料。在该上下文中，半导体鳍62指的是从相邻的隔离区域72之间延伸得高于这些隔离区域72的部分。
栅极结构130位于半导体鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。外延源极/漏极区域108设置在栅极结构130的相反侧的半导体鳍62上。外延源极/漏极区域108可以在各个半导体鳍62之间共享。例如，相邻的外延源极/漏极区域108可以电连接(例如通过将外延源极/漏极区域108与同一源极/漏极接触件耦合)。
混合鳍82设置在隔离区域72之上，并且设置在相邻的外延源极/漏极区域108之间。混合鳍82阻止外延生长以防止外延生长期间一些外延源极/漏极区域108的聚结。例如，混合鳍82可以形成在单元边界处，以分隔相邻单元的外延源极/漏极区域108。
图1还示出了在后面的图中使用的参考截面。截面A-A’沿着半导体鳍62的纵轴并且在例如纳米结构晶体管/FET的外延源极/漏极区域108之间的电流流动方向上。截面B-B’沿着栅极结构130的纵轴并且在例如垂直于纳米结构晶体管/FET的外延源极/漏极区域108之间的电流流动方向的方向上。截面C-C’平行于截面B-B’并且延伸穿过纳米结构晶体管/FET的外延源极/漏极区域108。为了清楚起见，后续附图参考这些参考截面。
图2-图22C是根据一些实施例的在纳米结构晶体管/FET的制造中的中间阶段的视图。图2、图3和图4是三维视图。图5A、图6A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A和图22A是沿着与图1中的参考截面A-A’相似的截面示出的截面图。图5B、图6B、图7A-图9C、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B和图22B是沿着与图1中的参考截面B-B’相似的截面示出的截面图。图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C和图22C是沿着与图1中的参考截面C-C’相似的截面示出的截面图。
在图2中，提供了用于形成纳米结构晶体管/FET的衬底50。衬底50可以是半导体衬底，例如体半导体或绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型杂质或n型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在通常是硅衬底或玻璃衬底的衬底上。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；它们的组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，如n型纳米结构晶体管/FET，而p型区域50P可以用于形成p型器件，例如PMOS晶体管，如p型纳米结构晶体管/FET。n型区域50N可以与p型区域50P实体地分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可以轻微掺杂有p型杂质或n型杂质。可以对衬底50的上部执行抗穿通(APT)注入以形成APT区域。在APT注入期间，可以在衬底50中注入杂质。杂质可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可以在纳米结构晶体管/FET中的源极/漏极区域下方延伸。可以使用APT区域来减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度在1018cm-3至1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。这些半导体材料可以各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层54和第二半导体层56各三层。应当理解，多层堆叠52可以包括任何数量的第一半导体层54和第二半导体层56。例如，多层堆叠52可以包括第一半导体层54和第二半导体层56各一层至各十层。
在所示的实施例中，并且如随后将更详细地描述的，第一半导体层54会被去除并且第二半导体层56会被图案化，以在n型区域50N和p型区域50P两者中形成用于纳米结构晶体管/FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其在后续处理中会被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是相对于对第二半导体层56的蚀刻具有高蚀刻选择性的材料，例如硅锗。第二半导体层56的第二半导体材料是适用于n型器件和p型器件两者的材料，例如硅。
在另一实施例中(未单独示出)，第一半导体层54将被图案化以在一个区域(例如，p型区域50P)中形成用于纳米结构晶体管/FET的沟道区域，并且第二半导体层56会被图案化以在另一区域(例如，n型区域50N)中形成用于纳米结构晶体管/FET的沟道区域。第一半导体层54的第一半导体材料可以是适用于p型器件的材料，例如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适用于n型器件的材料，例如，硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料相对于彼此的蚀刻可以具有高蚀刻选择性，从而在n型区域50N中可以在不去除第二半导体层56的情况下去除第一半导体层54，并且在p型区域50P中可以在不去除第一半导体层54的情况下去除第二半导体层56。
多层堆叠52的每一层可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。每一层可以具有较小厚度，例如，约5nm至约30nm范围内的厚度。在一些实施例中，一些层(例如，第二半导体层56)形成为比其他层(例如，第一半导体层54)更薄。例如，在第一半导体层54是牺牲层(或虚设层)并且第二半导体层56被图案化以在n型区域50N和p型区域50p两者中形成用于纳米结构晶体管/FET的沟道区域的实施例中，第一半导体层54可以具有第一厚度并且第二半导体层56可以具有第二厚度，其中第二厚度比第一厚度小了约30％至约60％。将第二半导体层56形成为具有较小厚度允许以较大密度形成沟道区域。
在图3中，在衬底50和多层堆叠52中图案化沟槽以形成半导体鳍62、纳米结构64和纳米结构66。半导体鳍62是在衬底50中图案化的半导体条带。纳米结构64和纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任何适当的方法来图案化半导体鳍62和纳米结构64、66。例如，可以使用一种或多种光刻工艺来图案化半导体鳍62和纳米结构64、66，包括双图案化工艺或多图案化工艺。通常，双图案化工艺或多图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件作为掩模58来图案化半导体鳍62和纳米结构64、66。在一些实施例中，掩模58(或其他层)可以保留在纳米结构64、66上。
半导体鳍62和纳米结构64、66可以各自具有8nm至40nm范围内的宽度。在所示的实施例中，半导体鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的半导体鳍62和纳米结构64、66可以比另一区域(例如，p型区域50P)中的半导体鳍62和纳米结构64、66更宽或更窄。
在图4中，在衬底50之上并且在相邻的半导体鳍62之间形成STI区域72。STI区域72围绕半导体鳍62的至少一部分设置，使得纳米结构64、66中的至少一部分从相邻的STI区域72之间突出。在所示实施例中，STI区域72的顶表面低于半导体鳍62的顶表面。在一些实施例中，STI区域72的顶表面高于半导体鳍62的顶表面或与其共面(在工艺变化范围内)。
可以通过任何适当的方法来形成STI区域72。例如，可以在衬底50和纳米结构64、66之上并且在相邻的半导体鳍62之间形成绝缘材料。绝缘材料可以是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等、或它们的组合，并且可以通过化学气相沉积(CVD)工艺来形成(例如，高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等、或它们的组合)。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构64、66。尽管STI区域72各自被示出为单个层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、半导体鳍62和纳米结构64、66的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的绝缘材料。然后对绝缘材料施加去除工艺以去除纳米结构64、66之上的过量绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。在掩模58保留在纳米结构64、66上的实施例中，平坦化工艺可以暴露掩模58或去除掩模58。在平坦化工艺之后，绝缘材料的顶表面和掩模58(如果存在的话)的顶表面或纳米结构64、66的顶表面是共面的(在工艺变化范围内)。因此，掩模58(如果存在的话)的顶表面或纳米结构64、66的顶表面通过绝缘材料而被暴露。在所示的实施例中，掩模58保留在纳米结构64、66上。然后使绝缘材料凹陷以形成STI区域72。绝缘材料被凹陷为使得纳米结构64、66的至少一部分从绝缘材料的相邻部分之间突出。此外，STI区域72的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或它们的组合。在所示的实施例中，STI区域72的顶表面是凹表面，使得STI区域72的一些部分沿着半导体鳍62的侧壁向上延伸。STI区域72的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。绝缘材料可以使用任何可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，该蚀刻工艺以比蚀刻半导体鳍62和纳米结构64、66的材料更快的速率来选择性地蚀刻STI区域72的绝缘材料)。例如，可以使用稀氢氟酸(dHF)来执行氧化物去除。
先前描述的工艺仅是可以如何形成半导体鳍62和纳米结构64、66的一个示例。在一些实施例中，半导体鳍62和/或纳米结构64、66可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且并且可以蚀刻穿过电介质层形成沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷使得外延结构相对于电介质层突出以形成半导体鳍62和/或纳米结构64、66。外延结构可包括交替的先前描述的半导体材料，例如，第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，但是原位掺杂和注入掺杂也可以一起使用。
此外，可以在纳米结构64、66、半导体鳍62和/或衬底50中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中都形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的半导体鳍62、纳米结构64、66和STI区域72之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对p型区域50P的注入之后或之前，在p型区域50P中的半导体鳍62、纳米结构64、66和STI区域72之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并激活所注入的p型和/或n型杂质。在针对半导体鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，所生长的材料可以在生长期间被原位掺杂，这可以避免注入，但是原位掺杂和注入掺杂可以被一起使用。
图5A-图22C示出了实施例器件的制造中的各种附加步骤。图5A-图22C示出了n型区域50N和p型区域50P中的任一者中的特征。例如，所示的结构可以适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果存在的话)在每幅图所对应的文字中进行描述。如随后将更详细地描述的，混合鳍82将形成在半导体鳍62之间。图5A-图22C各自示出了两个半导体鳍62以及混合鳍82和STI区域72的在相应截面中设置在两个半导体鳍62之间的一些部分。
在图5A-图5B中，虚设栅极层74被共形地形成在掩模58(如果存在的话)、半导体鳍62、纳米结构64、66和STI区域72之上。虚设栅极层74可以由半导体材料(例如，从衬底50的候选半导体材料中选择的半导体材料)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。例如，虚设栅极层74可以由硅或硅锗形成。虚拟栅极层74可以在STI区域72之上形成为具有厚度T1，其在1nm至100nm范围内。虚设栅极层74的厚度决定了纳米结构晶体管/FET的替换栅极结构的尺寸。
在图6A-图6B中，虚设栅极层74被图案化以在掩模58(如果存在的话)、半导体鳍62和纳米结构64、66周围形成虚设栅极76。虚设栅极76设置在STI区域72之上。虚设栅极层74在被图案化之后具有留在掩模58(如果存在的话)、半导体鳍62和纳米结构64、66的侧壁上的一些部分(从而形成虚设栅极76)。虚设栅极76覆盖纳米结构64、66的将在后续处理中暴露以形成沟道区域的侧壁。虚设栅极76在处理期间用作临时间隔件，并且随后将被去除以暴露纳米结构66的将充当纳米结构晶体管/FET的沟道区域的一些部分的侧壁。具体地，在所示的实施例中，虚设栅极76和纳米结构64随后会被去除并替换为包裹在纳米结构66周围的栅极结构。虚设栅极76由相对于对纳米结构66的材料的蚀刻具有高蚀刻选择性的材料形成。虚设栅极76可以由与纳米结构64相同的半导体材料形成，或者可以由不同的材料形成。
如随后将更详细地描述的，虚设栅极76被形成为使得它们具有小的基脚轮廓(footing profile)。虚设栅极76的基脚轮廓是指虚设栅极76的沿着STI区域72的顶表面延伸的部分的形状和尺寸。形成具有小的基脚轮廓的虚设栅极76是指形成这样的虚设栅极76：该虚设栅极76使得虚设栅极76的在STI区域72的顶表面上的部分不沿着STI区域72的凹表面呈向外的喇叭形(flare out)。因此，虚设栅极76的底表面远离纳米结构64、66延伸第一距离D1，并且虚设栅极76的外侧壁被设置为距离纳米结构64、66第二距离D2，并且第一距离D1小于或等于(例如，不大于)第二距离D2。第一距离D1是在半导体鳍62的顶表面下方测量的，并且第二距离D2是在半导体鳍62的顶表面和底部纳米结构66的底表面之间测量的。第一距离D1和第二距离D2的尺寸随后将更详细地描述。形成具有小的基脚轮廓的虚设栅极76增加了后续操作(例如替换栅极工艺和/或源极/漏极区域的外延生长工艺)的处理窗口。
图7A-图9C是根据一些实施例的在对具有小的基脚轮廓的虚设栅极76进行图案化的中间阶段的视图。通过使用多个蚀刻工艺对虚设栅极层74进行图案化而使虚设栅极76形成为具有小的基脚轮廓。具体地，执行第一蚀刻工艺以将虚设栅极层74初始图案化为虚设栅极76(参见图7A-图7B)。沿着虚设栅极76的上部76U来形成保护层80(参见图7A-图7B)，并且虚设栅极76的下部76L仍被保护层80暴露。然后执行第二蚀刻工艺，以在使虚设栅极76的上部76U被保护层80覆盖的同时修整虚设栅极76的下部76L(参见图8A-图8C)。对虚设栅极76的下部76L的修整通过减小虚设栅极76的下部76L的宽度来减小虚设栅极76的基脚轮廓。可以可选地去除保护层80(参见图9A-图9C)。
在图7A-图7B中，执行第一蚀刻工艺以将虚设栅极层74(参见图5A-图5B)初始图案化为虚设栅极76。第一蚀刻工艺可以是干法蚀刻、湿法蚀刻等或其组合。第一蚀刻工艺可以是各向异性的。通过第一蚀刻工艺来去除虚设栅极层74的位于掩模58(如果存在的话)或纳米结构64、66之上的部分。
例如通过影响第一蚀刻工艺期间的负载，纳米结构64、66的面密度决定了第一蚀刻工艺的结果。沿着稀疏区域中的纳米结构64、66的虚设栅极76可以被图案化为使得纳米结构64、66之间的STI区域72被暴露，如图7A所示。沿着密集区域中的纳米结构64、66的虚设栅极76可以被图案化为使得纳米结构64、66之间的STI区域72被覆盖，如图7B所示。在一些实施例中，纳米结构64、66之间的临界尺寸(CD)在2nm至2000nm的范围内，其中稀疏区域是指CD接近该范围的下限的区域，而密集区域是指CD接近该范围的上限的区域。同一衬底50可以具有稀疏区域和密集区域，使得第一蚀刻工艺在同一衬底50上形成图7A和图7B的结构。
第一蚀刻工艺形成具有大的基脚轮廓的虚设栅极76。形成具有大的基脚轮廓的虚设栅极76是指形成这样的虚设栅极76：该虚设栅极76使得虚设栅极76的在STI区域72的顶表面上的部分沿着STI区域72的凹表面呈向外的喇叭形。换句话说，虚设栅极76的侧壁间隔开的距离在从虚设栅极76的顶部向虚设栅极76的底部延伸的方向上增加。参考图7A，当虚设栅极76被图案化为使得纳米结构64、66之间的STI区域72被暴露时，第一距离D1大于第二距离D2。在该实施例中，去除了虚设栅极层74的位于STI区域72之上的部分。参考图7B，当虚设栅极76被图案化为使得纳米结构64、66之间的STI区域72被覆盖时，虚设栅极76延伸跨过STI区域72的凹表面。在该实施例中，虚设栅极层74的位于STI区域72之上的部分被减薄。因此，位于STI区域72之上的虚设栅极76的厚度T1在第一蚀刻工艺之后减少。在第一蚀刻工艺之后，位于STI区域72之上的虚设栅极层74可以具有厚度T2，其在0.3nm至20nm的范围内，并且厚度为T2小于厚度T1。
此外，保护层80沿着虚设栅极76的上部76U形成并且位于掩模58(如果存在的话)或纳米结构64、66之上。在该实施例中，保护层80不沿着虚设栅极76的下部76L形成，使得虚设栅极76的下部76L被暴露并且随后可以被修整。保护层80也不沿着虚设栅极76的覆盖STI区域72的顶表面的部分形成(参见图7B)，使得虚设栅极76的这些部分被暴露并且随后可以在修整期间被去除。在该上下文中，虚设栅极76的上部76U是指如下部分：这些部分具有以恒定距离间隔开的直的侧壁并具有圆形顶表面，并且虚设栅极76的下部76L是指沿着STI区域72呈向外的喇叭形的部分。在一些实施例中，每个虚设栅极76的下部76L被设置为低于如下(一个或多个)纳米结构64/66的底表面64B：这些纳米结构64/66与该虚设栅极76相邻并且设置为最靠近STI区域72(且位于STI区域72之上)。在一些实施例中，每个虚设栅极76的上部76U设置为高于该(一个或多个)纳米结构64/66的底表面64B。
在该实施例中，保护层80为由用于对虚设栅极层74进行图案化的第一蚀刻工艺产生的副产物层80B。副产物层80B是通过在第一蚀刻工艺期间使用的蚀刻剂中包括钝化气体而形成的。该钝化气体控制第一蚀刻工艺的选择性并促进蚀刻副产物的产生，从而在第一蚀刻工艺之后留下副产物层80B。副产物层80B可以具有在
Figure BDA0003189681040000131
至
Figure BDA0003189681040000132
范围内的厚度。副产物层80B在沿着虚设栅极76的侧壁的方向上的上厚度可大于下厚度，使得副产物层80B具有倒梯形轮廓形状。形成具有这种厚度和形状的副产物层80B以在随后修整虚设栅极76的下部76L时保护虚设栅极76的上部76U。形成没有这种厚度或形状的副产物层80B，可能无法在随后修整虚设栅极76的下部76L时保护虚设栅极76的上部76U。
在一些实施例中，第一蚀刻工艺是使用包括主蚀刻气体和钝化气体的气体源执行的干法蚀刻。主蚀刻气体可以是Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2等。钝化气体可以是N2、O2、CO2、SO2、CO、CH4、SiCl4等。在一些实施例中，气体源还包括稀有气体，例如Ar、He、Ne等。在第一蚀刻工艺期间生成等离子体。在一些实施例中，第一蚀刻工艺是循环实施的。例如，第一蚀刻工艺可以包括在分配主蚀刻气体和分配钝化气体之间循环。蚀刻循环最多可以重复50次。在一些实施例中，第一蚀刻工艺的工艺条件包括：在1mTorr至800mTorr的范围内的压力；在10W至3000W的范围内的等离子体源功率(被配置为控制离子与自由基的比例)；在0W至3000W的范围内的等离子体偏置功率(被配置为控制蚀刻方向(例如，各向同性蚀刻或各向异性蚀刻))；以及在1sccm至5000sccm的范围内的气体源流量。以这些范围内的参数来执行第一蚀刻工艺允许副产物层80B形成为具有期望的厚度和形状(先前描述)。
副产物层80B的组成取决于在第一蚀刻工艺中使用的钝化气体。继续虚设栅极层74是由硅或硅锗形成的示例：副产物层80B可以是当使用氧基钝化气体(例如，O2、CO2、SO2、CO等)形成的SiO或SiGeO副产物；副产物层80B可以是当使用氮基钝化气体(例如，N2等)形成的SiN或SiGeN副产物；并且副产物层80B可以是当使用硫基钝化气体(例如，SO2等)形成的SiS或SiGeS副产物。在一些实施例中，在第一蚀刻工艺中可以使用多种钝化气体。例如，可以在第一蚀刻工艺中使用氧基钝化气体、氮基钝化气体和硫基钝化气体(例如，SO2和N2)的混合物，并且副产物层80B可以为SiGeSxOyNz副产物。
在图8A-图8C中，执行第二蚀刻工艺，以在虚设栅极76的上部76U被保护层80覆盖的同时修整虚设栅极76的下部76L。第二蚀刻工艺可以是湿法蚀刻，并且第二蚀刻工艺通过减小虚设栅极76的下部76L的宽度来减小虚设栅极76的基脚轮廓。具体地，第二蚀刻工艺横向蚀刻虚设栅极76的下部76L直到虚设栅极76具有小的基脚轮廓。第二蚀刻工艺可以具有比第一蚀刻工艺更大的横向蚀刻速率，并且可以具有比第一蚀刻工艺更低的垂直蚀刻速率，这允许第二蚀刻工艺作为修整工艺。在虚设栅极76覆盖位于纳米结构64、66之间的STI区域72的实施例中(参见图7B)，第二蚀刻工艺还使得STI区域72的顶表面暴露。保护层80在第二蚀刻工艺期间充当蚀刻停止层，以保护虚设栅极76的上部76U使得它们在第二蚀刻工艺期间不被修整。换句话说，虚设栅极76的下部76L在第二蚀刻工艺期间被蚀刻，并且虚设栅极76的上部76U在第二蚀刻工艺期间不被蚀刻(或至少比虚设栅极76的下部76L被蚀刻得少)。在一些实施例中，在第二蚀刻工艺之后，第一距离D1等于第二距离D2，如图8A所示。在一些实施例中，在第二蚀刻工艺之后，第一距离D1小于第二距离D2，如图8B和图8C所示。
在一些实施例中，第二蚀刻工艺是使用溶剂中的主要蚀刻化学品和辅助蚀刻化学品执行的湿法清洗。主要蚀刻化学品可以是HF、F2等。辅助蚀刻化学品可以是O3、H2SO4、HCl、HBr等。溶剂可以是去离子(DI)水、醇、丙酮等。
图8A的结构可以通过以下方式来获得：对图7A的结构执行第二蚀刻工艺，例如对虚设栅极76进行图案化使得纳米结构64、66之间的STI区域72被暴露，并且然后对虚设栅极76的下部76L进行修整。例如，可以控制第二蚀刻工艺(例如，通过调节等离子体偏置功率)，使第二蚀刻工艺在基本上平行于衬底50的主表面的横向方向上蚀刻。在该实施例中，虚设栅极76的下部76L的侧壁在从虚设栅极76的顶部向虚设栅极76的底部延伸的方向上以恒定的距离间隔开。因此，虚设栅极76的下部76L的侧壁基本上垂直于衬底50的主表面。
图8B的结构可以通过以下方式来获得：对图7A的结构执行第二蚀刻工艺，例如对虚设栅极76进行图案化使得纳米结构64、66之间的STI区域72被暴露，然后对虚设栅极76的下部76L进行修整。例如，可以控制第二蚀刻工艺(例如，通过调节等离子体偏置功率)，使得第二蚀刻工艺在基本上平行于衬底50的主表面的横向方向上蚀刻。相比于图8A的实施例中的虚设栅极76，图8B的实施例中的虚设栅极76可以被蚀刻得更多，从而使它们沿着STI区域72呈向内的喇叭形。在该实施例中，虚设栅极76的下部76L的侧壁间隔开的距离在从虚设栅极76的顶部向虚设栅极76的底部的延伸方向上线性地减小。因此，虚设栅极76的下部76L的侧壁与平行于衬底50的主表面的平面形成锐角。
图8C的结构可以通过以下方式来获得：对图7B的结构执行第二蚀刻工艺，例如对虚设栅极76进行图案化使得纳米结构64、66之间的STI区域72被覆盖，然后对虚设栅极76的下部76L进行修整使得STI区域72被暴露。例如，可以控制第二蚀刻工艺(例如，通过调节等离子体偏置功率)，使第二蚀刻工艺在与平行于衬底50的主表面的平面形成锐角的对角线方向上进行蚀刻。在该实施例中，虚设栅极76的下部76L的侧壁间隔开的距离在从虚设栅极76的顶部向虚设栅极76的底部延伸的方向上非线性地减小，并且然后也在该方向上非线性地增加。当虚设栅极76具有覆盖STI区域72的部分时(参见图7B)，对这些部分的蚀刻可以减少对第二蚀刻工艺的横向蚀刻。因此，虚设栅极76的下部76L的侧壁可以包括侧壁凹部76R。侧壁凹部76R的底部被设置为距离纳米结构64、66第三距离D3，其中第三距离D3小于第二距离D2和第一距离D1。第三距离D3是在测量第二距离D2的点与测量第一距离D1的点之间测量的。
在图9A-图9C中，可选地去除保护层80。在一些实施例中，通过在对虚设栅极76的下部76L进行修整之后执行的湿法清洗来去除保护层80。在一些实施例中，通过第二蚀刻工艺来去除保护层80以修整虚设栅极76的下部76L。在其他实施例中(随后描述)，保护层80没有被去除，而是保留在最终器件中。
图10A-图22C是针对图9A的实施例示出的。此外，在所示的实施例中，去除了保护层80。应当理解，可以使用图8A-图8C或图9B-图9C的实施例来执行类似的工艺。
在图10A-图10C中，混合鳍层78共形地形成在掩模58(如果存在的话)、半导体鳍62、纳米结构64、66和虚设栅极76之上。混合鳍层78由相对于对半导体鳍62、纳米结构64、66和虚设栅极76的蚀刻具有高蚀刻选择性的一种或多种电介质材料形成。可接受的电介质材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、金属基电介质材料、其组合等，其可以通过诸如低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、可流动化学气相沉积(FCVD)等之类的共形沉积工艺来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，混合鳍层78由低k电介质材料(例如，k值小于约3.5的电介质材料)形成，例如氟硅酸盐玻璃(FSG)。混合鳍层78填充半导体鳍62和纳米结构64、66之间未被虚设栅极76填充的剩余区域，并且混合鳍层78可以形成在掩模58(如果存在的话)或纳米结构64、66的顶表面之上。在一些实施例中，混合鳍层78包括可以由不同材料形成的多个子层，例如衬里层78A和填充层78B。
在图11A-图11C中，执行去除工艺以去除混合鳍层78的(一种或多种)材料的多余部分，从而形成混合鳍82，这些多余部分位于掩模58(如果存在的话)或纳米结构64、66的顶表面之上。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。混合鳍层78在被平坦化之后具有留在半导体鳍62和纳米结构64、66之间的区域中的部分(从而形成混合鳍82)。在平坦化工艺之后，混合鳍82、虚设栅极76和掩模58(如果存在的话)或纳米结构64、66的顶表面是共面的(在工艺变化范围内)。
在掩模58保留在纳米结构64、66上的实施例中，去除工艺可以暴露掩模58或去除掩模58。此外，在一些实施例中，通过在去除工艺之后执行的单独工艺来去除掩模58。可以执行任何可接受的蚀刻工艺，例如干法蚀刻、湿法蚀刻等或其组合，以去除掩模58。蚀刻可以是各向异性的。在掩模58被去除的一些实施例中，去除工艺还可以(或可能不会)使虚设栅极76凹陷。
在图12A-图12C中，在混合鳍82、虚设栅极76和掩模58(如果存在的话)或纳米结构64、66上形成虚设栅极层84。虚设栅极层84可以被沉积，并且然后例如通过CMP被平坦化。虚设栅极层84可以由导电材料或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层84也可以由半导体材料(例如，选自衬底50的候选半导体材料中的半导体材料)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺来沉积。虚设栅极层84可以由相对于对绝缘材料(例如，混合鳍82)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层86可以被沉积在虚设栅极层84之上。掩模层86可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P来形成单个虚设栅极层84和单个掩模层86。
在图13A-图13C中，使用可接受的光刻和蚀刻技术对掩模层86进行图案化以形成掩模96。掩模96的图案然后通过任何可接受的蚀刻技术而转移到虚设栅极层84，以形成虚设栅极94。虚设栅极94覆盖将在后续处理中暴露以形成沟道区域的纳米结构64、66的顶表面。掩模96的图案可以用于实体分离相邻的虚设栅极94。虚设栅极94还可以具有与半导体鳍62的长度方向基本上垂直的长度方向(在工艺变化范围内)。可选地，掩模96可以在图案化之后例如通过任何可接受的蚀刻技术被去除。
虚设栅极76和虚设栅极94共同沿着纳米结构66的将被图案化以形成沟道区域68的部分延伸。随后形成的栅极结构将替代虚设栅极76和虚设栅极94。在虚设栅极76之上形成虚设栅极94允许随后形成的栅极结构具有更大的高度。
如上所述，虚设栅极94可以由半导体材料形成。在此类实施例中，纳米结构64、虚设栅极76和虚设栅极94各自由半导体材料形成。在一些实施例中，纳米结构64和虚设栅极76由第一半导体材料(例如，硅锗)形成并且虚设栅极94由第二半导体材料(例如，硅)形成，使得在替换栅极工艺期间，可以在第一蚀刻步骤中去除虚设栅极94，并且可以在第二蚀刻步骤中一起去除纳米结构64和虚设栅极76。当纳米结构64和虚设栅极76由硅锗形成时：纳米结构64和虚设栅极76可以具有相似的锗浓度，纳米结构64可以具有比虚设栅极76更大的锗浓度，或者虚设栅极76可以具有与纳米结构64相似的锗浓度。在一些实施例中，纳米结构64由第一半导体材料(例如，硅锗)形成并且虚设栅极76和虚设栅极94由第二半导体材料(例如，硅)形成，使得在替换栅极工艺期间，虚设栅极76和虚设栅极94可以在第一蚀刻步骤中一起去除，并且纳米结构64可以在第二蚀刻步骤中去除。
此外，在掩模58(如果存在的话)或纳米结构64、66之上以及在掩模96(如果存在的话)和虚设栅极94的暴露侧壁上形成栅极间隔件98。栅极间隔件98可以通过共形地沉积一种或多种电介质材料并随后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料可以包括：氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过共形沉积工艺来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。该(一种或多种)电介质材料在被蚀刻之后，其一些部分留在虚设栅极94的侧壁上(从而形成栅极间隔件98)。在蚀刻之后，栅极间隔件98可以具有直的侧壁(如图所示)或可以具有弯曲侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入到在p型区域50P中暴露的半导体鳍62和/或纳米结构64、66中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露n型区域50N，并且可以将适当类型(例如，n型)的杂质注入到在n型区域50N中暴露的半导体鳍62和/或纳米结构64、66中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域68保持被虚设栅极94覆盖，使得沟道区域68保持基本上没有被注入以形成LDD区域的杂质。LDD区域可以具有在1015cm-3至1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并且激活所注入的杂质。
请注意，先前的公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图14A-图14C中，源极/漏极凹部104形成在掩模58(如果存在的话)，纳米结构64、66和虚设栅极76中。在所示的实施例中，源极/漏极凹部104延伸穿过纳米结构64、66并延伸到半导体鳍62中。源极/漏极凹部104还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部104可以延伸到衬底50的顶表面而未蚀刻衬底50；半导体鳍62可以被蚀刻为使得源极/漏极凹部104的底表面被设置为低于STI区域72的顶表面；等等。源极/漏极凹部104可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻纳米结构64、66以及虚设栅极76来形成。在用于形成源极/漏极凹部104的蚀刻工艺期间，栅极间隔件98和虚设栅极94共同掩蔽半导体鳍62和/或纳米结构64、66的一些部分。可以使用单个蚀刻工艺来蚀刻每个纳米结构64、66，或者可以使用多个蚀刻工艺来蚀刻纳米结构64、66。可以使用定时蚀刻工艺来在源极/漏极凹部104达到期望深度之后停止对源极/漏极凹部104的蚀刻。在一些实施例中，在形成源极/漏极凹部104期间，也可以蚀刻STI区域72的与混合鳍82相邻的一些部分。
因为虚设栅极76具有小的基脚轮廓，所以它们可以更容易地被去除，而虚设栅极76的残留物不会保留在STI区域72的顶表面上。因此，更多的面积可以用于源极/漏极区域，并且源极/漏极区域可以形成为使得在它们下方没有虚设栅极76的残留物。因此，可以避免在替换栅极工艺期间蚀刻随后形成的源极/漏极区域，从而提高制造良率。
可选地，在掩模58(如果存在的话)和纳米结构64的剩余部分的侧壁上(例如在由源极/漏极凹部104暴露的那些侧壁上)形成内部间隔件106。如随后将更详细地描述的，随后将在源极/漏极凹部104中形成源极/漏极区域，并且纳米结构64随后将被相应的栅极结构替代。内部间隔件106充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件106可以用于基本上防止后续蚀刻工艺(例如，用于随后去除纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为用于形成内部间隔件106的示例，源极/漏极凹部104可以横向扩展。具体地，纳米结构64的侧壁的被源极/漏极凹部104暴露的部分可以被凹陷。尽管纳米结构64的侧壁被示出为直的，但是这些侧壁可以是凹的或凸的。侧壁可以通过任何可接受的蚀刻工艺凹陷，例如对纳米结构64具有选择性的工艺(例如，以比蚀刻纳米结构66的材料更快的速率来选择性地蚀刻纳米结构64的材料)。该蚀刻可以是各向同性的。例如，当纳米结构66由硅形成并且纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，该蚀刻工艺可以是使用诸如氟化氢(HF)气体之类的氟基气体的干法蚀刻。在一些实施例中，可以连续地执行同一蚀刻工艺以既形成源极/漏极凹部104，又使纳米结构64的侧壁凹陷。然后在纳米结构64的经凹陷侧壁上形成内部间隔件106。内部间隔件106可以通过共形地形成绝缘材料，并且随后蚀刻该绝缘材料来形成。绝缘材料可以是氮化硅或氮氧化硅，但可以使用任何合适的材料，例如低k电介质材料。可以通过共形沉积工艺(例如，ALD、CVD等)来沉积绝缘材料。对绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如RIE、NBE等。尽管内部间隔件106的外侧壁被示出为相对于栅极间隔件98的侧壁是齐平的，但是内部间隔件106的外侧壁可以延伸超过栅极间隔件98的侧壁、或相对于栅极间隔件98的侧壁凹陷。换句话说，内部间隔件106可以部分填充、完全填充、或过度填充侧壁凹部。此外，尽管内部间隔件106的侧壁被示出为直的，但是内部间隔件106的侧壁可以是凹的或凸的。掩模58(如果存在的话)的侧壁的部分也可以是凹陷的，并且内部间隔件106也可以形成在掩模58的经凹陷侧壁上。
在图15A-图15C中，在源极/漏极凹部104中形成外延源极/漏极区域108。在源极/漏极凹部104中形成外延源极/漏极区域108以使得每个虚设栅极94(以及相应的沟道区域68)被设置在相应的外延源极/漏极区域108的相邻对之间。在一些实施例中，栅极间隔件98和内部间隔件106用于将外延源极/漏极区域108分别与虚设栅极94和纳米结构64分开适当的横向距离，使得外延源极/漏极区域108不与所得纳米结构晶体管/FET的随后形成的栅极短路。可以选择外延源极/漏极区域108的材料以在相应的沟道区域68中施加应力，从而改进性能。
可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域108。然后，在n型区域50N中的源极/漏极凹部104中外延生长n型区域50N中的外延源极/漏极区域108。外延源极/漏极区域108可以包括任何适用于n型器件的可接受材料。例如，如果纳米结构66是硅，则n型区域50N中的外延源极/漏极区域108可以包括对沟道区域68施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域108可以被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域108可以具有从半导体鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域108。然后，在p型区域50P中的源极/漏极凹部104中外延生长p型区域50P中的外延源极/漏极区域108。外延源极/漏极区域108可以包括任何适用于p型器件的可接受材料。例如，如果纳米结构66是硅，则p型区域50P中的外延源极/漏极区域108可以包括对沟道区域68施加压缩应变的材料，例如，硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域108可以被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域108可以具有从半导体鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域108，纳米结构64、66，和/或半导体鳍62可以注入有杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在1019cm-3至1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域108可以在生长期间被原位掺杂。
外延源极/漏极区域108可以包括一个或多个半导体材料层。例如，外延源极/漏极区域108可以各自包括衬里层108A、主层108B和精加工层108C(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。可以将任何数量的半导体材料层用于外延源极/漏极区域108。衬里层108A、主层108B和精加工层108C中的每一个可以由不同的半导体材料形成，并且可以被掺杂为具有不同的杂质浓度。在一些实施例中，衬里层108A可以具有比主层108B更低的杂质浓度，并且精加工层108C可以具有比衬里层108A更高并且比主层108B更低的杂质浓度。在外延源极/漏极区域108包括三个半导体材料层的实施例中，衬里层108A可以生长在源极/漏极凹部104中，主层108B可以生长在衬里层108A上，并且精加工层108C可以生长在主层108B上。
作为用于形成外延源极/漏极区域108的外延工艺的结果，外延源极/漏极区域的顶表面具有小平面，这些小平面横向向外延伸超过半导体鳍62和纳米结构64、66的侧壁。然而，混合鳍82阻止横向外延生长。因此，如图15C所示，在外延工艺完成之后，相邻的外延源极/漏极区域108保持分离。外延源极/漏极区域108接触混合鳍82的侧壁。在所示的实施例中，外延源极/漏极区域108被生长为使得外延源极/漏极区域108的顶表面被设置为低于混合鳍82的顶表面。在各种实施例中，外延源极/漏极区域108的顶表面被设置为高于混合鳍82的顶表面；外延源极/漏极区域108的顶表面的一些部分设置为高于和低于混合鳍82的顶表面等。此外，在所示的实施例中，外延源极/漏极区域108被生长为使得外延源极/漏极区域108的顶表面与纳米结构64、66的顶表面共面。在另一实施例中，外延源极/漏极区域108被生长为使得外延源极/漏极区域108的顶表面被设置为高于纳米结构64、66的顶表面。
在图16A-图16C中，第一层间电介质(ILD)114被沉积在外延源极/漏极区域108、栅极间隔件98、掩模96(如果存在的话)、或虚设栅极94之上。第一ILD 114可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 114与外延源极/漏极区域108、栅极间隔件98、以及掩模96(如果存在的话)或虚设栅极94之间形成接触蚀刻停止层(CESL)112。CESL 112可以由电介质材料形成，例如氮化硅、氧化硅、氮氧化硅等，该电介质材料相对于第一ILD 114的蚀刻具有高蚀刻选择性。CESL 112可以通过任何合适的方法来形成，例如CVD、ALD等。
在图17A-图17C中，执行去除工艺以使第一ILD 114的顶表面与掩模96(如果存在的话)或虚设栅极94的顶表面齐平。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、其组合等。该平坦化工艺还可以去除虚设栅极94上的掩模96，以及栅极间隔件98的沿着掩模96的侧壁的部分。在该平坦化工艺之后，栅极间隔件98、第一ILD114、CESL 112和掩模96(如果存在的话)或虚设栅极94的顶表面是共面的(在工艺变化范围内)。因此，掩模96(如果存在的话)或虚设栅极94的顶表面通过第一ILD 114而被暴露。在所示的实施例中，掩模96保留，并且该平坦化工艺使第一ILD 114的顶表面与掩模96的顶表面齐平。
在图18A-图18C中，在蚀刻工艺中去除掩模96(如果存在的话)和虚设栅极94，从而形成凹部116。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极94。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 114或栅极间隔件98更快的速率来选择性地蚀刻虚设栅极94。每个凹部116暴露和/或上覆于沟道区域68的一些部分。纳米结构66的充当沟道区域68的一些部分被设置在外延源极/漏极区域108的相邻对之间。
然后去除纳米结构64的剩余部分以扩大凹部116，从而在纳米结构66之间的区域中形成开口118。虚设栅极76的剩余部分也被去除以扩大凹部116，从而在半导体鳍62和混合鳍82之间的区域中形成开口120。纳米结构64和虚设栅极76的剩余部分可以通过以比蚀刻纳米结构66的材料更快的速率来选择性地蚀刻纳米结构64和虚设栅极76的(一种或多种)材料的任何可接受的蚀刻工艺去除。该蚀刻可以是各向同性的。例如，当纳米结构64和虚设栅极76由硅锗形成并且纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。也可以去除掩模58(如果存在的话)。在一些实施例中，执行修整工艺(未单独示出)以减小纳米结构66的暴露部分的厚度。
因为虚设栅极76具有小的基脚轮廓，所以它们可以更容易地被去除，而虚设栅极76的残留物不会保留在STI区域72的顶表面上。因此，更多的面积可以用于替换栅极，并且可以避免在替换栅极中形成空隙，从而提高器件性能。此外，如上所述，外延源极/漏极区域108被形成为使得在它们下方没有虚设栅极76的残留物。因此，可以避免在形成凹部116期间在外延源极/漏极区域108下方进行蚀刻，从而降低了损坏外延源极/漏极区域108的风险。
在图19A-图19C中，在凹部116中形成栅极电介质层124。在栅极电介质层124上形成栅极电极层126。栅极电介质层124和栅极电极层126是用于替换栅极的层，并且各自包裹在纳米结构66的所有(例如，四个)侧面的周围。因此，栅极电介质层124和栅极电极层126形成在开口118和开口120(参见图18B)中。
栅极电介质层124被设置在半导体鳍62的侧壁和/或顶表面上；在纳米结构66的顶表面、侧壁和底表面上；在栅极间隔件98和内部间隔件106的侧壁上；并且在混合鳍82的顶表面和侧壁上。栅极电介质层124也可以形成在第一ILD 114的顶表面和栅极间隔件98的顶表面上。栅极电介质层124可以包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、它们的组合、它们的多层等。栅极电介质层124可以包括高k电介质材料(例如，k值大于约7.0的电介质材料)，例如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。尽管在图19A-图19C中示出了单层栅极电介质层124，但是栅极电介质层124可以包括任何数量的界面层和任何数量的主层。
栅极电极层126可以包括含金属的材料，例如氮化钛、氧化钛、钨、钴、钌、铝、它们的组合、它们的多层等。尽管在图19A-图19C中示出了单层栅极电极层126，但是栅极电极层126可以包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的粘合层和填充材料。
在n型区域50N和p型区域50P中形成栅极电介质层124可以同时发生，使得每个区域中的栅极电介质层124由相同的材料形成，并且形成栅极电极层126可以同时发生，使得每个区域中的栅极电极层126由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层124可以通过不同的工艺形成，使得栅极电介质层124可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极层126可以通过不同的工艺形成，使得栅极电极层126可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图20A-图20C中，执行去除工艺以去除栅极电介质层124和栅极电极层126的材料的多余部分，这些多余部分位于第一ILD 114和栅极间隔件98的顶表面之上，从而形成栅极结构130。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、或它们的组合等。栅极电介质层124在被平坦化之后具有留在凹部116中的一些部分(从而形成用于栅极结构130的栅极电介质)。栅极电极层126在被平坦化之后具有留在凹部116中的一些部分(从而形成用于栅极结构130的栅极电极)。以下项的顶表面是共面的(在工艺变化范围内)：栅极间隔件98；CESL 112；第一ILD 114；以及栅极结构130。栅极结构130是所得纳米结构晶体管/FET的替换栅极，并且可以被称为“金属栅极”。栅极结构130各自沿着纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
一些栅极结构130是帽盖栅极结构130C。帽盖栅极结构130C是设置在半导体鳍62的端部上和半导体鳍62之间的STI区域72之上的非功能结构。在图20A的截面中，帽盖栅极结构130C设置在混合鳍82和半导体鳍62之间。
栅极结构130填充先前由纳米结构64、虚设栅极76和虚设栅极94占据的区域。在它们形成之后，栅极结构130具有与虚设栅极76相同的轮廓形状。随后将更详细地描述栅极结构130的轮廓形状。
在一些实施例中，隔离区域132被形成为延伸穿过一些栅极结构130。隔离区域132被形成为将栅极结构130划分(或“切割”)为多个栅极结构130。隔离区域132可以由诸如氮化硅、氧化硅、氮氧化硅等之类的电介质材料形成，其可以通过诸如CVD、ALD等之类的沉积工艺形成。作为用于形成隔离区域132的示例，可以在期望的栅极结构130中图案化开口。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化开口。蚀刻可以是各向异性的。一层或多层电介质材料可以沉积在开口中。可以执行去除工艺以去除电介质材料的多余部分，这些多余部分位于栅极结构130的顶表面之上，从而形成隔离区域132。
在图21A-图21C中，第二ILD 136沉积在栅极间隔件98、CESL 112、第一ILD 114和栅极结构130之上。在一些实施例中，第二ILD 136是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 136由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
在一些实施例中，蚀刻停止层(ESL)134形成在第二ILD 136与栅极间隔件98、CESL112、第一ILD 114和栅极结构130之间。ESL 134可以包括相对于对第二ILD 136的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图22A-图22C中，栅极接触件142和源极/漏极接触件144被形成为分别接触栅极结构130和外延源极/漏极区域108。栅极接触件142实体地耦合并电气地耦合到栅极结构130。源极/漏极接触件144实体地耦合并电气地耦合到外延源极/漏极区域108。
作为用于形成栅极接触件142和源极/漏极接触件144的示例，穿过第二ILD 136和ESL 134来形成用于栅极接触件142的开口，并且穿过第二ILD 136、ESL 134、第一ILD 114和CESL 112来形成用于源极/漏极接触件144的开口。这些开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)，以及导电材料。该衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 136的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以以不同的工艺形成，或者可以以相同的工艺形成。尽管被示出为形成在相同的截面中，但是应当理解，栅极接触件142和源极/漏极接触件144中的每一个可以形成在不同的截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域108和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属-半导体合金区域146可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗区域等。可以通过在源极/漏极接触件144的开口中沉积金属并且然后执行热退火工艺，来在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。该金属可以是任何能够与外延源极/漏极区域108的半导体材料(例如，硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或它们的合金。该金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从源极/漏极接触件144的开口(例如，从金属-半导体合金区域146的表面)去除任何残留的金属。然后，可以在金属-半导体合金区域146上形成源极/漏极接触件144的(一种或多种)材料。
图23A-图23C是根据各种实施例的纳米结构晶体管/FET的视图。图23A、图23B和图23C分别示出了在图9A、图9B和图9C的实施例中执行替换栅极工艺之后得到的栅极结构130。如上所述，栅极结构130具有与虚设栅极76相同的轮廓形状。具体地，栅极结构130的在STI区域72的顶表面上的部分不沿着STI区域72的凹表面呈向外的喇叭形。
在图23A的实施例中，在替换栅极工艺之后，栅极结构130的底表面延伸到远离纳米结构66第一距离D1，并且栅极结构130的外侧壁被设置为距离纳米结构66第二距离D2，其中第一距离D1等于第二距离D2。此外，混合鳍82被设置为距离半导体鳍62第一距离D1，并且被设置为距离纳米结构66第二距离D2。在该实施例中，栅极结构130的下部的侧壁间隔开恒定宽度。距离D1和距离D2各自可以在0.5nm至30nm的范围内。
在图23B的实施例中，在替换栅极工艺之后，栅极结构130的底表面延伸到远离纳米结构66第一距离D1，并且栅极结构130的外侧壁被设置为距离纳米结构66第二距离D2，其中第一距离D1小于第二距离D2。此外，混合鳍82被设置为距离半导体鳍62第一距离D1，并且被设置为距离纳米结构66第二距离D2。在该实施例中，栅极结构130的下部的侧壁间隔开的距离在从栅极结构130的顶部延伸到栅极结构130的底部的方向上线性地减小。距离D1和距离D2各自可以在0.5nm至30nm的范围内。
在图23C的实施例中，在替换栅极工艺之后，栅极结构130的底表面远离纳米结构66延伸第一距离D1，并且栅极结构130的外侧壁被设置为距离纳米结构66第二距离D2，其中第一距离D1小于第二距离D2。此外，混合鳍82被设置为距离半导体鳍62第一距离D1，并且被设置为距离纳米结构66第二距离D2。在该实施例中，栅极结构130的下部的侧壁间隔开的距离在从栅极结构130的顶部延伸到栅极结构130的底部的方向上非线性地减小，并且然后也在该方向上非线性地增加。栅极结构130的那些部分的侧壁包括侧壁凹部130R。混合鳍82延伸到栅极结构130的侧壁凹部130R中。侧壁凹部130R的底部被设置为距离纳米结构66第三距离D3，其中第三距离D3小于第二距离D2和第一距离D1。距离D1、距离D2、和距离D3各自可以在0.5nm至30nm的范围内。
图24A-图24C是根据各种实施例的纳米结构晶体管/FET的视图。这些实施例分别类似于图23A-图23C的实施例，不同之处在于保护层80没有被去除并且保留在最终器件中。保护层80沿着栅极结构130的侧壁的与纳米结构66相邻的部分延伸。在这些实施例中，保护层80具有恒定的宽度。保护层80与栅极结构130的侧壁的上部接触。保护层80的高度H0可以在1nm至300nm的范围内，并且宽度W0在0.3nm至15nm的范围内。栅极结构130的侧壁的没有被保护层80覆盖的下部的高度H1可以在0nm至300nm的范围内。
图25A-图25C是根据各种实施例的纳米结构晶体管/FET的视图。这些实施例分别类似于图24A-图24C的实施例，不同之处在于保护层80具有在从保护层80的顶部延伸到保护层80的底部的方向上减小的宽度。
图26A-图26C分别是图23A-图23C中的区域50R的详细视图。参考图26A，栅极结构130的下部的侧壁基本上垂直于与衬底50的主表面平行的平面。例如，栅极结构130的侧壁与STI区域72的顶表面之间的角度θ1可以在80度至100度的范围内。参考图26B，栅极结构130的下部的侧壁与平行于衬底50的主表面的平面形成锐角。例如，栅极结构130的侧壁与STI区域72的顶表面之间的角度θ2可以在30度至85度的范围内。参考图26C，限定侧壁凹部130R的栅极结构130的表面形成若干角度。具体地，限定侧壁凹部130R的栅极结构130的表面与STI区域72的顶表面形成角度θ3，并且与平行于衬底50的主表面的平面形成角度θ4。角度θ3和角度θ4可以各自在95度至150度的范围内。
图27A-图27D是根据一些其他实施例的在具有小的基脚轮廓的虚设栅极76的图案化中的中间阶段的视图。以与针对图7A-图9C描述的方式类似的方式，通过使用多个蚀刻工艺对虚设栅极层74进行图案化，虚设栅极76形成为具有小的基脚轮廓。在该实施例中，使用不同类型的保护层80。具体地，保护层80为钝化层80P。钝化层80P可以通过在对虚设栅极层74进行初始图案化之前或之后通过单独的工艺来形成。有利地，钝化层80P可以形成为具有比副产物层80B更均匀的厚度。此外，可以从用于对虚设栅极76进行初始图案化的第一蚀刻工艺中省略钝化气体。
钝化层80P可以通过表面改性工艺或沉积工艺来形成。通常，表面改性工艺更易于控制以减少对虚设栅极76的损坏，并且沉积工艺更易于控制所得钝化层80P的厚度。表面改性工艺可以是等离子体改性工艺、化学改性工艺等。在一些实施例中，钝化层80P的厚度在
Figure BDA0003189681040000301
至
Figure BDA0003189681040000302
的范围内。
在使用等离子体改性工艺的实施例中，形成钝化层80P可以包括在生成等离子体的同时将结构暴露于钝化气体。钝化气体可以是CH4、SiCl4、N2、O2、CO2、SO2、CO等。在一些实施例中，可以使用诸如Ar、He、Ne或其组合之类的稀有气体。在一些实施例中，等离子体改性工艺的工艺条件包括：在1mTorr至10Torr的范围内的压力；在10W至3000W的范围内的等离子体源功率(被配置为控制离子与自由基的比例)；在0W至3000W的范围内的等离子体偏置功率(被配置为控制等离子体方向)；以及在1sccm至5000sccm的范围内的气体源流量。通过等离子体改性工艺形成的钝化层80P的成分取决于所使用的钝化气体。继续虚设栅极层74是由硅或硅锗形成的示例：当使用氧基钝化气体(例如，O2、CO2、SO2、CO等)时，钝化层80P可以由SiO或SiGeO来形成；当使用氮基钝化气体(例如，N2等)时，钝化层80P可以由SiN或者SiGeN来形成；以及当使用硫基钝化气体(例如，SO2等)时，钝化层80P可以由SiS或SiGeS来形成。在一些实施例中，在等离子体改性工艺中可以使用多种钝化气体。例如，在等离子体改性工艺中可以使用氧基钝化气体、氮基钝化气体和硫基钝化气体的混合物(例如，SO2和N2)，并且钝化层80P可以由SiGeSxOyNz形成。
在使用化学改性工艺的实施例中，形成钝化层80P可以包括在不生成等离子体的情况下将结构暴露于钝化溶液。钝化溶液可以包括在溶剂中的主要钝化化学品和辅助钝化化学品。主要钝化化学品可以是O3、CO2等。辅助钝化化学品可以是H2SO4、NH3等。溶剂可以是去离子(DI)水、醇、丙酮等。
在使用沉积工艺的实施例中，形成钝化层80P可以包括PECVD、CVD、ALD、PVD或适合于沉积电介质材料的生长工艺。钝化层80P可以由诸如SiN、SiON、SiCON、SiC、SiOC、SiO2等之类的电介质材料形成。
在一些实施例中，在对虚设栅极层74进行图案化之前，将钝化层80P形成在虚设栅极层74上，如图27A所示。在形成钝化层80P之后，可以同时对虚设栅极层74和钝化层80P进行图案化以形成具有小的基脚轮廓的虚设栅极76。例如，可以执行蚀刻工艺以蚀刻虚设栅极层74和钝化层80P两者。蚀刻工艺可以被控制(例如，通过调节等离子体偏置功率)为使得其在基本上平行于衬底50的主表面的横向方向上进行蚀刻。可以通过蚀刻工艺来去除钝化层80P的一些部分以暴露出虚设栅极层74的下部，并且蚀刻工艺的横向方向导致虚设栅极层74被蚀刻以形成具有小的基脚轮廓的虚设栅极76。在一些实施例中，虚设栅极76的一些部分可以在掩模58(如果存在的话)和纳米结构64、66之上延伸。虚设栅极76的这些部分可以在后续工艺中被去除，例如执行去除工艺以去除混合鳍层78的位于掩模58(如果存在的话)和纳米结构64、66之上的一些部分(参见图11A-图11C)。
在一些实施例中，在对虚设栅极层74进行初始图案化之后但在对虚设栅极76进行修整之前形成钝化层80P，使得STI区域72被覆盖，如图27B所示。在形成钝化层80P之后，可以在虚设栅极76被钝化层80P覆盖的同时对虚设栅极76进行修整以形成具有小的基脚轮廓的虚设栅极76，从而获得图8C的结构。例如，可以执行蚀刻工艺以蚀刻虚设栅极76和钝化层80P两者。蚀刻工艺可以被控制(例如，通过调节等离子体偏置功率)为使得其在基本上平行于衬底50的主表面的横向方向上进行蚀刻。钝化层80P的一些部分可以通过蚀刻工艺来去除(从而形成图7B的结构)，并且蚀刻工艺的横向方向导致虚设栅极76的下部被蚀刻以形成具有小的基脚轮廓的虚设栅极76(从而形成图8C的结构)。
在一些实施例中，在对虚设栅极层74进行初始图案化之后但在对虚设栅极76进行修整之前形成钝化层80P，使得STI区域72被暴露，如图27C和图27D所示。在钝化层80P是通过表面改性工艺形成的一些实施例中，钝化层80P可以选择性地形成在掩模58(如果存在的话)和虚设栅极76上而不形成在STI区域72上，如图27C所示。在钝化层80P是通过沉积工艺形成的一些实施例中，钝化层80P可以共形地形成在掩模58(如果存在的话)、虚设栅极76和STI区域72上，如图27D所示。在形成钝化层80P之后，可以在虚设栅极76被钝化层80P覆盖的同时对虚设栅极76进行修整以形成具有小的基脚轮廓的虚设栅极76，从而获得图8A或图8B的结构。例如，可以执行蚀刻工艺以蚀刻虚设栅极76和钝化层80P两者。蚀刻工艺可以被控制(例如，通过调节等离子体偏置功率)为使得其在与平行于衬底50的主表面的平面形成锐角的对角线方向上进行蚀刻。蚀刻工艺的对角线方向导致在虚设栅极76下部处蚀刻穿过钝化层80P(从而形成图7A的结构)，并且然后蚀刻虚设栅极76的下部以形成具有小的基脚轮廓的虚设栅极76(从而形成图8A或图8B的结构)。
如上所述，同一衬底50可以具有稀疏区域和密集区域。在这样的实施例中，钝化层80P在不同区域中可以具有不同的厚度。结果，可以由相同的初始结构来形成具有不同基脚轮廓的虚设栅极76。例如，可以在密集区域和稀疏区域中形成图27A的结构。钝化层80P可以形成在这些结构之上，并且然后虚设栅极76被图案化，其中图8A或图8B的结构产生密集区域，而图8C的结构产生稀疏区域。
实施例可以实现优点。形成具有小的基脚轮廓的虚设栅极76增加了后续操作的处理窗口，例如替换栅极工艺和/或源极/漏极区域的外延生长工艺。具体地，在外延源极/漏极区域108下方可以没有虚设栅极76的残留物，从而避免在替换栅极工艺中去除虚设栅极76时对外延源极/漏极区域108的损坏。此外，具有小的基脚轮廓的虚设栅极76在替换栅极工艺中可以更容易地被去除，可以避免在替换栅极中形成空隙，从而提高器件性能。
在一个实施例中，一种器件，包括：隔离区域；纳米结构，突出得高于隔离区域的顶表面；栅极结构，包裹在纳米结构的周围，该栅极结构具有与隔离区域接触的底表面，栅极结构的底表面延伸到远离纳米结构第一距离，该栅极结构具有被设置为距离纳米结构第二距离的侧壁，第一距离小于或等于第二距离；以及混合鳍，位于栅极结构的侧壁上。在该器件的一些实施例中，第一距离小于第二距离。在该器件的一些实施例中，混合鳍延伸到栅极结构的侧壁凹部中。在该器件的一些实施例中，第一距离等于第二距离。在该器件的一些实施例中，第一距离和第二距离各自在0.5nm至30nm的范围内。在一些实施例中，该器件还包括：保护层，设置在混合鳍和栅极结构之间，该保护层覆盖栅极结构的侧壁的上部，栅极结构的侧壁的下部没有被保护层覆盖。
在一个实施例中，一种器件，包括：隔离区域；半导体鳍，突出得高于隔离区域的顶表面；纳米结构，位于半导体鳍之上；栅极结构，包裹在纳米结构的周围；以及栅极结构的侧壁上的混合鳍，该混合鳍被设置为距离半导体鳍第一距离，该混合鳍被设置为距离纳米结构第二距离，第二距离大于第一距离。在一些实施例中，该器件还包括：保护层，位于混合鳍和栅极结构之间，该保护层沿着栅极结构的侧壁的与纳米结构相邻的部分延伸。在该器件的一些实施例中，保护层包括SiGeSxOyNz。在该器件的一些实施例中，保护层包括电介质材料。在该器件的一些实施例中，混合鳍的一部分延伸到栅极结构的侧壁凹部中，混合鳍的该部分被设置为距离半导体鳍第三距离，第三距离小于第一距离和第二距离。
在一个实施例中，一种方法，包括：在隔离区域以及交替的第一纳米结构和第二纳米结构之上沉积虚设栅极层，第一纳米结构和第二纳米结构突出得高于隔离区域的顶表面；对虚设栅极层进行图案化，以在第一纳米结构的侧壁、第二纳米结构的侧壁以及隔离区域的顶表面上形成虚设栅极；在虚设栅极的上部上形成保护层；在保护层覆盖虚设栅极的上部的同时，对虚设栅极的下部进行修整；以及将虚设栅极和第一纳米结构替换为金属栅极，金属栅极包裹在第二纳米结构的周围。在该方法的一些实施例中，保护层为在对虚设栅极层进行图案化期间形成的副产物层，以及对虚设栅极层进行图案化包括使用气体源对虚设栅极层进行蚀刻，该气体源包括主要蚀刻气体和钝化气体。在该方法的一些实施例中，虚设栅极层和第一纳米结构包括硅或硅锗；并且钝化气体为氧基钝化气体、氮基钝化气体和硫基钝化气体的混合物。在该方法的一些实施例中，保护层为在对虚设栅极层进行图案化之后形成的钝化层，并且形成保护层包括在生成等离子体的同时将虚设栅极暴露于钝化气体。在该方法的一些实施例中，保护层为在对虚设栅极层进行图案化之后形成的钝化层，并且形成保护层包括在不生成等离子体的情况下将虚设栅极暴露于钝化溶液。在该方法的一些实施例中，保护层为在对虚设栅极层进行图案化之后形成的钝化层，并且形成保护层包括在虚设栅极上沉积电介质材料。在该方法的一些实施例中，虚设栅极具有侧壁并且具有与隔离区域接触的底表面，虚设栅极的侧壁被设置为距离第二纳米结构第一距离，并且对虚设栅极的下部进行修整包括：对虚设栅极的下部进行蚀刻，直到虚设栅极的底表面延伸到远离第二纳米结构第二距离，该第二距离小于第一距离。在该方法的一些实施例中，虚设栅极具有侧壁并且具有与隔离区域接触的底表面，虚设栅极的侧壁被设置为距离第二纳米结构第一距离，并且对虚设栅极的下部进行修整包括：对虚设栅极的下部进行蚀刻，直到虚设栅极的底表面延伸到远离第二纳米结构第二距离，该第二距离等于第一距离。在该方法的一些实施例中，对虚设栅极的下部进行蚀刻在虚设栅极的下部中形成侧壁凹部。
上文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体器件，包括：
隔离区域；
纳米结构，突出得高于所述隔离区域的顶表面；
栅极结构，包裹在所述纳米结构的周围，所述栅极结构具有与所述隔离区域接触的底表面，所述栅极结构的底表面延伸到远离所述纳米结构第一距离，所述栅极结构具有被设置为距离所述纳米结构第二距离的侧壁，所述第一距离小于或等于所述第二距离；以及
所述栅极结构的侧壁上的混合鳍。
示例2.根据示例1所述的器件，其中，所述第一距离小于所述第二距离。
示例3.根据示例2所述的器件，其中，所述混合鳍延伸到所述栅极结构的侧壁凹部中。
示例4.根据示例1所述的器件，其中，所述第一距离等于所述第二距离。
示例5.根据示例1所述的器件，其中，所述第一距离和所述第二距离各自在0.5nm至30nm的范围内。
示例6.根据示例1所述的器件，还包括：
保护层，设置在所述混合鳍和所述栅极结构之间，所述保护层覆盖所述栅极结构的侧壁的上部，所述栅极结构的侧壁的下部没有被所述保护层覆盖。
示例7.一种半导体器件，包括：
隔离区域；
半导体鳍，突出得高于所述隔离区域的顶表面；
纳米结构，位于所述半导体鳍之上；
栅极结构，包裹在所述纳米结构的周围；以及
所述栅极结构的侧壁上的混合鳍，所述混合鳍被设置为距离所述半导体鳍第一距离，所述混合鳍被设置为距离所述纳米结构第二距离，所述第二距离大于所述第一距离。
示例8.根据示例7所述的器件，还包括：
保护层，位于所述混合鳍和所述栅极结构之间，所述保护层沿着所述栅极结构的侧壁的与所述纳米结构相邻的部分延伸。
示例9.根据示例8所述的器件，其中，所述保护层包括SiGeSxOyNz。
示例10.根据示例8所述的器件，其中，所述保护层包括电介质材料。
示例11.根据示例7所述的器件，其中，所述混合鳍的一部分延伸到所述栅极结构的侧壁凹部中，所述混合鳍的该部分被设置为距离所述半导体鳍第三距离，所述第三距离小于所述第一距离和所述第二距离。
示例12.一种用于形成半导体器件的方法，包括：
在隔离区域以及交替的第一纳米结构和第二纳米结构之上沉积虚设栅极层，所述第一纳米结构和所述第二纳米结构突出得高于所述隔离区域的顶表面；
对所述虚设栅极层进行图案化，以在所述第一纳米结构的侧壁、所述第二纳米结构的侧壁以及所述隔离区域的顶表面上形成虚设栅极；
在所述虚设栅极的上部上形成保护层；
在所述保护层覆盖所述虚设栅极的上部的同时，对所述虚设栅极的下部进行修整；以及
将所述虚设栅极和所述第一纳米结构替换为金属栅极，所述金属栅极包裹在所述第二纳米结构的周围。
示例13.根据示例12所述的方法，其中，所述保护层为在对所述虚设栅极层进行图案化期间形成的副产物层，并且对所述虚设栅极层进行图案化包括使用气体源对所述虚设栅极层进行蚀刻，所述气体源包括主要蚀刻气体和钝化气体。
示例14.根据示例13所述的方法，其中，所述虚设栅极层和所述第一纳米结构包括硅或硅锗；并且所述钝化气体为氧基钝化气体、氮基钝化气体和硫基钝化气体的混合物。
示例15.根据示例12所述的方法，其中，所述保护层为在对所述虚设栅极层进行图案化之后形成的钝化层，并且形成所述保护层包括在生成等离子体的同时将所述虚设栅极暴露于钝化气体。
示例16.根据示例12所述的方法，其中，所述保护层为在对所述虚设栅极层进行图案化之后形成的钝化层，并且形成所述保护层包括在不生成等离子体的情况下将所述虚设栅极暴露于钝化溶液。
示例17.根据示例12所述的方法，其中，所述保护层为在对所述虚设栅极层进行图案化之后形成的钝化层，并且形成所述保护层包括在所述虚设栅极上沉积电介质材料。
示例18.根据示例12所述的方法，其中，所述虚设栅极具有侧壁并且具有与所述隔离区域接触的底表面，所述虚设栅极的侧壁被设置为距离所述第二纳米结构第一距离，并且对所述虚设栅极的下部进行修整包括：
对所述虚设栅极的下部进行蚀刻，直到所述虚设栅极的底表面延伸到远离所述第二纳米结构第二距离，所述第二距离小于所述第一距离。
示例19.根据示例12所述的方法，其中，所述虚设栅极具有侧壁并且具有与所述隔离区域接触的底表面，所述虚设栅极的侧壁被设置为距离所述第二纳米结构第一距离，并且对所述虚设栅极的下部进行修整包括：
对所述虚设栅极的下部进行蚀刻，直到所述虚设栅极的底表面延伸到远离所述第二纳米结构第二距离，所述第二距离等于所述第一距离。
示例20.根据示例12所述的方法，其中，对所述虚设栅极的下部进行蚀刻在所述虚设栅极的下部中形成侧壁凹部。

Claims (10)

1.一种半导体器件，包括：
隔离区域；
纳米结构，突出得高于所述隔离区域的顶表面；
栅极结构，包裹在所述纳米结构的周围，所述栅极结构具有与所述隔离区域接触的底表面，所述栅极结构的底表面延伸到远离所述纳米结构第一距离，所述栅极结构具有被设置为距离所述纳米结构第二距离的侧壁，所述第一距离小于或等于所述第二距离；以及
所述栅极结构的侧壁上的混合鳍。
2.根据权利要求1所述的器件，其中，所述第一距离小于所述第二距离。
3.根据权利要求2所述的器件，其中，所述混合鳍延伸到所述栅极结构的侧壁凹部中。
4.根据权利要求1所述的器件，其中，所述第一距离等于所述第二距离。
5.根据权利要求1所述的器件，其中，所述第一距离和所述第二距离各自在0.5nm至30nm的范围内。
6.根据权利要求1所述的器件，还包括：
保护层，设置在所述混合鳍和所述栅极结构之间，所述保护层覆盖所述栅极结构的侧壁的上部，所述栅极结构的侧壁的下部没有被所述保护层覆盖。
7.一种半导体器件，包括：
隔离区域；
半导体鳍，突出得高于所述隔离区域的顶表面；
纳米结构，位于所述半导体鳍之上；
栅极结构，包裹在所述纳米结构的周围；以及
所述栅极结构的侧壁上的混合鳍，所述混合鳍被设置为距离所述半导体鳍第一距离，所述混合鳍被设置为距离所述纳米结构第二距离，所述第二距离大于所述第一距离。
8.根据权利要求7所述的器件，还包括：
保护层，位于所述混合鳍和所述栅极结构之间，所述保护层沿着所述栅极结构的侧壁的与所述纳米结构相邻的部分延伸。
9.根据权利要求8所述的器件，其中，所述保护层包括SiGeSxOyNz。
10.一种用于形成半导体器件的方法，包括：
在隔离区域以及交替的第一纳米结构和第二纳米结构之上沉积虚设栅极层，所述第一纳米结构和所述第二纳米结构突出得高于所述隔离区域的顶表面；
对所述虚设栅极层进行图案化，以在所述第一纳米结构的侧壁、所述第二纳米结构的侧壁以及所述隔离区域的顶表面上形成虚设栅极；
在所述虚设栅极的上部上形成保护层；
在所述保护层覆盖所述虚设栅极的上部的同时，对所述虚设栅极的下部进行修整；以及
将所述虚设栅极和所述第一纳米结构替换为金属栅极，所述金属栅极包裹在所述第二纳米结构的周围。
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