KR102450063B1 - 트랜지스터 게이트 및 이의 형성 방법 - Google Patents

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치-한 린
슈-유에이 장
야-이 차이
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Abstract

디바이스는, 반도체 기판 및 상기 반도체 기판 위의 제1 게이트 스택을 포함하며, 상기 제1 게이트 스택은 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있다. 상기 디바이스는, 상기 반도체 기판 위의, 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제2 게이트 스택, 및 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료를 더 포함한다. 상기 유전체 재료는 적어도 부분적으로 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있으며, 상기 유전체 재료의 상부 부분의 제1 폭은 상기 유전체 재료의 하부 부분의 제2 폭보다 더 크고, 상기 제1 게이트 스페이서의 상부 부분의 제3 폭은 상기 제1 게이트 스페이서의 하부 부분의 제4 폭보다 더 작다.

Description

트랜지스터 게이트 및 이의 형성 방법 {TRANSISTOR GATES AND METHODS OF FORMING THEREOF}
우선권 주장 및 상호참조
본 출원은, 2020년 1월 31일 출원된 미국 가특허 출원 번호 제62/968,681호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도체 재료층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써, 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다. 그러나, 최소 피처 크기가 감소됨에 따라, 대처해야 할 추가적인 문제가 발생한다.
디바이스는, 반도체 기판 및 상기 반도체 기판 위의 제1 게이트 스택을 포함하며, 상기 제1 게이트 스택은 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있다. 상기 디바이스는, 상기 반도체 기판 위의, 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제2 게이트 스택, 및 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료를 더 포함한다. 상기 유전체 재료는 적어도 부분적으로 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있으며, 상기 유전체 재료의 상부 부분의 제1 폭은 상기 유전체 재료의 하부 부분의 제2 폭보다 더 크고, 상기 제1 게이트 스페이서의 상부 부분의 제3 폭은 상기 제1 게이트 스페이서의 하부 부분의 제4 폭보다 더 작다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 3차원 도면에서의 FinFET의 예를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 14d, 도 14e, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 22a, 도 22b, 도 22c, 도 22d, 도 22e, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 도 26b, 도 26c, 도 27, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a 및 도 32b는 일부 실시예에 따라 FinFET의 제조에 있어서의 중간 단계들의 단면도 및 평면도이다.
도 33a, 도 33b, 도 34a, 도 34b, 도 35a, 도 35b, 도 36a, 도 36b, 도 36c, 도 36d, 도 37a, 도 37b, 도 38a 및 도 38b는 일부 대안의 실시예에 따라 FinFET의 제조에 있어서의 중간 단계들의 단면도 및 평면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예들은 여기에서 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)에 적용되는 것으로 기재된다. 실시예는 NanosheetFET(NSFET; GAAFET(gate all around field effect transistor), 나노와이어 FET, 나노시트 FET 등을 포함함) 등을 포함하는 다른 트랜지스터 기술에도 적용될 수 있다.
다양한 실시예에서, 인접한 트랜지스터들의 금속 게이트를 분리하도록 유전체 재료가 사용될 수 있다. 유전체 재료는, 더미 게이트 스택 또는 금속 게이트 스택에 개구를 패터닝하고 개구에 유전체 재료를 채움으로써 형성될 수 있다. 다양한 실시예에서, 개구의 상부 부분이 넓어질 수 있으며, 그에 의해 유전체 재료의 갭 충전 윈도우(gap fill window)를 개선할 수 있다. 예를 들어, 작은 임계 치수는 유전체 재료에서의 보이드를 초래할 수 있고, 이 보이드는 추후에 원치않는 재료(예컨대, 컷 더미 게이트 프로세스에서의 금속 게이트 재료)로 채워질 수 있다. 유전체 재료에 대한 갭 충전 윈도우를 넓힘으로써, 이 보이드가 감소되거나 없어질 수 있다. 또한 개구의 하부 부분은 넓어지지 않을 수 있으며, 인접한 게이트 스택의 유효 게이트 폭이 유지될 수 있다. 일부 실시예에서, 개구의 상부 부분을 넓히는 것은 트리트먼트(treatment) 및 에칭 프로세스의 하나 이상의 사이클로 달성될 수 있다. 따라서, 유효 게이트 폭을 제어하고 유전체 재료 갭 충전 윈도우를 확대하도록 원자층 에칭(ALE; atomic layer etch) 타입 프로세스가 달성될 수 있다. 제조 결함이 감소될 수 있고, 디바이스 성능이 개선될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따라 3차원 도면으로 각각 디바이스(10) 및 디바이스(20)의 예를 예시한다. 디바이스(10 및 20)의 각각은 FinFET을 포함하고 유사하며, 비슷한 참조 번호는 비슷한 구성요소를 지칭한다. 디바이스(10 및 20)의 일부는 아래의 특징부(예컨대, 점선으로 윤곽이 그려진 특징부)를 예시하도록 절단되어 있다. 디바이스(10 및 20)는 각각 기판(50)(예컨대, 반도체 기판) 상의 핀(52)을 포함한다. 아이솔레이션(isolation) 영역(56)이 기판(50)에 배치되고, 핀(52)은 이웃하는 아이솔레이션 영역(56) 위에 그리고 그 사이로부터 돌출한다. 아이솔레이션 영역(56)이 기판(50)과는 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때 용어 "기판”은 반도체 기판만 또는 아이솔레이션 영역을 포함한 반도체 기판을 지칭하도록 사용될 수 있다. 또한, 핀(52)이 기판(50)과 단일의 연속 재료로서 예시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(52A)은 이웃하는 아이솔레이션 영역(56) 사이에 연장하는 부분을 지칭한다. 도 1a에 예시된 바와 같이, 디바이스(10)는 인접한 핀(52) 사이의 더미 핀(52’)을 더 포함한다. 더미 핀(52’)은 선택적이고, 도 1b에 의해 예시된 바와 같은 디바이스(20)에서와 같이, 생략될 수 있다.
측벽을 따라 핀(52)의 상부 표면 위에 게이트 유전체 층(92)이 있고, 게이트 유전체 층(92) 위에 게이트 전극(94)이 있으며, 게이트 전극(94) 위에 게이트 마스크 층(96)이 있다. 게이트 유전체 층(92), 게이트 전극(94), 및 게이트 마스크 층(96)은 또한 더미 채널 영역(52’)의 측벽 상에도 배치될 수 있다. 게이트 유전체 층(92), 게이트 전극(94), 및 게이트 마스크 층(96)의 측벽 상에 게이트 스페이서(86)의 하나 이상의 층이 있을 수 있다. 게이트 유전체 층(92), 게이트 전극(94), 및 게이트 마스크 층(96)에 관련하여 핀(52A)의 대향 측에 소스/드레인 영역(83)이 배치된다. 더미 핀(52’)은 인접한 소스/드레인 영역(82) 사이에 배치되며 이들을 물리적으로 분리할 수 있다. 소스/드레인 영역(82)은 또한 핀(52A)의 리세싱된 부분으로부터 연장될 수 있다.
유전체 재료(38)는 게이트 마스크 층(96)을 통해 게이트 전극(94) 안으로 연장한다. 도 1a의 디바이스(10)에서, 유전체 재료(38)는 더미 핀(52’)으로 연장할 수 있고, 유전체 재료(38)와 더미 핀(52’)의 조합은 인접한 FinFET의 게이트 전극을 격리할 수 있다(예컨대, 도 30a 참조). 도 1b의 디바이스(20)에서, 유전체 재료(38)는 인접한 FinFET의 게이트 전극을 격리하도록 아이솔레이션 영역(56)으로 연장할 수 있다(예컨대, 도 32a 참조). 콘택 에칭 정치 층(CESL; contact etch-stop layer)(87)이 아이솔레이션 영역(56) 위에 배치되고, 유전체 층(88)이 CESL(87) 위에 배치된다. 유전체 층(88)은 소스/드레인 영역(82), 더미 핀(52’)(존재하는 경우)의 일부, 게이트 마스크 층(96), 게이트 유전체 층(92) 및 게이트 전극(94)을 더 둘러쌀 수 있다.
도 1a 및 도 1b는 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A는 게이트 전극(94)의 길이방향 축을 따라 있으며, 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 길이방향 축을 따라 있으며, 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향으로 이루어진다. 단면 B-B는 FinFET의 소스/드레인 영역을 통해 연장한다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 통해 연장한다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다. 단면 D-D는 단면 B-B에 평행하다. 도 1a에서 단면 D-D는 FinFET의 더미 핀을 통해 연장하고, 도 1b에서 단면 D-D는 도 1a에서와 유사한 FinFET의 위치를 통해 연장한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 FinFET에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면 디바이스, NSFET 등에 사용되는 양상도 고려한다.
도 2 내지 도 38b는 일부 실시예에 따라 FinFET의 제조에 있어서의 중간 단계들의 단면도이다. 도 2 내지 도 11, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 21a, 도 24a, 도 25a, 도 26a, 도 27, 도 28a, 도 29a, 도 30a, 도 31a, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 및 도 38a는, 복수의 핀/FinFET에 대한 것만 제외하고는, 도 1a/1b에 예시된 기준 단면 A-A를 예시한다. 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 24b, 도 25b, 도 26b, 도 26c, 도 28b, 도 29b, 도 30b, 도 31b, 도 32b, 도 37b, 및 도 38b는, 복수의 핀/FinFET에 대한 것만 제외하고는, 도 1a/1b에 예시된 마찬가지의 단면 B-B를 따라 예시된다. 도 14c, 도 14d 및 도 14e는, 복수의 핀/FinFET에 대한 것임을 제외하고는, 도 1에 예시된 기준 단면 C-C를 따라 예시된다. 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22a, 도 23a, 도 23b, 도 23c, 도 33b, 도 34b, 도 35b 및 도 36b는, 복수의 핀/FinFET에 대한 것만 제외하고는, 도 1a/1b에 예시된 기준 단면 D-D를 따라 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n 타입 디바이스, 예컨대 n 타입 FinFET을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p 타입 디바이스, 예컨대 p 타입 FinFET을 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)으로부터 물리적으로 분리될 수 있으며(디바이더(51)에 의해 예시된 바와 같이), 임의의 수의 디바이스 특징부(예컨대, 다른 활성 디바이스, 도핑된 영역, 아이솔레이션 구조물 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
하드 마스크(53)가 기판(50) 상에 퇴적된다. 하드 마스크(53)는 후속 형성되는 반도체 핀의 패턴을 정의하도록 사용될 수 있다. 일부 실시예에서, 하드 마스크는 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 등을 사용하여 퇴적된다. 하드 마스크(53)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 질화물, 이들의 다층 등을 포함할 수 있다. 예를 들어, 하나의 하드 마스크 층만 예시되어 있지만, 다층 구조물(예컨대, 실리콘 질화물 층 상의 실리콘 산화물 층)이 하드 마스크(53)로서 형성될 수 있다.
도 3 내지 도 32b는 실시예 디바이스의 제조에 있어서 다양한 추가적인 단계들을 예시한다. 도 3 내지 도 32b는 영역(50N)이나 영역(50P)에서의 특징부를 예시한다. 예를 들어, 도 3 내지 도 32b에 예시된 구조물은 영역(50N)과 영역(50P) 둘 다에 적용가능할 수 있다. 영역(50N)과 영역(50P)의 구조물의 차이(만약 있다면)는 각각의 도면에 첨부된 텍스트에 기재된다.
도 3 내지 도 7은 다양한 실시예에 따라 반도체 핀 및 더미 핀을 제조하는 것의 단면도들(예컨대, 도 1a의 단면 A-A를 따라)을 예시한다. 더미 핀의 형성은 선택적이고 다른 실시예에서 생략될 수 있다(예컨대, 도 1b에 의해 예시된 바와 같이). 도 3에서, 핀(52A 및 52B)이 기판(50)에 형성된다. 핀(52A/52B)은 반도체 스트립이다. 핀(52A/52B)은 핀(52A) 사이에 핀(52B)을 포함한다. 후속 도면에 기재되는 바와 같이, 핀(52B)은 선택적으로 제거되어 더미 핀(52’)으로 대체될 수 있다(도 6 참조).
일부 실시예에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 핀을 패터닝하는 데에 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(52A/52B) 상에 남을 수 있다.
도 4에서, 기판(50) 위에 그리고 이웃하는 핀(52A/52B) 사이에 절연 재료(54)가 형성된다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료(54)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 실시예에서, 절연 재료(54)는, 과도한 절연 재료(54)가 핀(52A/52B)을 덮도록 형성된다. 절연 재료(54)가 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 컨포멀(conformal) 라이너(도시되지 않음)가 먼저 기판(50) 및 핀(52A/52B)의 표면을 따라 형성될 수 있다. 그 후에, 상기에 설명된 바와 같은 충전 재료가 라이너 위에 형성될 수 있다.
퇴적 후에, 핀(52A/52B) 위의 과도한 절연 재료(54)를 제거하도록 제거 프로세스가 절연 재료(54)에 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP; chemical mechanical polish), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 핀(52A/52B) 및 절연 재료(54)의 상부 표면이 평평하도록(level), 핀(52A/52B)을 노출시킨다. 마스크(53)가 핀(52A/52B) 상에 남아 있는 실시예에서, 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 마스크 또는 핀(52A/52B) 각각과 절연 재료(54)의 상부 표면이 평평하도록, 마스크(53)를 노출시키거나 마스크(53)를 제거할 수 있다.
도 5에서, 예를 들어 수락가능한 에칭 프로세스를 사용하여 핀(52B)의 적어도 일부가 제거된다. 따라서, 핀(52A) 사이의 절연 재료(54)에 개구(55)가 형성된다. 후속 프로세스에서, 개구(55)에 더미 채널 영역이 형성될 수 있다. 핀(52B)은 완전히 제거될 수 있거나 또는 개구(55) 아래에 핀(52B)의 일부가 남을 수 있다.
도 6에서, 더미 핀(52’)이 개구(55)에 형성된다. 더미 핀(52’)은 실리콘 기반의 재료(예컨대, SiN, SiON, SiOCN, SiC, SiOC, SiO2 등), 금속 기반의 재료(예컨대, TaN, TaO, HfO 등과 같은 금속 산화물, 금속 질화물 등) 등의 하나 이상의 층을 포함할 수 있다. 도 6은 더미 핀(52’)을 단일 재료인 것으로서 예시하고 있지만, 더미 핀(52’)은 수직으로 그리고/또는 수평으로 적층될 수 있는 복수의 재료 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 더미 핀(52’)의 제1 층은 더미 핀(52’)의 제2 층의 측벽 및 측방향 표면을 라이닝할 수 있다. 부가의 예로서, 더미 핀(52’)의 제3 층이 더미 핀(52’)의 제2 층의 상부 상에 배치될 수 있다. 일부 실시예에서, 더미 핀(52’)의 폭(W)은 약 5 Å 내지 약 500 Å의 범위 내에 있을 수 있다.
더미 핀(52’)은 CVD, 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 플라즈마 강화 ALD(PEALD; plasma enhanced ALD), ALD, PVD 등과 같은 하나 이상의 퇴적 프로세스를 사용하여 형성될 수 있다. 더미 핀(52’)이 다층 구조물을 포함하는 실시예에서, 더미 핀(52’)을 형성하는 것은, 더미 핀(52’)의 추가의 재료 층(들)이 퇴적되기 전에 하나 이상의 에칭 백 및/또는 평탄화 단계를 또한 포함할 수 있다. 또한, 처음에 절연 재료(54)를 덮도록 더미 핀(52’)이 퇴적될 수 있고, 더미 핀(52’)의 과도한 부분을 제거하고 절연 재료(54)를 노출시키도록 평탄화, 에칭 백 등의 프로세스가 사용될 수 있다.
도 7에서, 절연 재료(54)는 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역(56)을 형성하도록 리세싱된다. 절연 재료(54)는, 핀(52A) 및 더미 핀(52’)의 상부 부분이 이웃하는 STI 영역(56) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역(56)의 상부 표면은, 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적합한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 재료(54)의 재료에 선택적인 것과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다(예컨대, 핀(52)의 재료보다 더 빠른 속도로 절연 재료(54)의 재료를 에칭함). 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다. 절연 재료(54)를 리세싱하는 것은, 더미 핀(52’)(존재하는 경우)에 비교하여 절연 재료(54)를 선택적으로 에칭하는 프로세스를 사용할 수 있다.
도 2 내지 도 7에 관련하여 기재된 프로세스는 핀(52A)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예에서, 핀은 에피텍셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래의 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 호모에피텍셜 구조물이 트렌치에서 에피텍셜 성장될 수 있고, 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 또한, 일부 실시예에서, 헤테로에피텍셜 구조물이 핀(52A)에 사용될 수 있다. 예를 들어, 도 7에서의 핀(52A)은 리세싱될 수 있고, 핀(52A)과는 상이한 재료가 리세싱된 핀(52A) 위에 에피텍셜 성장될 수 있다. 이러한 실시예에서, 핀(52A)은 리세싱된 재료 뿐만 아니라, 리세싱된 재료 위에 배치된 에피텍셜 성장된 재료도 포함한다. 또 부가의 실시예에서, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있다. 그 다음, 기판(50)과는 상이한 재료를 사용하여 헤테로에피텍셜 구조물이 트렌치에서 에피텍셜 성장될 수 있고, 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀(52A)을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피텍셜 또는 헤테로에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 에피텍셜 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 사전 및 후속 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, 영역(50P)(예컨대, PMOS 영역)에서의 재료와는 상이한 재료를 영역(50N)(예컨대, NMOS 영역)에 에피텍셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52A)의 상부 부분은 실리콘 게르마늄(SixGe1-x, x는 0 내지 1의 범위 내에 있음), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료는, 인듐 비소화물, 알루미늄 비소화물, 갈륨 비소화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소화물, 인듐 알루미늄 비소화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 한정되는 것은 아니다.
또한 도 7에서, 적합한 웰(도시되지 않음)이 핀(52A) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰이 영역(50N) 및 영역(50P) 둘 다에 형성된다.
상이한 웰 타입들이 있는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 영역(50N)에서의 핀(52A) 및 STI 영역(56) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는, 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n 타입 불순물이 NMOS 영역과 같은 영역(50N) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. N 타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1016 cm-3와 약 1018 cm-3 사이의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
영역(50P)의 주입에 이어서, 포토레지스트가 영역(50P)에서의 핀(52A) 및 STI 영역(56) 위에 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는, 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p 타입 불순물이 PMOS 영역과 같은 영역(50P) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. p 타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1016 cm-3와 약 1018 cm-3 사이의 농도로 영역에 주입된 붕소, 불화붕소, 인듐 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후에, 주입 손상을 보수하고(repair) 주입된 p 타입 및/또는 n 타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 일부 실시예에서, 에피텍셜 핀의 성장된 재료는 성장 동안 인시추 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 7의 실시예에서, 더미 핀(52’)은 핀(52A)의 상부 표면과 실질적으로 평평한(예컨대, 제조 공차 내에서) 상부 표면을 갖는 것으로서 예시되어 있다. 예를 들어, 핀(52A)이 STI 영역(56) 위로 연장하는 높이(H1)는, 더미 핀(52’)이 STI 영역(56) 위로 연장하는 높이(H2)와 동일하다. 다른 구성도 또한 가능하다. 예를 들어, 높이(H1)는 높이(H2)보다 작거나 클 수 있고, 더미 핀(52’)의 상부 표면은 핀(52A)의 상부 표면보다 높거나 낮을 수 있다.
도 3 내지 도 7은 더미 핀(52’)이 어떻게 형성될 수 있는지의 단지 하나의 예를 예시한 것이다. 다른 방법도 또한 가능하다. 예를 들어, 도 8 내지 도 10은 대안의 실시예에 따라 디바이스(15)에 더미 핀(52’)을 형성하는 중간 단계들을 예시한다. 도 8 내지 도 10에서, 비슷한 참조 번호는 도 3 내지 도 7에서 상기에 기재된 특징과 비슷한 프로세스를 사용하여 형성된 비슷한 요소들을 나타낸다. 도 8에서, 핀(52)은 예를 들어 도 2에서 상기에 기재된 바와 유사한 프로세스를 사용하여 기판(50)으로부터 연장하여 형성된다. 하드 마스크(53)가 핀(52)을 패터닝하는데 사용되며, 핀(52) 상에 남을 수 있다.
도 8에 의해 또한 예시된 바와 같이, 핀(52)의 측벽 위에 그리고 이를 따라 절연 재료(54)가 퇴적된다. 절연 재료(54)는 핀(52) 사이의 공간을 부분적으로만 채우는 컨포멀 프로세스를 사용하여 퇴적될 수 있다. 퇴적 프로세스의 결과로서, 핀(52) 사이에 그리고 절연 재료(54) 위에 개구(55)가 정의된다. 그 후에 더미 핀(52’)을 형성하기 위해 하나 이상의 재료가 개구(55)에 채워질 수 있다.
도 9에서, 더미 핀(52’)이 개구(55)에 형성된다. 더미 핀(52’)은 핀(52) 사이에 배치될 수 있고, 더미 핀(52’)은 절연 재료(54)에 매립될 수 있다. 예를 들어, 절연 재료(54)는 더미 핀(52’)의 하부 표면 및 측벽에 접촉할 수 있다. 더미 핀(52’)을 형성하는 것은 도 6에 관련하여 상기에 기재된 바와 유사한 프로세스를 사용하여 수행될 수 있다.
도 10에서, 절연 재료(56)가 에칭백되어 핀(52)의 측벽을 노출시키고 더미 핀(52’)의 측벽을 노출시키며 STI 영역(56)을 정의한다. 절연 재료(54)를 에칭백하는 것은 도 7에 관련하여 상기에 기재된 바와 유사한 프로세스를 사용하여 수행될 수 있다. 따라서, 대안의 실시예에 따라 더미 핀(52’)을 형성하는 방법이 완료될 수 있다. 추가적인 프로세스의 후속 기재는, (도 7에 의해 예시된 바와 같은) 디바이스(10)나, (도 10에 의해 예시된 바와 같은) 디바이스(15)에 적용될 수 있다.
도 11 내지 도 31b는 디바이스(10)를 제조하는 추가적인 단계들의 단면도를 예시한다. 이들 단계는 (도 10에 의해 예시된 바와 같은) 디바이스(15) 또는 디바이스(20)(도 1b 참조)에도 적용될 수 있다는 것을 이해하여야 한다. 도 11에서, 더미 유전체 층(60)이 디바이스(10)에서의 핀(52A) 및 더미 핀(52’) 상에 형성된다. 더미 유전체 층(60)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다.
더미 유전체 층(60) 위에 더미 게이트 층(62)이 형성되고, 더미 게이트 층(62) 위에 마스크 층(64)이 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 전도성 또는 비전도성 재료일 수 있고 비정질 실리콘, 다결정질 실리콘(폴리실리콘(polysilicon)), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위해 당해 기술분야에 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 아이솔레이션 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다.
마스크 층(64)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 단지 설명을 위한 목적으로 더미 유전체 층(60)이 핀(52A)만 덮는 것으로 도시되어 있음을 유의하여야 한다. 일부 실시예에서, 더미 유전체 층(60)은, 더미 유전체 층(60)이 더미 게이트 층(62)과 STI 영역(56) 사이에 연장하며 STI 영역(56)을 덮도록, 퇴적될 수 있다.
도 12a 내지 도 16b는 추가적인 중간 제조 단계들을 예시한다. 도 12a 내지 도 16b에서, “a”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 A-A를 따라 예시되고, “b”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 B-B를 따라 예시된다. 도 14c, 도 14d 및 도 14e는, 도 1a 및 도 1b의 각자의 단면 C-C를 따라 예시된다.
도 12b 및 도 12b에서, 마스크 층(64)(도 11 참조)은 마스크(74)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크(74)의 패턴이 더미 게이트 층(62)에 전사될 수 있다. 일부 실시예(예시되지 않음)에서, 마스크(74)의 패턴은 또한 더미 게이트(72)를 형성하도록 수락가능한 에칭 기술에 의해 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트(72)는 핀(52a)의 각자의 채널 영역(58)을 덮는다. 더미 게이트(72)는 또한 더미 핀(52’)의 상부 표면 및 측벽을 덮는다. 마스크(74)의 패턴은 더미 게이트(72)의 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(72)는 또한, 각자의 에피텍셜 핀(52A)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 12a 및 도 12b에서, 게이트 시일(seal) 스페이서(80)가 더미 게이트(72), 마스크(74) 및/또는 핀(52A)/더미 핀(52’)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 퇴적에 이어서 이방성 에칭이 게이트 시일 스페이서(80)를 형성할 수 있다. 게이트 시일 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 시일 스페이서(80)의 형성 후에, 저농도 도핑 소스/드레인(LDD; lightly doped source/drain) 영역(명시적으로 예시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입들이 있는 실시예에서, 도 6에서 상기에 설명된 주입과 마찬가지로, 포토레지스트와 같은 마스크가, 영역(50P)을 노출시키면서 영역(50N) 위에 형성될 수 있고, 적합한 타입(예컨대, p 타입) 불순물이 영역(50P)에서의 노출된 핀(52A) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크가, 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n 타입)이 영역(50N)에서의 노출된 핀(52A) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. n 타입 불순물은 앞서 설명된 임의의 n 타입 불순물일 수 있고, p 타입 불순물은 앞서 설명된 임의의 p 타입 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 보수하고 주입된 불순물을 활성화시키도록 어닐이 수행될 수 있다.
도 13a 및 도 13b에서, 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 상에 게이트 스페이서(86)가 형성된다. 게이트 스페이서(86)는, 절연 재료를 컨포멀하게(conformally) 퇴적하고 그 후에 절연 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화질화물, 이들의 조합 등일 수 있다.
상기의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 기재한 것임을 유의하여야 한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있다(예컨대, 게이트 스페이서(86)를 형성하기 전에 게이트 시일 스페이서(80)가 에칭되지 않으며, “L-형상” 게이트 시일 스페이서를 생성할 수 있음, 스페이서가 형성 및 제거될 수 있음, 등). 또한, n-타입 및 p-타입 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다. 예를 들어, n-타입 디바이스를 위한 LDD 영역은 게이트 시일 스페이서(80)를 형성하기 전에 형성될 수 있는 반면에, p-타입 디바이스를 위한 LDD 영역은 게이트 시일 스페이서(80)를 형성한 후에 형성될 수 있다.
도 14a 내지 도 14e에서, 에피텍셜 소스/드레인 영역(82)이 핀(52A)에 형성된다. 소스/드레인 영역(82)은 각자의 채널 영역(58)에서 스트레스를 가할 수 있으며, 그에 의해 성능을 개선할 수 있다. 에피텍셜 소스/드레인 영역(82)은, 각각의 더미 게이트(72)가 에피텍셜 소스/드레인 영역(82)의 각자의 이웃하는 쌍 사이에 배치되도록, 핀(52A)에 형성된다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(82)은 핀(52A) 안으로 연장할 수 있고 핀(52A)을 통해 관통할 수도 있다. 일부 실시예에서, 게이트 스페이서(86)는 에피텍셜 소스/드레인 영역(82)을 더미 게이트(72)로부터, 에피텍셜 소스/드레인 영역(82)이 결과적인 FinFET의 후속 형성되는 게이트를 단락시키지 않도록, 적합한 측방향 거리만큼 분리하도록 사용된다.
영역(50N), 예컨대 NMOS 영역 내의 에피텍셜 소스/드레인 영역(82)은, 핀(52A)에 리세스를 형성하도록 영역(50P), 예컨대 PMOS 영역을 마스킹하고 영역(50N) 내의 핀(52A)의 소스/드레인 영역을 에칭함으로써, 형성될 수 있다. 그 다음, 영역(50N) 내의 에피텍셜 소스/드레인 영역(82)이 리세스에서 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(82)은, 예컨대 n 타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(52A)이 실리콘인 경우, 영역(50N) 내의 에피텍셜 소스/드레인 영역(82)은 채널 영역(58)에 인장 응력을 가하는 재료, 예컨대 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. 영역(50N) 내의 에피텍셜 소스/드레인 영역(82)은 핀(52A)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
영역(50P), 예컨대 PMOS 영역 내의 에피텍셜 소스/드레인 영역(82)은, 영역(50N), 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있고, 영역(50P) 내의 핀(52A)의 소스/드레인 영역을 에칭하는 것은 핀(52A)에 리세스를 형성하도록 에칭된다. 그 다음, 영역(50P) 내의 에피텍셜 소스/드레인 영역(82)이 리세스에서 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(82)은, 예컨대 p 타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(52A)이 실리콘인 경우, 영역(50P) 내의 에피텍셜 소스/드레인 영역(82)은 채널 영역(58)에 압축 응력을 가하는 재료, 예컨대 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. 영역(50P) 내의 에피텍셜 소스/드레인 영역(82)은 또한 핀(52A)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피텍셜 소스/드레인 영역(82) 및/또는 핀(52A)은, 저농도 도핑된 소스/드레인 영역을 형성하는 것에 대하여 앞서 설명된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있고 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3와 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 앞서 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(82)은 성장 동안 인시추 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피텍셜 소스/드레인 영역(82)을 형성하는데 사용되는 에피텍시 프로세스의 결과로서, 에피텍셜 소스/드레인 영역의 상부 표면은, 핀(52A)의 측벽을 넘어 측방향으로 외측으로 확장하는 패싯을 갖는다. STI 영역(56) 위로 연장함으로써 에피텍셜 성장을 막는 게이트 스페이서(86)가 핀(52A)의 측벽의 일부를 덮으며 형성된다. 일부 다른 실시예에서, 게이트 스페이서(86)를 형성하는데 사용되는 스페이서 에칭은, 에피텍셜 성장된 영역이 STI 영역(56)의 표면으로 연장할 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
더미 핀(52’)이 있는 실시예에서, 도 14c에 의해 예시된 바와 같이, 인접한 소스/드레인 영역(82)은 에피텍시 프로세스가 완료된 후에 분리된 채 남는다. 예를 들어, 소스/드레인 영역(82)은 더미 핀(52’)에 물리적으로 접촉하도록 성장할 수 있으며, 이는 인접한 소스/드레인 영역(28)을 서로 물리적으로 분리한다. 따라서, 인접한 에피텍셜 소스/드레인 영역(82)이 합쳐져 의도치않게 단락되는 것을 막을 수 있다.
다른 실시예(예컨대, 도 1b의 디바이스(20))에서, 더미 핀(52’)은 형성되지 않을 수 있다. 이러한 실시예에서, 도 14d에 의해 예시된 바와 같이, 에피텍셜 소스/드레인 영역(82)의 패싯으로 인해 동일 FinFET의 인접한 소스/드레인 영역들(82)이 합쳐지게 된다. 다른 실시예에서, 도 14e에 의해 예시된 바와 같이, 인접한 소스/드레인 영역(82)은, 에피텍시 프로세스가 완료된 후에 분리된 채 남는다. 도 14c, 도 14d, 및 도 14e에 예시된 실시예에서, STI 영역(56) 위로 연장함으로써 에피텍셜 성장을 막는 게이트 스페이서(86)가 핀(52)의 측벽의 일부를 덮으며 형성된다. 일부 다른 실시예에서, 게이트 스페이서(86)를 형성하는데 사용되는 스페이서 에칭은, 에피텍셜 성장된 영역이 STI 영역(56)의 표면으로 연장할 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
도 15a 및 도 15b에서, 도 14a 및 도 14b에 예시된 구조물 위에 제1 층간 유전체(ILD; interlayer dielectric)(88)가 퇴적된다. 제1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는, PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 제1 ILD(88)와 에피텍셜 소스/드레인 영역(82), 마스크(74) 및 게이트 스페이서(86) 사이에 콘택 에칭 정지 층(CESL; contact etch stop layer)(87)이 배치된다. CESL(87)은, 위의 제1 ILD(88)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 16a 및 도 16b에서, 제1 ILD(88)의 상부 표면을 더미 게이트(72) 또는 마스크(74)의 상부 표면과 평평하게 하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따르는 게이트 시일 스페이서(80) 및 게이트 스페이서(86)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(72), 게이트 시일 스페이서(80), 게이트 스페이서(86), 및 제1 ILD(88)의 상부 표면은 평평하다. 따라서, 더미 게이트(72)의 상부 표면은 제1 ILD(88)을 통해 노출된다. 일부 실시예에서, 마스크(74)는 남아있을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(88)의 상부 표면을 마스크(74)의 상부 표면과 평평하게 한다.
도 17a 내지 도 21b는 인접한 트랜지스터들의 게이트를 분리하도록 더미 게이트(72)에서 유전체 재료를 형성하는 추가의 중간 단계들을 예시한다. 도 17a 내지 도 21b에서, “a”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 A-A를 따라 예시되고, “b”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 D-D를 따라 예시된다.
도 17a 및 도 17b에서, 더미 게이트(72)에서 개구(30)가 패터닝된다. 일부 실시예에서, 개구(30)는 더미 핀(52’)과 정렬될 수 있으며 바로 위에 배치될 수 있다. 개구(30)는 예를 들어 포토리소그래피 및 에칭의 조합을 통해 더미 게이트(72)에 형성될 수 있다. 개구(30)는 게이트 스페이서(예컨대, 게이트 시일 스페이서(80)/게이트 스페이서(86), 도 17b 참조)의 측벽을 노출시킬 수 있다. 개구(30)가 연장하는 깊이는, 에칭의 하나 이상의 파라미터(예컨대, 에칭 시간 등)를 튜닝함으로써 제어될 수 있다.
일부 실시예에서, 더미 게이트(72)에서 개구(30)를 에칭하는 것은, 플라즈마 에칭, 원격 플라즈마 프로세스, 라디칼 에칭 등과 같은 플라즈마 프로세스를 포함한다. 플라즈마 프로세스 동안 사용되는 에칭 가스는, Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, 이들의 조합 등을 포함할 수 있다. 플라즈마 프로세스는, 더미 게이트(72)와 디바이스(10)의 다른 특징부 간의 에칭 선택도를 튜닝하기(예컨대, 증가시키기) 위해 디바이스(10) 위에 패시베이션 가스를 흘리는(flowing) 것을 더 포함할 수 있다. 실시예의 패시베이션 가스는 N2, O2, CO2, SO2, CO, SiCl4, 이들의 조합 등을 포함할 수 있다. Ar, He, Ne, 이들의 조합 등과 같은 하나 이상의 캐리어 가스도 또한 플라즈마 프로세스 동안 사용될 수 있다. 또한, 플라즈마 프로세스는, 약 10W 내지 약 3000W의 범위 내의 플라즈마 소스 전력으로, 약 0W 내지 약 3000W의 범위 내의 바이어스 전력으로, 약 1 mTorr 내지 약 800 mTorr의 압력으로, 약 10 sccm 내지 약 5000 sccm의 가스 혼합물 유량 등으로 수행될 수 있다.
일부 실시예에서, 더미 게이트(72)에서 개구(30)를 에칭하는 것은 습식 에칭 프로세스(가끔 습식 세척으로 지칭됨)를 포함한다. 습식 에칭 프로세스 동안 사용될 수 있는 실시예의 에천트는 HF, F2, 이들의 조합 등을 포함할 수 있다. 습식 에칭 프로세스는, 더미 게이트(72)와 디바이스(10)의 다른 특징부 간의 에칭 선택도를 튜닝하기(예컨대, 증가시키기) 위해 디바이스(10) 위에 보조 에칭 화학물질을 흘리는 것을 더 포함할 수 있다. 실시예의 보조 에칭 화학물질은 H2SO4, HCl, HBr, NH3, 이들의 조합 등을 포함할 수 있다. 탈이온수(DIW), 알코올, 아세톤 등이 습식 에칭 프로세스 동안 에천트 및/또는 보조 에칭 화학물질을 혼합하기 위한 용매로서 사용될 수 있다.
도 18a 및 도 18b에서, 디바이스(10)에, 예컨대 개구(30)의 측벽 및 하부 표면에 트리트먼트(treatment) 프로세스(32)가 적용된다. 트리트먼트 프로세스(32)는 개구(30)의 측벽 및 하부 표면 상에 패시베이션 영역(34 및 36)을 형성할 수 있다. 패시베이션 영역(34)은 더미 게이트(72)에 형성될 수 있고, 패시베이션 영역(36)은 게이트 스페이서(예컨대, 게이트 시일 스페이서(80) 및/또는 게이트 스페이서(86))에 형성될 수 있다. 또한 명시적으로 예시되지 않았지만, 트리트먼트 프로세스(32)는, 게이트 더미 게이트(72)의 상부 표면 및 제1 ILD(88)의 상부 표면과 같은, 웨이퍼(10)의 다른 노출된 표면에 패시베이션 영역을 더 형성할 수 있다. 이러한 패시베이션 영역은 후속 프로세싱 단계에서 제거될 수 있다.
트리트먼트 프로세스(32)는, 더미 게이트(72)의 노출된 부분을 패시베이션 영역(34)으로 변환하고 게이트 스페이서(예컨대, 게이트 시일 스페이서(80) 및 선택적으로 게이트 스페이서(86))의 노출된 부분을 패시베이션 영역(36)으로 변환하는 변환 프로세스일 수 있다. 트리트먼트 프로세스(32)는 개구(30)를 형성하기 위한 에칭 프로세스와 인시추로(예컨대, 동일한 프로세스 챔버에서) 또는 엑스시추로(ex-situ)(예컨대, 상이한 프로세스 챔버에서) 수행될 수 있다. 패시베이션 영역(34) 및 패시베이션 층(36) 각각의 각자의 두께는 약 2Å 내지 약 300Å 범위 내에 있을 수 있다.
일부 실시예에서, 트리트먼트 프로세스(32)는 플라즈마 주입 등과 같은 플라즈마 프로세스를 포함한다. 플라즈마 프로세스 동안 사용된 패시베이션 가스는 N2, O2, CO2, SO2, CO, 이들의 조합 등을 포함할 수 있다. 플라즈마 프로세스는 패시베이션 영역(34 및 36)을 형성하는 것을 돕도록 탄소 기반(CH4), 실리콘 기반의 가스(예컨대, SiCl4), 이들의 조합 등과 같은 추가적인 가스를 흘리는 것을 더 포함할 수 있다. 또한, 플라즈마 프로세스는, 약 10W 내지 약 3000W 범위 내의 플라즈마 소스 전력으로, 약 0W 내지 약 3000W의 범위 내의 바이어스 전력으로, 약 1 mTorr 내지 약 800 mTorr의 압력으로, 약 10 sccm 내지 약 5000 sccm의 가스 혼합물 유량 등으로 수행될 수 있다.
일부 실시예에서, 트리트먼트 프로세스(32)는, HF, NF3, CH4, 이들의 조합 등과 같은 트리트먼트 가스를 사용하는 비-플라즈마, 건식 화학 트리트먼트이다. 일부 실시예에서, 트리트먼트 프로세스(32)는, 탈이온수(DIW), O3, CO2, HF, HCl, NH3, 이들의 조합 등을 포함하는 용액을 사용하는 습식 트리트먼트 프로세스이다. 일부 실시예에서, 트리트먼트 프로세스(32)는, 더미 게이트(72) 및 게이트 스페이서의 기존의 재료와 반응하며, 또한 개구(30)의 표면 상에 유전체 재료(예컨대, SiN, SiON, SiCON, SiC, SiOC, SiO2, SiC, 이들의 조합 등)를 퇴적하는 퇴적 프로세스이다. 이러한 실시예에서, 패시베이션 영역(34 및 36)은 더미 게이트(72)의 반응된 영역, 게이트 스페이서의 반응된 영역, 및 퇴적된 유전체 재료를 포함한다. 실시예의 퇴적 프로세스는 ALD 프로세스, CVD 프로세스, 이들의 조합 등을 포함할 수 있다.
더미 게이트(72)의 재료가 게이트 스페이서(예컨대, 게이트 시일 스페이서(80)/게이트 스페이서(86))의 재료(들)와는 상이하기 때문에, 처리된 영역(34)은 처리된 영역(36)과는 상이한 재료 조성을 가질 수 있다. 예를 들어, 트리트먼트 프로세스(32)가 질소를 사용하는 것을 포함하고 게이트 스페이서가 산소를 포함하는 실시예에서, 패시베이션 영역(34)은 실리콘 및 질소를 포함할 수 있으며 패시베이션 영역(36)은 실리콘, 산소 및 질소를 포함할 수 있다. 트리트먼트 프로세스(32)가 산소를 사용하는 것을 포함하고 게이트 스페이서가 질소를 포함하는 또다른 예에서, 패시베이션 영역(34)은 실리콘 및 산소를 포함할 수 있으며 패시베이션 영역(36)은 실리콘, 산소 및 질소를 포함할 수 있다. 트리트먼트 프로세스(32)가 질소를 사용하는 것을 포함하고 게이트 스페이서가 질소를 포함하는 또다른 예로서, 패시베이션 영역(34)의 질소 농도는 패시베이션 영역(36)의 질소 농도보다 더 낮을 수 있다. 트리트먼트 프로세스(32)가 산소를 사용하는 것을 포함하고 게이트 스페이서가 산소를 포함하는 또다른 예로서, 패시베이션 영역(34)의 산소 농도는 패시베이션 영역(36)의 산소 농도보다 더 낮을 수 있다. 따라서, 트리트먼트 프로세스(32)는 2개의 상이한 패시베이션 영역(34 및 36)을 형성하고, 패시베이션 영역(34 및 36) 간에 에칭 선택도가 달성될 수 있다. 에칭 선택도는 또한, 패시베이션 영역(36)과 게이트 스페이서의 남은 부분 간에 달성될 수 있다.
도 19a 및 도 19b에서, 에칭 프로세스가 더미 게이트(72)에 적용되며, 개구(30)를 더미 핀(52’)(존재하는 경우) 및 반도체 기판(50)을 향하여 더 연장한다. 일부 실시예에서, 개구(30)는 더미 핀(52’) 또는 반도체 기판(50)을 노출시키도록 연장될 수 있다.
에칭 프로세스는 패시베이션 영역(36)의 재료와 게이트 스페이서(예컨대, 게이트 시일 스페이서(80))의 재료 간에 선택적일 수 있으며, 그리하여 에칭 프로세스는 패시베이션 영역(36)을 제거한다. 예를 들어, 에칭 프로세스는 게이트 스페이서의 재료보다 더 높은 속도로 패시베이션 영역(36)의 재료를 제거할 수 있다. 그 결과 그리고 도 19b에 예시된 바와 같이, 개구(30)의 상부 부분은 개구(30)의 하부 부분의 폭(W2)보다 더 큰 폭(W1)을 가질 수 있다.
또한, 에칭 프로세스는 방향성(directional) 프로세스일 수 있으며, 리세스(30)의 측벽으로부터 패시베이션 영역(34)을 상당히 제거하지 않고서 리세스(30)의 하부 표면으로부터 패시베이션 영역(34)을 제거한다. 일부 실시예에서, 에칭 프로세스는 패시베이션 영역(34 및 36)의 재료 간에 선택적일 수 있으며, 그리하여 개구(30)의 측벽으로부터 패시베이션 영역(34)을 상당히 제거하지 않고서 패시베이션 영역(36)의 재료가 개구(30)의 측벽으로부터 제거된다. 그 결과, 더미 게이트(72)(및 대응하는 대체 금속 게이트)의 유효 게이트 폭이 유지될 수 있으며, 그에 의해 결과적인 디바이스의 디바이스 성능을 개선할 수 있다.
일부 실시예에서, 패시베이션 영역(36)을 제거하고 개구(30)를 확장하는 것은, 플라즈마 에칭, 원격 플라즈마 프로세스, 라디칼 에칭 등과 같은 플라즈마 프로세스를 포함한다. 플라즈마 프로세스 동안 사용되는 에칭 가스는, Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, 이들의 조합 등을 포함할 수 있다. 플라즈마 프로세스는, 더미 게이트(72)와 디바이스(10)의 다른 특징부 간의 에칭 선택도를 튜닝하기(예컨대, 증가시키기) 위해 디바이스(10) 위에 패시베이션 가스를 흘리는 것을 더 포함할 수 있다. 실시예의 패시베이션 가스는 N2, O2, CO2, SO2, CO, SiCl4, 이들의 조합 등을 포함할 수 있다. Ar, He, Ne, 이들의 조합 등과 같은 하나 이상의 캐리어 가스도 또한 플라즈마 프로세스 동안 사용될 수 있다. 또한, 플라즈마 프로세스는, 약 10W 내지 약 3000W의 범위 내의 플라즈마 소스 전력으로, 약 0W 내지 약 3000W의 범위 내의 바이어스 전력으로, 약 1 mTorr 내지 약 800 mTorr의 압력으로, 약 10 sccm 내지 약 5000 sccm의 가스 혼합물 유량 등으로 수행될 수 있다.
일부 실시예에서, 패시베이션 영역(36)을 제거하고 개구(30)를 확장하는 것은, 습식 에칭 프로세스(가끔 습식 세척으로 지칭됨)를 포함한다. 습식 에칭 프로세스 동안 사용될 수 있는 실시예의 에천트는 HF, F2, 이들의 조합 등을 포함할 수 있다. 습식 에칭 프로세스는, 더미 게이트(72)와 디바이스(10)의 다른 특징부 간의 에칭 선택도를 튜닝하기(예컨대, 증가시키기) 위해 디바이스(10) 위에 보조 에칭 화학물질을 흘리는 것을 더 포함할 수 있다. 실시예의 보조 에칭 화학물질은 H2SO4, HCl, HBr, NH3, 이들의 조합 등을 포함할 수 있다. 탈이온수(DIW), 알코올, 아세톤 등이 습식 에칭 프로세스 동안 에천트 및/또는 보조 에칭 화학물질을 혼합하기 위한 용매로서 사용될 수 있다.
도 18a 내지 도 19b는 하나의 트리트먼트 및 에칭 사이클이 더미 핀(52’)을 노출시키도록 개구(30)에 적용되는 것을 예시하고 있지만, 임의의 복수의 트리트먼트 및 에칭 사이클이 수행될 수 있다. 예를 들어, 도 18a 내지 도 19b에 관련하여 기재된 단계들은, 더미 핀(52’)이 노출되고 개구(30)가 원하는 프로파일을 가질 때까지 임의의 횟수 반복될 수 있다. 상기에 기재된 트리트먼트 프로세스 및 에칭 프로세스를 반복함으로써, 확장된 상부 부분을 갖는 개구를 형성하도록 원자층 에칭 타입 프로세스가 달성될 수 있다.
도 20a 및 도 20b에서, 개구(30)는 유전체 재료(38)로 채워진다. 유전체 재료(38)는 PVD, CVD, ALD, PECVD, 등에 의해 퇴적될 수 있다. 유전체 재료(38)는 먼저 개구(30)를 과충전(overfill)하고 더미 게이트(72) 및 제1 ILD(88)의 상부 표면을 덮도록 퇴적될 수 있다. 그 후에, 더미 게이트(72) 및 제1 ILD(88) 위로부터 과도한 유전체 재료(38)를 제거하도록 평탄화 프로세스(예컨대, CMP 등)가 수행될 수 있다.
더미 핀(52’)을 포함하는 디바이스(10)에서, 더미 핀(52’)과 조합하여 유전체 재료(38)는 더미 게이트(72)를 상이한 영역들(예컨대, 영역(72A 및 72B))로 분리한다. 더미 핀(52’)을 포함하지 않는 디바이스(20)에서, 유전체 재료(38)는 단독으로 더미 게이트(72)를 상이한 영역들(72A 및 72B)(도 21a 및 도 21b 참조)로 분리한다. 디바이스(20)에서, 유전체 재료(38)는 반도체 기판(50)으로 연장하며 이에 접촉한다. 영역(72A 및 72B)은 예를 들어 상이한 트랜지스터 디바이스들의 위치에 대응할 수 있다. 따라서, 유전체 재료(38) 및 더미 핀(52’)(존재하는 경우)은 인접한 FinFET 간의 격리를 제공할 수 있다.
개구(30)의 상부 부분을 넓힌 결과로서, 유전체 재료(38)의 상부 부분은 유전체 재료(38)의 하부 부분의 폭(W2)보다 더 큰 폭(W1)을 가질 수 있다. 넓어진 개구(30)는 유전체 재료(38)가 더 적은 결함(예컨대, 보이드)을 가지고 채워질 수 있게 해준다. 개구(30)를 넓힘으로써 또한, 게이트 스페이서(예컨대, 게이트 시일 스페이서(80) 및/또는 게이트 스페이서(86))가 유전체 재료(38)의 하부 부분 상에서보다 유전체 재료(38)의 상부 부분 상에서 더 얇게 된다. 예를 들어, 게이트 스페이서는 게이트 스페이서의 하부 부분보다 더 얇은 상부 부분을 갖는다. 또한, 개구(30)의 하부 부분을 따라 더미 게이트(72)의 에칭을 감소시킴으로써, 더미 게이트(72)(및 후속 형성되는 대체 게이트)의 유효 게이트 폭이 유지될 수 있다.
도 20c 및 도 20d는 유전체 재료(38)의 하향식 도면(top down view)을 예시한다. 도 20c는 도 20b의 라인 X-X를 따라 취한 하향식 도면을 예시하고, 도 20d는 도 20b의 라인 Y-Y를 따라 취한 하향식 도면을 예시한다. 도 20c 및 도 20d에 의해 예시된 바와 같이, 유전체 재료(38)의 상부 영역은 유전체 재료(38)의 하부 영역보다 더 넓다. 또한, 도 20c에서, 유전체 재료(38)의 상부 영역은 게이트 스페이서(80/86)의 제1 측벽을 지나 게이트 스페이서(80/86)의 제2 측벽을 향하여 연장할 수 있다. 제1 측벽은 더미 게이트(72)에 인접할 수 있고, 제2 측벽은 제1 측벽의 각자의 반대편이다. 상부 영역에서, 유전체 재료(38)는, 더미 게이트(72)의 치수(CD1)보다 더 큰 폭(W1)을 갖는다. 치수(CD1)는 더미 게이트(72)의 채널 길이 방향을 따라 측정된 더미 게이트(72)의 대향 측벽 사이의 거리일 수 있다. 유전체 재료(38)의 폭(W)은 또한, 게이트 스페이서(80/86)의 치수(CD2)보다 더 작을 수 있다. 치수(CD2)는 게이트 스페이서(80/86)의 대향 외측 측벽(예컨대, 제2 측벽) 사이의 거리일 수 있다. 도 30d에서, 유전체 재료(38)는 게이트 스페이서(80/86)의 제1 측벽에 의해 경계지어질 수 있다. 예를 들어, 유전체 재료(38)는 도 30d에 의해 예시된 하부 영역에서 폭(W2)을 갖고, 폭(W2)은 더미 게이트(72)의 치수(CD1)와 동일할 수 있다. 폭(W2)은 또한, 게이트 스페이서(80/86)의 치수(CD2)보다 더 작을 수 있다.
도 22a 내지 도 22e는, 디바이스(10)(도 20a 및 도 20b 참조)나 디바이스(20)(도 21a 및 도 21b 참조)에 적용될 수 있는 유전체 재료(38)의 대안의 구성을 예시한다. 도 22a는 영역들(38A, 38B, 38C, 및 38D)을 갖는 유전체 층(38)의 단면도를 예시한다. 도 22b, 도 22c, 도 22d 및 도 22e는 영역들(38A, 38B, 38C, 및 38D) 각각의 각자의 하향식 도면을 예시한다. 영역들(38A, 38B, 38C, 및 38D)의 각각은, 반도체 기판(50)을 향한 방향으로 감소하는 상이한 폭을 갖는다(도 20a 및 도 21a 참조). 예를 들어, 영역(38A)은, 영역(38B)의 폭(W4)보다 더 큰 폭(W3)을 갖는다. 폭(W3)은 또한, 더미 게이트(72)의 치수(CD3)보다 더 크고 게이트 스페이서(80/86)의 치수(CD4)보다 더 클 수 있다. 도 22b 내지 도 22e에서, 치수(CD3)는 더미 게이트(72)의 채널 길이 방향을 따라 측정된 더미 게이트(72)의 대향 측벽 사이의 거리일 수 있고, 치수(CD4)는 게이트 스페이서(80/86)의 대향 외측 측벽(예컨대, 더미 게이트(72)의 대향) 사이의 거리일 수 있다. 영역(38B)의 폭(W4)은 영역(38C)의 폭(W5)보다 더 크다. 폭(W4)은 또한, 더미 게이트(72)의 치수(CD3)보다 더 크고 게이트 스페이서(80/86)의 치수(CD4)와 동일할 수 있다. 영역(38C)의 폭(W5)은 영역(38D)의 폭(W7)보다 더 크다. 폭(W5)은, 게이트 스페이서(80/86)의 치수(CD4)보다 더 작고 더미 게이트(72)의 치수(CD4)보다 더 클 수 있다. 폭(W6)은, 더미 게이트(72)의 치수(CD3)와 동일하고 게이트 스페이서(80/86)의 치수(CD4)보다 작을 수 있다.
도 22a 내지 도 22e의 구성은, 도 18a 내지 도 19b에 관련하여 상기에 기재된 프로세스의 복수의 사이클을 적용한 것으로부터의 결과일 수 있다. 예를 들어, 도 22a 내지 도 22e는 3회 사이클을 적용함으로써 달성될 수 있다. 또한, 복수의 사이클을 적용함으로써, 유전체 재료(38)의 측벽이 제1 ILD(88)에 직접 접촉하도록, 게이트 스페이서(80/86)의 상부 부분이 완전히 제거될 수 있다. 다른 실시예에서 추가적인 사이클 또는 더 적은 사이클이 적용될 수 있다. 예를 들어, 다른 실시예에서, 영역(38A 또는 38B)의 하나 이상이 생략될 수 있거나, 또는 유전체 재료(38)는 영역(38A) 위에 하나 이상의 추가적인 영역(예컨대, 더 넓은 영역)을 포함할 수 있다.
도 23a 내지 도 23c는 유전체 재료(38)의 추가적인 실시예의 단면도들을 예시한다. 반도체 기판(50)의 주면에 실질적으로 수직인, 실질적으로(예컨대, 제조 공차 내에서) 직선 측벽을 갖는 것으로서 유전체 재료(38)를 예시하는 도 20a 내지 도 22e의 실시예과 비교하여, 유전체 재료(38)는 또한 경사진 측벽을 가질 수도 있다. 도 23a는, 유전체 재료(38)가 반도체 기판(50)을 향한 방향으로 연속적으로 그리고 일정하게(constantly) 감소하는 폭을 갖는 실시예를 예시한다. 도 23b는, 유전체 재료(38)가 반도체 기판(50)을 향한 방향으로 연속적으로 그리고 이산적으로(discretely) 감소하는 폭을 갖는 실시예를 예시한다. 예를 들어, 도 23b에서, 유전체 재료(38)의 폭은 이산 간격으로 급격히 감소할 수 있다. 도 23c는, 유전체 재료(38)가 직선 및 경사진 측벽 둘 다를 가지며 게이트 스페이서(80/86)는 부분적으로만 유전체 재료(38)의 측벽을 따라 연장하는 실시예를 예시한다. 게이트 스페이서(80/86)에 의해 경계지어지는 유전체 재료(38)의 부분은 반도체 기판(50)을 향한 방향으로 연속적으로 그리고 일정하게 감소하는 폭을 가질 수 있는 반면에, 게이트 스페이서(80/86) 위의 유전체 재료(38)의 부분은 실질적으로 일정한 폭을 가질 수 있다(예컨대, 제조 공차 내에서).
도 24a 내지 도 32b는 트랜지스터 디바이스에 대체 게이트 및 콘택을 형성하는 추가적인 중간 단계들을 예시한다. 도 24a 내지 도 32b에서, “a”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 A-A를 따라 예시되고, “b”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 B-B를 따라 예시된다.
도 24a 및 도 24b에서, 남은 더미 게이트(72) 및 마스크(74)는, 만약 존재한다면, 리세스(90)가 형성되도록 에칭 단계(들)에서 제거된다. 리세스(90)에서의 더미 유전체 층(60)의 부분도 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만 제거되고 더미 유전체 층(60)은 남으며 리세스(90)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(60)은, 다이의 제1 영역(예컨대, 코어 로직 영역)에서 리세스(90)로부터 제거되고, 다이의 제2 영역(예컨대, 입력/출력 영역)에서 리세스(90)에 남는다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않고서 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(90)는 각자의 핀(52A)의 채널 영역(58)을 노출시키고 그리고/또는 그 위에 있다. 각각의 채널 영역(58)은 이웃하는 에피텍셜 소스/드레인 영역(82)의 쌍 사이에 배치된다. 제거 동안, 게이트 유전체 층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다.
그 다음, 더미 유전체 층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다. 일부 실시예에서, 더미 유전체 층(60)은 패시베이션 영역(34)과 동일한 재료 조성 또는 유사한 재료 조성을 가질 수 있다. 따라서, 더미 유전체 층(60)을 제거하는 것은 또한, 패시베이션 영역(34)의 일부를 제거하거나 또는 패시베이션 영역(34)을 완전히 제거할 수 있다(예컨대, 도 25a 및 도 25b에 의해 예시된 바와 같이).
도 26a 및 도 26b에서, 게이트 유전체 층(92) 및 게이트 전극(94)이 대체 게이트를 위해 형성된다. 도 26c는 도 26b의 영역(89)의 상세도를 예시한다. 도 27은, 패시베이션 영역(35)이 제거되는 실시예에서 게이트 유전체 층(92) 및 게이트 전극(94)을 형성하는 것을 예시한다. 게이트 유전체 층(92)이 리세스(90)에, 예컨대 핀(52A)의 상부 표면 및 측벽 상에, 더미 핀(52’)의 측벽 상에, 유전체 재료(38)의 측벽 상에, 패시베이션 영역(34)(존재하는 경우)의 측벽 상에 그리고 게이트 시일 스페이서(80)/게이트 스페이서(86)의 측벽 상에 컨포멀하게 퇴적된다. 게이트 유전체 층(92)은 또한 제1 ILD(88)의 상부 표면 상에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체 층(94)은 하이 k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(94)은 약 7.0보다 더 큰 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자 빔 증착(MBD; Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 일부가 리세스(90)에 남아있는 실시예에서, 게이트 유전체 층(92)은 더미 게이트 유전체(60)의 재료(예컨대, SiO2)를 포함한다.
게이트 전극(94)이 게이트 유전체 층(92) 위에 각각 퇴적되고, 리세스(90)의 남은 부분을 채운다. 더미 핀(52’)의 측벽으로부터 막(106)의 부분을 제거함으로써, 핀(52)과 더미 핀(52’) 사이의 공간이 증가될 수 있다. 그 결과, 게이트 전극(94)은 더 적은 결함(예컨대, 더 적은 보이드)을 가지고 핀(52)/더미 핀(52’) 주변의 그리고 그 사이의 공간에 퇴적될 수 있다.
게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 도 26b에서 단일 층 게이트 전극(94)이 예시되어 있지만, 도 26c에 예시된 바와 같이, 게이트 전극(94)은 임의의 수의 라이너 층(94A), 임의의 수의 일함수 튜닝 층(94B), 및 충전 재료(94C)를 포함할 수 있다. 리세스(90)의 충전 후에, CMP와 같은 평탄화 프로세스가 게이트 유전체 층(92)의 과도한 부분, 및 게이트 전극(94)의 재료를 제거하도록 수행될 수 있으며, 과도한 부분은 ILD(88)의 상부 표면 위에 있는 것이다. 따라서, 게이스 전극(94) 및 게이트 유전체 층(92)의 재료의 남은 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체 층(92)은 집합적으로 "게이트 스택”으로서 총칭될 수 있다. 게이트 및 게이트 스택은 핀(52A)의 채널 영역(58)의 측벽을 따라 연장할 수 있다. 유전체 재료(38) 및 더미 핀(52’)은, 인접한 게이트 스택들이 상이한 FinFET에 대응할 때 인접한 게이트 스택들(예컨대, 게이트 스택(92A/94A) 및 게이트 스택(92B/94B))을 격리한다. 예를 들어, 게이트 스택(92A/94A)은 유전체 재료(38) 및 더미 핀(52’)(존재하는 경우)에 의해 채널 폭 방향으로 게이트 스택(92B/94B)으로부터 배열 및 분리된다. 인접한 게이트 스택들은 FinFET의 채널 폭 방향을 따라 분리 및 배열될 수 있다.
영역(50N) 및 영역(50P)에서의 게이트 유전체 층(92)의 형성은, 각각의 영역에서의 게이트 유전체 층(92)이 동일 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극(94)의 형성은, 각각의 영역에서의 게이트 전극(94)이 동일 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체 층(92)은, 게이트 유전체 층(92)이 상이한 재료일 수 있도록 이산 프로세스에 의해 형성될 수 있고, 그리고/또는 각각의 영역에서의 게이트 전극(94)은, 게이트 전극(94)이 상이한 재료일 수 있도록 이산 프로세스에 의해 형성될 수 있다. 이산 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
도 28a 및 도 28b에서, 게이트 스택 바로 위에 그리고 게이트 스페이서(86)의 대향 부분 사이에 리세스가 형성되도록, 게이트 스택(게이트 유전체 층(92) 및 대응하는 위의 게이트 전극(94)을 포함함)이 리세싱된다. 에칭 프로세스는 유전체 재료(38)가 상당히 에칭되지 않도록 선택적일 수 있다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(96)가 리세스에 채워지며, 그 다음에 제1 ILD(88) 위에 연장하는 유전체 재료의 과도한 부분을 제거하도록 평탄화 프로세스가 이어진다. 후속 형성되는 게이트 콘택(110)(도 29a 및 도 29b)은 리세싱된 게이트 전극(94)의 상부 표면에 접촉하도록 게이트 마스크(96)를 통해 관통한다. 유전체 재료(38)는 게이트 마스크(96)를 통해 연장할 수 있다.
도 29a 및 도 29b에서, 제1 ILD(108)가 제1 ILD(88) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(108)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 29a 및 도 29b에 또한 예시된 대로, 일부 실시예에 따라 게이트 콘택(110) 및 소스/드레인 콘택(112)이 제2 ILD(108) 및 제1 ILD(88)를 통해 형성된다. 도 30a 및 도 30b는 패시베이션 영역(34)이 제거되는 실시예에서의 유사한 단계를 예시한다. 도 31a 및 도 31b는 더미 핀(52’)이 생략되는 디바이스(20)에서의 유사한 제조 단계를 예시하고, 도 32a 및 도 32b는 더미 핀(52’)이 생략되고 패시베이션 영역(34)이 또한 제거되는 디바이스(20)에서의 유사한 제조 단계를 예시한다. 소스/드레인 콘택(112)을 위한 개구가 제1 및 제2 ILD(88 및 108)를 통해 형성되고, 게이트 콘택(110)을 위한 개구가 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 개구는 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너, 및 전도성 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(108)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남은 라이너 및 전도성 재료는 개구에 소스/드레인 콘택(112) 및 게이트 콘택(110)을 형성한다. 에피텍셜 소스/드레인 영역(82)과 소스/드레인 콘택(112) 사이의 계면에 실리사이드를 형성하도록 어닐 프로세스가 수행될 수 있다. 소스/드레인 콘택(112)은 에피텍셜 소스/드레인 영역(82)에 물리적으로 그리고 전기적으로 커플링되고, 게이트 콘택(110)은 게이트 전극(106)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 콘택(112) 및 게이트 콘택(110)은 상이한 프로세스로 형성될 수 있고, 또는 동일 프로세스에서 형성될 수 있다. 동일한 단면에 형성되는 것으로서 도시되어 있지만, 소스/드레인 콘택(112) 및 게이트 콘택(110)의 각각은 콘택의 단락을 피할 수 있도록 상이한 단면에 형성될 수 있다는 것을 알아야 한다.
상기의 실시예는, 유전체 재료(38)가 게이트 스택(92/94) 전에 형성되는 것에 대해 기재한다. 다른 실시예에서, 게이트 스택(예컨대, 게이트 유전체(92) 및 게이트 전극(94)을 포함함)은 유전체 재료(38)를 형성하기 전에 형성될 수 있다. 예를 들어, 도 33a 내지 도 36d는 예를 들어 금속 게이트 컷 프로세스를 사용하여 게이트 스택(92/94) 후에 유전체 재료를 형성하는 것의 중간 단면도들을 예시한다. 도 33a 내지 도 36b에서, “a”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 A-A를 따라 예시되고, “b”로 끝나는 도면은 도 1a 및 도 1b의 각자의 단면 D-D를 따라 예시된다. 도 36c 및 도 36d는 하향식 도면을 예시한다. 도 33a 내지 도 36d는 도 17a 내지 도 20d에 관련하여 상기에 기재된 바와 유사한 프로세스를 예시하며, 비슷한 참조 번호는 비슷한 프로세스를 사용하여 형성된 비슷한 요소를 나타낸다.
도 33a 및 도 33b에서, 게이트 스택(92/94)은 개구를 정의하도록 에칭될 수 있다(예컨대, 도 17a 및 도 17b에 관련하여 상기에 기재된 바와 같이). 더미 핀(52’)이 있는 실시예에서, 개구(30)는 더미 핀(52’) 바로 위에 형성될 수 있다.
더미 핀(52’) 또는 STI 영역(56)이 노출될 때까지, (예컨대, 도 18a 및 도 18b에 관련하여 상기에 기재된 바와 같은) 트리트먼트 프로세스 및 (예컨대, 도 19a 및 도 19b에 관련하여 상기에 기재된 바와 같은) 에칭 프로세스의 하나 이상의 사이클이 개구(30)에 적용될 수 있다. 도 34a 및 도 34b는 트리트먼트 프로세스를 예시하고, 도 35a 및 도 35b는 에칭 프로세스를 예시한다. 도 34a 및 도 34b의 트리트먼트 프로세스(들)의 결과로서, 패시베이션 영역(40)이 게이트 전극(94)에 형성될 수 있다. 패시베이션 영역(40)은 게이트 전극(94)의 재료 및 트리트먼트 프로세스(들) 동안 사용되는 원소를 포함할 수 있다. 예를 들어, 패시베이션 영역(40)은 금속 산화물, 금속 질화물 등을 포함할 수 있다.
도 36a 및 도 36b에서, 그 다음, 유전체 재료(38)가 개구(30)에 퇴적될 수 있다(예컨대, 도 20a 내지 도 20d에 관련하여 상기에 기재된 바와 같이). 유전체 재료(38) 및 더미 핀(52’)(존재하는 경우)은 인접한 트랜지스터 디바이스들의 게이트 스택(92A/94A 및 92B/94B)을 분리한다. 예를 들어, 게이트 스택(92A/94A)은, 유전체 재료(38) 및 더미 핀(52’)(존재하는 경우)에 의해 채널 폭 방향으로 게이트 스택(92B/94B)으로부터 배열 및 분리된다. 패시베이션 영역(40)은 전반에 걸쳐 균일한 재료 조성을 가질 수 있고 유전체 재료(38)의 측벽 상에 배치될 수 있다. 예를 들어, 패시베이션 영역(40)은 유전체 재료(38)의 일부를 게이트 전극(94)으로부터 분리할 수 있다. 도 36c는 유전체 재료의 상부 부분의 하향식 도면을 예시하고(예컨대, 도 36b의 라인 X-X를 따라 취함), 도 36d는 유전체 재료(38)의 하부 부분의 하향식 도면을 예시한다(예컨대, 도 36b의 라인 Y-Y를 따라 취함). 예시된 바와 같이, 유전체 재료(38)의 상부 부분은 유전체 재료(38)의 하부 부분의 폭(W2)보다 더 넓은 폭(W1)을 가질 수 있다.
도 28a 내지 도 29b에 관련하여 상기에 기재된 바와 유사한 프로세스가 적용되어 게이트 스택(92/94)을 리세싱하고 리세싱된 게이트 스택(92/94) 위에 게이트 마스크 층(94)을 형성하며 트랜지스터에 콘택을 형성할 수 있다. 결과적인 구조물이 도 37a 및 도 37b에 예시되어 있다. 도 38a 및 도 38b는 더미 핀(52’)이 제외되고 유전체 재료(38)가 게이트 스택(92/94) 후에 형성되는 대안의 실시예를 예시한다.
개시된 FinFET 실시예는 또한, 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조 디바이스에도 적용될 수 있다. NSFET 실시예에서, 핀은 채널 층과 희생 층의 교대 층들의 스택을 패터닝함으로써 형성된다. 실시예는, 예를 들어 2개 내지 10개의 채널 층/희생 층 쌍을 포함할 수 있다. 일부 실시예에서, 스택의 폭은 약 30Å 내지 약 5000Å 의 범위, 예컨대 약 30Å 내지 약 3000Å 범위 내에 있을 수 있다. 더미 게이트 스택 및 소스/드레인이 상기에 기재된 바와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후에, 희생 층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물이 상기에 기재된 바와 유사한 방식으로 형성되고, NSFET 디바이스의 채널 영역에서 채널 층을 부분적으로 또는 완전히 둘러쌀 것이다. 게이트 구조물 및 소스/드레인에의 ILD 및 콘택이 상기에 기재된 바와 유사한 방식으로 형성된다. 나노구조 디바이스는 미국 특허 출원 공보 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 참조에 의해 여기에 포함된다.
다양한 실시예에서, 인접한 트랜지스터들의 금속 게이트를 분리하도록 유전체 재료가 사용될 수 있다. 유전체 재료는, 더미 게이트 스택 또는 금속 게이트 스택에 개구를 패터닝하고 개구에 유전체 재료를 채움으로써 형성될 수 있다. 개구의 상부 부분이 넓어질 수 있으며, 그에 의해 유전체 재료의 갭 충전 윈도우를 개선할 수 있고 제조 결함을 감소시킬 수 있다. 또한 개구의 하부 부분은 넓어지지 않을 수 있으며, 인접한 게이트 스택의 유효 게이트 폭이 유지될 수 있다. 일부 실시예에서, 개구의 상부 부분을 넓히는 것은 트리트먼트 및 에칭 프로세스의 하나 이상의 사이클로 달성될 수 있다. 따라서, 유효 게이트 폭을 제어하고 유전체 재료 갭 충전 윈도우를 확대하도록 원자층 에칭 타입 프로세스가 달성될 수 있다. 제조 결함이 감소될 수 있고, 디바이스 성능이 개선될 수 있다.
일부 실시예에서, 디바이스는, 반도체 기판 및 상기 반도체 기판 위의 제1 게이트 스택을 포함하며, 상기 제1 게이트 스택은 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있다. 상기 디바이스는, 상기 반도체 기판 위의, 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제2 게이트 스택, 및 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료를 더 포함한다. 상기 유전체 재료는 적어도 부분적으로 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있으며, 상기 유전체 재료의 상부 부분의 제1 폭은 상기 유전체 재료의 하부 부분의 제2 폭보다 더 크고, 상기 제1 게이트 스페이서의 상부 부분의 제3 폭은 상기 제1 게이트 스페이서의 하부 부분의 제4 폭보다 더 작다. 일부 실시예에서, 상기 제2 게이트 스페이서의 상부 부분의 제5 폭은 상기 제2 게이트 스페이서의 하부 부분의 제6 폭보다 더 작다. 일부 실시예에서, 상기 디바이스는 상기 유전체 재료의 상부 부분과 상기 제1 게이트 스택 사이의 패시베이션 영역을 더 포함한다. 일부 실시예에서, 상기 패시베이션 영역은 금속 산화물 또는 금속 질화물을 포함한다. 일부 실시예에서, 상기 디바이스는 상기 유전체 재료 하의 더미 핀을 더 포함하며, 상기 더미 핀은 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리한다. 일부 실시예에서, 상기 유전체 재료는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역으로 연장하며 접촉한다. 일부 실시예에서, 상기 유전체 재료는 경사진 측벽을 갖는다. 일부 실시예에서, 상기 유전체 재료는, 상기 반도체 기판의 주면에 수직인 직선 측벽을 갖는다. 일부 실시예에서, 상기 유전체 재료의 상부 부분은 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 위에 있다. 일부 실시예에서, 상기 제1 게이트 스페이서의 상부 부분은 상기 유전체 재료의 상부 부분의 측벽에 접촉한다. 일부 실시예에서, 상기 제1 폭은 상기 제1 게이트 스택의 제1 측벽과 상기 제1 게이트 스택의 제2 측벽 사이의 거리보다 더 크며, 상기 거리는 상기 제1 게이트 스택의 채널 길이 방향을 따라 측정된다.
일부 실시예에서, 디바이스는, 반도체 기판의 상부 표면에서의 제1 트랜지스터로서, 제1 채널 영역과, 상기 제1 채널 영역의 측벽을 따라 그 위에 있는 제1 게이트 스택을 포함하는, 상기 제1 트랜지스터; 상기 반도체 기판의 상부 표면에서의 제2 트랜지스터로서, 제2 채널 영역과, 상기 제2 채널 영역의 측벽을 따라 그 위에 있는 제2 게이트 스택을 포함하는, 상기 제2 트랜지스터; 상기 제1 트랜지스터의 채널 폭 방향으로 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료로서, 제1 폭을 갖는 제1 부분과, 상기 제1 부분 위에 있으며, 상기 제1 폭보다 더 큰 제2 폭을 갖는 제2 부분을 포함하는, 상기 유전체 재료; 및 상기 유전체 재료의 제2 부분과 상기 제1 게이트 스택 사이의 제1 패시베이션 영역을 포함한다. 일부 실시예에서, 상기 디바이스는, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 유전체 재료의 제1 측벽들을 따르는 제1 게이트 스페이서; 및 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 유전체 재료의 제2 측벽들을 따르는 제2 게이트 스페이서를 더 포함한다. 일부 실시예에서, 상기 디바이스는, 상기 유전체 재료 하의, 상기 유전체 재료에 인접한 더미 핀을 더 포함하며, 상기 더미 핀은 상기 제1 트랜지스터의 채널 폭 방향으로 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리한다.
일부 실시예에서, 방법은, 게이트 스택에서 개구를 에칭하는 단계 - 상기 개구는 게이트 스페이서의 측벽을 노출시키고, 상기 게이트 스페이서는 상기 게이트 스택의 측벽 상에 배치됨 - ; 상기 개구에서 트리트먼트(treatment) 프로세스를 수행하는 단계 - 상기 트리트먼트 프로세스는: 상기 게이트 스페이서의 측벽에서의 제1 패시베이션 영역과, 상기 게이트 스택에서의 제2 패시베이션 영역을 정의함 - ; 상기 제1 패시베이션 영역을 제거하는 에칭 프로세스를 사용하여 상기 게이트 스택을 통해 상기 개구를 연장하는 단계; 및 상기 게이트 스택을 통해 상기 개구를 연장한 후에, 상기 개구를 유전체 재료로 채우는 단계를 포함한다. 일부 실시예에서, 상기 게이트 스택은 금속 게이트 전극을 포함한다. 일부 실시예에서, 상기 게이트 스택은 더미 게이트 스택이고, 상기 방법은, 상기 개구를 유전체 재료로 채운 후에, 상기 게이트 스택을 제2 게이트 스택으로 대체하는 단계를 더 포함한다. 일부 실시예에서, 상기 게이트 스택을 통해 상기 개구를 연장하는 단계는 더미 핀을 노출시키는 단계를 포함한다. 일부 실시예에서, 상기 에칭 프로세스는 방향성 에칭 프로세스이다. 일부 실시예에서, 상기 에칭 프로세스는, 상기 제2 패시베이션 영역보다 더 높은 속도로 상기 제1 패시베이션 영역을 제거하는 선택적 에칭이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의, 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있는 제1 게이트 스택;
상기 반도체 기판 위의, 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제2 게이트 스택; 및
상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료
를 포함하고,
상기 유전체 재료는 적어도 부분적으로 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있으며, 상기 유전체 재료의 상부 부분의 제1 폭은 상기 유전체 재료의 하부 부분의 제2 폭보다 더 크고, 상기 제1 게이트 스페이서의 상부 부분의 제3 폭은 상기 제1 게이트 스페이서의 하부 부분의 제4 폭보다 더 작은 것인, 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제2 게이트 스페이서의 상부 부분의 제5 폭은 상기 제2 게이트 스페이서의 하부 부분의 제6 폭보다 더 작은 것인, 디바이스.
실시예 3. 실시예 1에 있어서, 상기 유전체 재료의 상부 부분과 상기 제1 게이트 스택 사이의 패시베이션 영역을 더 포함하는, 디바이스.
실시예 4. 실시예 3에 있어서, 상기 패시베이션 영역은 금속 산화물 또는 금속 질화물을 포함하는 것인, 디바이스.
실시예 5. 실시예 1에 있어서, 상기 유전체 재료 하의 더미 핀을 더 포함하며, 상기 더미 핀은 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서, 상기 유전체 재료는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역으로 연장하며 접촉하는 것인, 디바이스.
실시예 7. 실시예 1에 있어서, 상기 유전체 재료는 경사진 측벽을 갖는 것인, 디바이스.
실시예 8. 실시예 1에 있어서, 상기 유전체 재료는, 상기 반도체 기판의 주면에 수직인 직선 측벽을 갖는 것인, 디바이스.
실시예 9. 실시예 1에 있어서, 상기 유전체 재료의 상부 부분은 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 위에 있는 것인, 디바이스.
실시예 10. 실시예 1에 있어서, 상기 제1 게이트 스페이서의 상부 부분은 상기 유전체 재료의 상부 부분의 측벽에 접촉하는 것인, 디바이스.
실시예 11. 실시예 1에 있어서, 상기 제1 폭은 상기 제1 게이트 스택의 제1 측벽과 상기 제1 게이트 스택의 제2 측벽 사이의 거리보다 더 크며, 상기 거리는 상기 제1 게이트 스택의 채널 길이 방향을 따라 측정되는 것인, 디바이스.
실시예 12. 디바이스에 있어서,
반도체 기판의 상부 표면에서의 제1 트랜지스터로서,
제1 채널 영역과,
상기 제1 채널 영역의 측벽을 따라 그 위에 있는 제1 게이트 스택
을 포함하는, 상기 제1 트랜지스터;
상기 반도체 기판의 상부 표면에서의 제2 트랜지스터로서,
제2 채널 영역과,
상기 제2 채널 영역의 측벽을 따라 그 위에 있는 제2 게이트 스택
을 포함하는, 상기 제2 트랜지스터;
상기 제1 트랜지스터의 채널 폭 방향으로 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료로서,
제1 폭을 갖는 제1 부분과,
상기 제1 부분 위에 있으며, 상기 제1 폭보다 더 큰 제2 폭을 갖는 제2 부분
을 포함하는, 상기 유전체 재료; 및
상기 유전체 재료의 제2 부분과 상기 제1 게이트 스택 사이의 제1 패시베이션 영역
을 포함하는, 디바이스.
실시예 13. 실시예 12에 있어서,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 유전체 재료의 제1 측벽들을 따르는 제1 게이트 스페이서; 및
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 유전체 재료의 제2 측벽들을 따르는 제2 게이트 스페이서
를 더 포함하는, 디바이스.
실시예 14. 실시예 12에 있어서,
상기 유전체 재료 하의, 상기 유전체 재료에 인접한 더미 핀을 더 포함하며, 상기 더미 핀은 상기 제1 트랜지스터의 채널 폭 방향으로 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 것인, 디바이스.
실시예 15. 방법에 있어서,
게이트 스택에서 개구를 에칭하는 단계 - 상기 개구는 게이트 스페이서의 측벽을 노출시키고, 상기 게이트 스페이서는 상기 게이트 스택의 측벽 상에 배치됨 - ;
상기 개구에서 트리트먼트(treatment) 프로세스를 수행하는 단계 - 상기 트리트먼트 프로세스는:
상기 게이트 스페이서의 측벽에서의 제1 패시베이션 영역과,
상기 게이트 스택에서의 제2 패시베이션 영역
을 정의함 - ;
상기 제1 패시베이션 영역을 제거하는 에칭 프로세스를 사용하여 상기 게이트 스택을 통해 상기 개구를 연장하는 단계; 및
상기 게이트 스택을 통해 상기 개구를 연장한 후에, 상기 개구를 유전체 재료로 채우는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 상기 게이트 스택은 금속 게이트 전극을 포함하는 것인, 방법.
실시예 17. 실시예 15에 있어서, 상기 게이트 스택은 더미 게이트 스택이고, 상기 방법은, 상기 개구를 유전체 재료로 채운 후에, 상기 게이트 스택을 제2 게이트 스택으로 대체하는 단계를 더 포함하는 것인, 방법.
실시예 18. 실시예 15에 있어서, 상기 게이트 스택을 통해 상기 개구를 연장하는 단계는 더미 핀을 노출시키는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 15에 있어서, 상기 에칭 프로세스는 방향성 에칭 프로세스인 것인, 방법.
실시예 20. 실시예 15에 있어서, 상기 에칭 프로세스는, 상기 제2 패시베이션 영역보다 더 높은 속도로 상기 제1 패시베이션 영역을 제거하는 선택적 에칭인 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의, 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있는 제1 게이트 스택;
    상기 반도체 기판 위의, 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있는 제2 게이트 스택; 및
    상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료
    를 포함하고,
    상기 유전체 재료는 적어도 부분적으로 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있으며, 상기 유전체 재료의 상부 부분의 제1 폭은 상기 유전체 재료의 하부 부분의 제2 폭보다 더 크고 - 상기 제1 폭과 상기 제2 폭 각각은 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서를 관통하여 연장하는 단면을 따라 측정됨 -, 상기 제1 게이트 스페이서의 상부 부분의 제3 폭은 상기 제1 게이트 스페이서의 하부 부분의 제4 폭보다 더 작은 것인, 디바이스.
  2. 청구항 1에 있어서, 상기 제2 게이트 스페이서의 상부 부분의 제5 폭은 상기 제2 게이트 스페이서의 하부 부분의 제6 폭보다 더 작은 것인, 디바이스.
  3. 청구항 1에 있어서, 상기 유전체 재료의 상부 부분과 상기 제1 게이트 스택 사이의 패시베이션 영역을 더 포함하는, 디바이스.
  4. 청구항 1에 있어서, 상기 유전체 재료 하의 더미 핀을 더 포함하며, 상기 더미 핀은 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 것인, 디바이스.
  5. 청구항 1에 있어서, 상기 유전체 재료는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역으로 연장하며 접촉하는 것인, 디바이스.
  6. 청구항 1에 있어서, 상기 유전체 재료의 상부 부분은 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 위에 있는 것인, 디바이스.
  7. 청구항 1에 있어서, 상기 제1 게이트 스페이서의 상부 부분은 상기 유전체 재료의 상부 부분의 측벽에 접촉하는 것인, 디바이스.
  8. 청구항 1에 있어서, 상기 제1 폭은 상기 제1 게이트 스택의 제1 측벽과 상기 제1 게이트 스택의 제2 측벽 사이의 거리보다 더 크며, 상기 거리는 상기 제1 게이트 스택의 채널 길이 방향을 따라 측정되는 것인, 디바이스.
  9. 디바이스에 있어서,
    반도체 기판의 상부 표면에서의 제1 트랜지스터로서,
    제1 채널 영역과,
    상기 제1 채널 영역의 측벽을 따라 그 위에 있는 제1 게이트 스택
    을 포함하는, 상기 제1 트랜지스터;
    상기 반도체 기판의 상부 표면에서의 제2 트랜지스터로서,
    제2 채널 영역과,
    상기 제2 채널 영역의 측벽을 따라 그 위에 있는 제2 게이트 스택
    을 포함하는, 상기 제2 트랜지스터;
    상기 제1 트랜지스터의 채널 폭 방향으로 상기 제1 게이트 스택을 상기 제2 게이트 스택으로부터 분리하는 유전체 재료로서,
    제1 폭을 갖는 제1 부분과,
    상기 제1 부분 위에 있으며, 상기 제1 폭보다 더 큰 제2 폭을 갖는 제2 부분
    을 포함하는, 상기 유전체 재료; 및
    상기 유전체 재료의 제2 부분과 상기 제1 게이트 스택 사이의 제1 패시베이션 영역
    을 포함하고,
    상기 유전체 재료는 상기 제1 패시베이션 영역보다 더 아래로 연장하는, 디바이스.
  10. 방법에 있어서,
    게이트 스택에서 개구를 에칭하는 단계 - 상기 개구는 게이트 스페이서의 측벽을 노출시키고, 상기 게이트 스페이서는 상기 게이트 스택의 측벽 상에 배치됨 - ;
    상기 개구에서 트리트먼트(treatment) 프로세스를 수행하는 단계 - 상기 트리트먼트 프로세스는:
    상기 게이트 스페이서의 측벽에서의 제1 패시베이션 영역과,
    상기 게이트 스택에서의 제2 패시베이션 영역
    을 정의함 - ;
    상기 제1 패시베이션 영역을 제거하는 에칭 프로세스를 사용하여 상기 게이트 스택을 통해 상기 개구를 연장하는 단계; 및
    상기 게이트 스택을 통해 상기 개구를 연장한 후에, 상기 개구를 유전체 재료로 채우는 단계
    를 포함하는, 방법.

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