KR20220015968A - 트랜지스터 게이트 구조물들 및 그 형성 방법 - Google Patents

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Abstract

실시예에서, 소자는, 격리 영역; 격리 영역의 최상면 위로 돌출된 나노구조물들; 나노구조물들을 감싸는 게이트 구조물 - 게이트 구조물은 격리 영역과 접촉하는 바닥면을 갖고, 게이트 구조물의 바닥면은 나노구조물들로부터 제1 거리만큼 멀리 연장되고, 게이트 구조물은 나노구조물들로부터 제2 거리에 배치된 측벽을 가지며, 제1 거리는 제2 거리 이하임 -; 및 게이트 구조물의 측벽 상에 있는 하이브리드 핀을 포함한다.

Description

트랜지스터 게이트 구조물들 및 그 형성 방법{TRANSISTOR GATE STRUCTURES AND METHODS OF FORMING THE SAME}
본 출원은 2020년 7월 31일에 출원된 미국 가특허 출원 제63/059,710호의 우선권을 청구하며, 이에 의해 이 가특허 출원의 전문은 참조로서 본 명세서 내에 편입된다.
반도체 소자들은 예를 들어, 개인 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 소자들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 물질층들을 순차적으로 성막하고, 리소그래피를 사용하여 다양한 물질층들을 패터닝하여 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 하지만, 최소 피처 크기가 감소함에 따라, 해결해야 할 추가적인 문제들이 발생한다.
실시예에서, 소자는, 격리 영역; 격리 영역의 최상면 위로 돌출된 나노구조물들; 나노구조물들을 감싸는 게이트 구조물 - 게이트 구조물은 격리 영역과 접촉하는 바닥면을 갖고, 게이트 구조물의 바닥면은 나노구조물들로부터 제1 거리만큼 멀리 연장되어 있고, 게이트 구조물은 나노구조물들로부터 제2 거리에 배치된 측벽을 가지며, 제1 거리는 제2 거리 이하임 -; 및 게이트 구조물의 측벽 상에 있는 하이브리드 핀을 포함한다. 소자의 일부 실시예들에서, 제1 거리는 제2 거리보다 작다. 소자의 일부 실시예들에서, 하이브리드 핀은 게이트 구조물의 측벽 리세스 내로 연장된다. 소자의 일부 실시예들에서, 제1 거리는 제2 거리와 동일하다. 소자의 일부 실시예들에서, 제1 거리와 제2 거리는 각각 0.5㎚ 내지 30㎚의 범위 내에 있다. 일부 실시예들에서, 소자는, 하이브리드 핀과 게이트 구조물 사이에 배치된 보호층을 더 포함하고, 보호층은 게이트 구조물의 측벽의 윗부분을 덮고, 게이트 구조물의 측벽의 아랫부분은 보호층에 의해 덮여 있지 않다.
실시예에서, 소자는, 격리 영역; 격리 영역의 최상면 위로 돌출된 반도체 핀; 반도체 핀 위에 있는 나노구조물들; 나노구조물들을 감싸는 게이트 구조물; 및 게이트 구조물의 측벽 상에 있는 하이브리드 핀을 포함하고, 하이브리드 핀은 반도체 핀으로부터 제1 거리에 배치되고, 하이브리드 핀은 나노구조물들로부터 제2 거리에 배치되며, 제2 거리는 제1 거리보다 더 크다. 일부 실시예들에서, 소자는, 하이브리드 핀과 게이트 구조물 사이에 있는 보호층을 더 포함하고, 보호층은 나노구조물들에 인접한 게이트 구조물의 측벽의 일부를 따라 연장된다. 소자의 일부 실시예들에서, 보호층은 SiGeSxOyNz를 포함한다. 소자의 일부 실시예들에서, 보호층은 유전체 물질을 포함한다. 소자의 일부 실시예들에서, 하이브리드 핀의 일부는 게이트 구조물의 측벽 리세스 내로 연장되고, 하이브리드 핀의 일부는 반도체 핀으로부터 제3 거리에 배치되고, 제3 거리는 제1 거리 및 제2 거리보다 더 작다.
실시예에서, 방법은, 격리 영역 그리고 교호하는 제1 나노구조물들과 제2 나노구조물들 위에 더미 게이트층을 성막하는 단계 - 제1 나노구조물들과 제2 나노구조물들은 격리 영역의 최상면 위로 돌출됨 -; 제1 나노구조물들의 측벽들, 제2 나노구조물들의 측벽들, 및 격리 영역의 최상면 상에 더미 게이트를 형성하도록 더미 게이트층을 패터닝하는 단계; 더미 게이트의 윗부분 상에 보호층을 형성하는 단계; 보호층이 더미 게이트의 윗부분을 덮고 있는 동안 더미 게이트의 아랫부분을 트리밍하는 단계; 및 더미 게이트와 제1 나노구조물들을 금속 게이트로 대체하는 단계를 포함하고, 금속 게이트는 제2 나노구조물들을 감싼다. 방법의 일부 실시예들에서, 보호층은 더미 게이트층을 패터닝하는 동안 형성된 부산물층이고, 더미 게이트층을 패터닝하는 단계는 메인 에칭 가스와 패시베이션 가스를 포함하는 가스 소스로 더미 게이트층을 에칭하는 단계를 포함한다. 방법의 일부 실시예들에서, 더미 게이트층과 제1 나노구조물들은 실리콘 또는 실리콘 게르마늄을 포함하고; 패시베이션 가스는 산소계 패시베이션 가스, 질소계 패시베이션 가스, 및 황계 패시베이션 가스의 혼합물이다. 방법의 일부 실시예들에서, 보호층은 더미 게이트층을 패터닝한 후에 형성된 패시베이션층이고, 보호층을 형성하는 단계는 플라즈마를 생성하는 동안 더미 게이트를 패시베이션 가스에 노출시키는 단계를 포함한다. 방법의 일부 실시예들에서, 보호층은 더미 게이트층을 패터닝한 후에 형성된 패시베이션층이고, 보호층을 형성하는 단계는 플라즈마를 생성하지 않고서 더미 게이트를 패시베이션 용액에 노출시키는 단계를 포함한다. 방법의 일부 실시예들에서, 보호층은 더미 게이트층을 패터닝한 후에 형성된 패시베이션층이고, 보호층을 형성하는 단계는 더미 게이트 상에 유전체 물질을 성막하는 단계를 포함한다. 방법의 일부 실시예들에서, 더미 게이트는 측벽을 갖고 격리 영역과 접촉하는 바닥면을 가지며, 더미 게이트의 측벽은 제2 나노구조물들로부터 제1 거리에 배치되고, 더미 게이트의 아랫부분을 트리밍하는 단계는, 더미 게이트의 바닥면이 제2 나노구조물들로부터 제1 거리보다 더 작은 제2 거리만큼 멀리 연장될 때까지 더미 게이트의 아랫부분을 에칭하는 단계를 포함한다. 방법의 일부 실시예들에서, 더미 게이트는 측벽을 갖고 격리 영역과 접촉하는 바닥면을 가지며, 더미 게이트의 측벽은 제2 나노구조물들로부터 제1 거리에 배치되고, 더미 게이트의 아랫부분을 트리밍하는 단계는, 더미 게이트의 바닥면이 제2 나노구조물들로부터 제1 거리와 동일한 제2 거리만큼 멀리 연장될 때까지 더미 게이트의 아랫부분을 에칭하는 단계를 포함한다. 방법의 일부 실시예들에서, 더미 게이트의 아랫부분을 트리밍하는 단계는 더미 게이트의 아랫부분 내에 측벽 리세스를 형성한다.
실시예들은 장점들을 달성할 수 있다. 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성하는 것은 대체 게이트 공정 및/또는 소스/드레인 영역들을 위한 에피택셜 성장 공정과 같은, 후속 동작들을 위한 처리 윈도우를 증가시킨다. 구체적으로, 더미 게이트(76)의 어떠한 잔류물도 에피택셜 소스/드레인 영역들(108) 아래에 남아 있지 않을 수 있어서, 더미 게이트(76)가 대체 게이트 공정에서 제거될 때 에피택셜 소스/드레인 영역들(108)에 대한 손상을 방지할 수 있다. 또한, 작은 푸팅 프로파일을 갖는 더미 게이트(76)는 대체 게이트 공정에서 더 쉽게 제거될 수 있어서, 대체 게이트들에서의 보이드들의 형성을 회피할 수 있게 되어, 소자 성능을 증가시킬 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조 트랜지스터/FET의 예시를 나타낸다.
도 2 내지 도 22c는 일부 실시예들에 따른, 나노구조 트랜지스터/FET의 제조에서의 중간 스테이지들의 도면들이다.
도 23a 내지 도 23c는 다양한 실시예들에 따른, 나노구조 트랜지스터/FET의 도면들이다.
도 24a 내지 도 24c는 다양한 실시예들에 따른, 나노구조 트랜지스터/FET의 도면들이다.
도 25a 내지 도 25c는 다양한 실시예들에 따른, 나노구조 트랜지스터/FET의 도면들이다.
도 26a 내지 도 26c는 각각 나노구조 트랜지스터/FET의 상세도들이다.
도 27a 내지 도 27d는 일부 실시예들에 따른, 나노구조 트랜지스터/FET의 제조에서의 중간 스테이지들의 도면들이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에 따르면, 작은 푸팅 프로파일(footing profile)을 갖는 더미 게이트들은 하이브리드 핀으로 둘러싸인 반도체 핀들과 나노구조물들 주위에 형성된다. 더미 게이트들은 대체 게이트 공정에서 제거된다. 작은 푸팅 프로파일을 갖는 더미 게이트들을 형성하는 것은 대체 게이트 공정 및/또는 소스/드레인 영역들을 위한 에피택셜 성장 공정과 같은, 후속 동작들을 위한 처리 윈도우를 증가시킬 수 있다.
실시예들은 특정 구성, 나노구조 트랜지스터/FET를 포함하는 다이에서 설명된다. 그러나, 다른 실시예들은 나노구조 트랜지스터/FET 대신에 또는 이와 조합하여 다른 유형들의 트랜지스터들/FET들(예를 들어, 핀 전계 효과 트랜지스터(finFET), 평면 트랜지스터 등)을 포함하는 다이들에 적용될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조 트랜지스터/FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 예시를 나타낸다. 도 1은 설명의 명확성을 위해 나노구조 트랜지스터/FET의 일부 피처들이 생략되어 있는 3차원도이다. 나노구조 트랜지스터/FET는 나노시트 전계 효과 트랜지스터(NSFET), 나노와이어 전계 효과 트랜지스터(NWFET), 게이트 올 어라운드 전계 효과 트랜지스터(GAAFET) 등일 수 있다.
나노구조 트랜지스터/FET는 기판(50)(예를 들어, 반도체 기판) 상의 반도체 핀(62) 위에 나노구조물(66)(예를 들어, 나노시트, 나노와이어 등)을 포함하고, 나노구조물(66)은 나노구조 트랜지스터/FET에 대한 채널 영역으로서 작용한다. 나노구조물(66)은 p형 나노구조물, n형 나노구조물, 또는 이들의 조합을 포함할 수 있다. 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역과 같은 격리 영역(72)이 인접한 반도체 핀들(62) 사이에 배치되며, 반도체 핀들(62)은 인접한 격리 영역들(72) 사이에서 그 위로 돌출될 수 있다. 격리 영역(72)이 기판(50)으로부터 분리된 것으로서 설명/도시되어 있지만, 여기서 사용되는 용어 "기판"은 반도체 기판만을 가리킬 수 있거나 또는 반도체 기판과 격리 영역의 조합을 가리킬 수 있다. 추가적으로, 반도체 핀(62)의 바닥 부분들은 기판(50)으로부터 분리된 것으로서 예시되어 있지만, 반도체 핀(62)의 바닥 부분들은 기판(50)과의 단일의 연속 물질일 수 있다. 이러한 상황에서, 반도체 핀(62)은 인접한 격리 영역들(72) 사이에서 그 위로 연장해 있는 부분을 가리킨다.
게이트 구조물(130)이 반도체 핀(62)의 최상면 위에 그리고 나노구조물(66)의 최상면, 측벽, 및 바닥면을 따라 있다. 에피택셜 소스/드레인 영역(108)이 게이트 구조물(130)의 양측에서 반도체 핀(62) 상에 배치된다. 에피택셜 소스/드레인 영역(108)은 다양한 반도체 핀들(62) 간에 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역들(108)은, 에피택셜 소스/드레인 영역들(108)을 동일한 소스/드레인 콘택트와 결합시키는 것을 통해서와 같이, 전기적으로 연결될 수 있다.
하이브리드 핀(82)이 격리 영역(72) 위에 그리고 인접한 에피택셜 소스/드레인 영역들(108) 사이에 배치된다. 하이브리드 핀(82)은 에피택셜 성장 동안 에피택셜 소스/드레인 영역들(108)의 일부가 합쳐지는 것을 방지하기 위해 에피택셜 성장을 차단한다. 예를 들어, 하이브리드 핀(82)은 인접한 셀들의 에피택셜 소스/드레인 영역들(108)을 분리하기 위해 셀 경계들에서 형성될 수 있다.
도 1은 이후의 도면들에서 사용되는 참조 단면들을 또한 나타낸다. 단면 A-A'는 반도체 핀(62)의 종축을 따라 있으며, 예컨대 나노구조 트랜지스터/FET의 에피택셜 소스/드레인 영역들(108) 간의 전류 흐름의 방향으로 있다. 단면 B-B'는 게이트 구조물(130)의 종축을 따라 있으며, 예컨대 나노구조 트랜지스터/FET의 에피택셜 소스/드레인 영역들(108) 간의 전류 흐름의 방향에 수직인 방향으로 있다. 단면 C-C'는 단면 B-B'에 평행하며, 나노구조 트랜지스터/FET의 에피택셜 소스/드레인 영역들(108)을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이러한 참조 단면들을 참조한다.
도 2 내지 도 22c는 일부 실시예들에 따른, 나노구조 트랜지스터/FET의 제조에서의 중간 스테이지들의 도면들이다. 도 2, 도 3, 및 도 4는 3차원 도면들이다. 도 5a, 도 6a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 및 도 22a는 도 1에서의 참조 단면 A-A'와 유사한 단면을 따라 예시된 단면도들이다. 도 5b, 도 6b, 도 7a 내지 도 9c, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 및 도 22b는 도 1a에서의 참조 단면 B-B’와 유사한 단면을 따라 예시된 단면도들이다. 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 및 도 22c는 도 1에서의 참조 단면 C-C'와 유사한 단면을 따라 예시된 단면도들이다.
도 2에서, 나노구조 트랜지스터/FET를 형성하기 위해 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있으며, (예컨대, p형 또는 n형 불순물로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 비롯한 합금 반도체; 또는 이들의 조합들 등을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터, 예를 들어, n형 나노구조 트랜지스터/FET와 같은 n형 소자를 형성하기 위한 것일 수 있고, p형 영역(50P)은 PMOS 트랜지스터, 예를 들어 p형 나노구조 트랜지스터/FET와 같은 p형 소자를 형성하기 위한 것일 수 있다. n형 영역(50N)은 p형 영역(50P)으로부터 물리적으로 분리될 수 있으며(개별적으로 예시되지는 않음), 임의의 수의 소자 피처들(예컨대, 다른 활성 소자들, 도핑 영역들, 격리 구조물들 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N)과 하나의 p형 영역(50P)이 예시되어 있지만, 임의의 수의 n형 영역(50N)과 p형 영역(50P)이 제공될 수 있다.
기판(50)은 p형 또는 n형 불순물로 약하게 도핑될 수 있다. 기판(50)의 윗부분에 APT(Anti-Punch-Through) 주입을 수행하여 APT 영역을 형성할 수 있다. APT 주입 동안, 기판(50) 내에 불순물들이 주입될 수 있다. 불순물들은 n형 영역(50N)과 p형 영역(50P) 각각에서 후속적으로 형성될 소스/드레인 영역들의 도전형과 반대되는 도전형을 가질 수 있다. APT 영역은 나노구조 트랜지스터/FET 내의 소스/드레인 영역들 아래로 확장될 수 있다. APT 영역은 소스/드레인 영역들로부터 기판(50)으로의 누설을 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, APT 영역에서의 도핑 농도는 1018cm-3 내지 1019cm-3의 범위 내에 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교호하는 제1 반도체층(54)과 제2 반도체층(56)을 포함한다. 제1 반도체층(54)은 제1 반도체 물질로 형성되고, 제2 반도체층(56)은 제2 반도체 물질로 형성된다. 반도체 물질들은 기판(50)의 후보 반도체 물질들로부터 각각 선택될 수 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체층(54)과 제2 반도체층(56) 각각의 3개의 층들을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체층(54)과 제2 반도체층(56)을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 다층 스택(52)은 제1 반도체층(54)과 제2 반도체층(56) 각각의 1개 내지 10개의 층들을 포함할 수 있다.
예시된 실시예에서, 그리고 이후에 더 상세히 설명될 바와 같이, 제1 반도체층(54)은 제거될 것이고, 제2 반도체층(56)은 n형 영역(50N)과 p형 영역(50P) 둘 다에서 나노구조 트랜지스터/FET를 위한 채널 영역들을 형성하도록 패터닝될 것이다. 제1 반도체층(54)은 희생층(또는 더미층)이고, 이는 제2 반도체층(56)의 최상면과 바닥면을 노출시키기 위해 후속 처리에서 제거될 것이다. 제1 반도체층(54)의 제1 반도체 물질은 실리콘 게르마늄과 같이, 제2 반도체층(56)의 에칭으로부터 높은 에칭 선택비를 갖는 물질이다. 제2 반도체층(56)의 제2 반도체 물질은 실리콘과 같이, n형 소자와 p형 소자 둘 다에 적절한 물질이다.
다른 실시예(별도로 도시되지 않음)에서, 제1 반도체층(54)은 하나의 영역(예를 들어, p형 영역(50P))에서 나노구조 트랜지스터/FET를 위한 채널 영역들을 형성하도록 패터닝될 것이며, 제2 반도체층(56)은 다른 영역(예를 들어, n형 영역(50N))에서 나노구조 트랜지스터/FET를 위한 채널 영역들을 형성하도록 패터닝될 것이다. 제1 반도체층(54)의 제1 반도체 물질은 실리콘 게르마늄(예를 들어, SixGe1-x, 여기서 x는 0 내지 1의 범위 내에 있을 수 있음), 순수 게르마늄, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등과 같은, p형 소자들에 적절한 물질일 수 있다. 제2 반도체층(56)의 제2 반도체 물질은 실리콘, 실리콘 탄화물, Ⅲ-Ⅴ족 화합물 반도체, Ⅱ-Ⅵ족 화합물 반도체 등과 같은, n형 소자들에 적절한 물질일 수 있다. 제1 반도체 물질과 제2 반도체 물질은 서로의 에칭으로부터 높은 에칭 선택비를 가질 수 있어서, n형 영역(50N)에서 제2 반도체층(56)을 제거하지 않고서 제1 반도체층(54)이 제거될 수 있고, p형 영역(50P)에서 제1 반도체층(54)을 제거하지 않고서 제2 반도체층(56)이 제거될 수 있다.
다층 스택(52)의 각 층들은 기상 에피택시(vapor phase epitaxy; VPE) 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)와 같은 공정에 의해 성장될 수 있으며, 화학적 증착(chemical vapor deposition; CVD) 또는 원자층 성막(atomic layer deposition; ALD) 등과 같은 공정에 의해 성막될 수 있다. 각 층들은 5㎚ 내지 30㎚의 범위 내의 두께와 같이 얇은 두께를 가질 수 있다. 일부 실시예들에서, 일부 층들(예를 들어, 제2 반도체층(56))은 다른 층들(예를 들어, 제1 반도체층(54))보다 더 얇게 형성된다. 예를 들어, 제1 반도체층(54)이 희생층(또는 더미층)이고 제2 반도체층(56)이 n형 영역(50N)과 p형 영역(50P) 둘 다에서 나노구조 트랜지스터/FET를 위한 채널 영역들을 형성하도록 패터닝되는 실시예들에서, 제1 반도체층(54)은 제1 두께를 가질 수 있고 제2 반도체층(56)은 제2 두께를 가질 수 있으며, 제2 두께는 제1 두께보다 30% 내지 60% 더 작다. 제2 반도체층(56)을 더 작은 두께로 형성하면 채널 영역들이 더 큰 밀도로 형성될 수 있게 한다.
도 3에서, 반도체 핀(62), 나노구조물(64), 및 나노구조물(66)을 형성하도록 트렌치가 기판(50)과 다층 스택(52)에서 패터닝된다. 반도체 핀(62)은 기판(50)에서 패터닝된 반도체 스트립이다. 나노구조물(64)과 나노구조물(66)은 각각 제1 반도체층(54)과 제2 반도체층(56)의 잔존 부분들을 포함한다. 트렌치는 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정에 의해 패터닝될 수 있다. 에칭은 이방성일 수 있다.
반도체 핀(62)과 나노구조물들(64, 66)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 반도체 핀(62)과 나노구조물들(64, 66)은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자가 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층이 제거되고, 그 후 남아있는 스페이서들은 반도체 핀(62)과 나노구조물들(64, 66)을 패터닝하기 위한 마스크(58)로서 사용될 수 있다. 일부 실시예들에서, 마스크(또는 다른 층)는 나노구조물들(64, 66) 상에 남아있을 수 있다.
반도체 핀(62)과 나노구조물들(64, 66)은 각각 8㎚ 내지 40㎚의 범위의 폭을 가질 수 있다. 예시된 실시예에서, 반도체 핀(62)과 나노구조물들(64, 66)은 n형 영역(50N)과 p형 영역(50P)에서 실질적으로 동일한 폭을 갖는다. 다른 실시예에서, 하나의 영역(예를 들어, n형 영역(50N))에서의 반도체 핀(62)과 나노구조물들(64, 66)은 다른 영역(예를 들어, p형 영역(50P))에서의 반도체 핀(62)과 나노구조물들(64, 66)보다 더 넓거나 더 좁다.
도 4에서, STI 영역(72)이 기판(50) 위에 그리고 인접한 반도체 핀들(62) 사이에 형성된다. STI 영역(72)은 나노구조물들(64, 66)의 적어도 일부가 인접한 STI 영역들(72) 사이로부터 돌출되도록 반도체 핀(62)의 적어도 일부 주위에 배치된다. 예시된 실시예에서, STI 영역(72)의 최상면은 반도체 핀(62)의 최상면 아래에 있다. 일부 실시예에서, STI 영역(72)의 최상면은 반도체 핀(62)의 최상면 위에 또는 (공정 변동 내에서) 이와 동일 평면 상에 있다.
STI 영역(72)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 절연 물질이 기판(50)과 나노구조물들(64, 66) 위에 그리고 인접한 반도체 핀들(62) 사이에 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합일 수 있으며, 이는 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD) 공정, 유동가능형 화학적 증착(flowable chemical vapor deposition; FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 예시된 실시예들에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 공정이 수행될 수 있다. 실시예에서, 절연 물질은 과잉 절연 물질이 나노구조물들(64, 66)을 덮도록 형성된다. STI 영역들(72)이 각각 단일층으로서 도시되어 있지만, 일부 실시예들은 다층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서, 기판(50), 반도체 핀(62), 및 나노구조물들(64, 66)의 표면들을 따라 라이너(별도로 도시되지 않음)가 먼저 형성될 수 있다. 그 후, 이전에 설명된 것과 같은 절연 물질이 라이너 위에 형성될 수 있다. 그런 후, 나노구조물들(64, 66) 위의 과잉 절연 물질을 제거하기 위해 제거 공정이 절연 물질에 적용된다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 마스크(58)가 나노구조물들(64, 66) 상에 남아있는 실시예들에서, 평탄화 공정은 마스크(58)를 노출시키거나 또는 마스크(58)를 제거할 수 있다. 평탄화 공정 후, 절연 물질과 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66)의 최상면들은 (공정 변동 내에서) 동일 평면 상에 있다. 따라서, 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66)의 최상면들은 절연 물질을 관통하여 노출된다. 예시된 실시예에서, 마스크(58)는 나노구조물들(64, 66) 상에 남아있다. 그 후, 절연 물질은 리세싱되어 STI 영역(72)이 형성된다. 절연 물질은, 나노구조물들(64, 66)의 적어도 일부가 절연 물질의 인접한 부분들 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역들(72)의 최상면들은, 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있다. 예시된 실시예에서, STI 영역(72)의 부분들이 반도체 핀(62)의 측벽 위로 연장되도록, STI 영역(72)의 최상면은 오목한 면이다. STI 영역들(72)의 최상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 절연 물질은 절연 물질의 물질에 대해 선택적인 것(예를 들어, 반도체 핀(62)과 나노구조물들(64, 66)의 물질들보다 더 빠른 레이트로 STI 영역(72)의 절연 물질을 선택적으로 에칭함)과 같은, 임의의 허용가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석 불화수소(dHF) 산을 사용하여 산화물 제거가 수행될 수 있다.
이전에 설명된 공정은 반도체 핀(62)과 나노구조물들(64, 66)이 어떻게 형성될 수 있는지의 한가지 예시일 뿐이다. 일부 실시예들에서, 반도체 핀(62) 및/또는 나노구조물들(64, 66)은 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 최상면 위에 형성될 수 있고, 트렌치가 유전체층 속으로 에칭되어 아래에 있는 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들이 트렌치 내에 에피택셜 성장될 수 있고, 에피택셜 구조물들이 유전체층으로부터 돌출되어 반도체 핀(62) 및/또는 나노구조물들(64, 66)을 형성하도록 유전체층은 리세싱될 수 있다. 에피택셜 구조물들은 제1 반도체 물질 및 제2 반도체 물질과 같은, 이전에 설명된 교호 반도체 물질들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜 성장되는 일부 실시예들에서, 에피택셜 성장된 물질들은 성장 동안 인시츄(in situ) 도핑될 수 있으며, 이는 이전의 및/또는 후속적인 주입들을 없앨 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
또한, 나노구조물들(64, 66), 반도체 핀(62), 및/또는 기판(50) 내에 적절한 웰(별도로 도시되지 않음)이 형성될 수 있다. 웰은 n형 영역(50N)과 p형 영역(50P) 각각에서 후속적으로 형성될 소스/드레인 영역들의 도전형과 반대되는 도전형을 가질 수 있다. 일부 실시예들에서, p형 웰이 n형 영역(50N)에서 형성되고, n형 웰이 p형 영역(50P)에서 형성된다. 일부 실시예들에서, p형 웰 또는 n형 웰은 n형 영역(50N)과 p형 영역(50P) 둘 다에서 형성된다.
상이한 웰 유형들을 갖는 실시예들에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n형 영역(50N)에서 반도체 핀(62), 나노구조물들(64, 66), 및 STI 영역(72) 위에 형성될 수 있다. 포토레지스트는 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 p형 영역(50P)에서 수행되며, 포토레지스트는, n형 불순물들이 n형 영역(50N) 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. n형 불순물들은 약 1013cm-3 내지 약 1014cm-3의 범위의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 이후, 포토레지스트는 임의의 허용가능한 애싱 공정과 같은 것에 의해 제거될 수 있다.
p형 영역(50P)의 주입에 이어서 또는 그 전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p형 영역(50P)에서 반도체 핀(62), 나노구조물들(64, 66), 및 STI 영역(72) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀 온 기술을 이용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 이용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에서 수행될 수 있으며, 포토레지스트는, p형 불순물들이 p형 영역(50P) 내로 주입되는 것을 실질적으로 막아주는 마스크로서 역할을 할 수 있다. p형 불순물들은 약 1013cm-3 내지 약 1014cm-3의 범위의 농도로 영역에 주입되는 붕소, 불화 불소, 인듐 등일 수 있다. 주입 이후, 포토레지스트는 임의의 허용가능한 애싱 공정과 같은 것에 의해 제거될 수 있다.
n형 영역(50N)과 p형 영역(50P)의 주입들 이후, 주입 손상을 수선하고 주입되었던 p형 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 반도체 핀(62) 및/또는 나노구조물들(64, 66)을 위한 에피택셜 구조물들이 에피택셜 성장되는 일부 실시예들에서, 성장된 물질들은 성장 동안 인시츄 도핑될 수 있으며, 이는 주입들을 없앨 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
도 5a 내지 도 22c는 실시예 소자들의 제조에 있어서의 다양한 추가적인 단계들을 나타낸다. 도 5a 내지 도 22c는 n형 영역(50N)과 p형 영역(50P) 중 하나에서의 피처들을 나타낸다. 예를 들어, 예시된 구조물들은 n형 영역(50N)과 p형 영역(50P) 둘 다에 적용가능할 수 있다. n형 영역(50N)과 p형 영역(50P)의 구조물들의 차이(있는 경우)는 각 도면에 첨부된 텍스트에서 설명되어 있다. 이후에 더 상세히 설명될 바와 같이, 하이브리드 핀(82)이 반도체 핀들(62) 사이에 형성될 것이다. 도 5a 내지 도 22c는 각각 두 개의 반도체 핀들(62) 및 이 두 개의 반도체 핀들(62) 사이에 배치된 하이브리드 핀(82)과 STI 영역(72)의 일부분들을 각각의 단면들로 나타낸 것이다.
도 5a와 도 5b에서, 더미 게이트층(74)이 마스크(58)(존재하는 경우), 반도체 핀(62), 나노구조물들(64, 66), 및 STI 영역(72) 위에 컨포멀하게 형성된다. 더미 게이트층(74)은 (기판(50)의 후보 반도체 물질들 중에서 선택된 물질과 같은) 반도체 물질로 형성될 수 있으며, 이는 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)와 같은 공정에 의해 성장될 수 있거나, 또는 화학적 증착(CVD) 또는 원자층 성막(ALD) 등과 같은 공정에 의해 성막될 수 있다. 예를 들어, 더미 게이트층(74)은 실리콘 또는 실리콘 게르마늄으로 형성될 수 있다. 더미 게이트층(74)은 STI 영역(72) 위에 1㎚ 내지 100㎚의 범위의 두께(T1)로 형성될 수 있다. 더미 게이트층(74)의 두께는 나노구조 트랜지스터/FET를 위한 대체 게이트 구조물들의 치수를 결정한다.
도 6a와 도 6b에서, 더미 게이트층(74)은 마스크(58)(존재하는 경우), 반도체 핀(62), 및 나노구조물들(64, 66) 주위에 더미 게이트(76)를 형성하도록 패터닝된다. 더미 게이트(76)는 STI 영역(72) 위에 배치된다. 패터닝될 때, 더미 게이트층(74)은 마스크(58)(존재하는 경우), 반도체 핀(62), 및 나노구조물들(64, 66)의 측벽에 남겨진 부분들을 갖는다(따라서, 더미 게이트(76)를 형성함). 더미 게이트(76)는 채널 영역을 형성하기 위해 후속 처리에서 노출될 나노구조물들(64, 66)의 측벽을 덮는다. 더미 게이트(76)는 처리 동안 임시 스페이서로서 사용되며, 이어서 나노구조 트랜지스터/FET를 위한 채널 영역으로서 작용할 나노구조물(66)의 부분들의 측벽들을 노출시키기 위해 제거될 것이다. 구체적으로, 예시된 실시예에서, 더미 게이트(76)와 나노구조물(64)은 후속적으로 제거될 것이고 나노구조물(66)을 감싸는 게이트 구조물로 대체될 것이다. 더미 게이트(76)는 나노구조물(66)의 물질의 에칭으로부터 높은 에칭 선택비를 갖는 물질로 형성된다. 더미 게이트(76)는 나노구조물(64)과 동일한 반도체 물질로 형성될 수 있거나, 또는 상이한 물질로 형성될 수 있다.
이후에 더 상세히 설명될 바와 같이, 더미 게이트(76)는 작은 푸팅 프로파일을 갖도록 형성된다. 더미 게이트(76)의 푸팅 프로파일은 STI 영역(72)의 최상면을 따라 연장하는 더미 게이트(76)의 부분들의 형상과 치수를 가리킨다. 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성한다는 것은 STI 영역(72)의 최상면 상의 더미 게이트(76)의 부분들이 STI 영역(72)의 오목한 표면을 따라 바깥쪽으로 플레어링(flare)되지 않도록 더미 게이트(76)를 형성하는 것을 가리킨다. 이와 같이, 더미 게이트(76)의 바닥면은 나노구조물들(64, 66)로부터 제1 거리(D1)만큼 멀리 연장되고, 더미 게이트(76)의 외부 측벽은 나노구조물들(64, 66)로부터 제2 거리(D2)에 배치되며, 제1 거리(D1)는 제2 거리(D2)보다 작거나 같다(예를 들어, 크지 않음). 제1 거리(D1)는 반도체 핀(62)의 최상면 아래에서 측정된 것이고, 제2 거리(D2)는 반도체 핀(62)의 최상면과 바닥 나노구조물(66)의 바닥면 사이에서 측정된 것이다. 제1 거리(D1)와 제2 거리(D2)의 치수는 이후에 더 상세히 설명될 것이다. 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성하는 것은 대체 게이트 공정 및/또는 소스/드레인 영역들을 위한 에피택셜 성장 공정과 같은, 후속 동작들을 위한 처리 윈도우를 증가시킨다.
도 7a 내지 도 9c는 일부 실시예들에 따른, 작은 푸팅 프로파일을 갖는 더미 게이트(76)의 패터닝에서의 중간 스테이지들의 도면들이다. 다중 에칭 공정들로 더미 게이트층(74)을 패터닝함으로써 더미 게이트(76)가 작은 푸팅 프로파일을 갖도록 형성된다. 구체적으로, 더미 게이트층(74)을 더미 게이트(76)로 초기에 패터닝하기 위해 제1 에칭 공정이 수행된다(도 7a와 도 7b 참조). 보호층(80)이 더미 게이트(76)의 윗부분(76U)을 따라 형성되고(도 7a와 도 7b 참조), 더미 게이트(76)의 아랫부분(76L)은 보호층(80)에 의해 노출된 채로 남는다. 그 다음, 더미 게이트(76)의 윗부분(76U)이 보호층(80)에 의해 덮여 있는 동안 더미 게이트(76)의 아랫부분(76L)을 트리밍하기 위해 제2 에칭 공정이 수행된다(도 8a 내지 도 8c 참조). 더미 게이트(76)의 아랫부분(76L)을 트리밍하는 것은 더미 게이트(76)의 아랫부분(76L)의 폭을 감소시킴으로써 더미 게이트(76)의 푸팅 프로파일을 감소시킨다. 보호층(80)은 선택적으로 제거될 수 있다(도 9a 내지 도 9c 참조).
도 7a와 도 7b에서, 더미 게이트층(74)(도 5a와 도 5b 참조)을 더미 게이트(76)로 초기에 패터닝하기 위해 제1 에칭 공정이 수행된다. 제1 에칭 공정은 건식 에칭, 습식 에칭 등, 또는 이들의 조합일 수 있다. 제1 에칭 공정은 이방성일 수 있다. 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66) 위의 더미 게이트층(74)의 부분들이 제1 에칭 공정에 의해 제거된다.
나노구조물들(64, 66)의 면적 밀도는 제1 에칭 공정 동안 부하에 영향을 주는 것과 같이, 제1 에칭 공정의 결과를 결정한다. 희소 영역에서 나노구조물들(64, 66)을 따라 있는 더미 게이트(76)는 도 7a에서 도시된 바와 같이, 나노구조물들(64, 66) 사이의 STI 영역(72)이 노출되도록 패터닝될 수 있다. 밀집 영역에서 나노구조물들(64, 66)을 따라 있는 더미 게이트(76)는 도 7b에서 도시된 바와 같이, 나노구조물들(64, 66) 사이의 STI 영역(72)이 덮이도록 패터닝될 수 있다. 일부 실시예들에서, 나노구조물들(64, 66) 사이의 임계 치수(critical dimension; CD)는 2㎚ 내지 2000㎚의 범위 내에 있으며, 희소 영역은 CD가 이 범위의 하한에 가까운 영역을 가리키고, 밀집 영역은 CD가 이 범위의 상한에 가까운 영역을 가리킨다. 제1 에칭 공정이 동일한 기판(50) 상에서 도 7a와 도 7b의 구조물들을 형성하도록, 동일한 기판(50)은 희소 영역과 밀집 영역을 가질 수 있다.
제1 에칭 공정은 큰 푸팅 프로파일을 갖는 더미 게이트(76)를 형성한다. 큰 푸팅 프로파일을 갖는 더미 게이트(76)를 형성한다는 것은 STI 영역(72)의 최상면 상의 더미 게이트(76)의 부분들이 STI 영역(72)의 오목한 표면을 따라 바깥쪽으로 플레어링되도록 더미 게이트(76)를 형성하는 것을 가리킨다. 달리 말하면, 더미 게이트(76)의 측벽들은, 더미 게이트(76)의 최상부로부터 더미 게이트(76)의 바닥부로 연장되는 방향으로 증가하는 거리를 두면서 이격된다. 도 7a를 참조하면, 나노구조물들(64, 66) 사이의 STI 영역(72)이 노출되도록 더미 게이트(76)가 패터닝될 때, 제1 거리(D1)는 제2 거리(D2)보다 더 크다. 이 실시예에서, STI 영역(72) 위의 더미 게이트층(74)의 부분들은 제거된다. 도 7b를 참조하면, 나노구조물들(64, 66) 사이의 STI 영역(72)이 덮이도록 더미 게이트(76)가 패터닝될 때, 더미 게이트(76)는 STI 영역(72)의 오목한 표면에 걸쳐 연장된다. 이 실시예에서, STI 영역(72) 위의 더미 게이트층(74)의 부분들은 시닝된다. 이와 같이, STI 영역(72) 위의 더미 게이트(76)의 두께(T1)는 제1 에칭 공정 후에 감소된다. 제1 에칭 공정 후, 더미 게이트층(74)은 STI 영역(72) 위에서 0.3㎚ 내지 20㎚의 범위의 두께(T2)를 가질 수 있으며, 두께(T2)는 두께(T1)보다 더 작다.
또한, 보호층(80)이 더미 게이트(76)의 윗부분(76U)를 따라 그리고 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66) 위에 형성된다. 이 실시예에서, 더미 게이트(76)의 아랫부분(76L)이 노출되고 나중에 트리밍될 수 있도록, 보호층(80)은 더미 게이트(76)의 아랫부분(76L)을 따라 형성되지 않는다. 보호층(80)은 또한, 더미 게이트(76)의 이 부분이 노출되고 트리밍 동안 나중에 제거될 수 있도록, STI 영역(72)의 최상면을 덮는 더미 게이트(76)의 부분들을 따라 형성되지 않는다(도 7b 참조). 이러한 상황에서, 더미 게이트(76)의 윗부분(76U)은 일정한 거리로 이격된 직선 측벽들과 둥근 최상면을 갖는 부분들을 가리키고, 더미 게이트(76)의 아랫부분(76L)은 STI 영역(72)을 따라 바깥쪽으로 플레어링된 부분들을 가리킨다. 일부 실시예들에서, 각각의 더미 게이트(76)의 아랫부분(76L)은, 해당 더미 게이트(76)에 인접해 있고 STI 영역(72)에 가장 가까이(그리고 그 위에) 배치된 나노구조물(들)(64/66)의 바닥면(64B) 아래에 배치된다. 일부 실시예들에서, 각각의 더미 게이트(76)의 윗부분(76U)은 나노구조물(들)(64/66)의 바닥면(64B) 위에 배치된다.
이 실시예에서, 보호층(80)은 더미 게이트층(74)을 패터닝하기 위한 제1 에칭 공정에 의해 생성된 부산물층(80B)이다. 부산물층(80B)은 제1 에칭 공정 동안 사용되는 에천트와 함께 패시베이션 가스를 포함시킴으로써 형성된다. 패시베이션 가스는 제1 에칭 공정의 선택비를 제어하고 에칭 부산물의 생성을 촉진시켜서, 제1 에칭 공정 후에 부산물층(80B)을 남긴다. 부산물층(80B)은 2Å 내지 150Å의 범위 내의 두께를 가질 수 있다. 부산물층(80B)은 더미 게이트(76)의 측벽을 따라 하부 두께보다 더 큰 상부 두께를 가질 수 있어서, 부산물층(80B)은 역 사다리꼴 프로파일 형상을 갖는다. 이러한 두께와 형상을 갖는 부산물층(80B)을 형성하는 것은 더미 게이트(76)의 아랫부분(76L)이 나중에 트리밍될 때 더미 게이트(76)의 윗부분(76U)을 보호한다. 이러한 두께와 형상이 없는 부산물층(80B)을 형성하는 것은 더미 게이트(76)의 아랫부분(76L)이 나중에 트리밍될 때 더미 게이트(76)의 윗부분(76U)을 보호하지 않을 수 있다.
일부 실시예들에서, 제1 에칭 공정은 메인 에칭 가스와 패시베이션 가스를 포함하는 가스 소스로 수행되는 건식 에칭이다. 메인 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, 등일 수 있다. 패시베이션 가스는 N2, O2, CO2, SO2, CO, CH4, SiCl4 등일 수 있다. 일부 실시예들에서, 가스 소스는 또한 Ar, He, Ne 등과 같은 희석 가스를 포함한다. 제1 에칭 공정 동안 플라즈마가 생성된다. 일부 실시예들에서, 제1 에칭 공정은 순환적으로 구현된다. 예를 들어, 제1 에칭 공정은 메인 에칭 가스를 디스펜싱(dispensing)하는 것과 패시베이션 가스를 디스펜싱하는 것 사이의 순환을 포함할 수 있다. 에칭 사이클은 최대 50회 반복될 수 있다. 일부 실시예들에서, 제1 에칭 공정의 공정 조건은, 1mTorr 내지 800mTorr의 범위의 압력; 10W 내지 3000W의 범위의 플라즈마 소스 전력(이온 대 라디칼의 비율을 제어하도록 구성됨); 0W 내지 3000W의 범위의 플라즈마 바이어스 전력(에칭 방향(예를 들어, 등방성 에칭 또는 이방성 에칭)을 제어하도록 구성됨); 및 1sccm 내지 5000sccm의 범위의 가스 소스 유량을 포함한다. 이들 범위들의 파라미터들로 제1 에칭 공정을 수행하는 것은 부산물층(80B)이 원하는 두께와 형상(이전에 설명됨)으로 형성될 수 있게 해준다.
부산물층(80B)의 조성은 제1 에칭 공정에서 이용되는 패시베이션 가스에 의존한다. 더미 게이트층(74)이 실리콘 또는 실리콘 게르마늄으로 형성되는 예시를 계속해서: 부산물층(80B)이 산소계 패시베이션 가스(예컨대, O2, CO2, SO2, CO 등)를 사용할 때 형성된 SiO 또는 SiGeO 부산물일 수 있고; 부산물층(80B)이 질소계 패시베이션 가스(예컨대, N2 등)를 사용할 때 형성된 SiN 또는 SiGeN 부산물일 수 있으며; 부산물층(80B)이 황계 패시베이션 가스(예컨대, SO2 등)를 사용할 때 형성되는 SiS 또는 SiGeS 부산물일 수 있다. 일부 실시예들에서, 복수의 패시베이션 가스들이 제1 에칭 공정에서 이용될 수 있다. 예를 들어, 산소계 패시베이션 가스, 질소계 패시베이션 가스, 및 황계 패시베이션 가스의 혼합물(예컨대, SO2와 N2)이 제1 에칭 공정에서 이용될 수 있으며, 부산물층(80B)은 SiGeSxOyNz 부산물일 수 있다.
도 8a 내지 도 8c에서, 더미 게이트(76)의 윗부분(76U)이 보호층(80)에 의해 덮여 있는 동안 더미 게이트(76)의 아랫부분(76L)을 트리밍하기 위해 제2 에칭 공정이 수행된다. 제2 에칭 공정은 습식 세정일 수 있고, 더미 게이트(76)의 아랫부분(76L)의 폭을 감소시킴으로써 더미 게이트(76)의 푸팅 프로파일을 감소시킨다. 구체적으로, 제2 에칭 공정은 더미 게이트(76)가 작은 푸팅 프로파일을 가질 때까지 더미 게이트(76)의 아랫부분(76L)을 횡측으로 에칭한다. 제2 에칭 공정은 제1 에칭 공정보다 더 큰 횡측 에칭률을 가질 수 있고, 제1 에칭 공정보다 더 적은 수직 에칭률을 가질 수 있어서, 제2 에칭 공정이 트리밍 공정이 되도록 한다. 더미 게이트(76)가 나노구조물들(64, 66)(도 7b 참조) 사이의 STI 영역(72)을 덮는 실시예들에서, 제2 에칭 공정은 또한 STI 영역(72)의 최상면을 노출시킨다. 보호층(80)은 더미 게이트(76)의 윗부분(76U)을 보호하기 위해 제2 에칭 공정 동안 에칭 정지층으로서 작용하여 제2 에칭 공정 동안 윗부분(76U)은 트리밍되지 않는다. 달리 말하면, 더미 게이트(76)의 아랫부분(76L)은 제2 에칭 공정 동안 에칭되고, 더미 게이트(76)의 윗부분(76U)은 제2 에칭 공정 동안 에칭되지 않는다(또는 적어도 더미 게이트(76)의 아랫부분(76L)보다 덜 에칭된다). 일부 실시예들에서, 제1 거리(D1)는 도 8a에 도시된 바와 같이, 제2 에칭 공정 후 제2 거리(D2)와 동일하다. 일부 실시예들에서, 도 8b와 도 8c에서 도시된 바와 같이, 제1 거리(D1)는 제2 에칭 공정 후 제2 거리(D2)보다 더 작다.
일부 실시예들에서, 제2 에칭 공정은 용매 내 메인 에칭 화학물질과 보조 에칭 화학물질로 수행되는 습식 에칭이다. 메인 에칭 화학물질은 HF, F2 등일 수 있다. 보조 에칭 화학물질은 O3, H2SO4, HCl, HBr 등일 수 있다. 용매는 탈이온화(deionized; DI) 물, 알코올, 아세톤 등일 수 있다.
도 8a의 구조물은 도 7a의 구조물에 대해 제2 에칭 공정을 수행하는 것, 예를 들어, 나노구조물들(64, 66) 사이의 STI 영역(72)이 노출되도록 더미 게이트(76)를 패터닝하는 것과, 그 후 더미 게이트(76)의 아랫부분(76L)을 트리밍하는 것에 의해 획득될 수 있다. 예를 들어, 제2 에칭 공정은 (예를 들어, 플라즈마 바이어스 전력을 조정함으로써) 제어될 수 있어서, 기판(50)의 주 표면에 실질적으로 평행한 횡측 방향으로 에칭한다. 이 실시예에서, 더미 게이트(76)의 아랫부분(76L)의 측벽들은, 더미 게이트(76)의 최상부로부터 더미 게이트(76)의 바닥부로 연장되는 방향으로 일정한 거리를 두면서 이격된다. 따라서 더미 게이트(76)의 아랫부분(76L)의 측벽들은 기판(50)의 주 표면에 실질적으로 수직이다.
도 8b의 구조물은 도 7a의 구조물에 대해 제2 에칭 공정을 수행하는 것, 예를 들어, 나노구조물들(64, 66) 사이의 STI 영역(72)이 노출되도록 더미 게이트(76)를 패터닝하는 것과, 그 후 더미 게이트(76)의 아랫부분(76L)을 트리밍하는 것에 의해 획득될 수 있다. 예를 들어, 제2 에칭 공정은 (예를 들어, 플라즈마 바이어스 전력을 조정함으로써) 제어될 수 있어서, 기판(50)의 주 표면에 실질적으로 평행한 횡측 방향으로 에칭한다. 도 8b의 실시예에서의 더미 게이트(76)는 도 8a의 실시예보다 더 많이 에칭될 수 있고, 이에 의해 더미 게이트(76)가 STI 영역(72)을 따라 안쪽으로 플레어링되게 한다. 이 실시예에서, 더미 게이트(76)의 아랫부분(76L)의 측벽들은, 더미 게이트(76)의 최상부로부터 더미 게이트(76)의 바닥부로 연장되는 방향으로 선형적으로 감소하는 거리를 두면서 이격된다. 따라서 더미 게이트(76)의 아랫부분(76L)의 측벽들은 기판(50)의 주 표면에 평행한 평면과 예각을 형성한다.
도 8c의 구조물은 도 7b의 구조물에 대해 제2 에칭 공정을 수행하는 것, 예를 들어, 나노구조물들(64, 66) 사이의 STI 영역(72)이 덮이도록 더미 게이트(76)를 패터닝하는 것과, 그 후 STI 영역(72)이 노출되도록 더미 게이트(76)의 아랫부분(76L)을 트리밍하는 것에 의해 획득될 수 있다. 예를 들어, 제2 에칭 공정은 (예를 들어, 플라즈마 바이어스 전력을 조정함으로써) 제어될 수 있어서, 기판(50)의 주 표면에 평행한 평면과 예각을 형성하는 대각선 방향으로 에칭한다. 이 실시예에서, 더미 게이트(76)의 아랫부분(76L)의 측벽들은, 더미 게이트(76)의 최상부로부터 더미 게이트(76)의 바닥부로 연장되는 방향으로 비선형적으로 감소하며, 그 후 이 방향으로 또한 비선형적으로 증가하는 거리를 두면서 이격된다. 더미 게이트(76)가 STI 영역(72)을 덮는 부분들을 가질 때(도 7b 참조), 이들 부분들의 에칭은 제2 에칭 공정의 횡측 에칭을 감소시킬 수 있다. 따라서 더미 게이트(76)의 아랫부분(76L)의 측벽들은 측벽 리세스(76R)를 포함할 수 있다. 측벽 리세스(76R)의 바닥은 나노구조물들(64, 66)로부터 제3 거리(D3)에 배치되고, 제3 거리(D3)는 제2 거리(D2) 및 제1 거리(D1)보다 더 작다. 제3 거리(D3)는 제2 거리(D2)와 제1 거리(D1)가 측정되는 지점들 사이에서 측정된 것이다.
도 9a 내지 도 9c에서, 보호층(80)이 선택적으로 제거된다. 일부 실시예들에서, 보호층(80)은 더미 게이트(76)의 아랫부분(76L)이 트리밍된 후에 수행되는 습식 세정에 의해 제거된다. 일부 실시예들에서, 보호층(80)은 더미 게이트(76)의 아랫부분(76L)을 트리밍하기 위한 제2 에칭 공정에 의해 제거된다. 다른 실시예들(이후에 설명됨)에서, 보호층(80)은 제거되지 않고, 최종 소자에 남는다.
도 10a 내지 도 22c는 도 9a의 실시예에 대해 도시된 것이다. 또한, 보호층(80)은 예시된 실시예에서 제거된다. 유사한 공정이 도 8a 내지 도 8c 또는 도 9b와 도 9c의 실시예들을 사용하여 수행될 수 있다는 것을 이해해야 한다.
도 10a 내지 도 10c에서, 하이브리드 핀층(78)이 마스크(58)(존재하는 경우), 반도체 핀(62), 나노구조물들(64, 66), 및 더미 게이트(76) 위에 컨포멀하게 형성된다. 하이브리드 핀층(78)은 반도체 핀(62), 나노구조물들(64, 66), 및 더미 게이트(76)의 에칭으로부터 높은 에칭 선택비를 갖는 하나 이상의 유전체 물질(들)로 형성된다. 허용가능한 유전체 물질들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물, 실리콘 탄질화물, 금속계 유전체 물질, 이들의 조합 등을 포함할 수 있으며, 이들은 저압 화학적 증착(LPCVD), 플라즈마 강화 화학적 증착(PECVD), 유동가능형 화학적 증착(FCVD) 등과 같은 컨포멀 성막 공정에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 일부 실시예들에서, 하이브리드 핀층(78)은 플루오로실리케이트 유리(FSG)와 같은 로우 k 유전체 물질(예를 들어, 약 3.5 미만의 k값을 갖는 유전체 물질)로 형성된다. 하이브리드 핀층(78)은 더미 게이트(76)에 의해 채워지지 않은, 반도체 핀(62)과 나노구조물들(64, 66) 사이의 나머지 영역을 채우고, 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66)의 최상면 위에 형성될 수 있다. 일부 실시예들에서, 하이브리드 핀층(78)은 상이한 물질들로 형성될 수 있는 다중 서브층들, 예를 들어, 라이너층(78A)과 충전층(78B)을 포함한다.
도 11a 내지 도 11c에서, 하이브리드 핀층(78)의 물질(들)의 과잉 부분들을 제거하기 위해 제거 공정이 수행됨으로써, 하이브리드 핀(82)이 형성되는데, 이 과잉 부분들은 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66)의 최상면 위에 있는 것들이다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 하이브리드 핀층(78)은, 평탄화될 때, 반도체 핀(62)과 나노구조물들(64, 66) 사이의 영역에서 남겨진 부분들을 갖는다(이에 따라 하이브리드 핀(82)을 형성함). 평탄화 공정 후, 하이브리드 핀(82), 더미 게이트(76), 및 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66)의 최상면들은 (공정 변동 내에서) 동일 평면 상에 있다.
마스크(58)가 나노구조물들(64, 66) 상에 남아있는 실시예들에서, 제거 공정은 마스크(58)를 노출시키거나 또는 마스크(58)를 제거할 수 있다. 또한, 일부 실시예들에서, 마스크(58)는 제거 공정 후에 수행되는 별도의 공정에 의해 제거된다. 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정이 마스크(58)를 제거하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 마스크(58)가 제거되는 일부 실시예들에서, 제거 공정은 더미 게이트(76)를 또한 리세싱할 수 있다(또는 리세싱하지 않을 수 있다).
도 12a 내지 도 12c에서, 더미 게이트층(84)이 하이브리드 핀(82), 더미 게이트(76), 및 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66) 상에 형성된다. 더미 게이트층(84)은 성막될 수 있고, 그런 후에 CMP와 같은 것에 의해 평탄화될 수 있다. 더미 게이트층(84)은 비정질 실리콘, 폴리결정질 실리콘(폴리실리콘), 폴리결정질 실리콘 게르마늄(폴리-SiGe), 금속, 금속성 질화물, 금속성 실리사이드, 금속성 산화물 등과 같은 도전성 또는 비도전성 물질로 형성될 수 있으며, 이는 물리적 증착(PVD), CVD 등에 의해 성막될 수 있다. 더미 게이트층(84)은 또한 (기판(50)의 후보 반도체 물질들 중에서 선택된 물질과 같은) 반도체 물질로 형성될 수 있으며, 이는 기상 에피택시(VPE) 또는 분자 빔 에피택시(MBE)와 같은 공정에 의해 성장될 수 있거나, 또는 화학적 증착(CVD) 또는 원자층 성막(ALD) 등과 같은 공정에 의해 성막될 수 있다. 더미 게이트층(84)은 절연 물질들, 예를 들어 하이브리드 핀(82)의 에칭으로부터 높은 에칭 선택비를 갖는 물질(들)로 형성될 수 있다. 마스크층(86)이 더미 게이트층(84) 위에 성막될 수 있다. 마스크층(86)은 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 물질로 형성될 수 있다. 이 예시에서, 단일 더미 게이트층(84)과 단일 마스크층(86)이 n형 영역(50N)과 p 영역(50P)에 걸쳐 형성된다.
도 13a 내지 도 13c에서, 마스크(96)를 형성하도록 마스크층(86)이 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝된다. 그 후 마스크(96)의 패턴은 임의의 허용가능한 에칭 기술에 의해 더미 게이트층(84)으로 전사되어 더미 게이트(94)가 형성된다. 더미 게이트(94)는 채널 영역을 형성하기 위해 후속 처리에서 노출될 나노구조물들(64, 66)의 최상면을 덮는다. 마스크(96)의 패턴은 인접한 더미 게이트들(94)을 물리적으로 분리시키기 위해 사용될 수 있다. 더미 게이트(94)는 또한 반도체 핀(62)의 길이 방향에 (공정 변동 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 마스크(96)는 임의의 허용가능한 에칭 기술에 의해서와 같이, 패터닝 후에 선택적으로 제거될 수 있다.
더미 게이트(76) 및 더미 게이트(94)는 채널 영역(68)을 형성하도록 패터닝될 나노구조물(66)의 부분들을 따라 집합적으로 연장된다. 나중에 형성되는 게이트 구조물들은 더미 게이트(76)와 더미 게이트(94)를 대체할 것이다. 더미 게이트(76) 위에 더미 게이트(94)를 형성하는 것은 나중에 형성되는 게이트 구조물들이 더 큰 높이를 가질 수 있게 한다.
전술한 바와 같이, 더미 게이트(94)는 반도체 물질로 형성될 수 있다. 이러한 실시예들에서, 나노구조물(64), 더미 게이트(76), 및 더미 게이트(94)는 각각 반도체 물질로 형성된다. 일부 실시예들에서, 나노구조물(64) 및 더미 게이트(76)는 제1 반도체 물질(예를 들어, 실리콘 게르마늄)로 형성되고, 더미 게이트(94)는 제2 반도체 물질(예를 들어, 실리콘)로 형성되어, 대체 게이트 공정 동안, 더미 게이트(94)가 제1 에칭 단계에서 제거될 수 있고, 나노구조물(64)과 더미 게이트(76)가 제2 에칭 단계에서 함께 제거될 수 있다. 나노구조물(64)과 더미 게이트(76)가 실리콘 게르마늄으로 형성되는 경우: 나노구조물(64)과 더미 게이트(76)는 유사한 게르마늄 농도를 가질 수 있고, 나노구조물(64)은 더미 게이트(76)보다 더 큰 게르마늄 농도를 가질 수 있거나, 또는 더미 게이트(76)는 나노구조물(64)보다 더 큰 게르마늄 농도를 가질 수 있다. 일부 실시예들에서, 나노구조물(64)은 제1 반도체 물질(예를 들어, 실리콘 게르마늄)로 형성되고, 더미 게이트(76)와 더미 게이트(94)는 제2 반도체 물질(예를 들어, 실리콘)로 형성되어, 대체 게이트 공정 동안, 더미 게이트(76)와 더미 게이트(94)는 제1 에칭 단계에서 함께 제거될 수 있고, 나노구조물(64)은 제2 에칭 단계에서 제거될 수 있다.
또한, 게이트 스페이서(98)가 마스크(58)(존재하는 경우) 또는 나노구조물들(64, 66) 위에, 그리고 마스크(96)(존재하는 경우) 및 더미 게이트(94)의 노출된 측벽들 상에 형성된다. 게이트 스페이서(98)는 하나 이상의 유전체 물질(들)을 컨포멀하게 성막하고 이어서 유전체 물질(들)을 에칭함으로써 형성될 수 있다. 허용가능한 유전체 물질들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있으며, 이들은 화학적 증착(CVD), 플라즈마 강화 화학적 증착(PECVD), 원자층 성막(ALD), 플라즈마 강화 원자층 성막(PEALD) 등과 같은 컨포멀 성막 공정에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다. 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정이 유전체 물질(들)을 패터닝하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 유전체 물질(들)은, 에칭될 때, 더미 게이트(94)의 측벽들 상에 남겨진 부분들을 갖는다(이에 따라 게이트 스페이서(98)를 형성함). 에칭 후, 게이트 스페이서(98)는 (도시된 바와 같이) 직선 측벽들을 가질 수 있거나 또는 곡선형 측벽들(별도로 도시되지 않음)을 가질 수 있다.
또한, 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(별도로 도시되지 않음)을 형성하기 위해 주입이 수행될 수 있다. 상이한 소자 유형들을 갖는 실시예들에서, 전술된 웰들을 위한 주입과 마찬가지로, p형 영역(50P)을 노출시키면서, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형)의 불순물들이 p형 영역(50P)에서 노출된 반도체 핀(62) 및/또는 나노구조물들(64, 66) 내로 주입될 수 있다. 그런 후, 마스크는 제거될 수 있다. 이어서, n형 영역(50N)을 노출시키면서, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예컨대, n형)의 불순물들이 n형 영역(50N)에서 노출된 반도체 핀(62) 및/또는 나노구조물들(64, 66) 내로 주입될 수 있다. 그런 후, 마스크는 제거될 수 있다. n형 불순물들은 전술된 n형 불순물들 중 임의의 것일 수 있고, p형 불순물들은 전술된 p형 불순물들 중 임의의 것일 수 있다. 주입 동안, 채널 영역(68)은 더미 게이트(94)에 의해 덮여 있는 채로 유지되어, 채널 영역(68)은 LDD 영역을 형성하기 위해 주입된 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역은 1015cm-3 내지 1019cm-3의 범위의 불순물 농도를 가질 수 있다. 주입 손상을 수선하고 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
상기 개시는 일반적으로 스페이서들과 LDD 영역들을 형성하는 공정을 설명한 것임을 유의한다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서들이 이용될 수 있고, 상이한 단계 시퀀스가 이용될 수 있고, 추가적인 스페이서들이 형성되고 제거될 수 있다. 또한, n형 소자와 p형 소자가 상이한 구조물들과 단계들을 사용하여 형성될 수 있다.
도 14a 내지 도 14c에서, 소스/드레인 리세스(104)가 마스크(58)(존재하는 경우), 나노구조물들(64, 66), 및 더미 게이트(76) 내에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(104)는 나노구조물들(64, 66)을 관통하여 반도체 핀(62) 내로 연장된다. 소스/드레인 리세스(104)는 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예들에서, 소스/드레인 리세스(104)는 기판(50)을 에칭하지 않고서 기판(50)의 최상면으로 연장될 수 있고; 반도체 핀(62)은 소스/드레인 리세스(104)의 바닥면이 STI 영역(72)의 최상면 아래에 배치되도록 에칭될 수 있다. 소스/드레인 리세스(104)는 RIE, NBE 등과 같은 이방성 에칭 공정들을 사용하여 나노구조물들(64, 66) 및 더미 게이트(76)를 에칭함으로써 형성될 수 있다. 게이트 스페이서(98) 및 더미 게이트(94)는 소스/드레인 리세스(104)를 형성하는 데 사용되는 에칭 공정들 동안 반도체 핀(62) 및/또는 나노구조물들(64, 66)의 부분들을 집합적으로 마스킹한다. 단일 에칭 공정이 나노구조물들(64, 66) 각각을 에칭하기 위해 사용될 수 있거나, 또는 다중 에칭 공정들이 나노구조물들(64, 66)을 에칭하기 위해 사용될 수 있다. 소스/드레인 리세스(104)가 원하는 깊이에 도달한 후에 소스/드레인 리세스(104)의 에칭을 중지시키기 위해 시한(timed) 에칭 공정들이 사용될 수 있다. 일부 실시예들에서, 하이브리드 핀(82)에 인접한 STI 영역(72)의 부분들이 또한 소스/드레인 리세스(104)의 형성 동안 에칭될 수 있다.
더미 게이트(76)는 작은 푸팅 프로파일을 가지기 때문에, 더미 게이트(76)의 잔류물이 STI 영역(72)의 최상면 상에 남는 것 없이, 더미 게이트(76)는 더 쉽게 제거될 수 있다. 따라서 더 많은 영역이 소스/드레인 영역들을 위해 이용가능할 수 있으며, 더미 게이트(76)의 잔류물이 소스/드레인 영역들 아래에 남아 있지 않도록 소스/드레인 영역들이 형성될 수 있다. 따라서 대체 게이트 공정 동안 나중에 형성되는 소스/드레인 영역들의 에칭이 방지되어, 제조 수율을 증가시킬 수 있다.
선택적으로, 내부 스페이서(106)가 마스크(58)(존재하는 경우) 및 나노구조물(64)의 잔존 부분들의 측벽들, 예를 들어, 소스/드레인 리세스(104)에 의해 노출된 이 부분들의 측벽들 상에 형성된다. 이후에 더 상세히 설명될 바와 같이, 소스/드레인 영역들은 이후에 소스/드레인 리세스(104) 내에 형성될 것이며, 나노구조물(64)은 대응하는 게이트 구조물들로 나중에 대체될 것이다. 내부 스페이서(106)는 나중에 형성되는 소스/드레인 영역들과 나중에 형성되는 게이트 구조물들 사이의 격리 피처들로서 작용한다. 또한, 내부 스페이서(106)는 나노구조물(64)을 나중에 제거하기 위해 사용되는 에칭 공정들과 같은, 후속 에칭 공정들에 의해 나중에 형성되는 소스/드레인 영역들에 대한 손상을 실질적으로 방지하기 위해 사용될 수 있다.
내부 스페이서(106)를 형성하기 위한 예시로서, 소스/드레인 리세스(104)가 횡측으로 확장될 수 있다. 구체적으로, 소스/드레인 리세스(104)에 의해 노출된 나노구조물(64)의 측벽들의 일부가 리세싱될 수 있다. 나노구조물(64)의 측벽들이 직선인 것으로서 도시되어 있지만, 측벽들은 오목하거나 볼록할 수 있다. 측벽들은 나노구조물(64)에 대해 선택적인 에칭 공정(예를 들어, 나노구조물(66)의 물질보다 더 빠른 레이트로 나노구조물(64)의 물질을 선택적으로 에칭함)과 같은 임의의 허용가능한 에칭 공정에 의해 리세싱될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 나노구조물(66)이 실리콘으로 형성되고 나노구조물(64)이 실리콘 게르마늄으로 형성되는 경우, 에칭 공정은 수산화 테트라메틸암모늄(TMAH), 수산화 암모늄(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 다른 실시예에서, 에칭 공정은 불화 수소(HF) 가스와 같은 불소계 가스를 사용하는 건식 에칭일 수 있다. 일부 실시예들에서, 소스/드레인 리세스(104)를 형성하고 또한 나노구조물(64)의 측벽들을 리세싱하기 위해 동일한 에칭 공정이 계속 수행될 수 있다. 그런 후 내부 스페이서(106)가 나노구조물(64)의 리세싱된 측벽들 상에 형성된다. 내부 스페이서(106)는 절연 물질을 컨포멀하게 형성하고 이어서 절연 물질을 에칭하는 것에 의해 형성될 수 있다. 절연 물질은 실리콘 질화물 또는 실리콘 산질화물일 수 있지만, 로우 k 유전체 물질과 같은 임의의 적절한 물질이 활용될 수 있다. 절연 물질은 CVD, ALD 등과 같은 컨포멀 성막 공정에 의해 성막될 수 있다. 절연 물질의 에칭은 이방성일 수 있다. 예를 들어, 에칭 공정은 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서(106)의 외부 측벽들이 게이트 스페이서(98)의 측벽들에 대해 동일한 높이에 있는 것으로서 도시되어 있지만, 내부 스페이서(106)의 외부 측벽은 게이트 스페이서(98)의 측벽들을 넘어서 연장될 수 있거나 또는 이로부터 리세싱될 수 있다. 달리 말하면, 내부 스페이서(106)는 측벽 리세스를 부분적으로 채우거나, 완전히 채우거나, 또는 넘게 채울 수 있다. 또한, 내부 스페이서(106)의 측벽들이 직선인 것으로서 도시되어 있지만, 내부 스페이서(106)의 측벽들은 오목하거나 볼록할 수 있다. 마스크(58)(존재하는 경우)의 측벽들의 일부가 또한 리세싱될 수 있고, 내부 스페이서(106)가 또한 마스크(58)의 리세싱된 측벽들 상에 형성될 수 있다.
도 15a 내지 도 15c에서, 에피택셜 소스/드레인 영역들(108)이 소스/드레인 리세스(104) 내에 형성된다. 각각의 더미 게이트(94)(그리고 대응하는 채널 영역(68))가 각각의 인접해 있는 에피택셜 소스/드레인 영역들(108)의 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(108)이 소스/드레인 리세스(104) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(108)이 결과적인 나노구조 트랜지스터/FET의 후속적으로 형성되는 게이트들과 단락되지 않도록 하기 위해, 에피택셜 소스/드레인 영역들(108)을 더미 게이트(94)와 나노구조물(64) 각각으로부터 적절한 횡측 거리만큼 분리시키는 데 게이트 스페이서(98)와 내부 스페이서(106)가 사용된다. 에피택셜 소스/드레인 영역들(108)의 물질은 각각의 채널 영역(68)에 응력을 가하여, 성능을 향상시키도록 선택될 수 있다.
n형 영역(50N)에서의 에피택셜 소스/드레인 영역들(108)은 p형 영역(50P)을 마스킹함으로써 형성될 수 있다. 그런 후, n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(108)은 n형 영역(50N)에서의 소스/드레인 리세스(104) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(108)은 n형 소자에 적절한 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 나노구조물(66)이 실리콘인 경우, n형 영역(50N)에서의 에피택셜 소스/드레인 영역들(108)은 실리콘, 실리콘 탄화물, 다공성 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이, 채널 영역(68)에 인장 스트레인(tensile strain)을 가하는 물질들을 포함할 수 있다. n형 영역(50N)에서의 에피택셜 소스/드레인 영역들(108)을 "n형 소스/드레인 영역"이라고 칭할 수 있다. n형 영역(50N)에서의 에피택셜 소스/드레인 영역들(108)은 반도체 핀(62)과 나노구조물들(64, 66)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
p형 영역(50P)에서의 에피택셜 소스/드레인 영역들(108)은 n형 영역(50N)을 마스킹함으로써 형성될 수 있다. 그런 후, p형 영역(50P)에서의 에피택셜 소스/드레인 영역들(108)은 p형 영역(50P)에서의 소스/드레인 리세스(104) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(108)은 p형 소자에 적절한 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 나노구조물(66)이 실리콘인 경우, p형 영역(50P)에서의 에피택셜 소스/드레인 영역들(108)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같이, 채널 영역(68)에 압축 스트레인(compressive strain)을 가하는 물질들을 포함할 수 있다. p형 영역(50P)에서의 에피택셜 소스/드레인 영역들(108)을 "p형 소스/드레인 영역"이라고 칭할 수 있다. p형 영역(50P)에서의 에피택셜 소스/드레인 영역들(108)은 반도체 핀(62)과 나노구조물들(64, 66)의 각각의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(108), 나노구조물들(64, 66), 및/또는 반도체 핀(62)은, LDD 영역을 형성하기 위해 이전에 설명된 공정과 마찬가지로, 소스/드레인 영역들을 형성하기 위한 도펀트들로 주입될 수 있고, 이어서 어닐링이 뒤따른다. 소스/드레인 영역들은 1019cm-3 내지 1021cm-3의 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역들을 위한 n형 및/또는 p형 불순물들은 이전에 설명된 불순물들 중 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(108)은 성장 동안 인시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역들(108)은 하나 이상의 반도체 물질층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(108)은 각각 라이너층(108A), 메인층(108B), 및 마감층(108C)(또는 더 일반적으로, 제1 반도체 물질층, 제2 반도체 물질층, 및 제3 반도체 물질층)을 포함할 수 있다. 에피택셜 소스/드레인 영역들(108)을 위해 임의의 수의 반도체 물질층들이 사용될 수 있다. 라이너층(108A), 메인층(108B), 및 마감층(108C) 각각은 상이한 반도체 물질들로 형성될 수 있고 상이한 불순물 농도로 도핑될 수 있다. 일부 실시예들에서, 라이너층(108A)은 메인층(108B)보다 불순물 농도가 더 낮을 수 있고, 마감층(108C)은 라이너층(108A)보다 불순물 농도가 더 높되 메인층(108B)보다는 불순물 농도가 더 낮을 수 있다. 에피택셜 소스/드레인 영역들(108)이 세 개의 반도체 물질층들을 포함하는 실시예들에서, 라이너층(108A)은 소스/드레인 리세스(104) 내에서 성장될 수 있고, 메인층(108B)은 라이너층(108A) 상에서 성장될 수 있으며, 마감층(108C)은 메인층(108B) 상에서 성장될 수 있다.
에피택셜 소스/드레인 영역들(108)을 형성하는 데 사용된 에피택시 공정들의 결과로서, 에피택셜 소스/드레인 영역들의 최상면은 반도체 핀(62)과 나노구조물들(64, 66)의 측벽들을 넘어 횡측으로 바깥쪽으로 확장되는 패싯들을 갖는다. 하지만, 하이브리드 핀(82)이 횡측 에피택셜 성장을 막는다. 그러므로, 인접한 에피택셜 소스/드레인 영역들(108)은 도 15c에서 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 남는다. 에피택셜 소스/드레인 영역들(108)은 하이브리드 핀(82)의 측벽들과 접촉한다. 예시된 실시예에서, 에피택셜 소스/드레인 영역들(108)의 최상면이 하이브리드 핀(82)의 최상면 아래에 배치되도록 에피택셜 소스/드레인 영역들(108)은 성장된다. 다양한 실시예들에서, 에피택셜 소스/드레인 영역들(108)의 최상면은 하이브리드 핀(82)의 최상면 위에 배치되며; 에피택셜 소스/드레인 영역들(108)의 최상면은 하이브리드 핀(82)의 최상면 위 및 아래에 배치된 부분들을 갖는다. 또한, 예시된 실시예에서, 에피택셜 소스/드레인 영역들(108)의 최상면이 나노구조물들(64, 66)의 최상면과 동일 평면 상에 있도록 에피택셜 소스/드레인 영역들(108)은 성장된다. 다른 실시예에서, 에피택셜 소스/드레인 영역들(108)의 최상면이 나노구조물들(64, 66)의 최상면 위에 배치되도록 에피택셜 소스/드레인 영역들(108)은 성장된다.
도 16a 내지 도 16c에서, 제1 층간 유전체(inter-layer dielectric; ILD)(114)가 에피택셜 소스/드레인 영역들(108), 게이트 스페이서(98), 마스크(96)(존재하는 경우), 또는 더미 게이트(94) 위에 성막된다. 제1 ILD(114)는 유전체 물질로 형성될 수 있고, 이는 CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), FCVD 등과 같은, 임의의 적절한 방법에 의해 성막될 수 있다. 허용가능한 유전체 물질들은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연물질들이 이용될 수 있다.
일부 실시예들에서, 콘택트 에칭 정지층(contact etch stop layer; CESL)(112)이 에피택셜 소스/드레인 영역들(108), 게이트 스페이서(98), 및 마스크(96)(존재하는 경우) 또는 더미 게이트(94)와 제1 ILD(114) 사이에 형성된다. CESL(112)은 제1 ILD(114)의 에칭으로부터 높은 에칭 선택비를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 물질로 형성될 수 있다. CESL(112)은 CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
도 17a 내지 도 17c에서, 제1 ILD(114)의 최상면이 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 최상면과 동일한 높이에 있도록 제거 공정이 수행된다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 또한 더미 게이트(94) 상의 마스크(96), 그리고 마스크(96)의 측벽들을 따라 있는 게이트 스페이서(98)의 부분들을 제거할 수 있다. 평탄화 공정 후, 게이트 스페이서(98), 제1 ILD(114), CESL(112), 및 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 최상면들은 (공정 변동 내에서) 동일 평면 상에 있다. 이에 따라, 마스크(96)(존재하는 경우) 또는 더미 게이트(94)의 최상면은 제1 ILD(114)를 통해 노출된다. 예시된 실시예에서, 마스크(96)는 남고, 평탄화 공정은 제1 ILD(114)의 최상면을 마스크(96)의 최상면과 동일한 높이가 되도록 한다.
도 18a 내지 도 18c에서, 마스크(96)(존재하는 경우)와 더미 게이트(94)가 에칭 공정에서 제거되어, 리세스(116)가 형성된다. 일부 실시예들에서, 더미 게이트(94)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(114) 또는 게이트 스페이서(98)보다 더 빠른 레이트로 더미 게이트(94)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 리세스(116)는 채널 영역(68)의 일부를 노출시키고 및/또는 그 위에 놓여 있다. 채널 영역(68)으로서 작용하는 나노구조물(66)의 부분들은 에피택셜 소스/드레인 영역들(108)의 인접한 쌍들 사이에 배치된다.
그런 후, 나노구조물(64)의 잔존 부분들이 리세스(116)를 확장하기 위해 제거되어, 나노구조물들(66) 사이의 영역 내에 개구(118)가 형성된다. 더미 게이트(76)의 잔존 부분들이 또한 리세스(116)를 확장하기 위해 제거되어, 개구(120)가 반도체 핀(62)과 하이브리드 핀(82) 사이의 영역 내에 형성된다. 나노구조물(64)과 더미 게이트(76)의 잔존 부분들은 나노구조물(66)의 물질보다 더 빠른 레이트로 나노구조물(64)과 더미 게이트(76)의 물질(들)을 선택적으로 에칭하는 임의의 허용가능한 에칭 공정에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 나노구조물(76)과 더미 게이트(76)가 실리콘 게르마늄으로 형성되고 나노구조물(66)이 실리콘으로 형성되는 경우, 에칭 공정은 수산화 테트라메틸암모늄(TMAH), 수산화 암모늄(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 마스크(58)(존재하는 경우)가 또한 제거될 수 있다. 일부 실시예들에서, 나노구조물(66)의 노출된 부분들의 두께를 감소시키기 위해 트리밍(trim) 공정(별도로 도시되지 않음)이 수행된다.
더미 게이트(76)는 작은 푸팅 프로파일을 가지기 때문에, 더미 게이트(76)의 잔류물이 STI 영역(72)의 최상면 상에 남는 것 없이, 더미 게이트(76)는 더 쉽게 제거될 수 있다. 따라서, 대체 게이트를 위해 더 많은 영역이 이용가능해질 수 있으며, 대체 게이트에서의 보이드의 형성이 방지될 수 있으므로, 소자 성능이 증가된다. 또한, 상기한 바와 같이, 에피택셜 소스/드레인 영역들(108)은 더미 게이트(76)의 잔류물이 그 아래에 남아 있지 않도록 형성된다. 따라서, 리세스(116)의 형성 동안 에피택셜 소스/드레인 영역들(108) 아래의 에칭이 방지되어, 에피택셜 소스/드레인 영역들(108)을 손상시킬 위험성을 감소시킬 수 있다.
도 19a 내지 도 19c에서, 리세스(116) 내에 게이트 유전체층(124)이 형성된다. 게이트 전극층(126)이 게이트 유전체층(124) 상에 형성된다. 게이트 유전체층(124)과 게이트 전극층(126)은 대체 게이트를 위한 층들이고, 각각은 나노구조물(66)의 모든(예를 들어, 4개) 면을 감싼다. 따라서, 게이트 유전체층(124)과 게이트 전극층(126)은 개구(118) 및 개구(120) 내에 형성된다(도 19b 참조).
게이트 유전체층(124)은 반도체 핀(62)의 측벽 및/또는 최상면 상에; 나노구조물(66)의 최상면, 측벽, 및 바닥면 상에; 게이트 스페이서(98)와 내부 스페이서(106)의 측벽 상에; 그리고 하이브리드 핀(82)의 최상면과 측벽 상에 배치된다. 게이트 유전체층(124)은 또한 제1 ILD(114)와 게이트 스페이서(98)의 최상면들 상에 형성될 수 있다. 게이트 유전체층(124)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 이들의 다층 등을 포함할 수 있다. 게이트 유전체층(124)은 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트와 같은 하이 k 유전체 물질(예컨대, 약 7.0보다 더 큰 k 값을 갖는 유전체 물질)을 포함할 수 있다. 단층 게이트 유전체층(124)이 도 19a 내지 도 19c에서 도시되어 있지만, 게이트 유전체층(124)은 임의의 수의 계면층들과 임의의 수의 메인층들을 포함할 수 있다.
게이트 전극층(126)은 티타늄 질화물, 티타늄 산화물, 텅스텐, 코발트, 루테늄, 알루미늄, 이들의 조합, 이들의 다층 등과 같은 금속 함유 물질을 포함할 수 있다. 단층 게이트 전극층(126)이 도 19a 내지 도 19c에 도시되어 있지만, 게이트 전극층(126)은 임의의 수의 일함수 조정층들, 임의의 수의 배리어층들, 임의의 수의 접착층들, 및 충전 물질을 포함할 수 있다.
n형 영역(50N)과 p형 영역(50P)에서의 게이트 유전체층(124)의 형성은 각 영역에서의 게이트 유전체층(124)이 동일한 물질로 형성되도록 동시에 일어날 수 있고, 각 영역에서의 게이트 전극층(126)이 동일한 물질로 형성되도록 게이트 전극층들(126)의 형성은 동시에 일어날 수 있다. 일부 실시예들에서, 게이트 유전체층들(124)이 상이한 물질들일 수 있도록 및/또는 상이한 수의 층들을 가질 수 있도록, 각 영역에서의 게이트 유전체층(124)은 별개의 공정들에 의해 형성될 수 있고, 및/또는 게이트 전극층들(126)이 상이한 물질들일 수 있도록 및/또는 상이한 수의 층들을 가질 수 있도록, 각 영역에서의 게이트 전극층(126)은 별개의 공정들에 의해 형성될 수 있다. 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출시키도록 다양한 마스킹 단계들이 사용될 수 있다.
도 20a 내지 도 20c에서, 게이트 유전체층(124)과 게이트 전극층(126)의 물질들의 과잉 부분들을 제거하기 위해 제거 공정이 수행되어, 게이트 구조물(130)을 형성하는데, 이 과잉 부분들은 제1 ILD(114) 및 게이트 스페이서(98)의 최상면 위에 있는 것들이다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 게이트 유전체층(124)은, 평탄화될 때, 리세스(116) 내에 남겨진 부분들을 갖는다(따라서 게이트 구조물(130)을 위한 게이트 유전체를 형성한다). 게이트 전극층(126)은, 평탄화될 때, 리세스(116) 내에 남겨진 부분들을 갖는다(따라서 게이트 구조물(130)을 위한 게이트 전극들을 형성한다). 게이트 스페이서(98); CESL(112); 제1 ILD(114); 게이트 구조물(130)의 최상면들은 (공정 변동 내에서) 동일 평면 상에 있다. 게이트 구조물(130)은 결과적인 나노구조 트랜지스터/FET의 대체 게이트이며, 이를 "금속 게이트"라고 칭할 수 있다. 게이트 구조물(130) 각각은 나노구조물(66)의 채널 영역(68)의 최상면, 측벽, 및 바닥면을 따라 연장된다.
게이트 구조물들(130) 중 일부는 캡핑 게이트 구조물(130C)이다. 캡핑 게이트 구조물(130C)은 반도체 핀(62)의 단부들 상에 그리고 반도체 핀들(62) 사이의 STI 영역(72) 위에 배치된 비 기능 구조물이다. 캡핑 게이트 구조물(130C)은 도 20a의 단면에서 하이브리드 핀(82)과 반도체 핀(62) 사이에 배치된다.
게이트 구조물(130)은 나노구조물(64), 더미 게이트(76), 및 더미 게이트(94)에 의해 이전에 점유된 영역을 채운다. 이들이 형성된 후, 게이트 구조물(130)은 더미 게이트(76)와 동일한 프로파일 형상을 갖는다. 게이트 구조물(130)의 프로파일 형상은 이후에 더 상세히 설명될 것이다.
일부 실시예들에서, 격리 영역(132)이 게이트 구조물(130)의 일부를 관통하여 연장되도록 형성된다. 격리 영역(132)은 게이트 구조물(130)을 다중 게이트 구조물(130)로 분할(또는 "커팅")하기 위해 형성된 것이다. 격리 영역(132)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질로 형성될 수 있으며, 이는 CVD, ALD 등과 같은 성막 공정에 의해 형성될 수 있다. 격리 영역(132)을 형성하기 위한 예시로서, 원하는 게이트 구조물(130) 내에 개구가 패터닝될 수 있다. 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정이 개구를 패터닝하기 위해 수행될 수 있다. 에칭은 이방성일 수 있다. 하나 이상의 유전체 물질층이 개구 내에 성막될 수 있다. 유전체 물질의 과잉 부분들을 제거하기 위해 제거 공정이 수행될 수 있어서, 격리 영역(132)을 형성하며, 이 과잉 부분들은 게이트 구조물(130)의 최상면 위에 있는 것들이다.
도 21a 내지 도 21c에서, 게이트 스페이서(98), CESL(112), 제1 ILD(114), 및 게이트 구조물(130) 위에 제2 ILD(136)가 성막된다. 일부 실시예들에서, 제2 ILD(136)는 유동가능형 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예들에서, 제2 ILD(136)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되며, CVD, PECVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다.
일부 실시예들에서, 제2 ILD(136)와 게이트 스페이서(98), CESL(112), 제1 ILD(114), 및 게이트 구조물(130) 사이에 에칭 정지층(etch stop layer; ESL)(134)이 형성된다. ESL(134)은 제2 ILD(136)의 에칭으로부터 높은 에칭 선택비를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 물질을 포함할 수 있다.
도 22a 내지 도 22c에서, 게이트 구조물(130) 및 에피택셜 소스/드레인 영역들(108) 각각과 접촉하도록 게이트 콘택트(142)와 소스/드레인 콘택트(144)가 형성된다. 게이트 콘택트(142)는 게이트 구조물(130)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택트(144)는 에피택셜 소스/드레인 영역들(108)에 물리적으로 그리고 전기적으로 결합된다.
게이트 콘택트(142)와 소스/드레인 콘택트(144)를 형성하기 위한 예시로서, 게이트 콘택트(142)를 위한 개구가 제2 ILD(136)와 ESL(134)를 관통하여 형성되고, 소스/드레인 콘택트(144)를 위한 개구가 제2 ILD(136), ESL(134), 제1 ILD(114), 및 CESL(112)을 관통하여 형성된다. 개구들은 허용가능한 포토리소그래피 및 에칭 기술들을 이용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너(별도로 도시되지 않음), 및 도전성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(136)의 표면으로부터의 과잉 물질을 제거하기 위해 CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔존하는 라이너 및 도전성 물질은 개구 내에서 게이트 콘택트(142)와 소스/드레인 콘택트(144)를 형성한다. 게이트 콘택트(142)와 소스/드레인 콘택트(144)는 별개 공정들에서 형성될 수 있거나, 또는 동일한 공정에서 형성될 수 있다. 소스/드레인 콘택트(144)와 게이트 콘택트(142) 각각은, 동일한 단면에서 형성되는 것으로서 도시되었지만, 콘택트들의 단락을 방지할 수 있는 상이한 단면들에서 형성될 수 있음을 이해해야 한다.
선택적으로, 금속 반도체 합금 영역(146)이 에피택셜 소스/드레인 영역들(108)과 소스/드레인 콘택트(144) 사이의 계면들에서 형성된다. 금속 반도체 합금 영역(146)은 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역들, 금속 게르마나이드(예를 들어, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드, 등)로 형성된 게르마나이드 영역들, 금속 실리사이드와 금속 게르마나이드 둘 다로 형성된 실리콘 게르마나이드 영역들 등일 수 있다. 금속 반도체 합금 영역(146)은 소스/드레인 콘택트(144)를 위한 개구 내에 금속을 성막하고, 그런 후 열 어닐링 공정을 수행함으로써 소스/드레인 콘택트(144)의 물질(들) 전에 형성될 수 있다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금과 같이, 저저항 금속 반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(108)의 반도체 물질들(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 성막 공정에 의해 성막될 수 있다. 열 어닐링 공정 후, 습식 세정과 같은 세정 공정이 수행되어, 금속 반도체 합금 영역(146)의 표면들로부터와 같이, 소스/드레인 콘택트(144)를 위한 개구로부터 임의의 잔류 금속을 제거할 수 있다. 그런 후 소스/드레인 콘택트(144)의 물질(들)이 금속 반도체 합금 영역(146) 상에 형성될 수 있다.
도 23a 내지 도 23c는 다양한 실시예들에 따른, 나노구조 트랜지스터/FET의 도면들이다. 도 23a, 도 23b, 및 도 23c는 각각 도 9a, 도 9b, 및 도 9c의 실시예들에서 대체 게이트 공정이 수행된 후의 결과적인 게이트 구조물들(130)을 도시한다. 상기한 바와 같이, 게이트 구조물(130)은 더미 게이트(76)와 동일한 프로파일 형상을 갖는다. 구체적으로, STI 영역(72)의 최상면 상의 게이트 구조물(130)의 부분들은 STI 영역(72)의 오목한 표면을 따라 바깥쪽으로 플레어링되지 않는다.
도 23a의 실시예에서, 대체 게이트 공정 후, 게이트 구조물(130)의 바닥면은 나노구조물(66)로부터 제1 거리(D1)만큼 멀리 연장되고, 게이트 구조물(130)의 외부 측벽은 나노구조물(66)로부터 제2 거리(D2)에 배치되며, 제1 거리(D1)는 제2 거리(D2)와 동일하다. 또한, 하이브리드 핀(82)이 반도체 핀(62)으로부터 제1 거리(D1)에 배치되고, 나노구조물(66)로부터 제2 거리(D2)에 배치된다. 이 실시예에서, 게이트 구조물(130)의 아랫부분의 측벽은 일정한 폭으로 이격된다. 거리(D1)와 거리(D2)는 각각 0.5㎚ 내지 30㎚의 범위 내에 있을 수 있다.
도 23b의 실시예에서, 대체 게이트 공정 후, 게이트 구조물(130)의 바닥면은 나노구조물(66)로부터 제1 거리(D1)만큼 멀리 연장되고, 게이트 구조물(130)의 외부 측벽은 나노구조물(66)로부터 제2 거리(D2)에 배치되며, 제1 거리(D1)는 제2 거리(D2)보다 더 작다. 또한, 하이브리드 핀(82)이 반도체 핀(62)으로부터 제1 거리(D1)에 배치되고, 나노구조물(66)로부터 제2 거리(D2)에 배치된다. 이 실시예에서, 게이트 구조물(130)의 아랫부분의 측벽들은, 게이트 구조물(130)의 최상부로부터 게이트 구조물(130)의 바닥부로 연장되는 방향으로 선형적으로 감소하는 거리를 두면서 이격된다. 거리(D1)와 거리(D2)는 각각 0.5㎚ 내지 30㎚의 범위 내에 있을 수 있다.
도 23c의 실시예에서, 대체 게이트 공정 후, 게이트 구조물(130)의 바닥면은 나노구조물(66)로부터 제1 거리(D1)만큼 멀리 연장되고, 게이트 구조물(130)의 외부 측벽은 나노구조물(66)로부터 제2 거리(D2)에 배치되며, 제1 거리(D1)는 제2 거리(D2)보다 더 작다. 또한, 하이브리드 핀(82)이 반도체 핀(62)으로부터 제1 거리(D1)에 배치되고, 나노구조물(66)로부터 제2 거리(D2)에 배치된다. 이 실시예에서, 게이트 구조물(130)의 아랫부분의 측벽들은, 게이트 구조물(130)의 최상부로부터 게이트 구조물(130)의 바닥부로 연장되는 방향으로 비선형적으로 감소하며, 그 후 이 방향으로 비선형적으로 또한 증가하는 거리를 두면서 이격된다. 게이트 구조물(130)의 이들 부분들의 측벽들은 측벽 리세스(130R)를 포함한다. 하이브리드 핀(82)은 게이트 구조물(130)의 측벽 리세스(130R) 내로 연장된다. 측벽 리세스(130R)의 바닥은 나노구조물(66)로부터 제3 거리(D3)에 배치되고, 제3 거리(D3)는 제2 거리(D2) 및 제1 거리(D1)보다 더 작다. 거리(D1), 거리(D2), 및 거리(D3)는 각각 0.5㎚ 내지 30㎚의 범위 내에 있을 수 있다.
도 24a 내지 도 24c는 다양한 실시예들에 따른, 나노구조 트랜지스터/FET의 도면들이다. 이들 실시예들은, 보호층(80)이 제거되지 않고 최종 소자에 남아 있다는 점을 제외하고는, 도 23a 내지 도 23c의 실시예들과 각각 유사하다. 보호층(80)은 나노구조물(66)에 인접한 게이트 구조물(130)의 측벽의 일부들을 따라 연장된다. 이러한 실시예들에서, 보호층(80)은 일정한 폭을 갖는다. 보호층(80)은 게이트 구조물(130)의 측벽들의 윗부분들과 접촉한다. 보호층(80)은 1㎚ 내지 300㎚의 범위의 높이(H0)와 0.3㎚ 내지 15㎚의 범위의 폭(W0)을 가질 수 있다. 보호층(80)에 의해 덮이지 않은 게이트 구조물(130)의 측벽들의 아랫부분들은 0㎚ 내지 300㎚의 범위의 높이(H1)를 가질 수 있다.
도 25a 내지 도 25c는 다양한 실시예들에 따른, 나노구조 트랜지스터/FET의 도면들이다. 이들 실시예들은 보호층(80)이 보호층(80)의 최상부로부터 보호층(80)의 바닥부로 연장되는 방향으로 감소하는 폭을 갖는 것을 제외하고는, 도 24a 내지 도 24c의 실시예들과 각각 유사하다.
도 26a 내지 도 26c는 각각 도 23a 내지 도 23c에서의 영역들(50R)의 상세도들이다. 도 26a를 참조하면, 게이트 구조물(130)의 아랫부분들의 측벽들은 기판(50)의 주 표면에 평행한 평면과 실질적으로 수직이다. 예를 들어, 게이트 구조물(130)의 측벽들과 STI 영역(72)의 최상면들 사이의 각도(θ1)는 80도 내지 100도의 범위에 있을 수 있다. 도 26b를 참조하면, 게이트 구조물(130)의 아랫부분들의 측벽들은 기판(50)의 주 표면에 평행한 평면과 예각을 형성한다. 예를 들어, 게이트 구조물(130)의 측벽들과 STI 영역(72)의 최상면들 사이의 각도(θ2)는 30도 내지 85도의 범위에 있을 수 있다. 도 26c를 참조하면, 측벽 리세스(130R)를 규정하는 게이트 구조물(130)의 표면들은 여러 각도들을 형성한다. 구체적으로, 측벽 리세스(130R)를 규정하는 게이트 구조물(130)의 표면들은 STI 영역(72)의 최상면들과 각도(θ3)를 그리고 기판(50)의 주 표면에 평행한 평면과 각도(θ4)를 형성한다. 각도(θ3)와 각도(θ4)는 각각 95도 내지 150도의 범위에 있을 수 있다.
도 27a 내지 도 27d는 일부 다른 실시예들에 따른, 작은 푸팅 프로파일을 갖는 더미 게이트(76)의 패터닝에서의 중간 스테이지들의 도면들이다. 도 7a 내지 도 9c에 대해 설명된 것과 마찬가지 방식으로, 다중 에칭 공정들로 더미 게이트층(74)을 패터닝함으로써 더미 게이트(76)가 작은 푸팅 프로파일을 갖도록 형성된다. 이 실시예에서, 상이한 유형의 보호층들(80)이 사용된다. 구체적으로, 보호층(80)은 패시베이션층(80P)이다. 패시베이션층(80P)은 더미 게이트층(74)이 초기 패터닝되기 전 또는 후에 별개의 공정에 의해 형성될 수 있다. 유리하게는, 패시베이션층(80P)은 부산물층(80B)보다 더 균일한 두께로 형성될 수 있다. 또한, 패시베이션 가스가 더미 게이트(76)를 초기 패터닝하기 위한 제1 에칭 공정에서 생략될 수 있다.
패시베이션층(80P)은 표면 개질 공정 또는 성막 공정에 의해 형성될 수 있다. 일반적으로, 표면 개질 공정은 더미 게이트(76)에 대한 손상을 감소시키도록 제어하는 것이 더 쉽고, 성막 공정은 결과적인 패시베이션층(80P)의 두께를 제어하는 것이 더 쉽다. 표면 개질 공정은 플라즈마 개질 공정, 화학물질 개질 공정 등일 수 있다. 일부 실시예들에서, 패시베이션층(80P)의 두께는 2Å 내지 150Å의 범위 내에 있다.
플라즈마 개질 공정이 사용되는 실시예들에서, 패시베이션층(80P)을 형성하는 것은 플라즈마를 생성하는 동안 구조물을 패시베이션 가스에 노출시키는 것을 포함할 수 있다. 패시베이션 가스는 CH4, SiCl4, N2, O2, CO2, SO2, CO 등일 수 있다. 일부 실시예들에서, Ar, He, Ne 또는 이들의 조합과 같은 희석 가스가 이용될 수 있다. 일부 실시예들에서, 플라즈마 개질 공정의 공정 조건은, 1mTorr 내지 10Torr의 범위의 압력; 10W 내지 3000W의 범위의 플라즈마 소스 전력(이온 대 라디칼의 비율을 제어하도록 구성됨); 0W 내지 3000W의 범위의 플라즈마 바이어스 전력(플라즈마 방향을 제어하도록 구성됨); 및 1sccm 내지 5000sccm의 범위의 가스 소스 유량을 포함한다. 플라즈마 개질 공정에 의해 형성된 패시베이션층(80P)의 조성은 사용되는 패시베이션 가스에 따라 달라진다. 더미 게이트층(74)이 실리콘 또는 실리콘 게르마늄으로 형성되는 예시를 계속해서: 패시베이션층(80P)은 산소계 패시베이션 가스(예컨대, O2, CO2, SO2, CO 등)를 사용할 때 형성되는 SiO 또는 SiGeO로 형성될 수 있고; 패시베이션층(80P)은 질소계 패시베이션 가스(예컨대, N2 등)를 사용할 때 형성되는 SiN 또는 SiGeN으로 형성될 수 있으며; 패시베이션층(80P)은 황계 패시베이션 가스(예컨대, SO2 등)를 사용할 때 형성되는 SiS 또는 SiGeS로 형성될 수 있다. 일부 실시예들에서, 복수의 패시베이션 가스들이 플라즈마 개질 공정에서 이용될 수 있다. 예를 들어, 산소계 패시베이션 가스, 질소계 패시베이션 가스, 및 황계 패시베이션 가스의 혼합물(예컨대, SO2와 N2)이 플라즈마 개질 공정에서 이용될 수 있으며, 패시베이션층(80P)은 SiGeSxOyNz로 형성될 수 있다.
화학물질 개질 공정이 사용되는 실시예들에서, 패시베이션층(80P)을 형성하는 것은 플라즈마를 생성하지 않고서 구조물을 패시베이션 용액에 노출시키는 것을 포함할 수 있다. 패시베이션 용액은 용매에 메인 패시베이션 화학물질과 보조 패시베이션 화학물질을 포함할 수 있다. 메인 패시베이션 화학물질은 O3, CO2 등일 수 있다. 보조 패시베이션 화학물질은 H2SO4, NH3 등일 수 있다. 용매는 탈이온화(deionized; DI) 물, 알코올, 아세톤 등일 수 있다.
성막 공정이 사용되는 실시예들에서, 패시베이션층(80P)을 형성하는 것은 PECVD, CVD, ALD, PVD, 또는 유전체 물질을 성막하기에 적절한 성장 공정을 포함할 수 있다. 패시베이션층(80P)은 SiN, SiON, SiCON, SiC, SiOC, SiO2 등과 같은 유전체 물질로 형성될 수 있다.
일부 실시예들에서, 패시베이션층(80P)은 도 27a에서 도시된 바와 같이, 더미 게이트층(74)이 패터닝되기 전에 더미 게이트층(74) 상에 형성된다. 패시베이션층(80P)이 형성된 후, 더미 게이트층(74)과 패시베이션층(80P)을 동시에 패터닝하여 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성할 수 있다. 예를 들어, 더미 게이트층(74)과 패시베이션층(80P) 둘 다를 에칭하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정은 (예를 들어, 플라즈마 바이어스 전력을 조정함으로써) 제어될 수 있어서, 기판(50)의 주 표면에 실질적으로 평행한 횡측 방향으로 에칭한다. 패시베이션층(80P)의 일부는 에칭 공정에 의해 제거되어 더미 게이트층(74)의 아랫부분들이 노출될 수 있으며, 횡측 방향의 에칭 공정은 더미 게이트층(74)의 에칭을 초래시켜서 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성한다. 일부 실시예들에서, 더미 게이트(76)의 일부는 마스크(58)(존재하는 경우) 및 나노구조물들(64, 66) 위로 연장될 수 있다. 더미 게이트(76)의 이러한 부분들은 마스크(58)(존재하는 경우) 및 나노구조물들(64, 66) 위의 하이브리드 핀층(78)의 부분들을 제거하기 위해 수행되는 제거 공정(도 11a 내지 도 11c 참조)과 같은 후속 공정에서 제거될 수 있다.
일부 실시예들에서, 패시베이션층(80P)은, 도 27b에서 도시된 바와 같이, STI 영역(72)이 덮여지도록, 더미 게이트층(74)이 초기에 패터닝된 후에 그러나 더미 게이트(76)가 트리밍되기 전에 형성된다. 패시베이션층(80P)이 형성된 후, 더미 게이트(76)는 패시베이션층(80P)에 의해 덮여 있는 동안 트리밍되어, 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성하고, 이로써 도 8c의 구조물을 획득할 수 있다. 예를 들어, 더미 게이트(76)와 패시베이션층(80P) 둘 다를 에칭하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정은 (예를 들어, 플라즈마 바이어스 전력을 조정함으로써) 제어될 수 있어서, 기판(50)의 주 표면에 실질적으로 평행한 횡측 방향으로 에칭한다. 패시베이션층(80P)의 일부는 에칭 공정에 의해 제거될 수 있고(따라서 도 7b의 구조물을 형성함), 횡측 방향의 에칭 공정은 더미 게이트(76)의 아랫부분들의 에칭을 초래시켜서 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성한다(따라서 도 8c의 구조물을 형성함).
일부 실시예들에서, 패시베이션층(80P)은, 도 27c와 도 27d에서 도시된 바와 같이, STI 영역(72)이 노출되도록, 더미 게이트층(74)이 초기에 패터닝된 후에 그러나 더미 게이트(76)가 트리밍되기 전에 형성된다. 패시베이션층(80P)이 표면 개질 공정에 의해 형성되는 일부 실시예들에서, 패시베이션층(80P)은 도 27c에서 도시된 바와 같이, STI 영역(72) 상에 형성되지 않고서 마스크(58)(존재하는 경우) 및 더미 게이트(76) 상에 선택적으로 형성될 수 있다. 패시베이션층(80P)이 성막 공정에 의해 형성되는 일부 실시예들에서, 패시베이션층(80P)은 도 27d에서 도시된 바와 같이, 마스크(58)(존재하는 경우), 더미 게이트(76), 및 STI 영역(72) 상에 컨포멀하게 형성될 수 있다. 패시베이션층(80P)이 형성된 후, 더미 게이트(76)는 패시베이션층(80P)에 의해 덮여 있는 동안 트리밍되어, 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성하고, 이로써 도 8a 또는 도 8b의 구조물을 획득할 수 있다. 예를 들어, 더미 게이트(76)와 패시베이션층(80P) 둘 다를 에칭하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정은 (예를 들어, 플라즈마 바이어스 전력을 조정함으로써) 제어될 수 있어서, 기판(50)의 주 표면에 평행한 평면과 예각을 형성하는 대각선 방향으로 에칭한다. 대각선 방향의 에칭 공정은 더미 게이트(76)의 아랫부분들에서 패시베이션층(80P)을 관통하는 에칭(따라서 도 7a의 구조물을 형성함), 및 그 후 더미 게이트(76)의 아랫부분들의 에칭을 초래시켜서, 작은 푸팅 프로파일을 갖는 더미 게이트(76)를 형성한다(따라서 도 8a 또는 도 8b의 구조물들을 형성함).
상기한 바와 같이, 동일한 기판(50)은 희소 영역들과 밀집 영역들을 가질 수 있다. 이러한 실시예들에서, 패시베이션층(80P)은 상이한 영역들에서 상이한 두께들을 가질 수 있다. 그 결과, 상이한 푸팅 프로파일들을 갖는 더미 게이트들(76)이 동일한 초기 구조물로부터 형성될 수 있다. 예를 들어, 도 27a의 구조물은 밀집 영역과 희소 영역 내에서 형성될 수 있다. 패시베이션층(80P)은 이들 구조물들 위에 형성될 수 있고, 이어서 더미 게이트(76)가 패터닝될 수 있으며, 도 8a 또는 도 8b의 구조물은 밀집 영역을 초래시키고, 도 8c의 구조물은 희소 영역을 초래시킨다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 소자에 있어서,
격리 영역;
상기 격리 영역의 최상면 위로 돌출된 나노구조물들;
상기 나노구조물들을 감싸는 게이트 구조물 - 상기 게이트 구조물은 상기 격리 영역과 접촉하는 바닥면을 갖고, 상기 게이트 구조물의 바닥면은 상기 나노구조물들로부터 제1 거리만큼 멀리 연장되고, 상기 게이트 구조물은 상기 나노구조물들로부터 제2 거리에 배치된 측벽을 가지며, 상기 제1 거리는 상기 제2 거리 이하임 -; 및
상기 게이트 구조물의 측벽 상에 있는 하이브리드 핀을 포함하는 소자.
실시예 2. 실시예 1에 있어서, 상기 제1 거리는 상기 제2 거리보다 더 작은 것인 소자.
실시예 3. 실시예 2에 있어서, 상기 하이브리드 핀은 상기 게이트 구조물의 측벽 리세스 내로 연장된 것인 소자.
실시예 4. 실시예 1에 있어서, 상기 제1 거리는 상기 제2 거리와 동일한 것인 소자.
실시예 5. 실시예 1에 있어서, 상기 제1 거리와 상기 제2 거리는 각각 0.5㎚ 내지 30㎚의 범위 내에 있는 것인 소자.
실시예 6. 실시예 1에 있어서,
상기 하이브리드 핀과 상기 게이트 구조물 사이에 배치된 보호층을 더 포함하고, 상기 보호층은 상기 게이트 구조물의 측벽의 윗부분을 덮고, 상기 게이트 구조물의 측벽의 아랫부분은 상기 보호층에 의해 덮여 있지 않은 것인 소자.
실시예 7. 소자에 있어서,
격리 영역;
상기 격리 영역의 최상면 위로 돌출된 반도체 핀;
상기 반도체 핀 위에 있는 나노구조물들;
상기 나노구조물들을 감싸는 게이트 구조물; 및
상기 게이트 구조물의 측벽 상에 있는 하이브리드 핀을 포함하고, 상기 하이브리드 핀은 상기 반도체 핀으로부터 제1 거리에 배치되고, 상기 하이브리드 핀은 상기 나노구조물들로부터 제2 거리에 배치되며, 상기 제2 거리는 상기 제1 거리보다 더 큰 것인 소자.
실시예 8. 실시예 7에 있어서,
상기 하이브리드 핀과 상기 게이트 구조물 사이에 있는 보호층을 더 포함하고, 상기 보호층은 상기 나노구조물들에 인접한 상기 게이트 구조물의 측벽의 일부를 따라 연장된 것인 소자.
실시예 9. 실시예 8에 있어서, 상기 보호층은 SiGeSxOyNz을 포함한 것인 소자.
실시예 10. 실시예 8에 있어서, 상기 보호층은 유전체 물질을 포함한 것인 소자.
실시예 11. 실시예 7에 있어서, 상기 하이브리드 핀의 일부는 상기 게이트 구조물의 측벽 리세스 내로 연장되고, 상기 하이브리드 핀의 일부는 상기 반도체 핀으로부터 제3 거리에 배치되고, 상기 제3 거리는 상기 제1 거리 및 상기 제2 거리보다 더 작은 것인 소자.
실시예 12. 방법에 있어서,
격리 영역 그리고 교호하는 제1 나노구조물들과 제2 나노구조물들 위에 더미 게이트층을 성막하는 단계 - 상기 제1 나노구조물들과 상기 제2 나노구조물들은 상기 격리 영역의 최상면 위로 돌출됨 -;
상기 제1 나노구조물들의 측벽들, 상기 제2 나노구조물들의 측벽들, 및 상기 격리 영역의 최상면 상에 더미 게이트를 형성하도록 상기 더미 게이트층을 패터닝하는 단계;
상기 더미 게이트의 윗부분 상에 보호층을 형성하는 단계;
상기 보호층이 상기 더미 게이트의 윗부분을 덮고 있는 동안 상기 더미 게이트의 아랫부분을 트리밍하는 단계; 및
상기 더미 게이트와 상기 제1 나노구조물들을 금속 게이트로 대체하는 단계를 포함하고, 상기 금속 게이트는 상기 제2 나노구조물들을 감싼 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 보호층은 상기 더미 게이트층을 패터닝하는 동안 형성된 부산물층이고, 상기 더미 게이트층을 패터닝하는 단계는 메인 에칭 가스와 패시베이션 가스를 포함하는 가스 소스로 상기 더미 게이트층을 에칭하는 단계를 포함한 것인 방법.
실시예 14. 실시예 13에 있어서, 상기 더미 게이트층과 상기 제1 나노구조물들은 실리콘 또는 실리콘 게르마늄을 포함하고; 상기 패시베이션 가스는 산소계 패시베이션 가스, 질소계 패시베이션 가스, 및 황계 패시베이션 가스의 혼합물인 것인 방법.
실시예 15. 실시예 12에 있어서, 상기 보호층은 상기 더미 게이트층을 패터닝한 후에 형성된 패시베이션층이고, 상기 보호층을 형성하는 단계는 플라즈마를 생성하는 동안 상기 더미 게이트를 패시베이션 가스에 노출시키는 단계를 포함한 것인 방법.
실시예 16. 실시예 12에 있어서, 상기 보호층은 상기 더미 게이트층을 패터닝한 후에 형성된 패시베이션층이고, 상기 보호층을 형성하는 단계는 플라즈마를 생성하지 않고서 상기 더미 게이트를 패시베이션 용액에 노출시키는 단계를 포함한 것인 방법.
실시예 17. 실시예 12에 있어서, 상기 보호층은 상기 더미 게이트층을 패터닝한 후에 형성된 패시베이션층이고, 상기 보호층을 형성하는 단계는 상기 더미 게이트 상에 유전체 물질을 성막하는 단계를 포함한 것인 방법.
실시예 18. 실시예 12에 있어서, 상기 더미 게이트는 측벽을 갖고 상기 격리 영역과 접촉하는 바닥면을 가지며, 상기 더미 게이트의 측벽은 상기 제2 나노구조물들로부터 제1 거리에 배치되고, 상기 더미 게이트의 아랫부분을 트리밍하는 단계는,
상기 더미 게이트의 바닥면이 상기 제2 나노구조물들로부터 상기 제1 거리보다 더 작은 제2 거리만큼 멀리 연장될 때까지 상기 더미 게이트의 아랫부분을 에칭하는 단계를 포함한 것인 방법.
실시예 19. 실시예 12에 있어서, 상기 더미 게이트는 측벽을 갖고 상기 격리 영역과 접촉하는 바닥면을 가지며, 상기 더미 게이트의 측벽은 상기 제2 나노구조물들로부터 제1 거리에 배치되고, 상기 더미 게이트의 아랫부분을 트리밍하는 단계는,
상기 더미 게이트의 바닥면이 상기 제2 나노구조물들로부터 상기 제1 거리와 동일한 제2 거리만큼 멀리 연장될 때까지 상기 더미 게이트의 아랫부분을 에칭하는 단계를 포함한 것인 방법.
실시예 20. 실시예 12에 있어서, 상기 더미 게이트의 아랫부분을 트리밍하는 단계는 상기 더미 게이트의 아랫부분 내에 측벽 리세스를 형성하는 것인 방법.

Claims (10)

  1. 소자에 있어서,
    격리 영역;
    상기 격리 영역의 최상면 위로 돌출된 나노구조물들;
    상기 나노구조물들을 감싸는 게이트 구조물 - 상기 게이트 구조물은 상기 격리 영역과 접촉하는 바닥면을 갖고, 상기 게이트 구조물의 바닥면은 상기 나노구조물들로부터 제1 거리만큼 멀리 연장되고, 상기 게이트 구조물은 상기 나노구조물들로부터 제2 거리에 배치된 측벽을 가지며, 상기 제1 거리는 상기 제2 거리 이하임 -; 및
    상기 게이트 구조물의 측벽 상에 있는 하이브리드 핀
    을 포함하는 소자.
  2. 제1항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 더 작은 것인 소자.
  3. 제2항에 있어서,
    상기 하이브리드 핀은 상기 게이트 구조물의 측벽 리세스 내로 연장된 것인 소자.
  4. 제1항에 있어서,
    상기 제1 거리는 상기 제2 거리와 동일한 것인 소자.
  5. 제1항에 있어서,
    상기 제1 거리와 상기 제2 거리는 각각 0.5㎚ 내지 30㎚의 범위 내에 있는 것인 소자.
  6. 제1항에 있어서,
    상기 하이브리드 핀과 상기 게이트 구조물 사이에 배치된 보호층
    을 더 포함하고,
    상기 보호층은 상기 게이트 구조물의 측벽의 윗부분을 덮고,
    상기 게이트 구조물의 측벽의 아랫부분은 상기 보호층에 의해 덮여 있지 않은 것인 소자.
  7. 소자에 있어서,
    격리 영역;
    상기 격리 영역의 최상면 위로 돌출된 반도체 핀;
    상기 반도체 핀 위에 있는 나노구조물들;
    상기 나노구조물들을 감싸는 게이트 구조물; 및
    상기 게이트 구조물의 측벽 상에 있는 하이브리드 핀
    을 포함하고,
    상기 하이브리드 핀은 상기 반도체 핀으로부터 제1 거리에 배치되고,
    상기 하이브리드 핀은 상기 나노구조물들로부터 제2 거리에 배치되며,
    상기 제2 거리는 상기 제1 거리보다 더 큰 것인 소자.
  8. 제7항에 있어서,
    상기 하이브리드 핀과 상기 게이트 구조물 사이에 있는 보호층
    을 더 포함하고,
    상기 보호층은 상기 나노구조물들에 인접한 상기 게이트 구조물의 측벽의 일부를 따라 연장된 것인 소자.
  9. 제7항에 있어서,
    상기 하이브리드 핀의 일부는 상기 게이트 구조물의 측벽 리세스 내로 연장되고,
    상기 하이브리드 핀의 상기 일부는 상기 반도체 핀으로부터 제3 거리에 배치되고,
    상기 제3 거리는 상기 제1 거리 및 상기 제2 거리보다 더 작은 것인 소자.
  10. 방법에 있어서,
    격리 영역 그리고 교호하는 제1 나노구조물들과 제2 나노구조물들 위에 더미 게이트층을 성막하는 단계 - 상기 제1 나노구조물들과 상기 제2 나노구조물들은 상기 격리 영역의 최상면 위로 돌출됨 -;
    상기 제1 나노구조물들의 측벽들, 상기 제2 나노구조물들의 측벽들, 및 상기 격리 영역의 최상면 상에 더미 게이트를 형성하도록 상기 더미 게이트층을 패터닝하는 단계;
    상기 더미 게이트의 윗부분 상에 보호층을 형성하는 단계;
    상기 보호층이 상기 더미 게이트의 윗부분을 덮고 있는 동안 상기 더미 게이트의 아랫부분을 트리밍하는 단계; 및
    상기 더미 게이트와 상기 제1 나노구조물들을 금속 게이트로 대체하는 단계
    를 포함하고,
    상기 금속 게이트는 상기 제2 나노구조물들을 감싼 것인 방법.
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