KR20190055774A - 금속 게이트 구조물 및 그 제조 방법 - Google Patents

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KR20190055774A
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슈-유안 구
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Abstract

반도체 디바이스 및 그 형성 방법은 기판으로부터 각각 연장되는 제 1 핀 및 제 2 핀을 포함한다. 제 1 게이트 세그먼트는 제 1 핀 상에 배치되고 제 2 게이트 세그먼트는 제 2 핀 상에 배치된다. 층간 유전체(ILD) 층은 제 1 게이트 세그먼트 및 상기 제 2 게이트 세그먼트에 인접하여 있다. 절단 영역(예를 들어, 제 1 게이트 구조물과 제 2 게이트 구조물 사이의 개구부 또는 갭)은 제 1 게이트 세그먼트와 제 2 게이트 세그먼트 사이에서 연장된다. 절단 영역은 제 1 폭을 갖는 제 1 부분 및 제 2 폭을 갖는 제 2 부분을 가지며, 제 2 폭은 제 1 폭보다 크다. 제 2 부분은 제 1 및 제 2 게이트 세그먼트를 개재시키고, 제 1 부분은 ILD 층 내에 형성된다.

Description

금속 게이트 구조물 및 그 제조 방법{METAL GATE STRUCTURE AND METHODS OF FABRICATING THEREOF}
관련 출원의 교차 참조
본 출원은 그 전체가 여기에 참조로서 통합되는, 2017년 11월 15일자로 출원된 미국 가출원 제62/586,658호에 우선권을 주장한다.
기술 분야
본 발명은 금속 게이트 구조물 및 그 제조 방법에 관한 것이다.
전자 산업은 점점 더 복잡하고 정교해진 더 많은 수의 기능들을 동시에 지원할 수 있는 더 작고 빠른 전자 디바이스에 대한 수요가 끊임없이 증가하는 것을 경험하였다. 따라서, 반도체 산업은 저비용, 고성능 및 저전력 집적 회로 (integrated circuit; IC)를 제조하는 추세가 계속되고 있다. 지금까지 이러한 목표는 반도체 IC 치수(예를 들어, 최소 피처 크기)를 축소하여, 그에 따라 생산 효율을 향상시키고 관련 비용을 낮춤으로써 대부분 달성되었다. 그러나, 이러한 스케일링은 또한 반도체 제조 공정의 복잡성을 증가시켰다. 따라서, 반도체 IC 및 디바이스의 지속적인 발전의 실현은 반도체 제조 공정 및 기술에서의 유사한 발전을 필요로 한다.
게이트-채널 결합을 증가킴으로써 게이트 제어를 향상시키기고, 오프-상태 전류를 감소시키고, 단 채널 효과(short-channel effect; SCE)를 감소시키기 위한 노력으로 다중 게이트 디바이스가 도입되었다. 도입된 그러한 다중 게이트 디바이스 중 하나는 핀 전계-효과 트랜지스터(fin field-effect transistor; FinFET)이다. FinFET은 FET의 채널을 형성하기 위해 사용되고, 그것이 형성된 기판으로부터 연장되는 핀형 구조물로부터 그 이름을 얻었다. FinFET은 기존의 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 공정과 호환가능하며, 3차원 구조는 게이트 제어를 유지하고 SCE를 완화하면서 공격적으로 스케일링하는 것을 가능하게 한다. 또한, 금속 게이트 전극은 폴리실리콘 게이트 전극에 대한 대체물로서 도입되었다. 금속 게이트 전극은 다른 이점들 뿐만 아니라 폴리실리콘 공핍 효과의 회피, 적절한 게이트 금속(들)의 선택에 의한 일 함수 튜닝과 같은 폴리실리콘 게이트 전극에 비해 수많은 이점들을 제공한다. 예로서, 금속 게이트 전극 제조 공정은 금속층 퇴적, 이어서 후속 금속층 절단 공정을 포함할 수 있다. 일부 경우에, 금속 게이트 라인 절단 프로세스는 층간 유전체(inter-layer dielectric; ILD)의 부분의 손실, 금속 층(들)의 원하지 않은 잔류물 및/또는 소자 신뢰성 저하로 이어질 수 있는 것들을 포함한 다른 문제점을 초래할 수 있다.
따라서, 기존 기술은 모든 면에서 완전히 만족스럽지 못하다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 발명개시의 하나 이상의 양상에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 일부 실시예에 따른 이웃하는 핀, 금속 게이트 구조물 및 금속 게이트 절단 패턴의 상면도이다.
도 3a 및 도 3b는 본 발명개시의 실시예에 따라, 금속 게이트 라인이 절단된 FinFET 구조물의 각각의 단면도를 예시한다.
도 4는 본 발명개시의 실시예에 따라, 금속 게이트 라인이 절단된 FinFET 구조물의 상면도를 예시한다.
도 5는 본 발명개시의 하나 이상의 양상에 따른 반도체 제조 방법의 흐름도이다.
도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는, 도 5의 방법 실시예에 따라 제조된, 도 1의 섹션 XX'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른 FinFET 구조물의 단면도를 도시한다.
도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는, 도 5의 방법 실시예에 따라 제조된, 도 1의 섹션 YY'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른 FinFET 구조물의 단면도를 도시한다.
도 12c 및 도 14c는 도 5의 방법 실시예에 따라 제조된, 도 1에 제공된 바와 같은 FinFET 구조물의 상면도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
또한, 본 개시는 여기서 FinFET 디바이스라고하는 핀형 다중 게이트 트랜지스터 또는 다중 게이트 트랜지스터의 형태의 실시예를 제시한다는 것이 주목된다. 이러한 디바이스는 P형 금속 산화물 반도체 FinFET 디바이스 또는 N형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 이중 게이트 디바이스, 삼중 게이트 디바이스, 벌크 디바이스, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 디바이스, 및/또는 다른 구성일 수 있다. 당업자는 본 개시의 양상으로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 실시예를 인지할 수 있다. 예를 들어, 본원에 설명된 바와 같은 일부 실시예는 또한 GAA(gate-all-around) 디바이스, 오메가-게이트(Ω-게이트) 디바이스 또는 Pi-게이트(Π게이트) 디바이스에 적용될 수 있다. 다른 실시예에서, 평면 디바이스는 본 명세서에서 논의된 구조물 또는 방법 중 하나 이상을 이용하여 제조될 수 있다.
또한, 예시된 도면은 기판 상에 형성된 디바이스의 부분의 예시이며, 예를 들어, 일부 실시예에서 2개의 핀이 예시되고, 다른 것에서는 추가의 핀이 예시되고, 일부 실시예에서 2개의 게이트가 예시되고, 다른 것에서는 단일 게이트 또는 추가의 게이트가 예시된다. 당업자에 의해 이해되는 바와 같이, 통상적으로 반도체 디바이스에 복수의 게이트 및 핀이 존재하므로, 도면에 도시된 게이트 또는 핀의 품질은 단지 참조를 위한 것이고, 그 애플리케이션을 제한하는 것으로 의도되지 않는다.
본 출원은 일반적으로 금속 게이트 구조물 및 관련 방법에 관한 것이다. 특히, 본 개시는 금속 게이트 절단 공정 및 관련 구조물에 관한 것이다. 금속 게이트 전극은 폴리실리콘 게이트 전극에 대한 대체물로서 도입되었다. 금속 게이트 전극은 다른 이점들 뿐만 아니라 폴리실리콘 공핍 효과의 회피, 적절한 게이트 금속(들)의 선택에 의한 일 함수 튜닝과 같은 폴리실리콘 게이트 전극에 비해 수많은 이점들을 제공한다. 예로서, 금속 게이트 전극 제조 공정은 금속 층(들) 퇴적을 포함할 수 있다. 기판의 영역들을 가로질러 연장된 금속 게이트가 형성되면, 설계에 요구되는 트랜지스터-레벨 기능을 제공하기 위해 특정 금속 게이트 라인을 서로 격리된 세그먼트로 "절단"하거나 분리할 필요가 있을 수 있다. 따라서, 금속 게이트 전극의 형성은 본 명세서에서 설명된 실시예에 따른 후속 금속 게이트 절단 공정이 뒤따를 수 있다.
본 개시의 실시예들은, 다른 실시예들이 상이한 이점들을 제공할 수 있음을 이해하지만, 기존 기술 이상의 이점들을 제공하며, 모든 이점들이 본원에서 반드시 논의되는 것은 아니고, 모든 실시예들에 대해 특별한 이점이 요구되지 않는다. 일반적으로, 그리고 본 명세서에 개시된 실시예에 따라, 금속 게이트 절단 공정 및 관련 구조물이 제공된다. 본 발명개시의 적어도 일부 실시예들은 금속 게이트 구조물의 현재 절단된(now-cut) 세그먼트들 사이의 격리를 개선할 수 있는 절단에 의해 달성되는 개구부 및 절단 게이트 세그먼트의 프로파일을 제공하기 위해 사용될 수 있다. 예를 들어, 적어도 일부 기존의 공정에서, 테이퍼된 프로파일이 제공되어 절단 게이트 세그먼트들 사이의 적절한 이격 거리를 달성하는 것이 어려울 뿐만 아니라 후속하여 절단 영역을 유전체 재료로 충전하는 것이 어려워진다. 이러한 어려움은 절단 게이트 세그먼트 사이의 불충분한 격리 결과로 이어질 수 있다. 문제점들 중 하나 이상을 완화하기 위해, 본 발명개시는 일부 실시예에서 절단 게이트 세그먼트 사이의 격리를 향상시킬 수 있는 절단 금속 게이트 공정 및 구조물을 제공한다.
도 1에는 FinFET 디바이스(100)가 예시된다. 본 명세서에 개시된 다양한 실시예는 FinFET 디바이스(100)를 제조하는데 사용될 수 있고/있거나 FinFET 디바이스(100)의 최종 구조물에 존재할 수 있다. FinFET 디바이스(100)는 하나 이상의 핀 기반 다중 게이트 전계 효과 트랜지스터(field-effect transistor; FET)를 포함한다. FinFET 디바이스(100)는 기판(102), 기판(102)으로부터 연장된 핀 요소(또는 핀)(104), 격리 영역(106), 및 핀(104) 중 일부 상에 그리고 그 주위에 배치된 게이트 구조물(108)을 포함한다. 기판(102)은 실리콘 기판 등의 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성된 도전성 또는 절연 층을 포함한 각종 층들을 포함할 수 있다. 기판은 본 분야에 알려진 바와 같이 설계 요건에 의존한 각종 도핑 구성을 포함할 수 있다. 기판(152)은 또한 게르마늄, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시예에 있어서, 기판은 에피택셜 층(에피 층)을 포함할 수 있고, 기판은 성능 강화를 위해 변형될 수 있고, 기판은 실리콘-온-인슐레이터(SOI) 구조물을 포함할 수 있고, 그리고/또는 기판은 다른 적합한 강화 피처를 가질 수 있다.
기판(102)과 같은 핀(104)는 실리콘 또는 게르마늄 등의 다른 기본 반도체; 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 및 에칭 공정을 포함한 적합한 공정을 사용하여 제조될 수 있다. 포토리소 공정은 기판 위에 놓인(예를 들면, 실리콘 층 상에) 포토레지스트 층(레지스트)을 형성하는 것, 패턴에 레지스트를 노광하는 것, 노광후 베이크(post-exposure bake) 공정을 수행하는 것, 및 레지스트를 포함한 마스킹 요소를 형성하기 위해 레지스트를 현상하는 것을 포함할 수 있다. 일부 실시예에 있어서, 마스킹 요소를 형성하기 위해 레지스트를 패터닝하는 것은 극 자외선(extreme ultraviolet; EUV) 리소그래피 공정 또는 전자 빔(e-빔) 리소그래피 공정을 사용하여 수행될 수 있다. 그 후, 에칭 공정이 실리콘 층에 리세스를 형성함으로써 연장된 핀(104)을 남기면서 기판의 영역들을 보호하기 위해 마스킹 요소가 사용될 수 있다. 리세스는 건식 에칭(예를 들어, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적합한 공정을 사용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하기 위한 다수의 다른 실시예의 방법들이 또한 사용될 수 있다.
복수의 핀(104) 각각은 또한 소스 영역(105) 및 드레인 영역(107)을 포함하고, 소스/드레인 영역(105, 107)은 핀(104) 내에, 그 상부에 그리고/또는 그것을 둘러싸고 형성된다. 소스/드레인 영역(105, 107)은 핀(104) 또는 그 부분들 위에 에피택셜 성장될 수 있다. 트랜지스터의 채널 영역은 게이트 구조물(108) 아래에 놓인 핀(104) 내에 배치된다. 일부 예에서, 핀(104)의 채널 영역은 게르마늄과 같은 고이동도 재료뿐만 아니라 임의의 화합물 반도체 또는 합금 반도체 및/또는 이들의 조합 중 어느 것을 포함한다. 고이동도 재료는 실리콘보다 전자 이동도가 큰 재료를 포함한다.
격리 영역(106)은 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처일 수 있다. 대안적으로, 전계 산화물, LOCOS 피처, 및/또는 다른 적합한 격리 피처가 기판(102) 상부 및/또는 내부에 구현될 수 있다. 격리 영역(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물-도핑된 실리케이트 글라스(fluoride-doped silicate glass; FSG), 로우-k 유전체, 그 조합 및/또는 본 분야에 알려진 다른 적합한 재료로 구성될 수 있다. 실시예에 있어서, 격리 구조물은 STI 피처이고, 기판(102)에서 트렌치를 에칭함으로써 형성된다. 그 후, 트렌치는 격리 재료로 충전되고, 화학 기계적 연마(chemical mechanical polish; CMP)가 후속될 수 있다. 하지만, 다른 실시예가 가능하다. 일부 실시예에 있어서, 격리 영역(106)은 예를 들어 하나 이상의 라이너 층을 갖는 다층 구조물을 포함할 수 있다.
게이트 구조물(108)은, 일부 실시예에서, 핀(104)의 채널 영역 위에 형성된 계면 층, 계면 층 위에 형성된 게이트 유전체 층(110), 및 게이트 유전체 층(110) 위에 형성된 적어도 하나의 금속 층(112)을 갖는 게이트 스택을 포함한다. 계면 층은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON) 등의 유전체 재료를 포함할 수 있다. 계면 층은 화학적 산화, 열적 산화, 원자 층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD) 및/또는 다른 적합한 유전체에 의해 형성될 수 있다. 게이트 유전체 층은 하프늄 산화물(HfO2) 등의 하이-k 유전체 층을 포함할 수 있다. 대안적으로, 하이-k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적합한 재료 등의 다른 하이-k 유전체를 포함할 수 있다. 또 다른 실시예에 있어서, 게이트 유전체 층은 실리콘 이산화물 또는 다른 적합한 유전체를 포함할 수 있다. 유전체 층은 ALD, 물리적 기상 증착(physical vapor deposition; PVD), 산화 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 금속 층(112)은 하나 이상의 금속 조성물을 나타내고, W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Co, Ni, 이들의 조합 및/또는 다른 적합한 조성물 등의 도전성 층을 포함할 수 있다. 일부 실시예에 있어서, 금속 층(112)은 N형 FinFET을 위한 제 1 금속 재료 및 P형 FinFET을 위한 제 2 금속 재료를 포함할 수 있다. 따라서, FinFET 디바이스(100)는 이중 일 함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, 제 1 금속 재료(예를 들어, N형 디바이스의 경우)는 기판 전도대의 일 함수와 실질적으로 정렬되거나, 적어도 핀(104)의 채널 영역의 전도대의 일 함수와 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 마찬가지로, 예를 들어, 제 2 금속 재료(예를 들어, P형 디바이스의 경우)는 기판 가전자대(valence band)의 일 함수와 실질적으로 정렬되거나, 적어도 핀(104)의 채널 영역의 가전자대의 일 함수와 적어도 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 금속 층(112)은 예를 들어 배리어 층, 시드 층, 캡핑 층, 충전 층, 및/또는 다른 적합한 조성물을 포함한 일 함수 및 이하 논의된 것들을 포함한 기능들을 제공하는 것을 포함한 다양한 층들을 추가로 포함할 수 있다. 따라서, 금속 층(112)은 N형 FinFET 및 P형 FinFET 디바이스(100) 모두를 포함하는 FinFET 디바이스(100)를 위한 게이트 전극을 제공할 수 있다. 금속 층(112)은 PVD, CVD, 전자 빔(e-빔) 증착 및/또는 다른 적합한 공정을 사용하여 형성될 수 있다. 일부 실시예에 있어서, 측벽 스페이서(116)는 게이트 구조물(108)의 측벽 상에 형성된다. 측벽 스페이서(116)는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 하드 마스크 층(114)(예를 들어, 실리콘 질화물 등)은 게이트 구조물(108)의 금속 층(들)(112)의 영역 위에 배치될 수 있다.
층간 유전체(ILD) 층은 격리 영역(106) 및 소스/드레인 영역(105/107) 위를 포함한 기판(102) 상에 배치될 수 있다. ILD 층은 다른 층들의 예시를 용이하게 하기 위해 도 1에 예시되지 않았다. 이하 논의되는 바와 같이, 금속 게이트 절단 패턴(예를 들어, 도 2의 210)은, 게이트 구조물(108)의 불연속적인 절단 금속 게이트 세그먼트(108A, 108B)를 제공하여 게이트 구조물(108)의 일부분이 제거되는 영역을 규정하기 위해 제공한다. 금속 게이트 절단 패턴 내의 게이트 구조물의 제거된 부분은 개구부(118)를 형성한다. 개구부(118)는 도 3a, 도 3b 및 도 4의 프로파일에 관한 것을 포함하여 이하에 상세하게 설명되는 것과 실질적으로 같을 수 있다. 후속하여, 개구부(118)는, 도 13a, 도 13b, 도 14a, 도 14b 및 도 14c와 같은 이하 예시에서 논의된 것을 포함하여, 절연 재료로 충전될 수 있다.
이제 도 2를 참조하면, 이웃하는 핀(104) 및 핀(104)에 실질적으로 직교하여 그 위에 배치된 금속 게이트 구조물(108)의 상면도가 예시된다. 일부 실시예에서, 도 2의 섹션 XX'은 도 1의 XX'에 의해 규정된 평면에 실질적으로 평행할 수 있고, 도 2의 YY'는 도 1의 YY'에 의해 규정된 평면에 실질적으로 평행할 수 있다. 일부 경우에 있어서, 핀(104)은 상술된 핀(104)과 실질적으로 동일할 수 있고, 금속 게이트 구조물(108)은 적어도 일부 양상에서 상술된 게이트 구조물(108)과 유사할 수 있다. 예로서, 도 2는 일부 예에서 패터닝된 하드 마스크 층(이하 논의되는 것을 포함)에 의해 규정될 수 있는 금속 게이트 절단 패턴(210)을 도시한다. 일부 실시예에서, 금속 게이트 절단 패턴(210)은 예를 들어 금속 게이트 라인 절단 공정이 수행되는 패터닝된 하드 마스크 층 내에 개구부(금속 게이트 구조물의 세그먼트를 개재시키는 공간 또는 영역으로도 지칭됨)를 제공한다. 개구부 아래의 금속 게이트 구조물(108)의 부분(212)은 금속 게이트 구조물이 개구부 내에서 기판으로부터 제거되도록 절단될 수 있고, 이는 이는 불연속 금속 게이트 구조물 세그먼트(예를 들어, 108A, 108B)의 제 1 및 제 2 부분 및 그들 사이의 개구부(예를 들어, 118)를 제공한다. 일부 실시예에서, 금속 게이트 절단 패턴(210)(예를 들어, 하드 마스크의 개구부)은 도 2에 예시된 바와 같이 실질적으로 직사각형 형상이다. 일부 실시예에서, 금속 게이트 절단 패턴(210)은 규정된 직사각형 형상을 갖는 한편, 상기 형상화된 패턴(210)을 사용하여 형성된 결과의 개구부(또는 영역)(118)(도 1, 도 3a, 도 3b 및 도 4 참조)는 직사각형은 아니지만 이하 논의된 프로파일을 가질 수 있다. 일부 실시예에서, 개구부(118)의 프로파일은 금속 게이트 절단 패턴(210)과 관련하여 사용되는 에칭 공정에 의해 규정된다. 본 명세서에 기재된 봐와 같은, 금속 게이트 절단 공정은 이하 상세히 논의되는 바와 같은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함하고, 이는 금속 게이트 절단 패턴(210)에 의해 규정된 영역 내에서 금속 게이트 구조물(108)의 일부분을 제거하는데 사용된다. 예로서, 금속 게이트 라인 절단 공정은 금속 게이트를 분리된, 전기적으로 단로된(disconnected), 그리고 불연속적인 라인 세그먼트(108A 및 108)로 절단하기 위해 사용될 수 있다. 일부 실시예에서, 유전체 층은 금속 게이트 라인 절단 공정의 일부로서 라인 절단 영역 내에 형성될 수 있다[예를 들어, 금속 게이트 층의 부분이 제거되는 곳, 도 1의 개구부(118)]. 예시된 바와 같이, 금속 게이트 절단 패턴(210)은 도 1의 격리 영역(106)과 같이 기판 상에 배치된 격리 영역 위에 놓일 수 있다. 그러나, 다른 실시예에서, 금속 게이트 절단 패턴(210)은, 예를 들어 금속 게이트 절단 패턴(210) 아래에 놓인 핀(104)이 전체적으로 또는 부분적으로 더미 핀인, 핀(104)과 같은 핀 위에 놓일 수 있다.
도 3a를 참조하면, 도 1 및/또는 도 2의 섹션 YY'에 의해 규정된 평면에 실질적으로 평행한 평면을 따라 FinFET 구조물(100)의 일부분의 단면도가 예시된다. 도 3b를 참조하면, 도 1 및/또는 도 2의 섹션 XX'에 의해 규정된 평면에 실질적으로 평행한 평면을 따라 FinFET 구조물(100)의 일부분의 단면도가 예시된다. FinFET 구조물(100)은 금속 게이트 구조물(108)이 절단된 금속 게이트 구조물(108A, 108B)을 포함한다. 금속 게이트 구조물(108)은 도 5와 관련하여 포함하는 여기에서 논의된 일부 실시예에 따라 절단될 수 있다. FinFET 구조물(100)은, 기판(102)으로부터 연장된 핀 요소(104), 격리 영역(106), 및 핀 요소(104) 위와 그 주위에 배치된 게이트 구조물(108)과 같은, 도 1 및 도 2를 참조하여 상술된 피처들 중 하나 이상을 포함할 수 있다. 게이트 구조물(108)은 상기 논의된 도 1 및/또는 도 2의 게이트 구조물(108)과 실질적으로 유사할 수 있다. 게이트 구조물(108)은 게이트 유전체 층 및 게이트 유전체 층 위에 형성된 금속 층(들)을 갖는 게이트 스택을 포함하는 것과 같은 금속 게이트 구조물일 수 있다. 일부 예에서, 금속 층은 제 1 금속 재료[예를 들어, P형 일 함수 금속(P-type work function metal; PWFM)], 제 1 금속 재료 위의 제 2 금속 재료[예를 들어, N형 일 수 금속(N-type work function metal; NWFM)], 및 제 2 금속 재료 위의 제 3 금속 재료[예를 들어, 충전 금속(예를 들어, 텅스텐)] 등을 포함한 복수의 금속 재료를 포함할 수 있다. 하드 마스크 층(302 및 304)은 게이트 구조물(108) 위에 배치된다. 하드 마스크 층(302 및/또는 304)은 도 1에서 상기 예시된 하드 마스크 층(114)과 실질적으로 유사할 수 있다. 실시예에 있어서, 하드 마스크 층(302)은 실리콘 질화물을 포함한다. 일실시예에 있어서, 층(304)은 티타늄 질화물(TiN)을 포함한다. 하지만, 다른 적합한 조성물이 가능하다.
도 3a는 또한 하드 마스크 층(304, 302)에 의해 규정된 금속 게이트 절단 영역(210)을 도시한다. 금속 게이트 절단 영역(210)을 규정하는 이 개구부 아래에서, 게이트 구조물(108)은, 불연속적이 되고 그들 사이에 개구부(118)가 형성되도록, "절단(cut)"된다. "절단"은 도 5에 관하여 포함한 본 명세서에 기재된 바와 같은 금속 게이트 라인 절단 공정의 일부로서 형성될 수 있다. 다양한 경우에, 후속 처리 단계에서, 게이트 세그먼트(108A, 108B)를 개재하여 개구부(118)의 영역 내에 유전체 층이 형성될 수 있다. 유전체 층은 이하 논의된 바와 같이, 격리 영역(106)의 재료 및/또는 인접한 ILD 층의 유전체 재료와는 상이한 유전체 조성물일 수 있다.
금속 게이트 절단 영역(210)은 STI(106)까지 또는 STI(106) 내로 연장되는 개구부(118)(트렌치로도 지칭됨)를 제공한다는 것을 주목한다. 일실시예에서, 개구부(118)는 금속 게이트 구조물(108)의 최상부 금속 층의 상단 표면으로부터 개구부(118)의 최하단 지점까지 거리(D1)만큼 연장된다. D1은 대략 150 나노미터(nm) 내지 180 nm 사이일 수 있다. 개구부의 거리(D1)는 게이트 유전체(110)를 포함한 금속 게이트 및 게이트 유전체(110) 위에 놓인 복수의 금속 층의 두께인 T1보다 크다. 도 3a의 실시예에 예시된 바와 같이, 개구부(118)는 STI(106) 내로 연장된다. 개구부(118)는 거리(D2)만큼 STI(106) 내로 연장될 수 있다. 거리(D2)는 대략 30 nm 내지 70 nm 사이일 수 있다. 일실시예에서, 깊이(D2)는 STI(106)의 두께(T2)의 적어도 대략 45 %이다. 오버-에칭[예를 들어, 45 % 오버 에칭(OE)]은 금속 게이트 절단 영역(210)의 개구부(118)에서의 금속 게이트 구조물(108)의 잔류물의 위험을 완화하기 위해 제공될 수 있다.
일실시예에서, 금속 게이트 절단 영역(210)에 의해 규정된 개구부(118)의 프로파일은 실질적으로 선형의 측벽(308)을 가진다. 실질적으로 선형의 측벽(308)은 기판(102)의 상단 표면에 실질적으로 직교한다. 여기서 제공되는 "실질적으로"란 용어는 측벽이 금속 게이트(108)의 두께(T1) 전체에 걸쳐 기판(102)의 상단 표면에 직교하는 것의 약 10 % 내에 있다는 것을 의미한다. 일반적으로 본 출원에서 "실질적으로" 또는 "약"과 같은 용어는 제조 제어의 합리적인 허용 범위(예를 들어, 10 %) 내에서 당업자가 인지할 수 것으로 해석되어야 한다는 것이 주목된다.
일실시예에서, 개구부(118)의 프로파일은 개구부의 상단 부분에서 폭(W1)과 개구부의 하단 부분에서 폭(W4)을 가진다. 추가의 실시예에서, W1은 금속 게이트 구조물(108)의 최상부 금속 층의 상단 표면에서 측정된다. 추가의 실시예에서, W4는 게이트(108)의 일부분 아래에 놓인 격리부(106)의 상단 표면에서 측정된다. W4는 W1보다 클 수 있다. 일실시예에서, W4는 W1보다 적어도 10 % 크다. W4는 약 15 nm 내지 25 nm 사이일 수 있고, W1은 10 nm 내지 30 nm 사이일 수 있다. 추가의 실시예에서, W1의 측정과 W4의 측정 사이에 놓인 개구부(118)의 폭은 W1보다 작을 수 있다. 일부 실시예에서, W1 및/또는 게이트에 인접한 개구부(118)에서 측정된 폭[금속 게이트(108A)의 측벽으로부터 금속 게이트(108B)까지의 폭]은 W2보다 대략 20 % 작을 수 있다.
일부 실시예에서, 개구부(118)의 프로파일은 도 4에 예시된 바와 같이 각도(θ를 갖는 것으로 특징지어 질 수 있다. 각도(θ는 대략 45도 미만일 수 있다. 도 4에 예시된 바와 같은 각도(θ는 개구부(118)의 측벽과 게이트 구조물(108) 의 측벽에 평행한[핀(104)의 방향에 직교하는) 수평 면 사이의 각도로서 측정된다.
도 3b는 도 1의 XX'로부터 금속 게이트 절단 영역(210)의 개구부(118)를 도시한다. ILD 층(상기 논의됨)은 ILD(306)으로서 예시된다. ILD 층(306)은 화학 기상 증착(CVD) 또는 다른 적합한 퇴적 공정에 의해 형성될 수 있으며, 일부 실시예에서 퇴적 후에 평탄화될 수 있다. ILD 층(306)은 그 조성물의 비제한적인 예로서, 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 카본 함유 유전체, TEOS 및 이들의 조합을 포함할 수 있고, 로우-k, 하이-k 또는 산화물 유전체일 수 있고, ILD 층을 위한 다른 공지의 재료로 형성될 수 있다. ILD 층(306)은 단일 층으로 예시되지만, 디바이스는 전형적으로 추가의 스페이서 요소, 에칭 정지 층 등과 같은 다른 유전체 재료도 포함할 것임에 주목한다. 개구부(118)는 STI(106)의 상단 표면까지 연장되고, 일부 실시예에서 개구부(118)는 도 3a에 관하여 논의된 바와 같이 STI(106) 내로 연장됨에 주목한다.
도 4는 도 1의 FinFET 디바이스(100)와 같은 예시적인 디바이스의 일부분의 상면도를 예시한다. 예시된 핀(104), 금속 게이트 구조물(108), 및 ILD(306)는 상기 논의된 바와 실질적으로 유사할 수 있다. 개구부(118)[상기 논의된 금속 게이트 절단 영역(210)에 의해 규정됨]는 폭(W3) 및 폭(W2)를 포함하는 상면도에서의 프로파일을 가진다. 개구부는 금속 게이트 구조물(108)과 동일 선상의(collinear) 더 큰 폭(W3)을 가진다. 다르게 말하면, 금속 게이트 구조물이 제거된 금속 게이트 절단 영역(210)의 부분에서의 개구부(118)는, 금속 게이트 구조물에 인접하지만 이격되어 있는 금속 게이트 구조물(108)의 부분 - 즉, ILD(306)(도 3b)와 같은 게이트(108)을 둘러싸는 유전체 영역 - 에서의 개구부(118)보다 넓은 폭을 가진다. 이는 이하 논의된 금속 게이트 절단 공정의 에칭 공정(들) 때문일 수 있다. 일실시예에서, 개구부(118)는 더 큰 폭(예를 들어, W3)으로부터 더 좁은 폭(예를 들어, W2) 부분까지 연장되는 실질적으로 곡선의 측벽을 가진다. 예시된 바와 같이, 도 4의 W3은 도 3a의 YY' 절단으로부터의 W1에 대응한다(예를 들어, 동등하다).
이제 도 5를 참조하면, 적어도 일부 실시예에 따른 반도체 제조 방법(500)의 흐름도가 도시된다. 추가적인 단계들이 방법(500) 이전에, 동안에, 및 이후에 제공될 수 있으며, 설명된 일부 단계들은 방법의 추가적인 실시예들을 위해 대체되거나, 제거되거나, 또는 다른 단계들 이전 또는 이후로 이동될 수 있다. 또한, 방법(500)은 예시적인 것이며, 이하의 청구 범위에서 명시적으로 인용된 것 이상으로 본 개시를 제한하는 것으로 의도되지 않음에 주목된다. 방법(500)은 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 14a, 도 14b 및 도 14c와 관련하여 이하 설명될 것이다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 도 1의 섹션 XX'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른 FinFET 구조물(600)의 단면도를 도시하고, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 도 1의 섹션 YY'에 의해 규정된 평면에 실질적으로 평행한 평면을 따른 FinFET 구조물(600)의 단면도를 도시한다.
다양한 실시예들에서, 방법(500)은 핀 및 격리 영역을 포함하는 기판이 제공되는 블록(502)에서 시작한다. 도 6a 및 도 6b의 예를 참조하면, 블록(502)의 실시예에서 예시적인 구조물(600)가 도시된다. 구조물(600)은 FinFET 구조물(100)과 같은 FinFET 구조물의 일부일 수 있다. FinFET 구조물(600)은, 기판(102)으로부터 연장되는 핀 요소(104), 격리 영역(106), 및 금속 게이트 구조물(108)과 접하는 측벽 스페이서(116) 및 ILD 층(306)과 같은, 도 1을 참조하여 상술된 피처들 중 하나 이상을 포함할 수 있다.
일부 실시예에서, 방법(500)은 핀 위에 더미 게이트(예를 들어, 폴리실리콘)가 형성되고 후속하여 금속 게이트 구조물(108)가 형성되는 트렌치를 형성하기 위해 제거되는 대체 게이트 공정을 통해 금속 게이트 구조물(108)을 제공한다. 트렌치는 스페이서 요소(116)와 같은 스페이서 요소에 의해 규정될 수 있다.
그 다음에, 방법(500)은 기판(102) 상에 금속 게이트 구조물이 형성되는 블록(504)으로 진행한다. 금속 게이트 구조물은 더미 게이트의 제거에 의해 제공된 트렌치 내에 형성될 수 있다. 금속 게이트 구조물은 계면 층, 게이트 유전체 층, 일 함수 층(들), 배리어 층(들), 접착 층(들), 확산 층(들), 금속 충전 층 및/또는 트렌치 내에 형성된 다른 적합한 층을 포함한 복수의 층(들)을 포함할 수 있다.
도 6a 및 도 6b의 예를 참조하면, 금속 게이트 구조물(108)은 핀(104) 위에 그리고 핀(104)의 측벽 위를 포함하는 기판(102) 상에 형성된다. 금속 게이트 구조물(108)은 게이트 유전체층(110) 및 상부 금속 층(들)을 가진다.
일부 실시예에서, 금속 게이트 구조물(108)의 상부 금속 층(들)은 하나 이상의 일 함수 층을 포함할 수 있다. 일부 실시예에서, 일 함수 금속 층은 p형 일 함수 금속(PWFM)을 포함한다. 단지 예로서, PWFM 층은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN 또는 이들의 조합을 포함할 수 있다. 다양한 실시예에서, PWFM 층은 PVD, CVD, 전자 빔(e-빔) 증착 및/또는 다른 적합한 공정을 이용하여 형성될 수 있다. 금속 게이트 구조물(108)은 추가적으로 또는 대안적으로, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN 또는 이들의 조합을 포함할 수 있은, n형 일 함수 층(NWFM)을 포함하는 금속 층의 일 함수 층을 포함할 수 있다. 다양한 실시예에서, NWFM 층은 PVD, CVD, 전자 빔(e-빔) 증착 및/또는 다른 적합한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 금속 게이트 구조물의 복수의 층들에 충전 금속 층, 배리어 층(들), 확산 층, 및/또는 다른 적합한 층이 포함된다. 금속 게이트 구조물(108)의 예시적인 금속 층은 Ni, Pd, Pt, Be, Ir, Te, Re, Ru, Rh, W, Mo, WN, RuN, MoN, TiN, TaN, WC, TaC, TiC, TiAlN, TaAlN 또는 이들의 조합과 같은 다른 금속을 포함할 수 있다.
금속 게이트 구조물(108)은 또한 금속 게이트 구조물(108)의 금속 층 아래에 게이트 유전체 층(110)(및 일부 경우에 하부 계면 층)을 포함할 수 있다. 게이트 유전체 층(110)은 하프늄 산화물 등의 하이-k 유전체를 포함할 수 있다. 금속 게이트 구조물(108)의 이들 층들 중 하나 이상은 원자 층 증착(ALD), 물리적 기상 증착(PVD), 플라즈마 강화 CVD를 포함한 CVD 및/또는 다른 적합한 퇴적 공정을 사용하여 형성될 수 있다. 방법(500)은 금속 게이트 구조물의 형성 동안 수행되는 하나 이상의 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 포함할 수 있음에 주목한다.
방법(500)은 하드 마스크 층(들)이 기판 상에 퇴적되고 금속 게이트 절단 영역을 규정하는 개구부를 제공하기 위하여 패터닝되는 블록(506)으로 진행한다. 하드 마스크 층은 기판(102) 및 게이트 구조물(108) 위에 배치된 하나 이상의 층일 수 있다. 일부 실시예에서, 하드 마스크 층은 패터닝된 실리콘 질화물(SiN) 층을 포함할 수 있다. 추가의 실시예에서, 하드 마스크 층은 패터닝된 실리콘 질화물(SiN) 층 및 하부 질화 티타늄(TiN) 층을 포함할 수 있다. 대안적으로 또는 추가적으로, 일부 실시예에서, 하드 마스크 층은 실리콘 산질화물, 실리콘 카바이드 또는 다른 적합한 재료와 같은 다른 유전체 재료를 포함할 수 있다.
도 7a 및 도 7b의 예를 참조하면, 하드 마스크 층 스택(702)이 퇴적된다. 하드 마스크 층 스택(702)은 제 1 층(702A) 및 제 2 층(702B)을 포함한다. 일실시예에서, 제 1 층(702A)은 실리콘 질화물을 포함하고 제 2 층(702B)은 티타늄 질화물을 포함한다. 일부 실시예에서, 하드 마스크 층 스택(702)은 원자 층 증착(ALD) 또는 다른 적합한 퇴적 방법에 의해 형성될 수 있다. 일부 실시예에서, 하드 마스크 스택(702)은 대략 25 nm 내지 100 nm 사이의 두께를 가질 수 있다.
도 8a 및 도 8b의 예를 참조하면, 패터닝 층은 하드 마스크 층 스택(702) 위에 형성된다. 후속하여, 패터닝 층의 패턴이 하드 마스크 층 스택(702)에 전사될 수 있다. 도 8a 및 도 8b에 예시된 바와 같이, 삼중층(tri-layer) 레지스트(802)의 패터닝 층이 기판(102) 위에 형성된다. 삼중층 레지스트(802)는 하부 층(802A), 중간 층(802B) 및 상부 층(802C)을 포함할 수 있다. 일실시예에서, 상부 층(802C)은 적합한 리소그래피 기술을 사용하여 패턴이 노광 및 현상되는 포토 레지스트이다. 도 8a 및 8b에 예시된 바와 같이, 개구부(804)가 패터닝 층(들) 내에 형성된다. 개구부(804)는 상술된 금속 절단 게이트 영역(210)을 제공하기 위해 규정될 수 있다. 개구부(804)는 그 아래에 금속 게이트 라인 절단이 수행되는 영역(예를 들어, 직사각형 형상)을 규정할 수 있다. 단일 개구부(804)는 "절단"될 복수의 금속 게이트 위로 연장될 수 있다. 또한, 복수의 개구부(804)가 기판(102) 위에 동시에 형성될 수 있음에 주목한다.
도 9a 및 도 9b의 예를 참조하면, 레지스트(802)에 형성된 패턴은, 하드 마스크 층 스택(702)에서 개구부(902)를 형성하는 하드 마스크 층 스택(702)으로 전사된다. 개구부(902)는 기판으로부터 부분적으로 제거될, 또는 절단될 하나 이상의 금속 게이트 구조물(108)을 노출시킬 수 있다. 개구부(902)는 상술된 절단 금속 게이트 패턴(210)에 대응할 수 있다. 개구부(902)는 예를 들어 플라즈마 에칭을 포함한 적합한 에칭 공정(예를 들어, 하드 마스크 개구부) 처리에 의해 형성될 수 있다.
일부 실시예에서, 하드 마스크 층 스택(702)에서 개구부(902)를 형성한 후에, 도 10a 및 도 10b에 예시된 바와 같이 재퇴적(re-deposition) 공정이 수행된다. 재퇴적 공정은 원자 층 증착(ALD)을 포함할 수 있다. 일부 실시예에서, 재퇴적 공정은 층(702A)에 제공된 것과 동일한 재료를 퇴적하는 것을 포함한다. 예를 들어, 일부 실시예에서, 재퇴적 공정에서 실리콘 질화물이 퇴적되면서, 층(702A)이 또한 실리콘 질화물을 포함한다. 일실시예에서, 재퇴적 층(1002)을 형성하는 하드 마스크 층 스택(702) 상에 10 나노미터 미만(예를 들어, 5 ㎚, 4 ㎚, 3 ㎚)이 재퇴적될 수 있다. 재퇴적 공정 후에, 하드 마스크 오픈 공정(hard mask open; HMO)은, 도 11a 및 도 11b에 예시된 바와 같이 개구부(902)의 측벽 상에 재퇴적 층(1002)을 유지하면서, 개구부(902)의 하단으로부터 재퇴적 층(1002)을 제거하기 위해 수행될 수 있다. 도 11a 및 도 11b에 제공된 개구부는 금속 게이트 절단 영역(210)과 실질적으로 유사할 수 있다. 예를 들어, 개구부(902)는 실질적으로 직사각형 형상일 수 있고, 절단될 하나 이상의 게이트 구조물(108)의 부분을 노출시킬 수 있다.
하드 마스크 층 스택(702)에서 개구부를 형성하는 상기 공정은, 포토레지스트 스트리핑 및/또는 디스커밍(de-scumming), 검사, 세정, 측정 및/또는 다른 적합한 공정을 포함한 반도체 제조에 통상적인 다양한 다른 공정을 포함할 수 있다. 상술된 단계들 중 하나 이상을 포함한 블록(506)의 수행 후에, 상술된 금속 게이트 절단 영역(210)과 유사한 게이트 절단 영역을 규정하는 개구부를 포함한 게이트 구조물 위에 하드 마스크 층이 배치된다. 그 다음에, 하드 마스크 층 및 관련 개구부는 후술된 후속 게이트 절단 에칭 공정에서 마스크 요소로서 사용되도록 동작가능하다.
그 다음에, 방법(500)은 마스킹 요소로서 패터닝된 하드 마스크를 사용하면서 금속 게이트 라인 절단 공정이 수행되는 블록(508)으로 진행한다. 일부 실시예에서, 금속 게이트 라인 절단 공정은 복수의 퇴적 및 에칭 단계를 순차적으로 포함한다. 형성될 개구부의 종횡비는 10보다 클 수 있음에 주목한다. 예를 들어, 예시로서 도 3a를 이용하여, 개구부(D1)의 깊이는 대략 140 내지 170 nm 사이일 수 있는 반면, 개구부의 폭(W1)은 D1의 10 %일 수 있다. 이러한 공격적인 종횡비로 인해, 결과의 개구부(예를 들어, 118)의 프로파일을 정확하게 제어하기 위해 제거 에칭과 함께 퇴적이 수행될 수 있다.
일실시예에서, 절단 금속 게이트 공정은 제 2 공정 시리즈가 후속되는 제 1 공정 시리즈를 포함한다. 일부 실시예에서, 제 2 공정 시리즈가 복수회 수행되기 전에 제 1 공정 시리즈가 복수회 수행된다. 일실시예에서, 제 2 공정 시리즈가 수행되기 전에 제 1 공정 시리즈는 6회 수행된다. 일부 실시예에서, 제 1 공정 시리즈가 (예를 들어, 복수회) 수행되기 전에 제 2 공정 시리즈가 복수회 수행된다. 예를 들어, 일실시예에서, 제 2 공정 시리즈는 8회 수행된다. 따라서, 예를 들어, 일실시예에서, 제 2 공정 시리즈를 8회 수행한 후에 제 1 공정 시리즈가 6회 수행된다.
절단 공정의 제 1 공정 시리즈: 일실시예에서, 제 1 공정 시리즈는 건식 에칭 장비에 의해 수행될 수 있다. 일실시예에서, 제 1 공정 시리즈는 다음 단계 중 하나 이상을 포함한다:
단계 유형 주요 예시적인 공정 가스 예시적인 제 1 공정 시리즈에서의 단계 수
퇴적 SiCl4, HBr, He 1
브레이크쓰루 에칭 단계 CF4/C4F6, He/Ar 2
금속(일 함수) 에칭 SiCl4, BCl3, Cl2, He 3
제어된 퇴적 단계 CH4, O2 4
실시예에 있어서, 퇴적 단계는 개구부의 측벽 상에 실리콘 기반의 층의 퇴적을 제공할 수 있다. 형성된 예시적인 층은 SiOC 및 실리콘 산화물(SiO2)을 포함한다. 예시적인 공정 조건은 다음을 포함한다:
● 전력 - 500 내지 1500 와트(W)
● 지속시간 - 3 내지 8 초(s)
● 공정 온도 - 80 내지 120 섭씨(℃
● 압력 - 5 내지 15 mTorr (mT)
● 유속 - 50 내지 100 sccm
일실시예에서, 브레이크쓰루(breakthrough) 에칭 단계가 형성 개구부 상에 형성된 임의의 산화물을 관통하여 에칭을 제공한다. 예시적인 공정 조건은 다음을 포함한다:
● 전력 - 50 내지 250 W
● 지속시간 - 5 내지 30 s
● 공정 온도 - 80 내지 120 ℃
● 압력 - 5 내지 15 mT
● 유속 - 10 내지 150 sccm
금속(일 함수) 에칭은, 둘러싸고 있는 유전체[예를 들어, STI(106), ILD(306), 스페이서(116)]의 에칭을 최소화하면서, 에칭될 금속 게이트 구조물 층(들)에 선택적인 에칭 화학물을 포함할 수 있다. 상기 예시에 추가하여, 금속 에칭 공정은 다른 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 포함할 수 있다. 예시적인 공정 조건은 다음을 포함한다:
● 전력 - 1000 내지 2000 W
● 지속시간 - 20 내지 50 s
● 공정 온도 - 80 내지 120 섭씨(℃
● 압력 - 5 내지 15 mT
● 유속 - 500 내지 1000 sccm
상기 제 1 공정 시리즈의 최종 단계인 제어된 퇴적 단계(Controlled Dep Step)에 관련하여, 상기 단계는 다른 단계와 관련하여 결과의 개구부의 프로파일을 제어 할 수 있는 폴리머 퇴적을 제공할 수 있다. 예를 들어, O2와 함께 CH4는 제어 능력(예를 들어, 이 단계에서 제공되는 O2 애싱에 의해 제어되는 퇴적량)을 갖는 C-H 폴리머 퇴적 단계를 제공할 수 있다. 일부 실시예에서, 이 제어된 퇴적은 보우잉(bowing) 프로파일을 방지 또는 완화할 수 있다. 상기 제 1 공정 시리즈와 관련하여, O2는 금속 산화에 의한 절단 금속 게이트 임계 치수 제어에 기여할 수 있다. 제어된 퇴적 단계는 대안적으로 C2H4, SO2와 같은 다른 에칭 화학물을 포함할 수 있다. 예시적인 공정 조건은 다음을 포함한다:
● 전력 - 300 내지 800 W
● 지속시간 - 5 내지 20 s
● 공정 온도 - 80 내지 120도
● 압력 - 5 내지 30 mTorr
● 유속 - 100 내지 300 sccm
절단 공정의 제 2 공정 시리즈: 일실시예에서, 제 1 공정 시리즈는 건식 에칭 장비에 의해 수행될 수 있다. 제 2 공정 시리즈는 제 1 공정 시리즈와 동일한 에칭기(etcher)에서 수행될 수 있다. 일실시예에서, 제 1 공정 시리즈는 다음 단계 중 하나 이상을 포함한다:
단계 유형
제 2 공정 시리즈에서의 단계 수
퇴적 주요 예시적인 공정 가스
SiCl4, HBr, He		 1
브레이크쓰루 에칭 단계 주요 예시적인 공정 가스
CF4,He		 2
금속(일 함수) 에칭 에칭 특성
고 바이어스 및 고 듀티 사이클		 3
제어된 퇴적 단계 주요 예시적인 처리 가스
CH4, O2		 4
일실시예에서, 퇴적 단계는 제 1 공정 시리즈를 참조하여 상술된 것과 실질적으로 유사할 수 있다.
일실시예에서, 퇴적 단계는 제 1 공정 시리즈를 참조하여 상술된 것과 실질적으로 유사할 수 있다.
금속(일 함수) 에칭은 고 바이어스 파워를 가진 플라즈마 에칭을 포함할 수 있다. 고 바이어스 전력은 1500W 이상의 전력 및 60V 이상의 바이어스 전압을 포함한다. 일실시예에서, 금속(일 함수) 에칭은 고 듀티 사이클을 갖는 플라즈마 에칭을 포함할 수 있다. 고 듀티 사이클은 25 % 보다 큰 듀티 사이클을 포함한다. 일부 실시예에서, 듀티 사이클 주파수는 약 50Hz(헤르쯔) 내지 150Hz 사이의 범위 내이다.
금속(일 함수) 에칭은, 둘러싸고 있는 유전체[예를 들어, STI(106), ILD(306), 스페이서(116)]의 에칭을 최소화하면서, 에칭될 금속 게이트 구조물 층(들)에 선택적인 에칭 화학물을 포함할 수 있다. 금속 에칭 공정은 다른 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 포함할 수 있다.
● 지속시간 - 10 % 내지 50 %
● 주파수 - 50 Hz 내지 150Hz
● 에칭 화학물 - He/Cl2/SiCl4/BCl3
● 공정 온도 - 80 내지 120도
● 압력 - 5 내지 15 mTorr
● 유속 - 500 내지 1000 sccm
제어된 퇴적 단계(예를 들어, CH4, O2)는 제 1 공정 시리즈를 참조하여 상술된 것과 실질적으로 유사할 수 있다.
일부 실시예에서, 단계들의 제 1 공정 시리즈 및 제 2 공정 시리즈의 수행은 예시적인 도 12a, 도 12b, 및 도 12c에 예시된 바와 같이 금속 게이트 절단 영역 내의 개구부의 프로파일을 제공한다. 개구부(1202)는 도 1, 도 3a, 도 3b 및 도 4를 참조하여 상술된 개구부(118)와 실질적으로 유사할 수 있다. 예를 들어, W1, W2, D1, D2, T1 및 T2의 치수 관계를 포함하여 동일한 프로파일이 도 12a, 도 12b 및 도 12c의 디바이스(600)에 또한 적용될 수 있다. 일실시예에서, 각도(θ)는 상술된 바와 실질적으로 유사할 수 있다. 또한, 도 12c는 2개의 게이트 구조물(108)을 절단하는 개구부를 예시함에 주목한다. 그러나, 개구부는 임의의 수의 게이트 구조물(108)로 연장될 수 있다.
상술된 바와 같이, 블록(512)에서 일련의 에칭 단계에서, 본 발명개시의 실시예는, 개구부 프로파일의 확장[예를 들어, 개구부(1202)에 또한 적용되는, 개구부(118)의 W2)으로 인해 증가된 속도에서 적합한 에천트가 개구부의 하단(예를 들어, 1202)에 도달할 수 있는 프로파일을 가능하게 하는 절단 영역을 제공할 수 있다. 이것은 일부 실시예에서 게이트 구조물의 절단 세그먼트 사이의 보다 완전한 격리를 제공할 수 있으며, 이는 전류 누설을 완화시킬 수 있고, 따라서 트랜지스터 성능에 이점을 가진다.
방법(500)은 구조물(600) 상에 제조가 계속되는 블록(512)로 진행한다. 일부 실시예에서, 유전체 층은 절단 영역[예를 들어, 개구부(1202)] 내에 퇴적된다. 추가의 실시예에서, CMP 공정은 유전체 층의 증착 후에 수행된다. 유전체 층은 블록(506)과 관련하여 상술된 하드 마스크 층 위에 증착될 수 있다. 다른 실시예에서, 블록(506)의 하드 마스크 층은 유전체 층을 증착하기 전에 제거될 수 있다.
도 13a 및 도 13b의 예를 참조하면, 블록(512)의 실시예에서 유전체층(1402)이 퇴적될 수 있다. 일부 실시예에서, CMP 공정이 유전체 층(1402)의 상단 표면을 평탄화하기 위해 이어서 수행된다(도 14a, 도 14b 및 도 14c 참조). 일부 실시예에서, 유전체층(1402)은 실리콘 산화물, 실리콘 질화물, 산질화물 및/또는 다른 적절한 유전체 재료 층을 포함할 수 있다. 따라서, 다양한 실시예에서, 유전체 층(1402)은 또한, 이웃하는 게이트 스택의 게이트 금속 라인을 전기적으로 격리시키기 위해 이용될 수 있다. 유전체 층(1402)은 ILD 층(306) 및/또는 격리 영역(106)과는 상이한 조성을 가질 수 있다. 개구부(1202)를 충전하면, 게이트 구조물(108)을 개재하는 유전체 층(1402)은 상술된 것과 동일한 치수 및 프로파일을 가짐에 주목한다.
FinFET 구조물(600)은 본 분야에 알려진 다양한 피처 및 영역을 형성하기 위해 추가의 처리를 거치도록 계속될 수 있다. 예를 들어, 후속 처리는 하나 이상의 FinFET 디바이스를 포함할 수 있은 기능 회로를 형성하기 위해 다양한 피처를 접속시키도록 구성된, 기판 상의 다양한 콘택/비아/라인 및 다층 상호접속 피처(예를 들어, 금속 층 및 층간 유전체)를 형성할 수 있다. 이 예에서 나아가서, 다층 상호접속부는 비아 또는 콘택과 같은 수직 상호접속부 및 금속 라인과 같은 수평 상호접속부를 포함할 수 있다 . 다양한 상호접속 피처는 구리, 텅스텐, 및/또는 실리사이드를 포함한 다양한 도전성 물질을 채용할 수 있다. 일례에 있어서, 다마신 및/또는 이중 다마신 공정이 구리 관련된 다층 상호접속 구조물을 형성하기 위해 사용된다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
예시적인 실시예에서, 반도체 디바이스는 기판으로부터 각각 연장되는 제 1 핀 및 제 2 핀을 포함한다. 제 1 게이트 세그먼트는 제 1 핀 상에 배치되고 제 2 게이트 세그먼트는 제 2 핀 상에 배치된다. 층간 유전체(ILD) 층은 제 1 게이트 세그먼트 및 상기 제 2 게이트 세그먼트에 인접하여 있다. 절단 영역(예를 들어, 제 1 게이트 구조물과 제 2 게이트 구조물 사이의 개구부 또는 갭)은 제 1 게이트 세그먼트와 제 2 게이트 세그먼트 사이에서 연장된다. 절단 영역은 제 1 폭을 갖는 제 1 부분 및 제 2 폭을 갖는 제 2 부분을 가지며, 제 2 폭은 제 1 폭보다 크다. 제 2 부분은 제 1 및 제 2 게이트 세그먼트를 개재시키고, 제 1 부분은 ILD 층 내에 형성된다.
추가의 실시예에서, 제 1 부분으로부터 제 2 부분까지 연장되는 절단 영역의 측벽은 제 1 핀의 길이에 직교하도록 배향되고(perpendicularly oriented) 기판의 상단 표면에 직교하도록 배향된 평면에 대해 각도(θ)으로 배치된다. 다른 실시예에서, 제 1 폭 및 제 2 폭은 상기 영역의 상면도로부터 측정된다. 일부 실시예에서, 절단 영역은 유전체 재료로 충전된다. 일부 실시예에서, 절단 영역은 제 1 핀과 제 2 핀 사이의 쉘로우 트렌치 격리 피처로 연장된다. 추가의 실시예에서, 절단 영역은 쉘로우 트렌치 절연 피처의 상단 표면에서의 제 3 폭, 및 제 3 폭 위의 제 1 게이트 세그먼트와 제 2 게이트 세그먼트 사이의 상기 제 2 폭을 가진다. 제 3 폭 및 제 2 폭은 기판의 상단 표면에 평행한 평면 상에서 측정된다. 일실시예에서, 제 1 게이트 세그먼트는 제 1 실질적으로 선형의 측벽을 가지고, 제 2 게이트 세그먼트는 제 2 실질적으로 선형의 측벽을 가지며, 유전체 재료는 제 1 실질적으로 선형의 측벽과 제 2 실질적으로 선형의 측벽 사이에서 연장된다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법이 제공된다. 상기 방법은 반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계를 포함하고, 제 1 핀과 제 2 핀 사이에 쉘로우 트렌치 격리부(shallow trench isolation, STI)가 연장된다. 게이트 구조물이 제 1 핀과 제 2 핀 위에 연장되어 형성된다. 유전체 층이 게이트 구조물에 인접하여 배치된다. 적어도 STI의 상단 표면까지 연장되는 개구부를 게이트 구조물 내에 형성하도록 게이트 구조물 및 상기 유전체 층이 에칭된다. 에칭은 제 1 폭을 갖는 개구부의 제 1 부분을 포함하고, 제 1 부분은 게이트 구조물의 제 1 절단 세그먼트의 제 1 측벽 및 게이트 구조물의 제 2 절단 세그먼트의 제 2 측벽에 의해 규정될 수 있다. 개구부의 제 2 부분은 제 2 폭을 가지고, 개구부의 제 2 부분은 유전체 층에 의해 규정된 에지를 가진다. 제 1 폭은 제 2 폭보다 크다. 개구부의 제 3 부분은 상면도에서 제 1 부분과 제 2 부분 사이에 배치된다. 개구부는 유전체 재료로 충전된다.
일부 추가의 실시예에 있어서, 개구부의 제 3 부분은 각도(θ)로 배치된 측벽을 포함하고, 각도(θ)는 게이트 구조물의 측벽에 평행한 평면으로부터 45도 미만이다. 일부 실시예에 있어서, 에칭하는 단계는 일련의 퇴적 단계 및 에칭 단계를 포함한다. 일부 실시예에 있어서, 일련의 퇴적 단계는 폴리머 퇴적 단계를 포함한다. 일부 실시예에 있어서, 일련의 퇴적 단계는 실리콘을 퇴적하는 단계를 더 포함한다.
추가의 실시예에서, 금속 게이트 구조물을 제 1 금속 게이트 세그먼트 및 동일 선상의 제 2 금속 게이트 세그먼트로 절단하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다. 절단하는 단계는 실리콘 층을 퇴적하기 위한 제 1 공정을 수행하는 단계, 및 브레이크쓰루 에칭을 수행하기 위한 제 2 공정을 수행하는 단계를 포함한다. 이 실시예는 금속 게이트 구조물의 일 함수 금속 층의 에칭을 수행하는 단계를 포함할 수 있다. 에칭은 고 바이어스 및 고 듀티 사이클을 포함할 수 있다. 폴리머 퇴적 단계가 수행될 수 있다. 제 1 공정, 제 2 공정, 에칭 및 폴리머 퇴적 단계가 반복된다.
추가의 실시예에서, 고 바이어스는 약 1500 와트(W)보다 큰 전력 및 약 60 볼트(V) 이상의 바이어스 전압을 포함한다. 일실시예에서, 고 듀티 사이클은 약 25 %보다 크다. 일실시예에서, 절단하는 단계는 금속 게이트 구조물 및 인접한 유전체 층 내에 개구부를 형성한다. 일실시예에서, 금속 게이트 구조물 내의 개구부의 폭은 인접한 유전체 층 내의 개구부의 폭보다 크고, 상기 폭은 금속 게이트 구조물을 포함한 반도체 기판의 상단 표면에 평행한 평면 상에서 측정된다. 추가의 실시예에서, 절단하는 단계는 금속 게이트 구조물 및 하부 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처 내에 개구부를 형성한다. 추가의 실시예에서, 금속 게이트 구조물 내의 개구부의 제 1 폭은 STI 피처 내의 개구부의 제 2 폭보다 작다. 제 1 폭 및 제 2 폭 각각은 금속 게이트 구조물의 길이에 평행한 평면 상에서 측정되고, 제 1 폭은 제 2 폭 위의 평면 상에 규정된다. 일실시예에서, 반복하는 단계는 7회 수행된다.
실시예
실시예 1. 반도체 디바이스에 있어서,
기판으로부터 각각 연장된 제 1 핀 및 제 2 핀;
상기 제 1 핀 위의 제 1 게이트 세그먼트 및 상기 제 2 핀 위의 제 2 게이트 세그먼트;
상기 제 1 게이트 세그먼트 및 상기 제 2 게이트 세그먼트에 인접한 층간 유전체(interlayer dielectric; ILD) 층; 및
상기 제 1 게이트 세그먼트와 상기 제 2 게이트 세그먼트 사이에서 연장되는 절단 영역
을 포함하고,
상기 절단 영역은 제 1 폭을 갖는 제 1 부분 및 제 2 폭을 갖는 제 2 부분을 가지며, 상기 제 2 폭은 상기 제 1 폭보다 크고, 상기 제 2 부분은 상기 제 1 게이트 세그먼트 및 제 2 게이트 세그먼트를 개재(interpose)시키고, 상기 제 1 부분은 상기 ILD 층 내에 규정되는 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제 1 부분으로부터 상기 제 2 부분까지 연장되는 상기 절단 영역의 측벽은, 상기 제 1 핀의 길이에 직교하도록 배향되고(perpendicularly oriented) 상기 기판의 상단 표면에 직교하도록 배향된 평면에 대해 각도 θ으로 배치되는 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제 1 폭 및 상기 제 2 폭은 상기 영역의 상면도로부터 측정되는 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 절단 영역은 유전체 재료로 충전되는 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 절단 영역은 상기 제 1 핀과 상기 제 2 핀 사이의 쉘로우 트렌치 격리 피처(shallow trench isolation feature)로 연장되는 것인 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 절단 영역은 상기 쉘로우 트렌치 절연 피처의 상단 표면에서의 제 3 폭, 및 상기 제 3 폭 위의 상기 제 1 게이트 세그먼트와 상기 제 2 게이트 세그먼트 사이의 상기 제 2 폭을 가지며, 상기 제 3 폭 및 상기 제 2 폭은 상기 기판의 상단 표면에 평행한 평면 상에서 측정되는 것인 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제 1 게이트 세그먼트는 제 1 실질적으로 선형의 측벽을 가지고, 상기 제 2 게이트 세그먼트는 제 2 실질적으로 선형의 측벽을 가지며, 상기 제 1 실질적으로 선형의 측벽과 상기 제 2 실질적으로 선형의 측벽 사이에서 유전체 재료가 연장되는 것인 반도체 디바이스.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계 - 상기 제 1 핀과 상기 제 2 핀 사이에 쉘로우 트렌치 격리부(shallow trench isolation, STI)가 연장됨 - ;
상기 제 1 핀 및 상기 제 2 핀 위에 연장되는 게이트 구조물을 형성하는 단계;
상기 게이트 구조물에 인접한 유전체 층을 제공하는 단계;
적어도 상기 STI의 상단 표면까지 연장되는 개구부를 상기 게이트 구조물 내에 형성하도록 상기 게이트 구조물 및 상기 유전체 층을 에칭하는 단계; 및
상기 개구부를 유전체 재료로 충전하는 단계
를 포함하고,
상기 에칭하는 단계는 상기 개구부를 형성하고, 상기 개구부는,
제 1 폭을 갖는 상기 개구부의 제 1 부분 - 상기 제 1 부분은 상기 게이트 구조물의 제 1 절단 세그먼트의 제 1 측벽 및 상기 게이트 구조물의 제 2 절단 세그먼트의 제 2 측벽에 의해 규정됨 - ;
제 2 폭을 갖는 상기 개구부의 제 2 부분 - 상기 개구부의 제 2 부분은 상기 유전체 층에 의해 규정된 에지를 가지고, 상기 제 1 폭은 상기 제 2 폭보다 큼 - ; 및
상면도에서 상기 제 1 부분과 상기 제 2 부분 사이에 배치된 상기 개구부의 제 3 부분을 포함하는 것인 반도체 디바이스 제조 방법.
실시예 9. 실시예 8에 있어서,
상기 개구부의 제 3 부분은 각도 θ로 배치된 측벽을 포함하고, 상기 각도 θ는 상기 게이트 구조물의 측벽에 평행한 평면으로부터 45도 미만인 것인 반도체 디바이스 제조 방법.
실시예 10. 실시예 8에 있어서,
상기 에칭하는 단계는 일련의 퇴적 단계 및 에칭 단계를 포함하는 것인 디바이스 제조 방법.
실시예 11. 실시예 10에 있어서,
상기 일련의 퇴적 단계는 폴리머 퇴적 단계를 포함하는 것인 디바이스 제조 방법.
실시예 12. 실시예 11에 있어서,
상기 일련의 퇴적 단계는 실리콘을 퇴적하는 단계를 더 포함하는 것인 반도체 디바이스 제조 방법.
실시예 13. 반도체 디바이스 제조 방법에 있어서,
금속 게이트 구조물을 제 1 금속 게이트 세그먼트 및 동일 선상의(collinear) 제 2 금속 게이트 세그먼트로 절단하는 단계로서,
실리콘 층을 퇴적하기 위한 제 1 공정을 수행하는 단계;
브레이크쓰루 에칭(breakthrough etch)을 수행하기 위한 제 2 공정을 수행하는 단계를 포함하는, 상기 절단하는 단계;
상기 금속 게이트 구조물의 일 함수 금속 층의 에칭 - 상기 에칭은 고 바이어스 및 고 듀티 사이클을 포함함 - 을 수행하는 단계;
폴리머 퇴적 단계를 수행하는 단계; 및
상기 제 1 공정, 상기 제 2 공정, 상기 에칭 및 상기 폴리머 퇴적 단계를 반복하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 14. 실시예 13에 있어서,
상기 고 바이어스는 약 1500 와트(W)보다 큰 전력 및 약 60 볼트(V) 이상의 바이어스 전압을 포함하는 것인 반도체 디바이스 제조 방법.
실시예 15. 실시예 13에 있어서,
상기 고 듀티 사이클은 약 25 %보다 큰 것인 반도체 디바이스 제조 방법.
실시예 16. 실시예 13에 있어서,
상기 절단하는 단계는 상기 금속 게이트 구조물 및 인접한 유전체 층 내에 개구부를 형성하는 것인 반도체 디바이스 제조 방법.
실시예 17. 실시예 16에 있어서,
상기 금속 게이트 구조물 내의 개구부의 폭은 상기 인접한 유전체 층 내의 개구부의 폭보다 크고, 상기 폭은 상기 금속 게이트 구조물을 포함한 상기 반도체 기판의 상단 표면에 평행한 평면 상에서 측정되는 것인 반도체 디바이스 제조 방법.
실시예 18. 실시예 13에 있어서,
상기 절단하는 단계는 상기 금속 게이트 구조물 및 하부 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처 내에 개구부를 형성하는 것인 반도체 디바이스 제조 방법.
실시예 19. 실시예 18에 있어서,
상기 금속 게이트 구조물 내의 개구부의 제 1 폭은 상기 STI 피처 내의 개구부의 제 2 폭보다 작고, 상기 제 1 폭 및 상기 제 2 폭 각각은 상기 금속 게이트 구조물의 길이에 평행한 평면 상에서 측정되고, 상기 제 1 폭은 상기 제 2 폭 위의 평면 상에 규정되는 것인 반도체 디바이스 제조 방법.
실시예 20. 실시예 13에 있어서,
상기 반복하는 단계는 7회 수행되는 것인 반도체 디바이스 제조 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판으로부터 각각 연장된 제 1 핀 및 제 2 핀;
    상기 제 1 핀 위의 제 1 게이트 세그먼트 및 상기 제 2 핀 위의 제 2 게이트 세그먼트;
    상기 제 1 게이트 세그먼트 및 상기 제 2 게이트 세그먼트에 인접한 층간 유전체(interlayer dielectric; ILD) 층; 및
    상기 제 1 게이트 세그먼트와 상기 제 2 게이트 세그먼트 사이에서 연장되는 절단 영역
    을 포함하고,
    상기 절단 영역은 제 1 폭을 갖는 제 1 부분 및 제 2 폭을 갖는 제 2 부분을 가지며, 상기 제 2 폭은 상기 제 1 폭보다 크고, 상기 제 2 부분은 상기 제 1 게이트 세그먼트 및 제 2 게이트 세그먼트를 개재(interpose)시키고, 상기 제 1 부분은 상기 ILD 층 내에 규정되는 것인 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 부분으로부터 상기 제 2 부분까지 연장되는 상기 절단 영역의 측벽은, 상기 제 1 핀의 길이에 직교하도록 배향되고(perpendicularly oriented) 상기 기판의 상단 표면에 직교하도록 배향된 평면에 대해 각도 θ으로 배치되는 것인 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 폭 및 상기 제 2 폭은 상기 영역의 상면도로부터 측정되는 것인 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 절단 영역은 유전체 재료로 충전되는 것인 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 절단 영역은 상기 제 1 핀과 상기 제 2 핀 사이의 쉘로우 트렌치 격리 피처(shallow trench isolation feature)로 연장되는 것인 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 절단 영역은 상기 쉘로우 트렌치 절연 피처의 상단 표면에서의 제 3 폭, 및 상기 제 3 폭 위의 상기 제 1 게이트 세그먼트와 상기 제 2 게이트 세그먼트 사이의 상기 제 2 폭을 가지며, 상기 제 3 폭 및 상기 제 2 폭은 상기 기판의 상단 표면에 평행한 평면 상에서 측정되는 것인 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 세그먼트는 제 1 선형의 측벽을 가지고, 상기 제 2 게이트 세그먼트는 제 2 선형의 측벽을 가지며, 상기 제 1 선형의 측벽과 상기 제 2 선형의 측벽 사이에서 유전체 재료가 연장되는 것인 반도체 디바이스.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계 - 상기 제 1 핀과 상기 제 2 핀 사이에 쉘로우 트렌치 격리부(shallow trench isolation, STI)가 연장됨 - ;
    상기 제 1 핀 및 상기 제 2 핀 위에 연장되는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접한 유전체 층을 제공하는 단계;
    적어도 상기 STI의 상단 표면까지 연장되는 개구부를 상기 게이트 구조물 내에 형성하도록 상기 게이트 구조물 및 상기 유전체 층을 에칭하는 단계; 및
    상기 개구부를 유전체 재료로 충전하는 단계
    를 포함하고,
    상기 에칭하는 단계는 상기 개구부를 형성하고, 상기 개구부는,
    제 1 폭을 갖는 상기 개구부의 제 1 부분 - 상기 제 1 부분은 상기 게이트 구조물의 제 1 절단 세그먼트의 제 1 측벽 및 상기 게이트 구조물의 제 2 절단 세그먼트의 제 2 측벽에 의해 규정됨 - ;
    제 2 폭을 갖는 상기 개구부의 제 2 부분 - 상기 개구부의 제 2 부분은 상기 유전체 층에 의해 규정된 에지를 가지고, 상기 제 1 폭은 상기 제 2 폭보다 큼 - ; 및
    상면도에서 상기 제 1 부분과 상기 제 2 부분 사이에 배치된 상기 개구부의 제 3 부분을 포함하는 것인 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 에칭하는 단계는 일련의 퇴적 단계 및 에칭 단계를 포함하는 것인 디바이스 제조 방법.
  10. 반도체 디바이스 제조 방법에 있어서,
    금속 게이트 구조물을 제 1 금속 게이트 세그먼트 및 동일 선상의(collinear) 제 2 금속 게이트 세그먼트로 절단하는 단계로서,
    실리콘 층을 퇴적하기 위한 제 1 공정을 수행하는 단계;
    브레이크쓰루 에칭(breakthrough etch)을 수행하기 위한 제 2 공정을 수행하는 단계를 포함하는, 상기 절단하는 단계;
    상기 금속 게이트 구조물의 일 함수 금속 층의 에칭 - 상기 에칭은 고 바이어스 및 고 듀티 사이클을 포함함 - 을 수행하는 단계;
    폴리머 퇴적 단계를 수행하는 단계; 및
    상기 제 1 공정, 상기 제 2 공정, 상기 에칭 및 상기 폴리머 퇴적 단계를 반복하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
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