TWI617034B - 半導體裝置及其製造方法 - Google Patents

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世海 楊
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Abstract

一種半導體裝置，包含第一鰭式場效電晶體與第二鰭式場效電晶體，二者分別具有第一通道區與第二通道區。第一鰭式場效電晶體與第二鰭式場效電晶體分別具有第一閘結構與第二閘結構。第一閘結構與第二閘結構具有形成於第一通道區與第二通道區上方的第一閘介電層與第二閘介電層、形成於第一閘介電層與第二閘介電層上方的第一閘極層與第二閘極層。第一閘結構與第二閘結構沿著第一方向對準。第一閘結構與第二閘結構藉由一絕緣材料製的一分離插塞而分離。以俯視圖觀之，分離插塞在垂直於第一方向的第二方向的寬度小於第一閘結構在第二方向的寬度。

Description

半導體裝置及其製造方法
本發明是關於一種半導體積體電路，特別是關於具有鰭結構的一種半導體裝置及其製造方法。
為了追求更高的裝置密度、更高的效能以及更低的成本，半導體工業已經發展到奈米技術的製程，伴隨而來的是來自製造與設計二者的議題的挑戰，結果發展出例如鰭式場效電晶體(fin field-effect transistor；Fin FET)等的三維的設計。鰭式場效電晶體通常具有高的高寬比的半導體鰭，而半導體電晶體裝置的通道區、源極區、汲極區則形成於上述半導體鰭中。閘極則沿著上述鰭結構的側面形成且形成在其上方，利用通道區、源極區、汲極區的增加的表面積以製造更快速、具有更高可靠度且可更良好地控制的半導體電晶體裝置。在鰭式場效電晶體中，通常使用與具有高介電常數的一高介電常數的閘介電層配合的一金屬閘結構，且此金屬閘結構是藉由一閘取代技術而製造。
本發明的一實施形態是提供一種半導體裝置，其包含：一第一鰭式場效電晶體與一第二鰭式場效電晶體。上述第一鰭式場效電晶體具有一第一鰭結構與一第一閘結構，上述 第一鰭結構在一第一方向延伸，上述第一閘結構具有一第一閘介電層與一第一閘極層，上述第一閘介電層形成於上述第一鰭結構的上方，上述第一閘極層形成於該第一閘介電層的上方並在垂直於上述第一方向的一第二方向延伸。上述第二鰭式場效電晶體具有一第二鰭結構與一第二閘結構，上述第二鰭結構在上述第一方向延伸，上述第二閘結構具有一第二閘介電層與一第二閘極層，上述第二閘介電層形成於上述第二鰭結構的上方，上述第二閘極層形成於上述第二閘介電層的上方並在垂直於上述第二方向延伸。上述第一閘結構與上述第二閘結構是沿著上述第二方向對準，上述第一閘結構與上述第二閘結構是藉由一絕緣材料製的一分離插塞而分離。以俯視圖觀之，上述分離插塞之在上述第一方向的寬度小於上述第一閘結構之在上述第一方向的寬度。
在上述半導體裝置的一實施例中，以俯視圖觀之，上述分離插塞之在上述第一方向的寬度小於上述第一閘極層之在上述第一方向的寬度。
在上述半導體裝置的一實施例中，在上述分離插塞之在上述第一方向的側面設有複數個側面層。此外，形成上述分離插塞的一核心部分的材料，是不同於形成上述側面層的材料。
在上述半導體裝置的一實施例中，上述分離插塞的上述核心部分是由氮化矽類的材料構成，而上述側面層是由氧化矽構成。
在上述半導體裝置的一實施例中，上述分離插塞 之在上述第二方向的側面是分別與上述第一閘介電層和上述第二閘介電層接觸。
在上述半導體裝置的一實施例中，一底層是配備於上述分離插塞的一底部的下方。此外，形成上述底層的材料是與形成上述側面層的材料相同。
在上述半導體裝置的一實施例中，以俯視圖觀之，上述第一閘結構與上述第二閘結構及上述分離插塞是沿著上述第一方向而置於複數個側壁間隔層與一附加絕緣層之間。
在上述半導體裝置的一實施例中，上述第一閘結構與上述第二閘結構是置於一隔離絕緣層的一上表面上。此外，上述分離插塞的底部是低於上述隔離絕緣層的上述上表面。
在上述半導體裝置的一實施例中，上述第一閘結構在上述第二方向具有一第一端與一第二端。又，上述第一閘結構的上述第一端是與上述分離插塞接觸。此外，上述第一閘結構的上述第二端是與不同於上述分離插塞的一層間介電層接觸。
本發明的另一實施形態是提供一種半導體裝置，其包含：一第一鰭式場效電晶體與一第二鰭式場效電晶體。上述第一鰭式場效電晶體具有一半導體基底的一第一通道區與一第一閘結構，上述第一閘結構具有一第一閘介電層與一第一閘極層，上述第一閘介電層是形成於上述第一通道區的上方，上述第一閘極層是形成於上述第一閘介電層的上方並在一第一方向延伸。上述第二鰭式場效電晶體具有上述半導體基底的 一第二通道區與一第二閘結構，上述第二閘結構具有一第二閘介電層與一第二閘極層，上述第二閘介電層是形成於上述第二通道區的上方，上述第二閘極層是形成於上述第二閘介電層的上方並沿著上述第一方向延伸。上述第一閘結構與上述第二閘結構是沿著上述第一方向對準；上述第一閘結構與上述第二閘結構是藉由一絕緣材料製的一分離插塞而分離。以俯視圖觀之，上述分離插塞之在垂直於上述第一方向的一第二方向的寬度小於上述第一閘結構之在上述第二方向的寬度。
在上述半導體裝置的一實施例中，以俯視圖觀之，上述分離插塞之在上述第二方向的寬度小於上述第一閘極層之在上述第二方向的寬度。
本發明的又另一實施形態是提供一種半導體裝置的製造方法，包含在形成於一基底的上方的複數個通道區的上方，形成一虛設閘結構，上述虛設閘結構具有一虛設閘極層、一虛設閘介電層與置於上述虛設閘介電層的二側的側壁間隔層。此方法還包含在上述虛設閘結構的二側形成層間介電層。此方法還包含圖形化上述虛設閘結構，而將上述虛設閘結構分成被一分離開口分離的一第一虛設閘結構與一第二虛設閘結構。此方法還包含藉由以一第一絕緣材料與不同於上述第一絕緣材料的一第二絕緣材料填入上述分離開口，形成一分離插塞。此方法還包含從上述第一虛設閘結構與上述第二虛設閘結構移除上述虛設閘極層與上述虛設閘介電層，而形成一第一電極空間與一第二電極空間，並使上述分離插塞曝露於上述第一電極空間與上述第二電極空間之間。此方法還包含將一第一閘 結構與一第二閘結構分別形成在上述第一電極空間與上述第二電極空間中。其中在移除上述虛設閘介電層的過程中，將曝露於上述第一電極空間與上述第二電極空間的上述第一絕緣材料的部分，予以移除。
在上述半導體裝置的製造方法的一實施例中，上述虛設閘介電層與上述第一絕緣材料是以相同的材料構成。
在上述半導體裝置的製造方法的一實施例中，更包含在圖形化上述虛設閘結構之前，在上述虛設閘結構的上方形成一第三絕緣層。
在上述半導體裝置的製造方法的一實施例中，上述虛設閘結構的圖形化包含：在上述虛設閘結構與上述層間介電層的上方形成一罩幕層；圖形化上述罩幕層以形成一開口圖形；以及蝕刻上述虛設閘結構與上述第三絕緣層之在上述開口圖形下的部分，以形成上述分離開口。
在上述半導體裝置的製造方法的一實施例中，在蝕刻上述虛設閘結構的上述部分的過程中，蝕刻上述層間介電層之在上述開口圖形下的部分。
在上述半導體裝置的製造方法的一實施例中，上述分離插塞的形成包含：在上述分離開口內及該罩幕層的上方形成上述第一絕緣材料的毯覆層；在上述第一絕緣材料的上方形成上述第二絕緣材料的毯覆層；以及藉由一平坦化製程移除部分的上述第二絕緣材料、部分的上述第一絕緣材料、上述罩幕層與部分的上述層間介電層，而使上述虛設閘極層的一上表面曝露。
在上述半導體裝置的製造方法的一實施例中，更包含：在上述基底的上方形成複數個鰭結構；以及在上述基底的上方形成一隔離絕緣層，而使上述鰭結構的上部被曝露於上述隔離絕緣層之外；其中上述通道區是被包含於上述鰭結構之被曝露的上部。
在上述半導體裝置的製造方法的一實施例中，在上述虛設閘結構的圖形化中，是局部地蝕刻上述隔離絕緣層的一上表面，而使上述分離開口的一底部低於上述隔離絕緣層的上述上表面。
在上述半導體裝置的製造方法的一實施例中，在曝露上述分離插塞且移除上述第一絕緣材料之曝露於上述第一電極空間與上述第二電極空間的部分之後，使上述第一絕緣材料留在上述第二絕緣材料與上述隔離絕緣層之間。
10‧‧‧基底
20‧‧‧鰭結構
22‧‧‧通道區
50‧‧‧絕緣材料層
51‧‧‧表面部
70‧‧‧層間介電層
71‧‧‧上部
80‧‧‧側壁絕緣層
90‧‧‧接觸蝕刻停止層
100‧‧‧硬罩幕圖形
105‧‧‧閘絕緣層
106‧‧‧墊氧化物層
107‧‧‧氮化矽罩幕層
110‧‧‧閘層
120‧‧‧罩幕圖形
125‧‧‧開口
130‧‧‧分離開口
140‧‧‧填充絕緣層
145‧‧‧閘開口
150‧‧‧填充絕緣層
155‧‧‧分離插塞
160、160’‧‧‧閘介電層
170、170’‧‧‧金屬閘極層
B1、B2‧‧‧部分
B3、B4‧‧‧區域
B5、Y1‧‧‧線
D1‧‧‧深度
H1‧‧‧高度
W1、W2、W3、W4、W5‧‧‧寬度
X、Y、Z‧‧‧方向
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第2圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第3圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第4A圖是一俯視圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第4B圖是一透視圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第4C圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第4D圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第5A圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第5B圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第5C圖是一俯視圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第6A圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第6B圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第7A圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第7B圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第8A圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第8B圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第9A圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第9B圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第10A圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第10B圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第10C圖是一俯視圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第10D圖是一剖面圖，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一個階段。
第11A圖是一俯視圖，顯示本發明的另一實施例的具有場效電晶體的半導體裝置的一例示的結構。
第11B圖是一剖面圖，顯示本發明的另一實施例的具有場效電晶體的半導體裝置的一例示的結構。
第12圖是一剖面圖，顯示本發明的一實施例的具有場效電晶體的半導體裝置的一例示的結構。
第13圖是一剖面圖，顯示本發明的另一實施例的具有場效電晶體的半導體裝置的一例示的結構。
為讓本發明之上述和其他目的、特徵、和優點能 更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。以下將配合所附圖式詳述本發明之實施例，其中同樣或類似的元件將盡可能以相同的元件符號表示。在圖式中可能誇大實施例的形狀與厚度以便清楚表面本發明之特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第一特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本說明書以下的揭露內容可能在各個範例中使用重複的元件符號，以使說明內容更加簡化、明確，但是重複的元件符號本身並未指示不同的實施例及/或結構之間的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
另外，在本案專利說明書中，在數值相關敘述後接「以上」、「以下」之詞來敘述數值範圍的情況中，除非另有加註，相關的數值範圍是包含上述「以上」、「以下」之詞前接的數值。
第1~10D圖是一系列的剖面圖、俯視圖及透明圖等，顯示用以製造本發明的一實施例的具有場效電晶體的半導體裝置的例示的製程步驟的一系列的階段。要瞭解的是，在第1~10D圖所示的任一步驟之前、之中或之後，可加入一或多個附加的步驟、操作程序等，且以下所述的部分製程步驟可被取代、刪減或移除，而作為此方法的其他實施例。這些步驟、操作程序等的順序有可能會互換。
第1圖是顯示一例示的剖面圖，其中在一基底10的上方形成有複數個鰭結構20。為了製造如鰭結構20的一鰭結構，會藉由例如一熱氧化製程、一化學氣相沈積(chemical vapor deposition：CVD)或其組合，在如基底10的一基底(例如一半導體晶圓)上，形成一罩幕層。上述基底是例如一p型矽基底，其摻雜物的濃度在約1×1015至約5×1015cm-3的範圍。在其他實施例中，上述基底是一n型矽基底，其摻雜物的濃度在約1×1015至約5×1015cm-3的範圍。
取而代之，基底10亦可包含其他的元素半導體、化合物半導體或上述之組合。作為前述其他的元素半導體者，例如為鍺等。上述化合物半導體可以是IV-IV族化合物半導體或III-V族化合物半導體。作為前述IV-IV族化合物半導體者，例如為SiC與SiGe等之一或其組合。作為前述IV-IV族化合物半 導體者，例如為GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP與GaInAsP等之一或其組合。在一實施例中，基底10是一絕緣層上覆矽(SOI；silicon-on insulator)基底的一矽層。使用一絕緣層上覆矽基底時，上述鰭結構可從上述絕緣層上覆矽基底的上述矽層突出，或可以從上述絕緣層上覆矽基底的絕緣層突出。在後者的情況，上述絕緣層上覆矽基底的矽層是用來形成上述鰭結構。例如無晶形矽、無晶形碳化矽等的無晶形基底或是例如氧化矽等的絕緣材料，亦可用來作為基底10。基底10可包含已被適當地有摻雜不純物(例如具有p型導電形態或n型導電形態)的各種區域。
在某些實施例中，上述罩幕層可包含例如一墊氧化物(pad oxide；例如為氧化矽)層106與一氮化矽罩幕層107。墊氧化物層106的形成，可藉由使用熱氧化或化學氣相沈積製程；而氮化矽罩幕層107的形成，可藉由物理氣相沈積(physical vapor deposition；PVD)製程、化學氣相沈積製程、原子層沈積製程、其他適當的製程或上述之任意組合。作為物理氣相沈積製程者，例如為濺鍍製程等；作為化學氣相沈積製程的選項，例如為電漿增益化學氣相沈積(plasma-enhanced chemical vapor deposition；PECVD)製程、常壓化學氣相沈積(atmospheric pressure chemical vapor deposition；APCVD)製程、低壓化學氣相沈積製程(low-pressure CVD；LPCVD)、高密度化學氣相沈積製程(high density plasma CVD；HDPCVD)等。
在某些實施例中，墊氧化物層106的厚度是在約2nm~約15nm的範圍，而氮化矽罩幕層107的厚度是在約2nm~約50nm的範圍。進一步在上述罩幕層上形成一罩幕圖形。此罩幕圖形例如是藉由微影法而形成的一光阻圖形。
藉由使用上述罩幕圖形作為一蝕刻罩幕，而形成墊氧化物層106與氮化矽罩幕層107的一硬罩幕圖形100。
藉由使用硬罩幕圖形100作為一蝕刻罩幕，藉由使用一乾蝕刻法、一溼蝕刻法之一或其組合的溝槽蝕刻製程，將基底10圖形化而成為複數個鰭結構20。
在一實施例中，鰭結構20是置於基底10的上方而且是以相同於基底10的材料製成，並且是連續性地延伸自基底10。鰭結構20可以是本徵半導體，或亦可以是被適當地摻雜有n型不純物或p型不純物者。
在第1圖中，設置四個鰭結構20。這些鰭結構20是用來作為p型鰭式場效電晶體、n型鰭式場效電晶體或其組合。而鰭結構20的數量並不限於四，而可以是小至一個或是超過四個。此外，可設置一或多個虛設(dummy)鰭結構，使其鄰接鰭結構20以改善在圖形化製程中的圖形的保真度(fidelity)。在某些實施例中，鰭結構20的寬度W1是在約5nm~約40nm的範圍；在一些特定的實施例中，鰭結構20的寬度W1是在約7nm~約20nm的範圍。在某些實施例中，鰭結構20的高度H1是在約100nm~約300nm的範圍；在一些特定的實施例中，鰭結構20的高度H1是在約50nm~約100nm的範圍。當鰭結構的高度不平均時，從基底起算的高度可以從對應於鰭結構的平均高度的平 面來測量。
如第2圖所示，在基底10的上方，形成用來形成一隔離絕緣層的一絕緣材料層50，而完全覆蓋鰭結構20。
用於絕緣材料層50的絕緣材料是由例如二氧化矽構成者，此二氧化矽是藉由低壓化學氣相沈積、電漿化學氣相沈積或流動式化學氣相沈積(flowable chemical vapor deposition)而形成。在流動式化學氣相沈積中，是沈積流動式的介電材料而不是沈積氧化矽。沈積流動式的介電材料，顧名思義是在沈積的過程中可以「流動」以填滿具有高度的高/寬比的空隙或空間。通常，在含矽的前驅物添加各種化學物質，以促使已沈積的膜流動。在某些實施例中，是添加氮氫鍵。流動式介電質前驅物-特別是流動式氧化物前驅物，是包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(methyl silsesquioxane；MSQ)、含氫倍半矽氧烷(hydrogen silsesquioxane；HSQ)、MSQ/HSQ(甲基矽酸鹽類與含氫矽酸鹽類的組合)、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、四乙氧基矽烷(tetraethyl orthosilicate；TEOS)或例如三甲矽烷胺(trisilylamine)等的甲矽烷胺(silyl-amine)。這些流動式氧化矽材料是在一多重作業製程(multiple-operation process)中形成。在沈積上述流動式薄膜之後，將其熟化(cure)然後施以退火以移除不需要的元素，以形成氧化矽。當移除上述不需要的元素時，上述流動式薄膜則緻密化且收縮。在某些實施例中，是導入多重退火製程(multiple anneal processes)，而不只一次地對上述流動式薄膜 進行熟化及退火。絕緣材料層50可以是旋塗玻璃(SOG)、SiO、SiON、SiOCN或摻氟的二氧化矽(fluorine-doped silicate glass；FSG)。此外，絕緣材料層50可被摻雜有硼、磷或其組合。
在形成絕緣材料層50之後，執行一平坦化作業，以移除絕緣材料層50的上部及包含墊氧化物層106與氮化矽罩幕層107的硬罩幕圖形100(罩幕層)。然後，進一步地移除絕緣材料層50，而曝露出鰭結構20之即將成為通道區的上部，如第3圖所示。
在形成絕緣材料層50之後，會視需求實施例如一退火製程的一加熱製程，以改善絕緣材料層50的品質。在一些特定的實施例中，是藉由使用在例如氮氣氛、氬氣氛或氦氣氛的非化學活性氣體的氣氛中且在約900℃~約1050℃的範圍的溫度歷時約1.5秒至約10秒的快速熱退火(rapid thermal annealing；RTA)，執行上述加熱製程。
在將鰭結構20的上部曝露於絕緣材料層50之外之後，在絕緣材料層50與曝露的鰭結構20的上方，形成一閘絕緣層105與一複晶矽層，然後施以圖形化作業以獲得由複晶矽構成的一閘層110，如第4A~4D圖所示。閘絕緣層105可以是藉由化學氣相沈積、物理氣相沈積、原子層沈積、電子束蒸鍍或其他適當的製程形成的氧化矽。在某些實施例中，上述複晶矽層的厚度是在約5nm~約100nm的範圍。在參考第9A~10D圖所敘述的閘取代技術中，閘絕緣層105與閘層110均為虛設層，而在最終會被移除。
在圖形化上述複晶矽層之後，亦在閘層110的雙側 的側面形成側壁絕緣層80(側壁間隙壁)。側壁絕緣層80是由一或多層的氧化矽或例如SiN、SiCN、SiON或SiOCN的氮化矽類材料構成。在一實施例中，是使用氮化矽作為側壁絕緣層80。
在形成側壁絕緣層80之後，在閘層110與側壁絕緣層80的上方形成一絕緣層，其即將被用來作為一接觸蝕刻停止層(contact-etch stop layer；CESL)90。接觸蝕刻停止層90是由一或多層的氧化矽或例如SiN、SiCN、SiON或SiOCN的氮化矽類材料構成。在一實施例中，是使用氮化矽作為接觸蝕刻停止層90。
另外，在附帶側壁絕緣層80的閘層110與接觸蝕刻停止層90之間的空間中、且在閘層110的上方，形成一層間介電層(interlayer dielectric layer；ILD)70。層間介電層70可包含氧化矽、氮化矽、氧氮化矽(SiON)、氧碳氮化矽(SiOCN)、摻氟的二氧化矽或一低介電常數介電材料，且可由化學氣相沈積或其他適當的製程製造。用於絕緣材料層50的絕緣材料可相同於或異於用於層間介電層70的絕緣材料。
施行一平坦化作業例如一回蝕製程、一化學機械研磨(chemical mechanical polishing；CMP)製程或其組合，以獲得示於第4A~4D圖的結構。第4A圖與第4B圖分別是形成閘層110與層間介電層70之後的鰭式場效電晶體的平面圖(俯視圖)與X方向、Y方向及Z方向的三維方向的透視圖。第1~3與4C圖是對應於沿著第4A圖中的線X1-X1的剖面視圖，而第4B圖是對應於第4A圖中的封閉的虛線圍起的部分B1。
如第4A與4B圖所示，閘層110是被形成為具有一固 定間距而在一方向(X方向)延伸的線與面配置(line-and-space arrangement)。閘層110可包含在垂直於上述一方向的另一方向(Y方向)延伸的另一種線與面配置、以及具有不同尺寸的另一種線與面配置。
閘層110覆蓋了使用鰭結構20形成的鰭式場效電晶體的通道區。換句話說，閘層110是形成於上述通道區的上方。未被閘層110覆蓋的鰭結構20將會藉由適當的源極/汲極製造作業，變成源極區/汲極區。
接下來，如第5A~5C圖所示，在示於第4A~4D圖的結構的上方，形成一罩幕圖形120。第5A圖是對應於沿著第4A圖中的線X1-X1的剖面視圖，而第5B圖是對應於沿著第4A圖中的線Y1-Y1的剖面視圖，而第5C圖是一俯視圖。罩幕圖形120是藉由例如對於複晶矽具有高蝕刻選擇比的一材料而形成。在一實施例中，罩幕圖形120是由氮化矽形成。罩幕圖形120具有一開口125。在某些實施例中，開口125之沿著X方向的寬度是在約5nm~約100nm的範圍；在其他實施例中，開口125之沿著X方向的寬度是在約10nm~約30nm的範圍。開口125之沿著Y方向的寬度W2是被調整而曝露出所需數量的閘結構。在第5C圖中，開口125之沿著Y方向的寬度W2是使二個閘結構被曝露於開口125中的長度，且開口125之沿著Y方向的邊緣是位於層間介電層70上方的相鄰的閘結構之間。
如第6A與6B圖所示，藉由使用罩幕圖形120作為一蝕刻罩幕，移除一部分的閘層110與一部分的閘絕緣層105，以獲得將閘層110分離的一分離開口130。在某些實施例中，藉由 使用在3~20mTorr的氣壓下之包含CH4、CF4、CH2F2、CHF3、O2、HBr、Cl2、NF3、N2及/或He的氣體的電漿蝕刻，來施行上述閘層110的蝕刻。
閘層110的蝕刻亦附帶包含閘絕緣層105的氧化物層(具有與複晶矽不同的蝕刻條件)的蝕刻。在蝕刻氧化物的過程中，層間介電層70的上部71與絕緣材料層50的表面部51亦被蝕刻，如第6A與6B圖所示。深度D1-絕緣材料層50的表面部51的蝕刻深度，是在約1nm~約10nm的範圍。
請注意分離開口130的剖面視圖具有一矩形的形狀，如第6A圖所示，但是在某些實施例中，分離開口130是具有上寬下窄的梯形的形狀。另外，如第6A與6B圖所示，側壁絕緣層80與接觸蝕刻停止層90是留在分離開口130中。
然後，如第7A與7B圖所示，在第6A與6B圖的結果的結構的上方，形成一薄的填充絕緣層140與一厚的填充絕緣層150。
薄的填充絕緣層140是由例如相同於閘絕緣層105的材料所構成，在本實施例中是使用氧化矽。薄的填充絕緣層140是藉由化學氣相沈積或原子層氣相沈積所製造。在某些實施例中，薄的填充絕緣層140的厚度是在約3nm~約25nm的範圍；在一些特定的實施例中，薄的填充絕緣層140的厚度是在約5nm~約15nm的範圍。如第7A與7B圖所示，薄的填充絕緣層140是順應性地形成在分離開口130中、且在罩幕圖形120的上方。
厚的填充絕緣層150是由一或多層的氧化矽或例 如SiN、SiCN、SiON或SiOCN的氮化矽類材料構成。在一實施例中，是使用氮化矽作為厚的填充絕緣層150。厚的填充絕緣層150是毯覆式地形成在分離開口130中的薄的填充絕緣層140的上方且在罩幕圖形120的上方。
在藉由薄的填充絕緣層140與厚的填充絕緣層150填充分離開口130之後，施以例如一化學機械研磨製程等的一平坦化作業，以曝露閘層110的上表面，如第8A與8B圖所示。換句話說，閘層110是作為在上述化學機械研磨製程的終止層。藉由此平坦化作業，形成一分離插塞155。
在用以曝露閘層110的上述平坦化操作之後，藉由使用乾蝕刻、溼蝕刻或其組合，移除閘層110與閘絕緣層105(皆可稱為虛置層)，藉此形成複數個閘開口145，如第9A與9B圖所示。在移除閘絕緣層105的過程中，由於薄的填充絕緣層140是由與閘絕緣層105(例如為氧化矽)相同的材料構成，薄的填充絕緣層140之曝露於此蝕刻製程的部分亦會被移除。如第9A圖所示，先前置於閘層110與厚的填充絕緣層150之間的薄的填充絕緣層140已被移除。
接下來，如第10A~10D圖所示，形成具有一閘介電層160與一金屬閘極層170的金屬閘結構。
在一些特定的實施例中，閘介電層160包含一或多層的介電材料，例如為氧化矽、氮化矽、高介電常數介電材料、其他適當的介電材料或上述之任意組合。高介電常數材料的例子包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、 其他適當的高介電常數介電材料或上述的任意組合。
金屬閘極層170包含任何適用的金屬材料，例如鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金其他適當的金屬或上述的任意組合。
在一些特定的實施例中，亦在閘介電層160與金屬閘極層170之間設置有一或多個功函數調整層(未繪示)。上述功函數調整層是由一導體材料構成，上述導體材料例如為由單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC所構成或是由上述材料的二種或更多的多層結構所構成。在用於n通道場效電晶體的情況，是使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi與TaSi中的一或多種作為上述功函數調整層；在用於p通道場效電晶體的情況，是使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC與Co中的一或多種作為上述功函數調整層。上述功函數調整層可藉由原子層氣相沈積、物理氣相沈積、化學氣相沈積、電子束蒸鍍或其他適當的製程來形成。另外，為了可能使用不同金屬層的n通道鰭式場效電晶體與p通道鰭式場效電晶體，可分離地形成上述功函數調整層。
在形成上述金屬閘結構的步驟中，可藉由適當的薄膜形成方法來形成閘介電層160、上述功函數調整層與金屬閘極層170。例如化學氣相沈積或原子層氣相沈積是適用於閘介電層160，而化學氣相沈積、物理氣相沈積、原子層氣相沈積或電鍍是適用於各個金屬層。然後，施行例如化學機械研磨 等的一平坦化作業。
第10C與10D圖是顯示形成上述金屬閘結構之後的俯視圖。第10D圖是顯示第10C圖中的封閉的虛線圍起的部分B2的放大圖。如第10C與10D圖所示，上述金屬閘結構(閘介電層160與金屬閘極層170)是被一分離插塞155所分離。如第10D圖所示，由於薄的填充絕緣層140的存在，分離插塞155之沿著Y方向(垂直於上述金屬閘結構之延伸方向的X方向)的寬度W3是小於具有閘介電層160與金屬閘極層170之上述金屬閘結構之沿著Y方向的寬度W4。在某些實施例中，分離插塞155之沿著Y方向的寬度W3是小於閘介電層160之沿著Y方向的寬度W5。
要瞭解的是第10A~10D圖所示的結構會歷經進一步的互補式金屬-氧化物-半導體(CMOS)製程，以形成各種構件，例如為互連結構的介層構件、互連結構的金屬層、鈍化層等等。
在前述的實施例中，是將閘層110分離成二個閘層。然而在其他實施例中，是藉由第6A~8圖的圖形化作業，將閘層110分離成超過二個閘層。在這樣的情況，如第11A圖所示，各自包含金屬閘極層170的多重閘結構是藉由分離插塞155對準並分離。
另外，在上述分離作業之前，閘層110在其長度方向是具有兩端。在某些實施例中，分離插塞155是形成在上述兩端中的至少一端，如第11圖的區域B3所示。在這樣的情況中，包含金屬閘極層170的上述閘結構是被三明治狀地夾於二 個分離插塞155之間。在某些實施例中，上述兩端均具有分離插塞155。
在其他實施例中，分離插塞155並未形成在上述兩端中的至少一端，如第11圖的區域B4所示。在這樣的情況中，包含金屬閘極層170的上述閘結構的一端具有一分離插塞155，上述閘結構的另一端具有示於第11B圖的結構。第11B圖是沿著第11A的線B5的剖面視圖。如第11B圖所示，上述閘結構-特別是閘介電層160是與層間介電層70接觸。在某些實施例中，包含金屬閘極層170的上述閘結構的兩端都沒有分離插塞155。
在另一實施例中，一閘絕緣層105並非一虛置層，而是由最終使用於場效電晶體裝置的介電材料構成。在這樣的情況中，可使用上述的高介電常數介電材料作為閘絕緣層105。當閘絕緣層105並非一虛置層，則閘絕緣層105是由不同於薄的填充絕緣層140的材料構成。在關於第9A與9B圖的作業中，閘絕緣層105(例如一高介電常數介電材料)則留在閘開口145內。然後，施以一附加的作業，以移除薄的填充絕緣層140來獲得類似於第9A圖所示的結構，除了在此情況存在閘絕緣層105之外。在此情況中，金屬閘極層170是與分離插塞155接觸，如第12圖所示，其原因在於閘介電層160(請參考第10A圖)的形成不再必要。
在以上的實施例中，是使用一鰭式場效電晶體。然而，上述技術上可應用於如第13圖所示的一平面式場效電晶體。如第13圖所示，此場效電晶體具有一半導體基底的複數個 通道區22與複數個閘結構(圖中僅顯示二個閘結構)。每個上述閘結構具有一閘介電層160’與一閘極層170’，閘介電層160’是形成於通道區22的上方，閘極層170’是形成於閘介電層160’的上方。藉由一絕緣材料層50所形成的一隔離絕緣層將複數個通道區22分離，且藉由一分離插塞155將圖中所示的二個閘結構分離。
在本說明書所敘述的各種實施例或範例，提供了許多優於現存技術的優點及技術功效。例如，由於薄的填充絕緣層140會在最終被移除，在將被金屬閘材料填充的閘空間之在Y方向的寬度可以變大。在具有被擴大的閘開口之下，上述閘開口可以被例如為一金屬閘極材料等的上述金屬閘材料所填滿，而不會形成空孔。
要瞭解的是在本說明書中並未討論所有的優點或技術功效，並非所有的實施例或範例都提供某一特定的優點或技術功效，而每個個別的實施例或範例可提供不同的優點或技術功效。
根據本發明的一實施例，是提供一種半導體裝置，其包含：一第一鰭式場效電晶體與一第二鰭式場效電晶體。上述第一鰭式場效電晶體具有一第一鰭結構與一第一閘結構，上述第一鰭結構在一第一方向延伸，上述第一閘結構具有一第一閘介電層與一第一閘極層，上述第一閘介電層形成於上述第一鰭結構的上方，上述第一閘極層形成於該第一閘介電層的上方並在垂直於上述第一方向的一第二方向延伸。上述第二鰭式場效電晶體具有一第二鰭結構與一第二閘結構，上述第二 鰭結構在上述第一方向延伸，上述第二閘結構具有一第二閘介電層與一第二閘極層，上述第二閘介電層形成於上述第二鰭結構的上方，上述第二閘極層形成於上述第二閘介電層的上方並在垂直於上述第二方向延伸。上述第一閘結構與上述第二閘結構是沿著上述第二方向對準，上述第一閘結構與上述第二閘結構是藉由一絕緣材料製的一分離插塞而分離。以俯視圖觀之，上述分離插塞之在上述第一方向的寬度小於上述第一閘結構之在上述第一方向的寬度。
根據本發明的另一實施形態，是提供一種半導體裝置，其包含：一第一鰭式場效電晶體與一第二鰭式場效電晶體。上述第一鰭式場效電晶體具有一半導體基底的一第一通道區與一第一閘結構，上述第一閘結構具有一第一閘介電層與一第一閘極層，上述第一閘介電層是形成於上述第一通道區的上方，上述第一閘極層是形成於上述第一閘介電層的上方並在一第一方向延伸。上述第二鰭式場效電晶體具有上述半導體基底的一第二通道區與一第二閘結構，上述第二閘結構具有一第二閘介電層與一第二閘極層，上述第二閘介電層是形成於上述第二通道區的上方，上述第二閘極層是形成於上述第二閘介電層的上方並沿著上述第一方向延伸。上述第一閘結構與上述第二閘結構是沿著上述第一方向對準；上述第一閘結構與上述第二閘結構是藉由一絕緣材料製的一分離插塞而分離。以俯視圖觀之，上述分離插塞之在垂直於上述第一方向的一第二方向的寬度小於上述第一閘結構之在上述第二方向的寬度。
根據本發明的又另一實施形態，是提供一種半導 體裝置的製造方法，包含在形成於一基底的上方的複數個通道區的上方，形成一虛設閘結構，上述虛設閘結構具有一虛設閘極層、一虛設閘介電層與置於上述虛設閘介電層的二側的側壁間隔層。此方法還包含在上述虛設閘結構的二側形成層間介電層。此方法還包含圖形化上述虛設閘結構，而將上述虛設閘結構分成被一分離開口分離的一第一虛設閘結構與一第二虛設閘結構。此方法還包含藉由以一第一絕緣材料與不同於上述第一絕緣材料的一第二絕緣材料填入上述分離開口，形成一分離插塞。此方法還包含從上述第一虛設閘結構與上述第二虛設閘結構移除上述虛設閘極層與上述虛設閘介電層，而形成一第一電極空間與一第二電極空間，並使上述分離插塞曝露於上述第一電極空間與上述第二電極空間之間。此方法還包含將一第一閘結構與一第二閘結構分別形成在上述第一電極空間與上述第二電極空間中。其中在移除上述虛設閘介電層的過程中，將曝露於上述第一電極空間與上述第二電極空間的上述第一絕緣材料的部分，予以移除。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
70‧‧‧層間介電層
80‧‧‧側壁絕緣層
90‧‧‧接觸蝕刻停止層
140‧‧‧填充絕緣層
155‧‧‧分離插塞
160‧‧‧閘介電層
170‧‧‧金屬閘極層
W3、W4、W5‧‧‧寬度
X、Y‧‧‧方向

Claims (10)

  1. 一種半導體裝置，包含：一第一鰭式場效電晶體(fin field-effect transistor；FinFET)，具有一第一鰭結構與一第一閘結構，該第一鰭結構在一第一方向延伸，該第一閘結構具有一第一閘介電層與一第一閘極層，該第一閘介電層形成於該第一鰭結構的上方，該第一閘極層形成於該第一閘介電層的上方並在垂直於該第一方向的一第二方向延伸；以及一第二鰭式場效電晶體，具有一第二鰭結構與一第二閘結構，該第二鰭結構在該第一方向延伸，該第二閘結構具有一第二閘介電層與一第二閘極層，該第二閘介電層形成於該第二鰭結構的上方，該第二閘極層形成於該第二閘介電層的上方並在垂直於該第二方向延伸；其中，該第一閘結構與該第二閘結構是沿著該第二方向對準；該第一閘結構與該第二閘結構是藉由一絕緣材料製的一分離插塞而分離；以及在俯視圖，該分離插塞之在該第一方向的寬度小於該第一閘結構之在該第一方向的寬度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中以俯視圖觀之，該分離插塞之在該第一方向的寬度小於該第一閘極層之在該第一方向的寬度。
  3. 如申請專利範圍第1項所述之半導體裝置，其中：在該分離插塞之在該第一方向的側面設有複數個側面層； 以及形成該分離插塞的一核心部分的材料，是不同於形成該些側面層的材料。
  4. 一種半導體裝置，包含：一第一鰭式場效電晶體，具有一半導體基底的一第一通道區與一第一閘結構，該第一閘結構具有一第一閘介電層與一第一閘極層，該第一閘介電層是形成於該第一通道區的上方，該第一閘極層是形成於該第一閘介電層的上方並在一第一方向延伸；以及一第二鰭式場效電晶體，具有該半導體基底的一第二通道區與一第二閘結構，該第二閘結構具有一第二閘介電層與一第二閘極層，該第二閘介電層是形成於該第二通道區的上方，該第二閘極層是形成於該第二閘介電層的上方並沿著該第一方向延伸；其中，該第一閘結構與該第二閘結構是沿著該第一方向對準；該第一閘結構與該第二閘結構是藉由一絕緣材料製的一分離插塞而分離；以及在俯視圖，該分離插塞之在垂直於該第一方向的一第二方向的寬度小於該第一閘結構之在該第二方向的寬度。
  5. 如申請專利範圍第4項所述之半導體裝置，其中以俯視圖觀之，該分離插塞之在該第二方向的寬度小於該第一閘極層之在該第二方向的寬度。
  6. 一種半導體裝置的製造方法，包含： 在形成於一基底的上方的複數個通道區的上方，形成一虛設閘結構，該虛設閘結構具有一虛設閘極層、一虛設閘介電層與置於該虛設閘介電層的二側的側壁間隔層；在該虛設閘結構的二側形成層間介電層；圖形化該虛設閘結構，而將該虛設閘結構分成被一分離開口分離的一第一虛設閘結構與一第二虛設閘結構；藉由以一第一絕緣材料與不同於該第一絕緣材料的一第二絕緣材料填入該分離開口，形成一分離插塞；從該第一虛設閘結構與該第二虛設閘結構移除該虛設閘極層與該虛設閘介電層，而形成一第一電極空間與一第二電極空間，並使該分離插塞曝露於該第一電極空間與該第二電極空間之間；以及將一第一閘結構與一第二閘結構分別形成在該第一電極空間與該第二電極空間中；其中，在移除該虛設閘介電層的過程中，將曝露於該第一電極空間與該第二電極空間的該第一絕緣材料的部分，予以移除。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該虛設閘介電層與該第一絕緣材料是以相同的材料構成。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，更包含在圖形化該虛設閘結構之前，在該虛設閘結構的上方形成一第三絕緣層，其中該虛設閘結構的圖形化包含：在該虛設閘結構與該層間介電層的上方形成一罩幕層；圖形化該罩幕層以形成一開口圖形；以及 蝕刻該虛設閘結構與該第三絕緣層之在該開口圖形下的部分，以形成該分離開口，並蝕刻該層間介電層之在該開口圖形下的部分。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該分離插塞的形成包含：在該分離開口內及該罩幕層的上方形成該第一絕緣材料的毯覆層；在該第一絕緣材料的上方形成該第二絕緣材料的毯覆層；以及藉由一平坦化製程移除部分的該第二絕緣材料、部分的該第一絕緣材料、該罩幕層與部分的該層間介電層，而使該虛設閘極層的一上表面曝露。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，更包含：在該基底的上方形成複數個鰭結構；以及在該基底的上方形成一隔離絕緣層，而使該些鰭結構的上部被曝露於該隔離絕緣層之外；其中，該些通道區是被包含於該些鰭結構之被曝露的上部；在該虛設閘結構的圖形化中，是局部地蝕刻該隔離絕緣層的一上表面，而使該分離開口的一底部低於該隔離絕緣層的該上表面；以及在曝露該分離插塞且移除該第一絕緣材料之曝露於該第一電極空間與該第二電極空間的部分之後，使該第一絕緣材料留在該第二絕緣材料與該隔離絕緣層之間。
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