KR102505065B1 - 게이트 분리 영역을 포함하는 반도체 소자 - Google Patents

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Abstract

게이트 분리 영역을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역들 사이의 아이솔레이션 영역; 상기 아이솔레이션 영역 상의 층간 절연 층들; 상기 활성 영역들과 중첩하며 상기 아이솔레이션 영역 상에 배치되고 서로 마주보는 끝 부분들을 갖는 게이트 라인 구조물들; 및 상기 아이솔레이션 영역 상에 배치되고, 상기 게이트 라인 구조물들의 서로 마주보는 끝 부분들 사이, 및 상기 층간 절연 층들 사이에 배치되는 게이트 분리 영역을 포함한다. 상기 게이트 분리 영역은 갭필 층 및 버퍼 구조물을 포함하고, 상기 버퍼 구조물은 상기 갭필 층과 상기 아이솔레이션 영역 사이, 상기 게이트 라인 구조물들의 서로 마주보는 끝 부분들과 상기 갭필 층의 측면들 사이, 및 상기 층간 절연 층들과 상기 갭필 층의 측면들 사이에 배치되는 버퍼 라이너를 포함한다.

Description

게이트 분리 영역을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING GATE SEPARATION REGION}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트 라인 구조물들을 분리하는 게이트 분리 영역을 포함하는 반도체 소자에 관한 것이다.
일반적으로, 반도체 소자의 고집적화 경향에 따라, 트랜지스터들이 차지하는 면적의 크기가 점점 작아지고 있다. 이와 같이, 트랜지스터들의 크기가 점점 작아짐에 따라, 트랜지스터들을 구성하는 구성요소들, 예를 들어 크기가 작아지는 게이트들을 형성하는 공정이 점점 중요해지고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 분리 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 트랜지스터의 성능을 향상시킬 수 있는 게이트 분리 영역을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공할 수 있다. 이 반도체 소자는 활성 영역들 사이의 아이솔레이션 영역; 상기 아이솔레이션 영역 상의 층간 절연 층들; 상기 활성 영역들과 중첩하며 상기 아이솔레이션 영역 상에 배치되고 서로 마주보는 끝 부분들을 갖는 게이트 라인 구조물들; 및 상기 아이솔레이션 영역 상에 배치되고, 상기 게이트 라인 구조물들의 서로 마주보는 끝 부분들 사이, 및 상기 층간 절연 층들 사이에 배치되는 게이트 분리 영역을 포함한다. 상기 게이트 분리 영역은 갭필 층 및 버퍼 구조물을 포함하고, 상기 버퍼 구조물은 상기 갭필 층과 상기 아이솔레이션 영역 사이, 상기 게이트 라인 구조물들의 서로 마주보는 끝 부분들과 상기 갭필 층의 측면들 사이, 및 상기 층간 절연 층들과 상기 갭필 층의 측면들 사이에 배치되는 버퍼 라이너를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공할 수 있다. 이 반도체 소자는 반도체 기판 상에 배치되며 서로 이격되는 제1 활성 영역 및 제2 활성 영역; 상기 반도체 기판 상에 배치되며 상기 제1 및 제2 활성 영역들 사이에 배치되는 영역을 포함하는 아이솔레이션 영역; 상기 제1 활성 영역 및 상기 아이솔레이션 영역과 중첩하는 제1 게이트 라인 구조물; 상기 제2 활성 영역 및 상기 아이솔레이션 영역과 중첩하는 제2 게이트 라인 구조물, 상기 제2 게이트 라인 구조물은 상기 아이솔레이션 영역 상에서 상기 제1 게이트 라인 구조물의 제1 끝 부분과 마주보는 제2 끝 부분을 갖고; 상기 제1 게이트 라인 구조물의 측면들을 덮으며 상기 제1 게이트 라인 구조물의 길이 방향으로 연장되어 상기 제2 게이트 라인 구조물의 측면들을 덮는 스페이서들; 및 상기 제1 및 제2 게이트 라인 구조물들의 상기 제1 및 제2 끝 부분들 사이에 개재되며 상기 스페이서들 사이에 개재되는 제1 게이트 분리 영역을 포함한다. 상기 제1 게이트 분리 영역은 제1 갭필 층 및 상기 제1 갭필 층 보다 낮은 유전 상수를 갖는 제1 버퍼 구조물을 포함하고, 상기 스페이서들은 상기 제1 및 제2 게이트 라인 구조물들의 측면들을 덮는 제1 스페이서 부분들 및 상기 게이트 분리 영역의 측면들을 덮는 제2 스페이서 부분들을 포함하고, 각각의 상기 제2 스페이서 부분들은 각각의 상기 제1 스페이서 부분들 보다 얇은 두께이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공할 수 있다. 이 반도체 소자는 서로 이격되는 제1 및 제2 활성 영역들; 상기 제1 및 제2 활성 영역들 사이에 배치되는 영역을 포함하는 아이솔레이션 영역; 제1 트랜지스터, 상기 제1 트랜지스터는 상기 제1 활성 영역 내의 제1 채널 영역, 상기 제1 채널 영역 양 옆에 배치되며 상기 제1 채널 영역에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)을 가하는 제1 소스/드레인 영역들, 및 상기 제1 채널 영역 상에 배치되며 상기 아이솔레이션 영역 상으로 연장되는 제1 게이트 라인 구조물을 포함하고; 제2 트랜지스터, 상기 제2 트랜지스터는 상기 제2 활성 영역 내의 제2 채널 영역, 상기 제2 채널 영역 양 옆에 배치되며 상기 제2 채널 영역에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)을 가하는 제2 소스/드레인 영역들, 및 상기 제2 채널 영역 상에 배치되며 상기 아이솔레이션 영역 상으로 연장되는 제2 게이트 라인 구조물을 포함하고; 및 상기 아이솔레이션 영역 상에 배치되며 상기 제1 및 제2 게이트 라인 구조물들의 끝 부분들 사이에 배치되는 게이트 분리 영역을 포함한다. 상기 게이트 분리 영역은 버퍼 구조물 및 갭필 층을 포함하고, 상기 버퍼 구조물은 상기 갭필 층 보다 유전 상수가 낮은 절연성 물질로 형성된다.
본 발명의 기술적 사상의 실시예 들에 따르면, 게이트 라인 구조물들 사이에 형성되는 게이트 분리 영역을 포함하는 반도체 소자를 제공할 수 있다. 상기 게이트 분리 영역은 실리콘 산화물 보다 유전 상수가 높고 실리콘 질화물 보다 유전 상수가 낮은 물질을 포함하는 버퍼 구조물을 포함할 수 있다. 실시 예들에서, 이와 같은 게이트 분리 영역은 게이트 라인 구조물의 길이 방향으로 트랜지스터의 채널 영역에 인장 응력을 가할수 있으므로, 트랜지스터의 성능을 향상시키는데 도움을 줄 수 있다. 따라서, 성능이 향상된 트랜지스터를 포함하는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타내는 평면도이다.
도 3 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타내는 단면도이다.
도 6 내지 도 18의 각각은 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 20a 및 도 20b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 21 내지 도 27의 각각은 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위한 단면도이다.
도 28은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 29는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 30은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 도면이다.
도 31은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 32는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 도면이다.
도 33은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 34 내지 도 37b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예들을 설명하기 위한 도면들이다.
우선, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예에 대하여 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 예시적인 실시예에 따른 반도체 소자(1)는 제1 회로 영역(C1)을 포함할 수 있다.
예시적인 실시예에 따른 반도체 소자(1)는 반도체 칩, 단일 반도체 칩을 이용하여 형성된 반도체 패키지, 둘 이상의 반도체 칩을 이용하여 형성된 반도체 패키지, 또는 이들을 이용하여 형성된 전자 장치를 포함할 수 있다. 예시적인 예에서, 상기 반도체 소자(1)는 트랜지스터 등이 형성될 수 있는 제1 회로 영역(C1)을 포함할 수 있다.
다음으로, 상기 제1 회로 영역(C1)을 포함하는 상기 반도체 소자(1)의 예시적인 예에 대하여 도 2 내지 도 4b를 참조하여 설명하기로 한다. 도 2 내지 도 4에서, 도 2는 상술한 반도체 소자(1)의 상기 제1 회로 영역(C1)을 나타낸 평면도이고, 도 3은 도 2의 I-I'선을 따라 취해진 영역을 나타내는 단면도이고, 도 4a는 도 2의 IIa-IIa'선을 따라 취해진 영역을 나타내는 단면도이고, 도 4b는 도 2의 IIb-IIb'선을 따라 취해진 영역을 나타내는 단면도이다.
도 2, 도 3, 도 4a 및 도 4b를 참조하면, 반도체 기판(3)이 제공될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
상기 반도체 기판(3) 상에 활성 영역들(9a, 9b) 및 아이솔레이션 영역(6)이 배치될 수 있다.
상기 활성 영역들(9a, 9b)은 제1 활성 영역(9a) 및 제2 활성 영역(9b)을 포함할 수 있다. 상기 제1 활성 영역(9a)은 제1 하부 활성 영역(9a_1) 및 상기 제1 하부 활성 영역(9a_1) 상에 형성되는 제1 상부 활성 영역들(9a_2)을 포함할 수 있다. 상기 제2 활성 영역(9b)은 제2 하부 활성 영역(9b_1) 및 상기 제2 하부 활성 영역(9b_1) 상에 형성되는 제2 상부 활성 영역들(9b_2)을 포함할 수 있다.
상기 제1 및 제2 하부 활성 영역들(9a_1, 9b_1)은 상기 반도체 기판(3)으로부터 상기 반도체 기판(3)과 수직한 수직 방향(Z)으로 돌출될 수 있다. 상기 제1 상부 활성 영역들(9a_2)은 상기 제1 하부 활성 영역(9a_1)으로부터 상기 수직 방향(Z)으로 돌출되며 서로 이격될 수 있고, 상기 제2 상부 활성 영역들(9b_2)은 상기 제2 하부 활성 영역(9b_1)으로부터 상기 수직 방향(Z)으로 돌출되며 서로 이격될 수 있다.
상기 아이솔레이션 영역(6)은 상기 제1 및 제2 하부 활성 영역들(9a_1, 9b_1)의 측면들을 둘러싸며 상기 제1 및 제2 하부 활성 영역들(9a_1, 9b_1)을 한정하는 제2 아이솔레이션 영역(6b) 및 상기 제1 및 제2 하부 활성 영역들(9a_1, 9b_1)과 중첩하며 상기 제1 및 제2 하부 활성 영역들(9a_1, 9b_1) 상에서 상기 제1 및 제2 상부 활성 영역들(9a_2, 9b_2)의 측면들을 덮는 제1 아이솔레이션 영역(6a)을 포함할 수 있다. 상기 아이솔레이션 영역(6)은 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제2 상부 활성 영역들(9a_2, 9b_2)은 상기 제1 및 제2 하부 활성 영역들(9a_1, 9b_1)로부터 상기 수직 방향(Z)으로 돌출되면서 상기 제1 아이솔레이션 영역(6a)을 지나면서 연장될 수 있다. 따라서, 상기 제1 및 제2 상부 활성 영역들(9a_2, 9b_2)은 상기 제 제1 아이솔레이션 영역(6a)의 상부면 보다 높은 레벨에 위치하는 상부면들을 가질 수 있다.
상기 제1 및 제2 활성 영역들(9a, 9b) 및 상기 아이솔레이션 영역(6) 상에 게이트 라인 구조물들(63a, 63b)이 배치될 수 있다. 상기 게이트 라인 구조물들(63a, 63b)은 상기 제1 활성 영역(9a)과 중첩하며 상기 아이솔레이션 영역(6) 상으로 연장되는 하나 또는 복수의 제1 게이트 라인 구조물들(63a) 및 상기 제2 활성 영역(9b)과 중첩하며 상기 아이솔레이션 영역(6) 상으로 연장되는 하나 또는 복수의 제2 게이트 라인 구조물들(63b)을 포함할 수 있다.
평면 또는 탑 뷰로 보았을 때, 상기 제1 및 제2 상부 활성 영역들(9a_2, 9b_2)은 제1 방향(X)으로 연장되는 라인 모양일 수 있고, 상기 게이트 라인 구조물들(63a, 63b)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제1 및 제2 방향들(X, Y)은 상기 반도체 기판(3)의 수평한 부분과 평행한 방향일 수 있다. 평면 또는 탑 뷰로 보았을 때, 상기 제1 및 제2 상부 활성 영역들(9a_2, 9b_2)은 상기 게이트 라인 구조물들(63a, 63b)과 교차할 수 있다.
상기 하나 또는 복수의 제1 게이트 라인 구조물들(63a)에서, 복수의 제1 게이트 라인 구조물들(63a)이 배치되는 경우에, 복수의 제1 게이트 라인 구조물들(63a) 중 일부는 상기 제1 활성 영역(9a)과 부분적으로 중첩하는 제1 더미 라인 구조물(63d1)일 수 있고, 나머지는 상기 제1 활성 영역(9a)과 중첩하며 상기 제1 활성 영역(9a)을 가로지를 수 있다.
상기 하나 또는 복수의 제2 게이트 라인 구조물들(63b)에서, 복수의 제2 게이트 라인 구조물들(63b)이 배치되는 경우에, 복수의 제2 게이트 라인 구조물들(63b) 중 일부는 상기 제3 활성 영역(9b)과 부분적으로 중첩하는 제2 더미 라인 구조물(63d2)일 수 있고, 나머지는 상기 제2 활성 영역(9b)과 중첩하며 상기 제2 활성 영역(9b)을 가로지를 수 있다.
상기 하나 또는 복수의 제1 게이트 라인 구조물들(63a)의 각각은 제1 게이트 전극 라인(69a) 및 상기 제1 게이트 전극 라인(69a)의 하부면을 덮으며 상기 제1 게이트 전극 라인(69a)의 측면을 덮는 제1 게이트 유전체(66a)를 포함할 수 있다.
예시적인 예에서, 상기 하나 또는 복수의 제1 게이트 라인 구조물들(63a)의 각각은 상기 제1 게이트 전극 라인(69a) 상의 제1 캐핑 라인(72a)을 포함할 수 있다. 상기 제1 캐핑 라인(72a)은 상기 제1 게이트 전극 라인(69a)의 상부면 및 상기 제1 게이트 유전체(66a)의 상단부를 덮을 수 있다.
상기 하나 또는 복수의 제2 게이트 라인 구조물들(63b)의 각각은 제2 게이트 전극 라인(69b) 및 상기 제2 게이트 전극 라인(69b)의 하부면을 덮으며 상기 제2 게이트 전극 라인(69b)의 측면을 덮는 제2 게이트 유전체(66b)를 포함할 수 있다.
예시적인 예에서, 상기 하나 또는 복수의 제2 게이트 라인 구조물들(63b)의 각각은 상기 제2 게이트 전극 라인(69b) 상의 제2 캐핑 라인(72b)을 포함할 수 있다. 상기 제2 캐핑 라인(72b)은 상기 제2 게이트 전극 라인(69b)의 상부면 및 상기 제2 게이트 유전체(66b)의 상단부를 덮을 수 있다.
상기 제1 및 제2 게이트 유전체들(66a, 66b)는 실리콘 산화물 및/또는 상기 실리콘 산화물 보다 유전율이 높은 고유전체(high-k dielectric)을 포함할 수 있다. 상기 제1 및 제2 게이트 전극 라인들(69a, 69b)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN, TaN 또는 WN 등) 및 금속(e.g, Ti, Ta, 또는 W) 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 제1 및 제2 활성 영역들(9a, 9b) 상에 형성될 수 있는 트랜지스터들의 특성 또는 트랜지스터들의 종류에 따라, 상기 제1 및 제2 게이트 유전체들(66a, 66b)은 서로 동일한 물질로 형성되거나, 서로 다른 두께로 형성되거나, 또는 서로 다른 물질로 형성될 수 있고, 상기 제1 및 제2 게이트 전극 라인들(69a, 69b)은 서로 동일한 일 함수(work function)을 갖는 도전성 물질로 형성되거나, 또는 서로 다른 일 함수를 갖는 도전성 물질로 형성될 수 있다.
상기 제1 및 제2 캐핑 라인들(72a, 72b)은 서로 동일한 물질로 형성될 수 있다. 예시적인 예에서, 상기 제1 및 제2 캐핑 라인들(72a, 72b)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 반도체 소자의 전기적 특성을 향상시키기 위하여, 상기 제1 및 제2 캐핑 라인들(72a, 72b)을 금속 질화물 보다 전기 전도도가 높은 텅스텐 등과 같은 금속 물질로 형성할 수도 있다.
이하에서 설명의 편의 또는 보다 쉬운 이해를 위하여, 상기 하나 또는 복수의 제1 게이트 라인 구조물들(63a) 중에서, 상기 제1 활성 영역(9a)을 가로지르는 하나의 제1 게이트 라인 구조물(63a) 및 상기 하나 또는 복수의 제2 게이트 라인 구조물들(63b) 중에서, 상기 제2 활성 영역(9b)을 가로지르는 하나의 제2 게이트 라인 구조물들(63b)을 중심으로 설명하기로 한다. 그렇지만, 이하에서 설명하는 내용은 상기 제1 활성 영역(9a)을 가로지르는 복수개의 제1 게이트 라인 구조물들(63a) 및 상기 하나 또는 복수의 제2 게이트 라인 구조물들(63b) 중에서, 상기 제2 활성 영역(9b)을 가로지르는 복수개의 제2 게이트 라인 구조물들(63b)을 포함하는 반도체 소자에도 동일하게 적용되는 것으로 이해될 수 있다.
상기 제1 활성 영역(9a) 상에 제1 소스/드레인 영역들(24a)이 배치될 수 있고, 상기 제2 활성 영역(9b) 상에 제2 소스/드레인 영역들(24b)이 배치될 수 있다. 상기 제1 소스/드레인 영역들(24a)은 상기 제1 활성 영역(9a)의 상기 제1 상부 활성 영역(9a_2) 내의 제1 리세스 영역들(21a)을 채우는 부분을 포함할 수 있고, 상기 제2 소스/드레인 영역들(24b)은 상기 제2 활성 영역(9b)의 상기 제2 상부 활성 영역(9b_2) 내의 제2 리세스 영역들(21b)을 채우는 부분을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(24a)의 각각은 상기 제1 하부 활성 영역(9a_1) 상에 배치되며 상기 제1 상부 활성 영역들(9a_2)을 가로지르는 바 모양일 수 있고, 상기 제2 소스/드레인 영역들(24b)의 각각은 상기 제2 하부 활성 영역(9b_1) 상에 배치되며 상기 제2 상부 활성 영역들(9b_2)을 가로지르는 바 모양일 수 있다.
상기 제1 소스/드레인 영역들(24a) 사이에 위치하는 상기 제1 상부 활성 영역(9a_2) 내에 제1 채널 영역(CH1)이 형성될 수 있고, 상기 제2 소스/드레인 영역들(24b) 사이에 위치하는 상기 제2 상부 활성 영역(9b_1) 내에 제2 채널 영역(CH2)이 형성될 수 있다. 상기 제1 활성 영역(9a)을 가로지르는 상기 제1 게이트 라인 구조물(63a)은 상기 제1 채널 영역(CH1) 상에 배치되는 부분을 포함할 수 있고, 상기 제2 활성 영역(9b)을 가로지르는 상기 제2 게이트 라인 구조물(63b)은 상기 제2 채널 영역(CH2) 상에 배치되는 부분을 포함할 수 있다. 상기 제1 활성 영역(9a)을 가로지르는 상기 제1 게이트 라인 구조물(63a)이 복수개인 경우에, 상기 제1 채널 영역(CH1)은 복수개의 상기 제1 게이트 라인 구조물들(63a)과 대응하도록 복수개가 배치될 수 있고, 상기 제2 활성 영역(9b)을 가로지르는 상기 제2 게이트 라인 구조물들(63b)이 복수개인 경우에, 상기 제2 채널 영역(CH2)은 복수개의 상기 제2 게이트 라인 구조물들(63a)과 대응하도록 복수개가 배치될 수 있다.
실시 예에서, 상기 제1 소스/드레인 영역들(24a), 상기 제1 소스/드레인 영역들(24a) 사이의 상기 제1 상부 활성 영역(9a_2) 내의 상기 제1 채널 영역(CH1), 및 상기 제1 채널 영역(CH1) 상에 배치되는 상기 제1 게이트 유전체(66a) 및 상기 제1 게이트 전극 라인(69a)은 제1 트랜지스터(TR1)를 구성할 수 있다. 상기 제2 소스/드레인 영역들(24b), 상기 제2 소스/드레인 영역들(24b) 사이의 상기 제2 상부 활성 영역(9b_2) 내의 상기 제2 채널 영역(CH2), 및 상기 제2 채널 영역(CH2) 상에 배치되는 상기 제2 게이트 유전체(66b) 및 상기 제2 게이트 전극 라인(69b)은 제2 트랜지스터(TR2)를 구성할 수 있다.
예시적인 예에서, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 앤모스 트랜지스터 또는 피모스 트랜지스터일 수 있다. 이와는 달리, 상기 제1 트랜지스터(TR1)는 앤모스 트랜지스터일 수 있고, 상기 제2 트랜지스터(TR2)는 피모스 트랜지스터일 수 있다.
예시적인 예에서, 상기 제1 및 제2 트랜지스터들(TR1, TR2)가 앤모스 트랜지스터인 경우에, 상기 제1 및 제2 소스/드레인 영역들(24a, 24b)은 N형의 도전형을 가질 수 있고, 상기 제1 및 제2 채널 영역들(CH1, CH2)에 인장 응력(tensile stress)을 줄 수 있는 실리콘 에피택시얼 층으로 형성될 수 있다.
예시적인 예에서, 상기 제1 및 제2 트랜지스터들(TR1, TR2)가 피모스 트랜지스터인 경우에, 상기 제1 및 제2 소스/드레인 영역들(24a, 24b)은 P형의 도전형을 가질 수 있고, 상기 제1 및 제2 채널 영역들(CH1, CH2)에 압축 응력(compressive stress)을 줄 수 있는 실리콘-저마늄(SiGe) 에피택시얼 층으로 형성될 수 있다.
예시적인 예에서, 상기 제1 트랜지스터(TR1)가 앤모스 트랜지스터인 경우에, 상기 제1 및소스/드레인 영역들(24a)은 상기 제1 채널 영역(CH1)에 인장 응력(tensile stress)을 줄 수 있는 실리콘 에피택시얼 층으로 형성될 수 있고, 상기 제2 트랜지스터(TR2)가 피모스 트랜지스터인 경우에, 상기 제2 소스/드레인 영역들(24b)은 상기 제2 채널 영역(CH2)에 압축 응력(compressive stress)을 줄 수 있는 실리콘-저마늄(SiGe) 에피택시얼 층으로 형성될 수 있다.
상술한 바와 같이, 상기 제1 게이트 라인 구조물(63a)은 상기 제1 활성 영역(9a)과 중첩하며 상기 아이솔레이션 영역(6) 상으로 연장될 수 있고, 상기 제2 게이트 라인 구조물(63b)은 상기 제2 활성 영역(9b)과 중첩하며 상기 아이솔레이션 영역(6) 상으로 연장될 수 있다. 상기 제1 게이트 라인 구조물(63a) 및 상기 제2 게이트 라인 구조물(63b)은 상기 제1 및 제2 활성 영역들(9a, 9b) 사이의 상기 아이솔레이션 영역(6) 상에서 서로 마주보는 끝 부분들을 가질 수 있다. 예를 들어, 상기 제1 및 제2 활성 영역들(9a, 9b) 사이의 상기 아이솔레이션 영역(6) 상에서, 상기 제1 게이트 라인 구조물(63a)의 제1 끝 부분(63e1)은 상기 제2 게이트 라인 구조물(63b)의 제2 끝 부분(63e2)과 마주볼 수 있다.
상기 제1 및 제2 활성 영역들(9a, 9b) 사이의 상기 아이솔레이션 영역(6) 상에 게이트 분리 영역(40)이 배치될 수 있다. 예시적인 예에서, 상기 제1 게이트 라인 구조물(63a)이 복수개이고, 상기 제2 게이트 라인 구조물(63b)이 복수개인 경우에, 상기 게이트 분리 영역(40)은 복수개가 배치될 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40)은 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 상부면들과 공면을 이루는 상부면을 가질 수 있다. 예를 들어, 상기 게이트 분리 영역(40)은 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 상기 제1 및 제2 캐핑 라인들(72a, 72b)의 상부면들과 공면을 이루는 상부면을 가질 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40)은 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 성능을 향상시키기 위하여, 상기 제1 채널 영역(CH1) 및 상기 제2 채널 영역(CH2)에 인장 응력(tensile stress)을 줄 수 있다.
상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 측면들 상에 배치되며 상기 게이트 분리 영역(40)의 측면 상으로 연장되는 스페이서들(18)이 배치될 수 있다. 따라서, 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b) 및 상기 게이트 분리 영역(40)은 서로 인접하는 상기 스페이서들(18) 사이에 배치될 수 있다. 평면 또는 탑 뷰로 보았을 때, 상기 스페이서들(18)은 상기 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 스페이서들(18)은 절연성 물질로 형성될 수 있다. 예를 들어, 스페이서들(18)은 SiN, SiCN 또는 SiOCN 등과 같은 절연성 물질로 형성될 수 있다.
상기 스페이서들(18)은 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 측면들을 덮는 제1 스페이서 부분(18a) 및 상기 게이트 분리 영역(40)의 측면을 덮는 제2 스페이서 부분(18b)을 포함할 수 있다. 예시적인 예에서, 상기 제1 스페이서 부분(18a)은 상기 제2 스페이서 부분(18b) 보다 큰 폭을 가질 수 있다. 즉, 상기 제2 스페이서 부분(18b)은 상기 제1 스페이서 부분(18a) 보다 얇은 두께일 수 있다.
상기 제1 게이트 유전체(66a)는 상기 제1 게이트 전극 라인(69a)의 하부면을 덮으면서 상기 제1 게이트 전극 라인(69a)과 상기 스페이서들(18) 사이로 연장되고 상기 제1 게이트 전극 라인(69a)과 상기 게이트 분리 영역(40) 사이로 연장될 수 있다. 상기 제2 게이트 유전체(66b)는 상기 제2 게이트 전극 라인(69b)의 하부면을 덮으면서 상기 제2 게이트 전극 라인(69b)과 상기 스페이서들(18) 사이로 연장되고 상기 제2 게이트 전극 라인(69b)과 상기 게이트 분리 영역(40) 사이로 연장될 수 있다.
상기 아이솔레이션 영역(6)의 상기 제2 아이솔레이션 영역(6b) 상에 층간 절연 층(27)이 배치될 수 있다. 상기 제2 아이솔레이션 영역(6b) 상에서, 상기 스페이서들(18)은 상기 게이트 라인 구조물들(63a, 63b)과 상기 층간 절연 층(27) 사이, 상기 게이트 분리 영역(40)과 상기 층간 절연 층(27) 사이에 배치될 수 있다.
상기 층간 절연 층(27)은 실리콘 산화물로 형성될 수 있는 단일 층으로 형성되거나, 또는 차례로 적층되는 실리콘 산화물 및 실리콘 질화물을 포함하는 적층 구조로 형성될 수 있다. 상기 제1 소스/드레인 영역들(24a) 상에 제1 콘택 구조물들(78a)이 배치될 수 있고, 상기 제2 소스/드레인 영역들(24b) 상에 제2 콘택 구조물들(78b)이 배치될 수 있다.
상기 제1 및 제2 캐핑 라인들(72a, 72b), 상기 스페이서들(18) 및 상기 게이트 분리 영역(40)의 상기 갭필 층(52)은 상기 제1 및 제2 콘택 구조물들(78a, 78b)을 형성하기 위하여 진행되는 식각 공정 동안에 식각 마스크 역할을 할 수 있다. 따라서, 상기 제1 및 제2 콘택 구조물들(78a, 78b)은 셀프 얼라인 콘택 공정으로 형성될 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 예시적인 예에 대하여, 도 5를 참조하여 설명하기로 한다. 도 5는 도 2의 IIIa-IIIa'선을 따라 취해진 영역 및 IVa-IVa'선을 따라 취해진 영역을 나타내는 단면도이다.
도 2 내지 도 4b와 함께, 도 5를 참조하면, 상기 게이트 분리 영역(40)은 갭필 층(52) 및 버퍼 구조물을 포함하는 게이트 분리 영역(40a)일 수 있다. 상기 버퍼 구조물은 상기 갭필 층(52)의 바닥면 및 측면을 덮는 버퍼 라이너(46)를 포함할 수 있다.
상기 제1 방향(X), 즉 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 폭 방향(X)에서, 각각의 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 폭은 상기 게이트 분리 영역(40)의 폭 보다 작을 수 있다.
상기 버퍼 구조물의 상기 버퍼 라이너(46)는 상기 갭필 층(52)과 상기 아이솔레이션 영역(6) 사이에 배치되고, 상기 갭필 층(52)과 상기 스페이서들(18)의 상기 제2 스페이서 부분들(18b) 사이이에 배치되고, 상기 갭필 층(52)과 상기 제1 게이트 라인 구조물(63a)의 상기 제1 끝 부분(63e1) 사이, 및 상기 갭필 층(52)과 상기 제2 게이트 라인 구조물(63b)의 상기 제2 끝 부분(63e2) 사이에 배치될 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40a)은 상기 버퍼 라이너(46)와 상기 아이솔레이션 영역(6) 사이에 배치되는 하부 절연 층(12a)을 더 포함할 수 있다.
상기 버퍼 라이너(46)는 실리콘 산화물 보다 유전 상수가 높고 실리콘 질화물 보다 유전 상수가 낮은 절연성 물질로 형성될 수 있다. 상기 아이솔레이션 영역(6)이 실리콘 산화물을 포함하는 경우에, 상기 버퍼 라이너(46)는 상기 아이솔레이션 영역(6)의 상기 실리콘 산화물 보다 유전 상수가 높을 수 있다. 상기 버퍼 라이너(46)는 상기 하부 절연 층(12a) 보다 유전 상수가 높을 수 있다. 상기 갭필 층(52)은 상기 버퍼 라이너(46)의 절연성 물질 보다 유전 상수가 높은 절연성 물질로 형성될 수 있다.
상기 버퍼 라이너(46)는 약 4 내지 약 5의 유전 상수를 갖는 절연성 물질로 형성될 수 있고, 상기 갭필 층(52)은 상기 버퍼 라이너(46)의 유전 상수 보다 높은 유전 상수를 갖는 절연성 물질, 예를 들어 약 5 이상의 유전 상수를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 버퍼 라이너(46)는 SiOCN 또는 SiON 등과 같은 절연성 물질로 형성될 수 있고, 상기 갭필 층(52)은 SiN 등과 같은 절연성 물질로 형성될 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 변형 예에 대하여, 도 6을 참조하여 설명하기로 한다. 도 6는 도 2의 IIIa-IIIa'선으로 표시된 영역을 나타내는 단면도이다.
변형 예에서, 도 2 내지 도 4b와 함께, 도 6을 참조하면, 상기 스페이서들(18)의 상기 제2 스페이서 부분들(18b) 사이에서, 상기 게이트 분리 영역(40)은 상기 제2 스페이서 부분들(18b) 사이에 개재되며 상기 아이솔레이션 영역(6) 내로 연장될 수 있는 게이트 분리 영역(40b)일 수 있다. 상기 게이트 분리 영역(40b)은 갭필 층(52), 및 상기 갭필 층(52)의 바닥면 및 측면을 덮는 버퍼 라이너(46)를 구비하는 버퍼 구조물을 포함할 수 있다. 상기 게이트 분리 영역(40b)의 하부면은 상기 스페이서들(18)의 하부면 보다 아래에 있을 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다른 변형 예에 대하여, 도 7을 참조하여 설명하기로 한다. 도 7은 도 2의 IIIa-IIIa'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 7을 참조하면, 상기 스페이서들(18)의 상기 제2 스페이서 부분들(18b) 사이에서, 상기 게이트 분리 영역(40)은 상기 제2 스페이서 부분들(18b) 사이에 개재되며 상기 아이솔레이션 영역(6) 내로 연장되고, 상부 부분 보다 하부 부분의 폭이 클 수 있는 게이트 분리 영역(40c)일 수 있다. 상기 게이트 분리 영역(40c)은 갭필 층(52), 및 상기 갭필 층(52)의 바닥면 및 측면을 덮는 버퍼 라이너(46)를 구비하는 버퍼 구조물을 포함할 수 있다. 상기 게이트 분리 영역(40c)의 하부면은 상기 스페이서들(18)의 하부면 보다 아래에 있을 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다른 변형 예에 대하여, 도 8을 참조하여 설명하기로 한다. 도 8은 도 2의 IVa-IVa'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 8을 참조하면, 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 서로 마주보는 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에서, 상기 게이트 분리 영역(40)은 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에 개재되면서 상기 아이솔레이션 영역(6) 내로 연장되는 게이트 분리 영역(40d)일 수 있다. 상기 게이트 분리 영역(40d)은 갭필 층(52), 및 상기 갭필 층(52)의 바닥면 및 측면을 덮는 버퍼 라이너(46)를 구비하는 버퍼 구조물을 포함할 수 있다. 상기 게이트 분리 영역(40b)의 하부면은 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 하부면들 보다 아래에 있을 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다른 변형 예에 대하여, 도 9를 참조하여 설명하기로 한다. 도 9는 도 2의 IVa-IVa'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 9를 참조하면, 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 서로 마주보는 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에서, 상기 게이트 분리 영역(40)은 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에 개재되면서 상기 아이솔레이션 영역(6) 내로 연장되며, 상부 부분 보다 하부 부분의 폭이 클 수 있는 게이트 분리 영역(40e)일 수 있다. 상기 게이트 분리 영역(40e)은 갭필 층(52), 및 상기 갭필 층(52)의 바닥면 및 측면을 덮는 버퍼 라이너(46)를 포함하는 버퍼 구조물을 포함할 수 있다.
도 6 내지 도 9에서 동일한 참조 부호로 설명되는 상기 버퍼 라이너(46) 및 상기 갭필 층(52)은 도 5에서 설명한 상기 버퍼 라이너(46) 및 상기 갭필 층(52)과 동일한 물질로 형성될 수 있다. 이하에서 별도의 설명이 없더라도, 앞에서 설명한 구성요소들과 동일한 참조 부호로 언급되는 이후의 구성요소들은 앞에서 설명한 구성요소들과 동일한 물질로 형성될 수 있다. 따라서, 동일한 참조 부호로 설명되는 구성요소들 중에서, 최초로 언급되는 구성요소에 대한 설명 이후에 반복적으로 언급되는 구성요소들에 대한 설명은 최초로 언급되는 구성요소로부터 이해될 수 있으므로 자세한 설명은 생략하기로 한다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다른 변형 예에 대하여, 도 10을 참조하여 설명하기로 한다. 도 10은 도 2의 IIIa-IIIa'선으로 표시된 영역 및 IVa-Iva'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 10을 참조하면, 상기 게이트 분리 영역(40)은 버퍼 구조물 및 상기 버퍼 구조물 상의 갭필 층(152)을 포함하는 게이트 분리 영역(40f)일 수 있다. 상기 버퍼 구조물은 하부 버퍼 층(150)을 포함할 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40f)은 상기 하부 버퍼 층(150)과 상기 아이솔레이션 영역(6) 사이에 배치되는 하부 절연 층(12a)을 더 포함할 수 있다.
상기 하부 버퍼 층(150)은 갭필 특성이 우수하면서 상기 갭필 층(152) 보다 유전 상수가 낮은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 갭필 층(152)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 하부 버퍼 층(150)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 하부 절연 층(12a)은 유동성 산화물(flowalble oxide)을 이용하여 형성할 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다른 변형 예에 대하여, 도 11을 참조하여 설명하기로 한다. 도 11은 도 2의 IIIa-IIIa'선으로 표시된 영역 및 IVa-Iva'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 11을 참조하면, 상기 게이트 분리 영역(40)은 하부 버퍼 층(150) 및 버퍼 라이너(146)를 구비하는 버퍼 구조물, 및 갭필 층(152)을 포함하는 게이트 분리 영역(40g)일 수 있다.
상기 하부 버퍼 층(150) 및 상기 갭필 층(152)은 차례로 적층될 수 있다. 상기 버퍼 라이너(146)는 상기 하부 버퍼 층(150)과 상기 아이솔레이션 영역(6) 사이에 개재되고, 상기 하부 버퍼 층(150)의 측면들과 상기 층간 절연 층(27) 사이에 개재되고, 상기 하부 버퍼 층(150)의 측면들과 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에 개재되고, 상기 갭필 층(152)의 측면들과 상기 층간 절연 층(27) 사이에 개재되고, 및 상기 갭필 층(152)의 측면들과 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에 개재될 수 있다.
상기 버퍼 라이너(146)는 상기 갭필 층(152) 보다 유전 상수가 작으며, 상기 하부 버퍼 층(150) 보다 유전 상수가 높은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 하부 버퍼 층(150)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질로 형성될 수 있고, 상기 갭필 층(152)은 실리콘 질화물로 형성될 수 있고, 상기 버퍼 라이너(146)는 약 4 내지 약 5의 유전 상수를 갖는 절연성 물질, 예를 들어 SiOCN 또는 SiON 등과 같은 절연성 물질로 형성될 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40g)은 상기 하부 버퍼 층(150)과 상기 아이솔레이션 영역(6) 사이에 배치되는 하부 절연 층(12a)을 더 포함할 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다른 변형 예에 대하여, 도 12를 참조하여 설명하기로 한다. 도 12는 도 2의 IIIa-IIIa'선으로 표시된 영역 및 IVa-Iva'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 12를 참조하면, 상기 게이트 분리 영역(40)은 하부 버퍼 층(150), 상기 하부 버퍼 층(150) 상의 갭필 층(152), 상기 하부 버퍼 층(150)과 상기 갭필 층(152) 사이에 개재되며 상기 갭필 층(152)의 측면들과 상기 제2 스페이서 부분들(18b) 사이에 개재되는 버퍼 라이너(146')를 포함하는 게이트 분리 영역(40h)일 수 있다. 상기 하부 버퍼 층(150) 및 상기 버퍼 라이너(146')는 버퍼 구조물을 구성할 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40h)은 상기 하부 버퍼 층(150)과 상기 아이솔레이션 영역(6) 사이에 배치되는 하부 절연 층(12a)을 더 포함할 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다양한 변형 예들에 대하여, 도 13, 도 14 및 도 15를 각각 참조하여 설명하기로 한다. 도 13, 도 14 및 도 15는 도 2의 IIIa-IIIa'선으로 표시된 영역을 나타내는 단면도이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 13, 도 14 및 도 15를 각각 참조하면, 상기 스페이서들(18)의 상기 제2 스페이서 부분들(18b) 사이에서, 상기 게이트 분리 영역(40)은 상기 제2 스페이서 부분들(18b) 사이에 개재되며 상기 아이솔레이션 영역(6) 내로 연장되고, 상부 부분 보다 하부 부분의 폭이 클 수 있는 게이트 분리 영역(도 13의 40i, 도 14의 40j, 도 15의 40k)일 수 있다.
다른 변형 예에서, 도 13을 참조하면, 상기 게이트 분리 영역(40i)은 차례로 적층되는 하부 버퍼 층(150) 및 갭필 층(152)을 포함할 수 있다. 상기 하부 버퍼 층(150)은 버퍼 구조물을 구성할 수 있다. 상기 게이트 분리 영역(40i)은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고, 상기 하부 영역은 상기 상부 영역 보다 큰 폭을 갖고, 상기 버퍼 구조물, 즉 상기 하부 버퍼 층(150)은 상기 게이트 분리 영역의 상기 하부 영역에 배치되고, 상기 갭필 층(152)은 상기 게이트 분리 영역(40i)의 상기 상부 영역에 배치될 수 있다. 상기 하부 버퍼 층(150)은 갭필 특성이 우수한 물질, 예를 들어 유동성 산화물로 형성될 수 있기 때문에, 상기 게이트 분리 영역(40i)을 심(seam) 등과 같은 불량 없이 형성할 수 있다.
다른 변형 예에서, 도 14를 참조하면, 상기 게이트 분리 영역(40j)은 차례로 적층되는 하부 버퍼 층(150) 및 갭필 층(152), 및 상기 하부 버퍼 층(150)의 바닥면 및 측면을 덮고 상기 갭필 층(152)의 측면을 덮는 버퍼 라이너(146')를 포함할 수 있다. 상기 하부 버퍼 층(150) 및 상기 버퍼 라이너(146')는 버퍼 구조물을 구성할 수 있다.
다른 변형 예에서, 도 15를 참조하면, 상기 게이트 분리 영역(40k)은 차례로 적층되는 하부 버퍼 층(150) 및 갭필 층(152), 상기 갭필 층(152)의 측면을 덮으며 상기 갭필 층(152)과 상기 하부 버퍼 층(150) 사이에 개재되는 버퍼 라이너(146')를 포함할 수 있다. 상기 하부 버퍼 층(150) 및 상기 버퍼 라이너(146')는 버퍼 구조물을 구성할 수 있다.
도 2 내지 도 4b를 참조하여 상술한 상기 게이트 분리 영역(40)의 다양한 변형 예들에 대하여, 도 16, 도 17 및 도 18을 각각 참조하여 설명하기로 한다. 도 16, 도 17 및 도 18은 도 2의 IVa-IVa'선으로 표시된 영역을 각각 나타내는 단면도들이다.
다른 변형 예에서, 도 2 내지 도 4b와 함께, 도 16, 도 17 및 도 18을 각각 참조하면, 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 서로 마주보는 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에서, 상기 게이트 분리 영역(40)은 상기 제1 및 제2 끝 부분들(63e1, 63e2) 사이에 개재되면서 상기 아이솔레이션 영역(6) 내로 연장되며, 상부 부분 보다 하부 부분의 폭이 클 수 있는 게이트 분리 영역(도 16의 40l, 도 17의 40m, 도 18의 40n)일 수 있다.
다른 변형 예에서, 도 16을 참조하면, 상기 게이트 분리 영역(40l)은 하부 버퍼 층(150)을 포함하는 버퍼 구조물 및 상기 버퍼 구조물 상에 적층되는 갭필 층(152)을 포함할 수 있다.
다른 변형 예에서, 도 17을 참조하면, 상기 게이트 분리 영역(40m)은 차례로 적층되는 하부 버퍼 층(150) 및 갭필 층(152), 및 상기 하부 버퍼 층(150)의 바닥면 및 측면들을 덮고, 상기 갭필 층(152)의 측면들을 덮는 버퍼 라이너(146)을 포함할 수 있다. 상기 하부 버퍼 층(150) 및 상기 버퍼 라이너(146)는 버퍼 구조물을 구성할 수 있다.
다른 변형 예에서, 도 18을 참조하면, 상기 게이트 분리 영역(40n)은 차례로 적층되는 하부 버퍼 층(150) 및 갭필 층(152), 및 상기 갭필 층(152)과 상기 하부 버퍼 층(150) 사이에 개재되며 상기 갭필 층(152)의 측면들을 덮는 버퍼 라이너(146')를 포함할 수 있다. 상기 하부 버퍼 층(150) 및 상기 버퍼 라이너(146')는 버퍼 구조물을 구성할 수 있다.
다음으로, 앞에서 상술한 게이트 분리 영역(40) 및 스페이서들(18)의 변형 예를 도 19를 참조하여 설명하기로 한다. 도 19는 앞에서 상술한 게이트 분리 영역(40)의 다른 변형 예를 포함하는 본 발명의 일 실시예에 따른 반도체 소자(도 1의 1)의 제1 회로 영역(C1)의 예시적인 예를 나타내는 평면도이다. 여기서는 앞에서 상술한 게이트 분리 영역(40) 및 상술한 스페이서들(18)의 변형 예를 중심으로 설명하고, 상술한 게이트 분리 영역(40) 및 스페이서들(18) 이외의 구성요소들은 도 2 내지 도 4b를 참조하여 설명한 것과 실질적으로 동일할 수 있으므로, 이하에서 일부 구성요소들은 설명을 생략하고, 일부 구성요소들은 직접적으로 인용하기로 한다.
도 19를 참조하면, 도 2 내지 도 4b를 참조하여 설명한 것과 동일한 상기 활성 영역들(9a, 9b) 및 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)이 제공될 수 있다.
상기 제1 및 제2 게이트 라인 구조물들(63a, 63b) 사이에 게이트 분리 영역들(240)이 배치될 수 있다. 또한, 각각의 상기 게이트 분리 영역들(240)의 측면들의 일부를 덮으며 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 측면들을 덮는 스페이서들(18')이 배치될 수 있다. 상기 게이트 분리 영역들(240)의 적어도 일부 영역으로부터 제1 방향(X)으로 연장하는 연장 부분들(253)이 배치될 수 있다. 상기 제1 방향(X)은 도 2 내지 도 4b를 참고하여 설명한 바와 같은, 상기 제1 및 제2 상부 활성 영역들(9a_2, 9b_2)의 길이 방향이면서, 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 폭 방향일 수 있다.
상기 게이트 분리 영역들(240) 및 상기 스페이서들(18')의 다양한 예들에 대하여, 도 20a 및 도 20b을 참조하여 설명하기로 한다. 도 20a는 도 19의 IIIb-IIIb'선을 따라 취해진 영역 및 IVb-IVb'선을 따라 취해진 영역을 각각 나타내는 단면도들이고, 도 20b는 도 19의 IV-IV'선을 따라 취해진 영역을 나타내는 단면도이다.
도 19와 함께, 도 20a 및 도 20b를 참조하면, 상기 게이트 분리 영역들(240)은 상기 제1 게이트 라인 구조물들(63a)의 상기 제1 끝 부분들(63e1)과 상기 제2 게이트 라인 구조물들(63b)의 상기 제2 끝 부분들(63e2) 사이에 배치되며, 서로를 연결하는 상기 연장 부분들(253)을 포함하는 게이트 분리 영역들(240a)일 수 있다.
상기 게이트 분리 영역들(240a)의 각각은 갭필 층(252), 상기 갭필 층(252)의 바닥면 및 측면을 덮으며 상기 연장 부분들(253)의 하부면으로 연장되는 버퍼 라이너(246), 및 상기 버퍼 라이너(246)와 상기 아이솔레이션 영역(6) 사이에 개재되는 하부 절연 층(12a)을 포함할 수 있다. 상기 연장 부분들(253)은 상기 갭필 층들(252)의 상부 영역으로부터 상기 제1 방향(X), 예를 들어 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 폭 방향으로 연장되고, 상기 갭필 층들(252)과 일체로 형성될 수 있다. 상기 버퍼 라이너(246)는 버퍼 구조물일 수 있다.
상기 스페이서들(18')은 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 측면들을 덮는 제1 스페이서 부분들(18a') 및 상기 제1 스페이서 부분들(18a')로부터 연장되어 상기 제1 스페이서 부분들(18a')을 연결하는 제2 스페이서 부분들(18b')을 포함할 수 있다. 각각의 상기 제2 스페이서 부분들(18b')은 각각의 상기 제1 스페이서 부분들(18a') 보다 얇은 두께로 형성될 수 있다. 상기 제2 스페이서 부분들(18b')의 상부면들은 상기 제1 스페이서 부분들(18a')의 상부면들 보다 낮은 레벨에 위치할 수 있다.
상기 아이솔레이션 영역(6)의 상기 제2 아이솔레이션 영역(6b) 상에 층간 절연 층들(27)이 배치될 수 있다. 상기 제2 아이솔레이션 영역(6b) 상에서, 상기 스페이서들(18)은 상기 게이트 라인 구조물들(63a, 63b)과 상기 층간 절연 층들(27) 사이, 상기 게이트 분리 영역들(240)과 상기 층간 절연 층들(27) 사이에 배치될 수 있다.
상기 연장 부분들(253)은 상기 갭필 층들(252)의 상부영역으로부터 상기 제1 방향(X)으로 연장되면서, 상기 제2 스페이서 부분들(18b') 및 상기 층간 절연 층들(27)을 덮을 수 있다. 따라서, 상기 연장 부분들(253)은 상기 제2 스페이서 부분들(18b') 및 상기 층간 절연 층들(27)과 중첩할 수 있다.
도 21, 도 22 및 도 23을 각각 참조하여 상기 게이트 분리 영역들(240)의 다양한 변형 예들을 설명하기로 한다. 도 21, 도 22 및 도 23은 도 19의 IIIb-IIIb'선을 따라 취해진 영역 및 IVb-IVb'선을 따라 취해진 영역을 각각 나타내는 단면도들이다.
도 19와 함께, 도 21, 도 22 및 도 23을 각각 참조하면, 상기 게이트 분리 영역들(240)은 차례로 적층되는 하부 버퍼 층(250) 및 갭필 층(252'), 및 상기 갭필 층(252')의 상부 영역과 연결되며 상기 제1 방향(X)으로 연장되는 연장 부분들(253)을 포함할 수 있는 게이트 분리 영역들(도 21의 240b, 도 22의 240c, 도 23의 240d)일 수 있다.
변형 예에서, 도 21을 참조하면, 상기 게이트 분리 영역들(240b)의 각각은 상기 하부 버퍼 층(250)과 상기 아이솔레이션 영역(6) 사이의 하부 절연 층(12a)을 더 포함할 수 있다. 상기 하부 버퍼 층(250)은 버퍼 구조물일 수 있다.
변형 예에서, 도 22를 참조하면, 상기 게이트 분리 영역들(240c)의 각각은 상기 하부 버퍼 층(250)의 하부면 및 측면을 덮으며 상기 갭필 층(252')의 측면을 덮고, 상기 연장 부분들(253)의 하부면으로 연장되는 버퍼 라이너(246)를 더 포함할 수 있다. 상기 게이트 분리 영역들(240c)의 각각은 상기 버퍼 라이너(246)과 상기 아이솔레이션 영역(6) 사이의 하부 절연 층(12a)을 더 포함할 수 있다. 상기 버퍼 라이너(246) 및 상기 하부 버퍼 층(250)은 버퍼 구조물을 구성할 수 있다.
변형 예에서, 도 23을 참조하면, 상기 게이트 분리 영역들(240c)의 각각은 상기 갭필 층(252')의 하부면과 상기 하부 버퍼 층(250) 사이에 개재되며 상기 갭필 층(252')의 측면을 덮고, 상기 연장 부분들(253)의 하부면으로 연장되는 버퍼 라이너(246)를 더 포함할 수 있다. 상기 하부 버퍼 층(250) 및 상기 버퍼 라이너(246)는 버퍼 구조물을 구성할 수 있다. 상기 게이트 분리 영역들(240c)의 각각은 상기 하부 버퍼 층(250)과 상기 아이솔레이션 영역(6) 사이의 하부 절연 층(12a)을 더 포함할 수 있다.
도 24, 도 25, 도 26 및 도 27을 각각 참조하여 상기 게이트 분리 영역들(240)의 다양한 변형 예들을 설명하기로 한다 도 24, 도 25, 도 26 및 도 27은 도 19의 IIIb-IIIb'선을 따라 취해진 영역을 각각 나타내는 단면도들이다.
도 19와 함께, 도 24, 도 25, 도 26 및 도 27을 각각 참조하면, 상기 게이트 분리 영역들(240)은 상기 스페이서들(18)의 상기 제2 스페이서 부분들(18b) 사이에서, 상기 게이트 분리 영역(240)은 상기 제2 스페이서 부분들(18b) 사이에 개재되며 상기 아이솔레이션 영역(6) 내로 연장되고, 상부 부분 보다 하부 부분의 폭이 클 수 있는 게이트 분리 영역들(도 24의 240e, 도 25의 240f, 도 26의 240g, 도 27의 240h)일 수 있다.
변형 예에서, 도 24를 참조하면, 상기 게이트 분리 영역들(240e)의 각각은 갭필 층(252), 상기 갭필 층(252)의 상부 영역과 연결되는 상기 연장 부분들(253), 상기 갭필 층(252)의 바닥면 및 측면을 덮으며 상기 연장 부분들(253)과 상기 층간 절연 층들(27) 사이로 연장되는 버퍼 라이너(246)를 포함할 수 있다. 상기 버퍼 라이너(246)는 버퍼 구조물일 수 있다.
변형 예에서, 도 25를 참조하면, 상기 게이트 분리 영역들(240f)의 각각은 차례로 적층되는 하부 버퍼 층(250) 및 갭필 층(252'), 및 상기 갭필 층(252')의 상부 영역과 연결되며 상기 제1 방향(X)으로 연장되는 연장 부분들(253)을 포함할 수 있다. 상기 하부 버퍼 층(250)은 버퍼 구조물일 수 있다.
변형 예에서, 도 26은 참조하면, 상기 게이트 분리 영역들(240g)의 각각은 차례로 적층되는 하부 버퍼 층(250) 및 갭필 층(252'), 및 상기 하부 버퍼 층(250)의 하부면 및 측면을 덮으며 상기 갭필 층(252')의 측면을 덮고, 상기 연장 부분들(253)의 하부면으로 연장되는 버퍼 라이너(246)를 포함할 수 있다. 상기 하부 버퍼 층(250) 및 상기 버퍼 라이너(246)는 버퍼 구조물을 구성할 수 있다.
변형 예에서, 도 27을 참조하면, 상기 게이트 분리 영역들(240h)의 각각은 차례로 적층되는 하부 버퍼 층(250) 및 갭필 층(252'), 상기 갭필 층(252')의 하부면과 상기 하부 버퍼 층(250) 사이에 개재되며 상기 갭필 층(252')의 측면을 덮고, 상기 연장 부분들(253)의 하부면으로 연장되는 버퍼 라이너(246')를 더 포함할 수 있다. 상기 하부 버퍼 층(250) 및 상기 버퍼 라이너(246')는 버퍼 구조물을 구성할 수 있다.
도 1 내지 도 27을 참조하여 설명한 구성요소들 중에서, 동일한 도면 부호 또는 다양한 도면 번호들로 언급되는 '버퍼 라이너'는 서로 동일한 물질로 형성될 수 있고, 동일한 도면 부호 또는 다양한 도면 번호들로 언급되는 '갭필 층'은 서로 동일한 물질로 형성될 수 있고, 동일한 도면 부호 또는 다양한 도면 번호들로 언급되는 '하부 버퍼 층'은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 도 5를 참조하여 설명한 상기 버퍼 라이너(46), 도 11을 참조하여 설명한 상기 버퍼 라이너(146), 도 12를 참조하여 설명한 상기 버퍼 라이너(146'), 도 20a를 참조하여 설명한 버퍼 라이너(246), 및 도 20a를 참조하여 설명한 상기 버퍼 라이너(246')는 서로 동일한 물질로 형성될 수 있고, 도 5를 참조하여 설명한 상기 갭필 층(52), 도 11을 참조하여 설명한 상기 갭필 층(152), 및 도 20a를 참조하여 설명한 상기 갭필 층(252)은 서로 동일한 물질로 형성될 수 있다.
다음으로, 도 28을 참조하여 도 2 내지 도 27을 참조하여 상술한 활성 영역들(9a, 9b)의 변형 예에 대하여 설명하기로 한다.
변형 예에서, 도 28을 참조하면, 앞에서 도 2 내지 도 27를 참조하여 설명한 것과 동일한 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b), 및 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 서로 마주보는 끝 부분들(63e1, 63e2) 사이의 상기 게이트 분리 영역들(40, 240)이 제공될 수 있다.
제1 활성 영역(9a')은 제1 하부 활성 영역(9a_1) 및 상기 제1 하부 활성 영역(9a_1)으로부터 수직 방향(Z)으로 돌출되는 제1 상부 활성 영역들(9a_2), 상기 제1 상부 활성 영역들(9a_2) 상부에 배치되며 상기 제1 상부 활성 영역들(9a_2)과 이격되는 제1 플로팅 활성 영역들(9a_3)을 포함할 수 있다. 제2 활성 영역(9b')은 제2 하부 활성 영역(9b_1) 및 상기 제2 하부 활성 영역(9b_1)으로부터 수직 방향(Z)으로 돌출되는 제2 상부 활성 영역들(9b_2), 상기 제2 상부 활성 영역들(9b_2) 상부에 배치되며 상기 제2 상부 활성 영역들(9b_2)과 이격되는 제2 플로팅 활성 영역들(9b_3)을 포함할 수 있다. 상기 제1 플로팅 활성 영역들(9a_3)은 상기 제1 게이트 라인 구조물(63a)에 의해 둘러싸일 수 있고, 상기 제2 플로팅 활성 영역들(9b_3)은 상기 제2 게이트 라인 구조물(63b)에 의해 둘러싸일 수 있다.
다음으로, 도 29를 참조하여 도 2 내지 도 27을 참조하여 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)의 변형 예들에 대하여 설명하기로 한다.
변형 예에서, 도 29를 참조하면, 제1 게이트 라인 구조물들(63a')의 각각은 제1 게이트 전극 라인(69a) 및 상기 제1 게이트 전극 라인(69a)의 하부면을 덮으며 상기 제1 게이트 전극 라인(69a)의 측면을 덮는 제1 게이트 유전체(66a)를 포함할 수 있고, 제2 게이트 라인 구조물들(63b')의 각각은 제2 게이트 전극 라인(69b) 및 상기 제2 게이트 전극 라인(69b)의 하부면을 덮으며 상기 제2 게이트 전극 라인(69b)의 측면을 덮는 제2 게이트 유전체(66b)를 포함할 수 있다. 따라서, 변형 예에서, 상기 제1 및 제2 게이트 전극 라인들(69a, 69b)의 상부면들은 도 1 내지 도 27을 참조하여 상술한 게이트 분리 영역들(40, 240)의 상부면들과 공면을 이룰 수 있다.
앞에서 도 1 내지 도 29을 참조하여 설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자(1)는 상술한 제1 회로 영역(C1)을 포함할 수 있다. 예시적인 예에서, 본 발명의 일 실시예에 따른 반도체 소자(1)는 상술한 제1 회로 영역(C1)과 함께 다른 회로 영역들을 포함할 수 있다. 이하에서, 도 30 및 도 31을 참조하여, 상술한 제1 회로 영역(C1)과 함께 제2 회로 영역(C2)을 포함하는 반도체 소자(1)의 예시적인 예와, 도 32 및 도 33을 참조하여, 상술한 제1 회로 영역(C1)과 함께 제3 회로 영역(C3)을 포함하는 반도체 소자(1)의 예시적인 예를 설명하기로 한다.
이하에서 도 30 및 도 31, 및 도 32 및 도 33을 참조하여 설명하는 예시적인 예의 반도체 소자(1)는 도 1 내지 도 29를 참조하여 상술한 제1 회로 영역(C1)과 함께, 상기 제2 회로 영역(도 30의 C2) 또는 상기 제3 회로 영역(도 32의 C3)을 포함할 수 있다. 여기서, 도 1 내지 도 29를 참조하여 설명한 제1 회로 영역(C1), 즉 제1 회로 영역(C1)을 구성하는 구성요소들 및 다양한 변형 예들에 대한 설명은 생략하기로 한다. 도 1 내지 도 29를 참조하여 설명한 제1 회로 영역(C1)을 구성하는 구성요소들 중에서 상기 제2 회로 영역(도 30의 C2) 또는 상기 제3 회로 영역(도 32의 C3)에 동일하게 적용되는 구성요소들은 생략하거나, 또는 해당 구성요소들을 직접적으로 인용하면서 이들 구성요소들에 대한 자세한 설명은 생략하기로 한다.
우선, 도 30 및 도 31을 참조하여, 도 1 내지 도 29를 참조하여 상술한 상기 제1 회로 영역(C1)과 함께, 제2 회로 영역(C2)을 포함하는 반도체 소자(1)의 예시적인 예에 대하여 설명하기로 한다. 도 30은 본 발명의 일 실시예에 따른 반도체 소자(1)의 사시도 및 사시도의 일부를 확대한 평면도를 나타내는 도면이도 31은 도 30의 VI-VI'선을 따라 취해진 영역 및 VII-VII'선을 따라 취해진 영역을 나타내는 단면도이다.
도 1 내지 도 29와 함께, 도 30 및 도 31을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 도 1 내지 도 29를 참조하여 상술한 상기 제1 회로 영역(C1)과 함께, 제2 회로 영역(C2)을 포함할 수 있다.
상기 제2 회로 영역(C2)은 상기 제1 회로 영역(C1)의 상기 제1 및 제2 활성 영역들(9a, 9b)에 대응하는 제3 활성 영역들(109)을 포함할 수 있다. 따라서, 서로 인접하는 상기 제3 활성 영역들(109) 중에서, 어느 하나의 제3 활성 영역(109)은 상기 제1 활성 영역(9a)과 동일한 구조일 수 있고, 다른 하나의 제3 활성 영역(109)은 상기 제2 활성 영역(9b)과 동일한 구조일 수 있다. 예를 들어, 상기 제3 활성 영역들(109)의 각각은 상기 제1 하부 활성 영역(9a_1)과 동일한 구조의 제3 하부 활성 영역(109_1) 및 상기 제1 상부 활성 영역들(9a_2)과 동일한 구조의 제3 상부 활성 영역들(109_2)을 포함할 수 있다. 또한, 상기 제3 활성 영역들(109)은, 상기 제1 및 제2 활성 영역들(9a, 9b)과 마찬가지로, 상술한 제1 및 제2 아이솔레이션 영역들(6a, 6b)을 포함하는 상기 아이솔레이션 영역(6)에 의해 한정될 수 있다. 상기 제2 회로 영역(C2)은 상기 제1 회로 영역(C1)의 상기 제1 및 제2 소스/드레인 영역들(24a, 24b)에 대응할 수 있는 제3 소스/드레인 영역들(124)을 포함할 수 있다.
상기 제2 회로 영역(C2)은 상기 제1 회로 영역(C1)의 상기 제1 및 제2 게이트 라인 구조물들(63a, 63b)에 대응할 수 있는 제3 게이트 라인 구조물들(163)을 포함할 수 있다. 예를 들어, 상기 제3 게이트 라인 구조물들(163)의 각각은 제3 게이트 전극 라인(169) 및 상기 제3 게이트 전극 라인(169)의 하부면을 덮으며 상기 제3 게이트 전극 라인(169)의 측면을 덮는 제3 게이트 유전체(166)를 포함할 수 있다. 예시적인 예에서, 상기 제3 게이트 라인 구조물들(163)의 각각은 상기 제3 게이트 전극 라인(169)의 상부면 및 상기 제3 게이트 유전체(166)의 상단부를 덮는 제3 캐핑 라인(172)을 포함할 수 있다. 상기 제3 캐핑 라인(172)은 상기 제1 및 제2 캐핑 라인들(72a, 72b)과 동일한 물질로 형성될 수 있다.상기 제2 회로 영역(C2)은 상기 제2 아이솔레이션 영역(6b) 상에서 상기 제3 게이트 라인 구조물들(163)의 서로 마주보는 끝 부분들(163e) 사이에 배치되는 게이트 분리 영역(340)을 포함할 수 있다. 구성요소들 사이의 명확한 구분을 위하여, 상기 제1 회로 영역(C1)에서의 상기 게이트 분리 영역(40, 240)은 제1 게이트 분리 영역(40, 240)으로 지칭하고, 상기 제2 회로 영역(C2)에서의 게이트 분리 영역(340)은 제2 게이트 분리 영역(340)으로 지칭하기로 한다.
상기 제2 회로 영역(C2)은 상기 제1 회로 영역(C1)의 상기 스페이서들(18)에 대응하는 스페이서들(18)을 포함할 수 있다. 따라서, 상기 스페이서들(18)은 상기 제1 회로 영역(C1)에서와 마찬가지로, 상기 제3 게이트 라인 구조물들(163)의 측면들을 덮는 제1 스페이서 부분들(18a) 및 상기 제2 게이트 분리 영역들(340)의 측면들을 덮는 제2 스페이서 부분들(18b)을 포함할 수 있다.
상기 제2 게이트 분리 영역(340)은 상기 제1 게이트 분리 영역(40, 240)과 다른 구조를 가질 수 있다. 예를 들어, 상기 제2 게이트 분리 영역(340)은 상기 제3 게이트 라인 구조물들(163)의 서로 마주보는 끝 부분들(163e) 사이, 및 상기 제2 스페이서 부분들(18b) 사이를 채우는 갭필 층(352)으로 형성될 수 있다. 상기 제2 게이트 분리 영역(340)은 상기 갭필 층(352)과 상기 제2 아이솔레이션 영역(6b) 사이의 하부 절연 층(12a)을 더 포함할 수 있다. 상기 갭필 층(352)은 실리콘 질화물로 형성될 수 있고, 상기 하부 절연 층(12a)은 실리콘 산화물로 형성될 수 있다.
예시적인 예에서, 상기 제1 회로 영역(C1)에 형성되는 트랜지스터들이 PMOS 트랜지스터들이고, 상기 제2 회로 영역(C2)에 형성되는 트랜지스터들이 NMOS 트랜지스터들인 경우에, 상기 제1 게이트 분리 영역(40, 240) 및 상기 제2 게이트 분리 영역(340)은 공통적으로 유전 상수가 약 5 이상인 절연성 물질로 형성되는 갭필 층을 포함할 수 있고, 상기 제1 게이트 분리 영역(40, 240)은 상기 제2 게이트 분리 영역(340) 보다 앞에서 상술한 버퍼 구조물, 예를 들어 상기 버퍼 라이너(46)를 더 포함할 수 있다. 상기 버퍼 라이너(46)는 앞에서 상술한 바와 같이 유전 상수가 약 4 내지 5인 절연성 물질로 형성될 수 있다.
다음으로, 도 32 및 도 33을 참조하여, 도 1 내지 도 29를 참조하여 상술한 상기 제1 회로 영역(C1)과 함께, 제3 회로 영역(C3)을 포함하는 반도체 소자(1)의 예시적인 예에 대하여 설명하기로 한다. 도 32는 본 발명의 일 실시예에 따른 반도체 소자(1)의 사시도 및 사시도의 일부를 확대한 평면도를 나타내는 도면이고, 도 33은 도 32의 VIII-VIII'선 및 IX-IX'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 1 내지 도 29와 함께, 도 32 및 도 33을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 도 1 내지 도 29를 참조하여 상술한 상기 제1 회로 영역(C1)과 함께, 제3 회로 영역(C3)을 포함할 수 있다. 여기서, 상기 제1 회로 영역(C1)의 예시적인 예를 도 6 및 도 8을 참조하여 설명한 내용을 직접 인용하면서 설명하기로 한다.
상기 제3 회로 영역(C3)은 제4 활성 영역들(209)을 포함할 수 있다. 상기 제4 활성 영역들(209)의 각각은 제4 하부 활성 영역(209_1) 및 상기 제4 하부 활성 영역(209_1)으로부터 상부 방향(Z)으로 돌출되는 제4 상부 활성 영역들(209_2)을 포함할 수 있다. 상기 제4 활성 영역들(209)은 상기 제1 회로 영역(C1)의 상기 제1 및 제2 활성 영역들(9a, 9b)과 동일하게 상기 아이솔레이션 영역(6)에 의해 한정될 수 있다. 따라서, 상기 아이솔레이션 영역(6)의 상기 제2 아이솔레이션 영역(6b)은 상기 제4 하부 활성 영역들(209_1) 사이에 배치될 수 있고, 상기 아이솔레이션 영역(6)의 상기 제1 아이솔레이션 영역(6a)은 상기 제4 하부 활성 영역들(209_1) 상에 배치될 수 있다. 여기서, 상기 제4 상부 활성 영역들(209_2)은 상기 제4 하부 활성 영역들(209_1)으로부터 상부 방향(Z)으로 연장되면서 상기 제1 아이솔레이션 영역(6a)을 관통할 수 있다.
상기 제3 회로 영역(C3)은 상기 제1 회로 영역(C1)의 상기 제1 및 제2 소스/드레인 영역들(24a, 24b)에 대응할 수 있는 제4 소스/드레인 영역들(424)을 포함할 수 있다.
상기 제3 회로 영역(C3)은 상기 제4 활성 영역들(209) 사이의 상기 아이솔레이션 영역(6)의 상기 제2 아이솔레이션 영역(6b) 상에서 서로 마주보는 끝 부분들(463e)을 갖는 제4 게이트 라인 구조물들(463)을 포함할 수 있다.
상기 제4 게이트 라인 구조물들(463)의 각각은 제4 게이트 전극 라인(469) 및 상기 제4 게이트 전극 라인(469)의 하부면을 덮으며 상기 제4 게이트 전극 라인(469)의 측면을 덮는 제4 게이트 유전체(466)를 포함할 수 있다. 예시적인 예에서, 상기 제4 게이트 라인 구조물들(463)의 각각은 상기 제4 게이트 전극 라인(469)의 상부면 및 상기 제4 게이트 유전체(466)의 상단부를 덮는 제4 캐핑 라인(472)을 포함할 수 있다. 상기 제4 캐핑 라인(472)은 상기 제1 및 제2 캐핑 라인들(72a, 72b)과 동일한 물질로 형성될 수 있다.
상기 제3 회로 영역(C3)은 상기 제2 아이솔레이션 영역(6b) 상에서 상기 제4 게이트 라인 구조물들(463)의 서로 마주보는 끝 부분들(463e) 사이에 배치되는 게이트 분리 영역(440)을 포함할 수 있다. 구성요소들 사이의 명확한 구분을 위하여, 상기 제1 회로 영역(C1)에서의 상기 게이트 분리 영역(40, 240)은 제1 게이트 분리 영역(40, 240)으로 지칭하고, 상기 제3 회로 영역(C3)에서의 게이트 분리 영역(440)은 제3 게이트 분리 영역(440)으로 지칭하기로 한다.
상기 제3 회로 영역(C3)은 상기 제1 회로 영역(C1)의 상기 스페이서들(18, 18')에 대응하는 스페이서들(18)을 포함할 수 있다. 따라서, 상기 스페이서들(18)은 상기 제1 회로 영역(C1)에서와 마찬가지로, 상기 제4 게이트 라인 구조물들(463)의 측면들을 덮는 제1 스페이서 부분들(18a) 및 상기 제2 게이트 분리 영역들(340)의 측면들을 덮는 제2 스페이서 부분들(18b)을 포함할 수 있다.
상기 제3 게이트 분리 영역(440)은 상기 제1 게이트 분리 영역(40, 240)과 크기를 제외한 나머지는 실질적으로 동일할 수 있다. 예를 들어, 상기 제3 게이트 분리 영역(440)은 상기 제1 게이트 분리 영역(40, 240)의 하부면 보다 낮은 레벨에 위치하는 하부면을 가질 수 있다. 상기 제3 게이트 분리 영역(440)은 상기 제1 게이트 분리 영역(40, 240) 보다 큰 폭 또는 큰 평면 크기를 가질 수 있다. 예를 들어, 도 1 내지 도 29를 참조하여 설명한 상기 제1 회로 영역(C1)의 상기 제1 게이트 분리 영역(40, 240)의 다양한 예들 중에서, 상기 제1 게이트 분리 영역(40, 240)이 도 6 및 도 8을 참조하여 설명한 제1 게이트 분리 영역(도 6의 40b 및/또는 도 8의 40d)인 경우에, 상기 제3 게이트 분리 영역(440)은 도 6 및 도 8을 참조하여 설명한 제1 게이트 분리 영역(도 6의 40b 및/또는 도 8의 40d)의 상기 버퍼 라이너(46)에 대응할 수 있는 버퍼 라이너(446) 및 제1 게이트 분리 영역(도 6의 40b 및/또는 도 8의 40d)의 상기 갭필 층(52)에 대응할 수 있는 갭필 층(452)을 포함할 수 있다.
예시적인 예에서, 상기 제3 회로 영역(C3)에서 상기 갭필 층(452)과 상기 아이솔레이션 영역(6) 사이에 위치하는 상기 제3 게이트 분리 영역(440)의 상기 버퍼 라이너(446) 부분의 두께는 상기 제1 회로 영역(C1)에서 상기 제1 게이트 분리 영역(도 6의 40b 및/또는 도 8의 40d)의 상기 갭필 층(52)과 상기 아이솔레이션 영역(6) 사이에 위치하는 상기 제1 게이트 분리 영역(도 6의 40b 및/또는 도 8의 40d)의 상기 버퍼 라이너(46)의 부분의 두께 보다 클 수 있다.
명세서 전체에 걸쳐서, "제1", "제2", "제3" 및 "제4" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제3 구성요소"는 "제2 구성요소"로 명명될 수 있고, "제2 구성요소"는 "제3 구성요소"로 명명될 수도 있다. 예를 들어, 상기 제3 회로 영역(C3)은 제2 회로 영역(C2)으로 명명될 수 있고, 상기 제2 회로 영역(C2)은 제3 회로 영역(C2)으로 명명될 수도 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 설명하기로 한다.
이하에서, 도 2, 및 도 34 내지 도 37b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 다양한 예들을 설명하기로 한다. 도 34는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 공정 흐름도이고, 도 35a 내지 도 37b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다. 도 35a 내지 도 37b에서, 도 35a, 도 36a, 및 도 37a는 도 2의 I-I'선을 따라 취해진 영역을 나타내는 단면도들이고, 도 35b, 도 36b 및 도 37b는 도 2의 IIIa-IIIa'선을 따라 취해진 영역을 나타내는 단면도들이다.
도 2, 도 34, 도 35a 및 도 35b를 참조하면, 활성 영역들(9a, 9b) 및 아이솔레이션 영역(6)을 형성할 수 있다 (S10). 상기 활성 영역들(9a, 9b) 및 상기 아이솔레이션 영역(6)은 반도체 기판(3) 상에 형성될 수 있다.
상기 아이솔레이션 영역(6)을 형성하는 것은 상기 반도체 기판(3) 상에 라인 모양의 활성 라인들을 한정하는 제1 아이솔레이션 영역(6a)을 형성하고, 상기 제1 아이솔레이션 영역(6a) 및 상기 활성 라인들을 관통하며 상기 반도체 기판(3) 내로 연장되는 제2 아이솔레이션 영역(6b)을 형성하고, 상기 제1 및 제2 아이솔레이션 영역들(6a, 6b)을 부분 식각하여 잔존하는 활성 라인들의 상부 영역들을 노출시키는 것을 포함할 수 있다.
상기 제2 아이솔레이션 영역(6b)이 형성됨으로써, 상기 잔존하는 활성 라인들 하부에 위치하는 제1 하부 활성 영역(9a_1) 및 제2 하부 활성 영역(9b_2)이 형성될 수 있다. 상기 제1 하부 활성 영역(9a_1) 상에 잔존하는 활성 라인들은 제1 상부 활성 영역들(9a_2)로 정의할 수 있고, 상기 제2 하부 활성 영역(9b_1) 상에 잔존하는 활성 라인들은 제2 상부 활성 영역들(9b_2)로 정의할 수 있다.
상기 제1 하부 활성 영역(9a_1) 및 상기 제1 상부 활성 영역들(9a_2)은 제1 활성 영역(9a)을 구성할 수 있고, 상기 제2 하부 활성 영역(9b_1) 및 상기 제2 상부 활성 영역들(9b_2)은 제2 활성 영역(9b)을 구성할 수 있다. 따라서, 상기 활성 영역들(9a, 9b)은 상기 제1 및 제2 활성 영역들(9a, 9b)을 포함할 수 있다.
상기 활성 영역들(9a, 9b) 및 상기 아이솔레이션 영역(6) 상에 예비 게이트 라인들(15)을 형성할 수 있다 (S20). 상기 예비 게이트 라인들(15)을 형성하기 전에, 하부 베이스 층(12)을 형성할 수 있다.
상기 하부 베이스 층(12) 및 상기 예비 게이트 라인들(15)을 형성하는 것은 상기 활성 영역들(9a, 9b) 및 상기 아이솔레이션 영역(6)이 형성된 반도체 기판(3) 상에 절연 층 및 예비 게이트 층을 차례로 형성하고, 상기 절연 층 및 상기 예비 게이트 층을 라인 모양으로 패터닝하는 것을 포함할 수 있다. 따라서, 상기 절연 층은 패터닝되어 상기 하부 베이스 층(12)으로 형성될 수 있고, 상기 예비 게이트 층은 패터닝되어 상기 예비 게이트 라인들(15)로 형성될 수 있다.
상기 예비 게이트 라인들(15)의 측면들 상에 스페이서들(18)을 형성할 수 있다 (S30). 상기 스페이서들(18)은 SiN, SiON 및 SiCN 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 활성 영역들(9a, 9b) 상에 소스/드레인 영역들(도 4a의 24a, 도 4b의 24b 참조)을 형성할 수 있다. 예를 들어, 상기 소스/드레인 영역들( 도 4a의 24a, 도 4b의 24b 참조)을 형성하는 것은 상기 예비 게이트 라인들(15) 및 스페이서들(18)을 식각마스크로 이용하는 식각 공정을 진행하여, 상기 활성 영역들(9a, 9b)을 식각하여 리세스 영역들(도 4a의 21a, 도 4b의 21b 참조)을 형성하고, 에피택시얼 공정을 진행하여 상기 리세스 영역들(도 4a의 21a, 도 4b의 21b 참조)을 채우는 에피택시얼 층들을 형성하는 것을 포함할 수 있다.
도 2, 도 34, 도 36a, 및 도 36b를 참조하면, 상기 예비 게이트 라인들(15) 사이를 채우는 층간 절연 층들(27)을 형성할 수 있다. 상기 층간 절연 층들(27)은 실리콘 산화물로 형성될 수 있다.
상기 예비 게이트 라인들(15) 및 상기 층간 절연 층들(27) 상에 마스크 패턴(30)을 형성하고, 상기 마스크 패턴(30)을 식각마스크로 이용하는 식각 공정을 진행하여 상기 아이솔레이션 영역(6) 상에서 상기 예비 게이트 라인들(15)을 분리하는 개구부(33)를 형성할 수 있다. 분리하고자 하는 상기 예비 게이트 라인들(15)이 복수개인 경우에, 상기 개구부(33)는 복수개가 형성될 수 있다.
예시적인 예에서, 상기 개구부(33)는 상기 하부 절연 층(12)을 노출시킬 수 있다.
변형 예에서, 상기 개구부들(33)은 상기 하부 절연 층(12)을 관통하며 상기 아이솔레이션 영역(6)의 상기 제2 아이솔레이션 영역(6b) 내로 연장될 수 있다.
도 2, 도 34, 도 37a 및 도 37b를 참조하면, 예시적인 예에서, 상기 개구부(33)를 형성하면서, 상기 개구부(33)에 인접하는 스페이서들(18)의 두께가 감소할 수 있다.
상기 아이솔레이션 영역(6) 상의 상기 예비 게이트 라인들(15)을 분리하는 게이트 분리 영역(40)을 형성할 수 있다 (S50). 예를 들어, 패터닝 공정으로 상기 예비 게이트 라인들(15)을 식각하여 상기 예비 게이트 라인들(15) 사이에 상기 개구부(도 36a 및 도 36b의 33)를 형성하고, 상기 개구부(도 36a 및 도 36b의 33의 내벽을 덮는 버퍼 라이너(46)를 형성하고, 상기 개구부(도 36a 및 도 36b의 33)를 채우는 갭필 층(52)을 형성할 수 있다.
예시적인 예에서, 상기 게이트 분리 영역(40)은 상기 갭필 층(52) 및 상기 버퍼 라이너(46)과 함께 상기 버퍼 라이너(46) 하부에 잔존하는 하부 절연 층(12a)을 포함할 수 있다.
상술한 게이트 분리 영역(40)을 형성하는 예시적인 방법 예는 앞에서 상술한 다양한 모양 또는 구조의 게이트 분리 영역들(240, 340, 440)의 형성 방법에 응용되어 적용될 수 있다.
도 2 및 도 34과 함께, 다시 도 4a, 도 4b 및 도 5를 참조하면, 상기 예비 게이트 라인들(도 37a 및 도 37b의 15)을 상기 게이트 라인 구조물들(63a, 63b)로 대체할 수 있다 (S60). 예를 들어, 상기 게이트 라인들(15)을 상기 게이트 라인 구조물들(63a, 63b)로 대체하는 것은 상기 예비 게이트 라인들(도 37a 및 도 37b의 15)을 제거하여 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들의 내벽을 덮는 게이트 유전체를 형성하고, 상기 게이트 유전체 상에 상기 게이트 트렌치들을 채우는 게이트 전극 라인들을 형성하고, 상기 게이트 전극 라인들 및 상기 게이트 유전체를 부분 식각하고, 상기 게이트 트렌치들의 나머지 부분을 채우는 캐핑 라인을 형성하는 것을 포함할 수 있다. 따라서, 도 4a 내지 도 4b에서 설명한 것과 같은 게이트 라인 구조물들(63a, 63b)을 형성할 수 있다. 상기 게이트 라인 구조물들(63a, 63b)은 서로 마주보는 끝 부분들(63e1, 63e2)을 갖는 제1 및 제2 게이트 라인 구조물들(63a, 63b)을 포함할 수 있다.
이어서, 콘택 구조물들(78a, 78b)을 형성할 수 있다 (S70). 예를 들어, 상기 콘택 구조물들(78a, 78b)은 상기 제1 및 제2 소스/드레인 영역들(24a, 24b) 상에 형성될 수 있다. 상기 콘택 구조물들(78a, 78b)은 도우프트 실리콘, 금속-실리사이드, 금속 질화물 및 금속 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
예시적인 예들에서, 상술한 게이트 분리 영역들(40, 240, 340, 440)은 게이트 라인 구조물의 길이 방향으로 트랜지스터의 채널 영역에 인장 응력을 가할 수 있다. 따라서, 상술한 게이트 분리 영역들(40, 240, 340, 440)에 인접하는 트랜지스터의 성능을 개선할 수 있다.
예시적인 예들에서, 상술한 게이트 분리 영역들(40, 240, 340, 440)은 심(seam) 등과 같은 결함 없이 형성될 수 있다. 따라서, 불량을 감소시킬 수 있기 때문에, 반도체 소자의 생산성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 반도체 소자 3 : 반도체 기판
6 : 아이솔레이션 영역 6a : 제1 아이솔레이션 영역
6b : 제2 아이솔레이션 영역 9a : 제1 활성 영역
9a_1 : 제1 하부 활성 영역 9a_2 : 제1 상부 활성 영역
9b : 제2 활성 영역 9b_1 : 제2 하부 활성 영역
9b_2 : 제2 상부 활성 영역 12, 12a : 하부 절연 층
15 : 예비 게이트 라인 18 : 스페이서
18a : 제1 스페이서 부분 18b : 제2 스페이서 부분
24a : 제1 소스/드레인 24b : 제2 소스/드레인
27 : 층간 절연 층 40, 240, 340, 440 : 게이트 분리 영역
46, 146 : 버퍼 라이너 52, 152 : 갭필 층
150 : 하부 버퍼 층 TR1 : 제1 트랜지스터
TR2 : 제2 트랜지스터
63a : 제1 게이트 라인 구조물 63b : 제2 게이트 라인 구조물
66a : 제1 게이트 유전체 66b : 제2 게이트 유전체
69a : 제1 게이트 전극 라인 69b : 제2 게이트 전극 라인
72a : 제1 캐핑 라인 72b : 제2 캐핑 라인
78a, 78b : 콘택 구조물

Claims (20)

  1. 활성 영역들 사이의 아이솔레이션 영역;
    상기 아이솔레이션 영역 상의 층간 절연 층들;
    상기 활성 영역들과 중첩하며 상기 아이솔레이션 영역 상에 배치되고 서로 마주보는 끝 부분들을 갖는 게이트 라인 구조물들; 및
    상기 아이솔레이션 영역 상에 배치되고, 상기 게이트 라인 구조물들의 서로 마주보는 끝 부분들 사이, 및 상기 층간 절연 층들 사이에 배치되는 게이트 분리 영역을 포함하되,
    상기 게이트 라인 구조물들의 각각은 게이트 유전체 및 상기 게이트 유전체 상의 게이트 전극을 포함하고,
    상기 게이트 분리 영역은 갭필 층 및 버퍼 구조물을 포함하고,
    상기 버퍼 구조물은 상기 갭필 층과 상기 아이솔레이션 영역 사이, 상기 게이트 라인 구조물들의 서로 마주보는 끝 부분들과 상기 갭필 층의 측면들 사이, 및 상기 층간 절연 층들과 상기 갭필 층의 측면들 사이에 배치되는 버퍼 라이너를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 버퍼 라이너는 실리콘 산화물 보다 유전 상수가 높고 상기 갭필 층 보다 유전 상수가 낮은 절연성 물질로 형성되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 유전체는 상기 게이트 전극의 바닥면을 덮으며 상기 게이트 전극의 측면으로 연장되고, 상기 게이트 유전체는 상기 게이트 분리 영역과 상기 게이트 전극 사이에 개재되는 부분을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 게이트 라인 구조물들의 각각은 상기 게이트 전극 상의 캐핑 라인을 더 포함하되,
    상기 캐핑 라인은 상기 게이트 분리 영역의 상부면과 공면을 이루는 상부면을 갖는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 게이트 유전체의 상단부는 상기 캐핑 라인 하부에 배치되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 활성 영역들의 각각은 하부 활성 영역 및 상기 하부 활성 영역 상의 상부 활성 영역들을 포함하고,
    상기 아이솔레이션 영역은 상기 하부 활성 영역과 중첩하는 제1 아이솔레이션 영역 및 상기 하부 활성 영역의 측면을 둘러싸는 제2 아이솔레이션 영역을 포함하고,
    상기 상부 활성 영역들은 상기 하부 활성 영역으로부터 돌출되며 상기 제1 아이솔레이션 영역을 관통하고,
    상기 상부 활성 영역들의 상부면들은 상기 제1 아이솔레이션 영역 보다 높은 레벨에 위치하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 상부 활성 영역들은 제1 방향으로 연장되는 라인 모양 또는 바 모양이고,
    상기 게이트 라인 구조물들은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 모양 또는 바 모양이고,
    상기 게이트 분리 영역은 상기 제2 방향으로 연장되는 상기 게이트 라인 구조물들의 끝 부분들 사이에 개재되고,
    상기 게이트 분리 영역은 상기 제2 아이솔레이션 영역 상에 배치되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 갭필 층의 상부 영역으로부터 상기 게이트 라인 구조물들의 폭 방향으로 연장되는 연장 부분들을 더 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 게이트 분리 영역은 상기 아이솔레이션 영역 내로 연장되는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 버퍼 구조물은 상기 갭필 층과 상기 아이솔레이션 영역 사이의 하부 버퍼 층을 더 포함하되,
    상기 버퍼 라이너는 상기 하부 버퍼 층 보다 유전 상수가 높으며 상기 갭필 층 보다 유전 상수가 낮은 절연성 물질로 형성되는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 하부 버퍼 층은 상기 갭필 층의 하부면과 상기 버퍼 라이너 사이에 배치되고,
    상기 버퍼 라이너는 상기 갭필 층의 측면들을 둘러싸는 부분들로부터 상기 하부 버퍼 층의 측면들 상으로 연장되어 상기 하부 버퍼 층의 측면들을 둘러싸는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 하부 버퍼 층은 상기 버퍼 라이너의 하부면과 상기 아이솔레이션 영역 사이에 배치되는 반도체 소자.
  13. 반도체 기판 상에 배치되며 서로 이격되는 제1 활성 영역 및 제2 활성 영역;
    상기 반도체 기판 상에 배치되며 상기 제1 및 제2 활성 영역들 사이에 배치되는 영역을 포함하는 아이솔레이션 영역;
    상기 제1 활성 영역 및 상기 아이솔레이션 영역과 중첩하는 제1 게이트 라인 구조물;
    상기 제2 활성 영역 및 상기 아이솔레이션 영역과 중첩하는 제2 게이트 라인 구조물, 상기 제2 게이트 라인 구조물은 상기 아이솔레이션 영역 상에서 상기 제1 게이트 라인 구조물의 제1 끝 부분과 마주보는 제2 끝 부분을 갖고;
    상기 제1 게이트 라인 구조물의 측면들을 덮으며 상기 제1 게이트 라인 구조물의 길이 방향으로 연장되어 상기 제2 게이트 라인 구조물의 측면들을 덮는 스페이서들; 및
    상기 제1 및 제2 게이트 라인 구조물들의 상기 제1 및 제2 끝 부분들 사이에 개재되며 상기 스페이서들 사이에 개재되는 제1 게이트 분리 영역을 포함하되,
    상기 제1 및 제2 게이트 라인 구조물들의 각각은 게이트 유전체 및 상기 게이트 유전체 상의 게이트 전극을 포함하고,
    상기 제1 게이트 분리 영역은 제1 갭필 층 및 상기 제1 갭필 층 보다 낮은 유전 상수를 갖는 제1 버퍼 구조물을 포함하고,
    상기 스페이서들은 상기 제1 및 제2 게이트 라인 구조물들의 측면들을 덮는 제1 스페이서 부분들 및 상기 제1 게이트 분리 영역의 측면들을 덮는 제2 스페이서 부분들을 포함하고,
    각각의 상기 제2 스페이서 부분들은 각각의 상기 제1 스페이서 부분들 보다 얇은 두께인 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 라인 구조물들의 폭 방향에서,
    각각의 상기 제1 및 제2 게이트 라인 구조물들의 폭은 상기 제1 게이트 분리 영역의 폭 보다 작은 반도체 소자.
  15. 제 13 항에 있어서,
    상기 제1 버퍼 구조물은 상기 제1 갭필 층과 상기 아이솔레이션 영역 사이에 배치되며 상기 제1 갭필 층의 측면들을 둘러싸는 제1 버퍼 라이너를 포함하고,
    상기 제1 버퍼 라이너는 실리콘 산화물 보다 유전 상수가 높고 실리콘 질화물 보다 유전 상수가 낮은 절연성 물질로 형성되고,
    상기 제1 갭필 층은 상기 제1 버퍼 라이너 보다 유전 상수가 높은 절연성 물질로 형성되는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 아이솔레이션 영역 상에서 서로 마주보는 끝 부분들을 갖는 제3 게이트 라인 구조물들; 및
    상기 아이솔레이션 영역 상에 배치되고 상기 제3 게이트 라인 구조물들 사이에 배치되는 제2 게이트 분리 영역을 더 포함하되,
    상기 제2 게이트 분리 영역은 상기 제1 게이트 분리 영역 보다 큰 평면 크기를 갖고,
    상기 제2 게이트 분리 영역은 제2 갭필 층 및 상기 제2 갭필 층의 측면들을 둘러싸며 상기 제2 갭필 층과 상기 아이솔레이션 영역 사이에 배치되는 제2 버퍼 라이너를 포함하고,
    상기 제2 갭필 층과 상기 아이솔레이션 영역 사이에 배치되는 상기 제2 버퍼 라이너의 두께는 상기 제1 갭필 층과 상기 아이솔레이션 영역 사이에 배치되는 상기 제1 버퍼 라이너 보다 두꺼운 반도체 소자.
  17. 서로 이격되는 제1 및 제2 활성 영역들;
    상기 제1 및 제2 활성 영역들 사이에 배치되는 영역을 포함하는 아이솔레이션 영역;
    제1 트랜지스터, 상기 제1 트랜지스터는 상기 제1 활성 영역 내의 제1 채널 영역, 상기 제1 채널 영역 양 옆에 배치되며 상기 제1 채널 영역에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)을 가하는 제1 소스/드레인 영역들, 및 상기 제1 채널 영역 상에 배치되며 상기 아이솔레이션 영역 상으로 연장되는 제1 게이트 라인 구조물을 포함하고;
    제2 트랜지스터, 상기 제2 트랜지스터는 상기 제2 활성 영역 내의 제2 채널 영역, 상기 제2 채널 영역 양 옆에 배치되며 상기 제2 채널 영역에 압축 응력(compressive stress) 또는 인장 응력(tensile stress)을 가하는 제2 소스/드레인 영역들, 및 상기 제2 채널 영역 상에 배치되며 상기 아이솔레이션 영역 상으로 연장되는 제2 게이트 라인 구조물을 포함하고; 및
    상기 아이솔레이션 영역 상에 배치되며 상기 제1 및 제2 게이트 라인 구조물들의 끝 부분들 사이에 배치되는 게이트 분리 영역을 포함하되,
    상기 제1 및 제2 게이트 라인 구조물들의 각각은 게이트 유전체 및 상기 게이트 유전체 상의 게이트 전극을 포함하고,
    상기 게이트 분리 영역은 버퍼 구조물 및 갭필 층을 포함하고,
    상기 버퍼 구조물은 상기 갭필 층 보다 유전 상수가 낮은 절연성 물질로 형성되는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 게이트 분리 영역은 상기 제1 및 제2 채널 영역들에 인장 응력을 가하는 반도체 소자.
  19. 제 17 항에 있어서,
    상기 버퍼 구조물은 상기 갭필 층의 측면들을 둘러싸며 상기 갭필 층과 상기 아이솔레이션 영역 사이에 개재되는 버퍼 라이너를 포함하는 반도체 소자.
  20. 제 17 항에 있어서,
    상기 게이트 분리 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고, 상기 하부 영역은 상기 상부 영역 보다 큰 폭을 갖고,
    상기 버퍼 구조물은 상기 게이트 분리 영역의 상기 하부 영역에 배치되고,
    상기 갭필 층은 상기 게이트 분리 영역의 상기 상부 영역에 배치되는 반도체 소자.

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