KR20180112280A - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장된 활성 핀, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 활성 핀의 상부를 덮는 게이트 구조물, 상기 게이트 구조물에 인접한 상기 활성 핀 상에 배치된 소스/드레인, 상기 소스/드레인 상에 배치된 실리사이드층, 상기 소스/드레인에 연결되는 콘택 플러그, 및 상기 실리사이드층과 상기 콘택 플러그 사이에 배치된 보이드(void)를 포함할 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가하면서, 반도체 장치의 집적도가 증가하고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 평면형(planar) MOSFET(metal oxide semiconductor FET)의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치도 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 콘택 플러그 아래에 보이드(void)를 가지는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장된 활성 핀, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 활성 핀의 상부를 덮는 게이트 구조물, 상기 게이트 구조물에 인접한 상기 활성 핀 상에 배치된 소스/드레인 영역, 상기 소스/드레인 영역 상에 배치된 실리사이드층, 상기 소스/드레인 영역에 연결되는 콘택 플러그, 및 상기 실리사이드층과 상기 콘택 플러그 사이에 배치된 보이드(void)를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 서로 다른 도전형의 불순물을 포함하는 제1 활성 영역 및 제2 활성 영역을 가지는 기판, 상기 제1 활성 영역 내에 배치되고, 제1 리세스 영역이 형성된 상면을 가지는 제1 소스/드레인 영역, 상기 제1 소스/드레인 영역의 상기 제1 리세스 영역 상에 배치되는 제1 콘택 플러그, 상기 제1 소스/드레인 영역과 상기 제1 콘택 플러그 사이에 배치된 제1 보이드, 상기 제2 활성 영역 내에 배치되고, 제2 리세스 영역이 형성된 상면을 가지는 제2 소스/드레인 영역, 상기 제2 소스/드레인 영역의 상기 제2 리세스 영역 상에 배치되는 제2 콘택 플러그, 및 상기 제2 소스/드레인 영역과 상기 제2 콘택 플러그 사이에 배치된 제2 보이드를 포함하고, 상기 제1 보이드는 상기 제2 보이드보다 낮게 위치할 수 있다.
본 발명의 기술적 사상에 따르면, 콘택 플러그 아래에 보이드를 가지는 신규한 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이다.
도 2a는 도 1의 반도체 장치를 I-I'선으로 절개하여 본 단면도이고, 도 2b는 도 1의 반도체 장치를 II-II'선으로 절개하여 본 단면도이며, 도 2c는 도 2a의 반도체 장치의 일부를 나타내는 부분 확대도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다. 도 3a는 도 2a에 대응되는 단면도이고, 도 3b는 도 2b에 대응되는 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이다.
도 7a는 도 6의 반도체 장치를 I-I'선으로 절개하여 본 단면도이고, 도 7b는 도 6의 반도체 장치를 III-III'선으로 절개하여 본 단면도이고, 도 7c는 도 6의 반도체 장치를 II-II'선으로 절개하여 본 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치로 구현된 SoC(System on Chip)의 구성을 개략적으로 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃이며, 도 2a 및 도 2b는 각각 도 1의 반도체 장치를 I-I'선 및 II-II'선으로 절개하여 본 단면도이다.
도 1과 함께 도 2a 및 도 2b를 참조하면, 반도체 장치(100)는 핀형(fin-type) 활성 영역(FA)을 갖는 기판(110)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 예에서, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)상에서 상기 핀형 활성 영역(FA)의 하부 측벽은 소자 분리막(111)으로 덮여 있으며, 상기 핀형 활성 영역(FA)은 기판(110)의 주면(X-Y 평면)에 수직 방향(Z 방향)을 따라 상기 소자 분리막(111) 위로 돌출된 상부 영역을 포함할 수 있다. 상기 핀형 활성 영역(FA)은 제1 방향(X 방향)으로 연장된다. 상기 핀형 활성 영역(FA)의 저면 레벨은 도 2a에서 점선(BL)으로 표시되어 있다. 상기 핀형 활성 영역(FA)는 활성 핀으로 지칭될 수 있다.
상기 핀형 활성 영역(FA) 위에는 인터페이스 절연막(112), 게이트 절연막(114) 및 게이트 전극(115)이 배치될 수 있다. 상기 게이트 절연막(114) 및 상기 게이트 전극(115)은 상기 핀형 활성 영역(FA)의 상면 및 양 측벽과, 소자 분리막(111)의 상면을 덮으면서 상기 제1 방향(X 방향)에 교차하는 제2 방향(Y 방향)으로 연장될 수 있다. 상기 핀형 활성 영역(FA)과 게이트 전극(115)이 교차하는 영역에는 핀형 전계 효과 트랜지스터(FinFET)가 형성될 수 있다.
상기 인터페이스 절연막(112)은 상기 핀형 활성 영역(FA)의 표면을 산화시켜 얻어질 수 있다. 상기 인터페이스 절연막(112)은 상기 핀형 활성 영역(FA)과 상기 게이트 절연막(114)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다.
일부 실시예들에서, 상기 인터페이스 절연막(112)은 낮은 유전율(예, 9 이하)을 갖는 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스 절연막(112)은 실리케이트 또는 실리케이트와 상기한 물질의 조합으로 이루어질 수 있다.
상기 게이트 절연막(114)은 실리콘 산화막, 고유전막 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전율(예, 약 10 내지 25)이 더 큰 물질을 포함할 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막(114)은 ALD (atomic layer deposition), CVD (chemical vapor deposition) 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 게이트 전극(115)은 제1 게이트 전극(115a) 및 제2 게이트 전극(115b)을 포함할 수 있다. 상기 제1 게이트 전극(115a)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 게이트 전극(115b)은 상기 제1 게이트 전극(115a)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 제1 게이트 전극(115a)은 제2 게이트 전극(115b)에 대한 확산 방지층으로서의 역할을 할 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 게이트 전극(115a, 115b)은 서로 다른 물질로 이루어질 수 있다. 제1 게이트 전극(115a)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제2 게이트 전극(115b)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다.
상기 인터페이스 절연막(112), 상기 게이트 절연막(114) 및 상기 게이트 전극(115)은 게이트 구조물을 이룰 수 있다. 상기 게이트 구조물의 양 측벽은 게이트 스페이서(124)로 덮일 수 있다. 상기 게이트 구조물의 상면은 보호층(117)로 덮일 수 있다.
상기 게이트 스페이서(124)는 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다.
상기 보호층(117)은 산소와 같은 원하지 않는 이물질이 복수의 게이트 전극(115)에 침투하는 것을 방지할 수 있다. 또한, 상기 보호층(117)은 상기 게이트 전극(115)에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상을 방지할 수 있다. 예를 들면, 상기 보호층(117)은 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON) 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 전극(115)의 양측에서 상기 핀형 활성 영역(FA) 내에 소스/드레인 영역들(120)이 배치된다. 상기 소스/드레인 영역들(120)은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역들(120)은 리세스 영역(120R)을 포함할 수 있다. 리세스 영역(120R)은 콘택 플러그(160)의 일부가 그 내부에 배치될 수 있도록 충분한 깊이로 형성될 수 있다. 상기 소스/드레인 영역들(120)은 핀형 활성 영역(FA)의 상면보다 더 높은 레벨의 상단부(또는 상면)(ST)를 가지는 상승된 소스/드레인(raised source/drain) 구조를 가질 수 있다. 도 2b에 도시된 바와 같이, 소스/드레인 영역들(120)은 오각형 형상을 가질 수 있으나, 이에 한정되지 않으며 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 소스 및 드레인 영역들(120)은, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역들(120)은 선택적 에피택셜 성장된 복수의 SiGe층을 포함할 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 상기 복수의 SiGe층은 p형 불순물로 도핑될 수 있다. 다른 일부 실시예들에서, 상기 소스/드레인 영역들(120)은 에피택셜 성장된 Si층 또는 에피택셜 성장된 SiC층으로 이루어질 수 있다. 상기 Si층 또는 SiC층은 n형 불순물로 도핑될 수 있다.
상기 복수의 게이트 전극(115)의 각 사이에는 제1 층간 절연막(132)이 형성된다. 상기 제1 층간 절연막(132)은 이웃하는 2개의 게이트 전극(115) 사이에서 상기 소스/드레인 영역들(120)을 덮도록 형성될 수 있다. 상기 제1 층간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간 절연막(136)은 상기 보호층(117) 상기 제1 층간 절연막(132) 상에 형성될 수 있다. 상기 제2 층간 절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 층간 절연막(132) 및 제2 층간 절연막(136) 중 적어도 하나는 TEOS(tetra ethyl orthosilicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 층간 절연막(132)과 제2 층간 절연막(136) 중 적어도 하나는 초저유전상수(예를 들어, 약 2.0 ~ 2.4의 유전 상수)를 가지는 초저유전(ultra low K) 막, 예를 들어 SiOC 막 및 SiCOH 막 중에서 선택되는 막일 수 있다.
콘택 플러그(160)는 상기 소스/드레인 영역(120)에 전기적으로 연결되도록 상기 소스/드레인 영역(120)의 리세스 영역(120R) 상에 배치된다. 상기 콘택 플러그(160)는 상기 리세스 영역(120R)의 내부로부터 상기 기판(110)의 상면(X-Y면)에 수직인 제3 방향(Z 방향)으로 연장된다. 콘택 플러그(160)는 상기 제2 층간 절연막(136) 및 제1 층간 절연막(132)을 관통할 수 있다. 상기 콘택 플러그(160)는 상기 제1 층간 절연막(132)과 상기 제2 층간 절연막(136)에 의해 둘러싸여 다른 도전층들과 절연될 수 있다. 상기 콘택 플러그(160)는 X-Y면을 따른 단면 형상이 원형, 타원형, 또는 다각형일 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 상기 콘택 플러그(160)는 상기 리세스 영역(120R)에 위치한 단부(tip) 영역을 갖는다. 상기 콘택 플러그(160)은 도전성 배리어층(162) 및 도전층(164)를 포함할 수 있다. 상기 도전성 배리어층(150)은 상기 도전층(134)의 하면 및 측벽은 둘러쌀 수 있다. 상기 도전성 배리어층(150)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들어, 상기 도전성 배리어층(150)은 TiN, TaN, AlN, WN 또는 이들의 조합으로 이루어질 수 있다. 상기 도전층(134)은 W, Cu, Al, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
상기 소스/드레인 영역(120)의 일 영역 상에 실리사이드층(145)이 배치될 수 있다. 구체적으로, 상기 소스/드레인 영역(120)의 상기 리세스 영역(120R)의 내부에 형성되고, 상기 소스/드레인 영역들(120)과 상기 콘택 플러그(160)의 단부(tip) 사이에 상기 실리사이드층(145)이 배치될 수 있다. 구체적으로, 상기 실리사이드층(145)이 상기 소스/드레인 영역들(120)과 상기 콘택 플러그(160)의 단부(tip)의 도전성 배리어층(150) 사이에 배치될 수 있다
상기 실리사이드층(145)과 상기 콘택 플러그(160) 사이에 보이드(void)(VD)가 배치될 수 있다. 상기 보이드(VD)는 상기 도전성 배리어층(162)과 상기 실리사이드층(145) 사이에 의해 배치될 수 있다. 상기 보이드(VD)의 폭(W1)은 상기 콘택 플러그(160)의 하부의 폭(W2)보다 작을 수 있다. 따라서, 상기 실리사이드층(145)의 적어도 일부는 상기 도전성 배리어층(162)과 접촉할 수 있다. 즉, 상기 보이드(VD)는 상기 실리사이드층(162)과 상기 도전성 배리어층(162)에 의해 밀폐될 수 있다.
상기 보이드(VD)는 상기 소스/드레인 영역(120)의 상단보다 낮게 위치할 수 있다. 또한, 상기 보이드(VD)는 상기 게이트 구조물의 아래에 배치된 상기 핀형 활성 영역(FA)의 상면보다 낮게 위치할 수 있다. 다만, 상기 보이드(VD)의 위치는 이에 한정되는 것은 아니다.
일부 실시예에서, 상기 실리사이드층(145)은 실리콘(Si) 이외에 Ti, Co, Ni, Ta, Pt, Si, Ge, C, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 실리사이드층(145)은 티타늄 실리사이드일 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치(100A)의 단면도들이다. 도 3a는 도 2a에 대응되는 단면도이고, 도 3b는 도 2b에 대응되는 단면도이다.
도 3a 및 도 3b의 반도체 장치(100A)는 도 2a 및 도 2b의 반도체 장치(100)와 비교할 때, 콘택 스페이서(140)을 더 포함할 수 있다. 도 3a 및 도 3b의 반도체 장치(100A)는 도 2a 및 도 2b의 반도체 장치(100)와 콘택 플러그(160`)의 프로파일이 상이하다. 도 3a 및 도 3b에서 앞선 실시예와 동일한 참조 부호는 동일 부재를 나타내며, 반복되는 설명을 생략하기로 한다.
반도체 장치(100A)는 상기 콘택 플러그(160`)의 적어도 하부를 둘러싸는 콘택 스페이서(140)를 더 포함할 수 있다. 상기 콘택 플러그(160`)은 콘택 스페이서(140)로 둘러싸인 하부 영역 및 상기 하부 영역보다 더 큰 폭을 가지는 상부 영역을 포함할 수 있다.
상기 콘택 스페이서(140)은 제1 층간 절연층(132) 내의 콘택 플러그(160)를 둘러쌀 수 있고, 상기 콘택 스페이서(140)의 상단은 제1 층간 절연층(132)의 상면보다 높게 연장될 수 있다. 상기 콘택 스페이서(140)의 상단은 상기 게이트 구조물의 상면보다 높게 위치할 수 있다. 상기 콘택 스페이서(140)의 하단은 상기 소스/드레인 영역(120)의 상단부(또는 상면)에 접하고 있는 것으로 도시되어 있으나, 이에 한정되지 않는다. 상기 콘택 스페이서(140)의 하단은 상기 소스/드레인 영역(120)의 상단부(또는 상면)보다 아래까지 연장될 수 있다.
상기 콘택 스페이서(140)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치(100B)의 단면도이다. 도 4는 도 2a에 대응되는 단면도이다. 도 4의 반도체 장치(100B)는 도 2a의 반도체 장치(100)와 달리, 상기 소스/드레인 영역들(120a)은 핀형 활성 영역(FA)의 상면과 실질적으로 동일한 레벨의 상단부(또는 상면)(ST)를 가질 수 있다. 상기 보이드(VD)는 상기 소스/드레인 영역(120)의 상단부보다 낮게 위치할 수 있다. 또한, 상기 보이드(VD)는 상기 게이트 구조물의 아래에 배치된 상기 핀형 활성 영역(FA)의 상면보다 낮게 위치할 수 있다.
도 4에서 앞선 실시예와 동일한 참조 부호는 동일 부재를 나타내며, 반복되는 설명을 생략하기로 한다.
도 5는 본 발명의 실시예들에 따른 반도체 장치(100C)의 단면도이다. 도 5는 도 2a에 대응되는 단면도이다. 도 5의 반도체 장치(100C)는 도 2a의 반도체 장치(100)보다 상기 소스/드레인 영역들(120b)의 상단부(또는 상면(ST)의 높이가 더 높을 수 있다. 상기 보이드(VD)는 상기 소스/드레인 영역(120)의 상단부보다 낮게 위치하지만, 상기 보이드(VD)는 상기 게이트 구조물의 아래에 배치된 상기 핀형 활성 영역(FA)의 상면보다 높게 위치할 수 있다.
도 5에서 앞선 실시예와 동일한 참조 부호는 동일 부재를 나타내며, 반복되는 설명을 생략하기로 한다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치(200)의 레이아웃이다.
도 7a는 도 6의 반도체 장치(200)를 I-I'선으로 절개하여 본 단면도이고, 도 7b는 도 6의 반도체 장치(200)를 III-III'선으로 절개하여 본 단면도이고, 도 7c는 도 6의 반도체 장치(200)를 II-II'선으로 절개하여 본 단면도이다.
도 6과 함께 도 7a, 도 7b 및 도 7c를 참조하면, 반도체 장치(200)는 복수의 핀형(fin-type) 활성 영역들(FA)을 갖는 기판(210)을 포함한다. 도면 상에는 예시적으로 2개의 핀형 활성 영역들(FA)이 도시되어 있다. 상기 기판(210)상에서 상기 핀형 활성 영역들(FA)의 하부 측벽은 소자 분리막(211)으로 덮여 있다. 상기 핀형 활성 영역들(FA)의 저면 레벨은 도 7a에서 점선(BL)으로 표시되어 있다. 상기 핀형 활성 영역(FA)은 활성 핀으로 지칭될 수 있다.
상기 핀형 활성 영역(FA) 위에는 인터페이스 절연막(212), 게이트 절연막(214) 및 게이트 전극(215)이 배치될 수 있다. 상기 게이트 절연막(214) 및 상기 게이트 전극(215)은 상기 핀형 활성 영역들(FA)의 상면 및 양 측벽과, 소자 분리막(211)의 상면을 덮으면서 상기 제1 방향(X 방향)에 교차하는 제2 방향(Y 방향)으로 연장될 수 있다.
상기 게이트 전극(215)은 제1 게이트 전극(215a) 및 제2 게이트 전극(215b)을 포함할 수 있다. 제1 및 제2 게이트 전극(215a, 215b)은 서로 다른 물질로 이루어질 수 있다.
상기 인터페이스 절연막(212), 상기 게이트 절연막(214) 및 상기 게이트 전극(215)은 게이트 구조물을 이룰 수 있다. 상기 게이트 구조물의 양 측벽은 게이트 스페이서(224)로 덮일 수 있다. 상기 게이트 구조물의 상면은 보호층(217)로 덮일 수 있다.
상기 게이트 전극(215)의 양측에서 상기 핀형 활성 영역(FA) 내에 소스/드레인 영역들(220)이 배치된다. 상기 소스/드레인 영역들(220)은 상기 핀형 활성 영역들(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역들(220)은 리세스 영역(220R)을 포함할 수 있다. 소스/드레인 영역들(220)은 복수의 핀형 활성 영역들(FA) 상에서 서로 합쳐진(merged) 구조로 형성될 수 있다. 합쳐진 소스/드레인 영역(220)과 소자 분리막(211)의 사이에 하부 보이드(VB)가 형성될 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역들(220)은 선택적 에피택셜 성장된 복수의 SiGe층을 포함할 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 상기 복수의 SiGe층은 p형 불순물로 도핑될 수 있다. 다른 일부 실시예들에서, 상기 소스/드레인 영역들(220)은 에피택셜 성장된 Si층 또는 에피택셜 성장된 SiC층으로 이루어질 수 있다. 상기 Si층 또는 SiC층은 n형 불순물로 도핑될 수 있다.
복수의 게이트 전극(215)의 사이에는 제1 층간 절연막(232)이 형성된다. 제2 층간 절연막(236)은 상기 보호층(217) 상기 제1 층간 절연막(232) 상에 형성될 수 있다.
콘택 플러그(260)는 상기 소스/드레인 영역(220)에 전기적으로 연결되도록 상기 소스/드레인 영역(220)의 리세스 영역(220R) 상에 배치된다. 콘택 플러그(260)는 상기 제2 층간 절연막(236) 및 제1 층간 절연막(232)을 관통할 수 있다.
상기 콘택 플러그(260)은 도전성 배리어층(262) 및 도전층(264)를 포함할 수 있다. 상기 도전성 배리어층(262)은 상기 도전층(234)의 하면 및 측벽은 둘러쌀 수 있다.
상기 소스/드레인 영역(220)의 일 영역 상에 실리사이드층(245)이 배치될 수 있다. 구체적으로, 상기 소스/드레인 영역(220)의 상기 리세스 영역(220R)의 내부에 형성되고, 상기 소스/드레인 영역들(220)과 상기 콘택 플러그(260)의 단부(tip) 사이에 상기 실리사이드층(245)이 배치될 수 있다. 구체적으로, 상기 실리사이드층(245)이 상기 소스/드레인 영역들(220)과 상기 콘택 플러그(260)의 단부(tip)의 도전성 배리어층(262) 사이에 배치될 수 있다
상기 실리사이드층(245)과 상기 콘택 플러그(260) 사이에 보이드(void)(VD)가 배치될 수 있다. 상기 보이드(VD)는 상기 도전성 배리어층(262)과 상기 실리사이드층(245) 사이에 의해 배치될 수 있다. 상기 보이드(VD)는 이웃하는 활성 영역들(FA) 상에 일체로 길게 형성될 수 있다. 상기 보이드(VD)는 상기 하부 보이드(VB) 상에도 형성될 수 있다. 상기 보이드(VD)의 폭은 상기 콘택 플러그(260)의 하부의 폭보다 작을 수 있다. 따라서, 상기 실리사이드층(245)의 적어도 일부는 상기 도전성 배리어층(262)과 접촉할 수 있다. 즉, 상기 보이드(VD)는 상기 실리사이드층(262)과 상기 도전성 배리어층(262)에 의해 밀폐될 수 있다.
상기 보이드(VD)는 상기 소스/드레인 영역(220)의 상단보다 낮게 위치할 수 있다. 또한, 상기 보이드(VD)는 상기 게이트 구조물의 아래에 배치된 상기 핀형 활성 영역(FA)의 상면보다 낮게 위치할 수 있다. 다만, 상기 보이드(VD)의 위치는 이에 한정되는 것은 아니다.
반도체 장치(200)은 일 실시예에서 도 3a 및 도 3b의 콘택 스페이서(140)과 동일한 구조의 콘택 스페이서를 더 포함할 수 있다. 상기 콘택 스페이서는 콘택 플러그(260)의 적어도 하부를 둘러싸도록 형성될 수 있다. 이 경우, 상기 콘택 플러그(260)은 상기 콘택 스페이서로 둘러싸인 하부 영역 및 상기 하부 영역보다 더 큰 폭을 가지는 상부 영역을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 8에 도시된 구조는 도 7c에 도시된 구조의 변형으로서, 콘택 플러그(260)와 소스/드레인 영역(220)의 사이에 복수의 보이드들(VD')이 배치될 수 있다. 상기 복수의 보이드들(Vd')의 크기는 서로 다를 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 9를 참조하면, 반도체 장치(500)에서 기판(110)은 제1 소자 영역(TR1) 및 제2 소자 영역(TR2)을 가진다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 전기적 특성이 서로 다른 영역들일 수 있다. 일부 실시예들에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 다른 채널 타입을 가지는 트랜지스터들을 형성하는 영역들일 수 있다. 예를 들면, 상기 제1 소자 영역(TR1)은 PMOS 트랜지스터를 포함하는 영역이고, 상기 제2 소자 영역(TR2)은 NMOS 트랜지스터를 포함하는 영역일 수 있다.
상기 제1 소자 영역(TR1) 및 제2 소자 영역(TR2)은 앞선 실시예들과 유사한 구조를 가질 수 있다. 다만, 제1 소자 영역(TR1)에 형성된 PMOS 트랜지스터의 실리사이드층(345)의 저면의 제1 깊이(D1)과 제2 소자 영역(TR2)에 형성된 NMOS 트랜지스터에 포함되는 실리사이드층(445)의 저면의 제2 깊이(D2)는 서로 다를 수 있다. 예를 들면, 도7에 도시된 바와 같이, 상기 제1 깊이(D1)은 상기 제2 깊이(D2)보다 더 깊을 수 있다. 이에 따라 제1 보이드(VD1)은 제2 보이드(VD2)보다 낮게 위치할 수 있다. 이는 PMOS 트랜지스터의 소스/드레인 영역들(320)이 NMOS 트랜지스터의 소스/드레인 영역들(420)보다 에칭률이 더 높기 때문이다. 따라서, 콘택홀을 형성하기 위한 에칭 공정에서 상기 제1 깊이(D1)은 상기 제2 깊이(D2)보다 더 깊게 형성될 수 있다. 상기 제1 보이드(VD1)의 폭은 상기 제1 콘택 플러그(360)의 하부의 폭보다 작고, 상기 제2 보이드(VD2)의 폭은 상기 제2 콘택 플러그(460)의 하부의 폭보다 작을 수 있다. 상기 제1 보이드(VD1)는 제1 활성 영역(FA1)의 상면보다 낮게 위치할 수 있다. 상기 제2 보이드(VD2)는 제2 활성 영역(FA2)의 상면과 동일한 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 상기 제2 보이드(VD2)는 제2 활성 영역(FA2)의 상면보다 높거나 낮은 레벨에 위치할 수 있다.
상기 제1 콘택 플러그(360)는 제1 도전성 배리어층(362) 및 제1 도전층(364)을 포함하고, 상기 제2 콘택 플러그(460)는 제2 도전성 배리어층(462) 및 제2 도전층(464)을 포함할 수 있다. 상기 제1 보이드(VD1)는 상기 제1 실리사이드층(345)과 제1 도전성 배리어층(362)에 의해 밀폐되고, 상기 제2 보이드(VD2)는 상기 제2 실리사이드층(445)과 제2 도전성 배리어층(462)에 의해 밀폐될 수 있다.
상기 제1 소자 영역(TR1)에서 소스/드레인 영역(320)에 형성되는 리세스 영역(320R)의 저면의 레벨은 상기 제1 깊이(D1)에 대응될 수 있다. 상기 제2 소자 영역(TR2)에서 소스/드레인 영역(420)에 형성되는 리세스 영역(420R)의 저면의 레벨은 상기 제2 깊이(D2)에 대응할 수 있다.
반면에, 상기 제1 소자 영역(TR1)에 형성되는 소스/드레인 영역(320)의 상면의 레벨은 상기 제2 소자 영역(TR2)에 형성되는 소스/드레인 영역(420)의 상면의 레벨은 서로 동일할 수 있다. 일 실시예에서, 상기 제1 소자 영역(TR1)에 형성되는 소스/드레인 영역(320)의 상면의 레벨은 상기 제2 소자 영역(TR2)에 형성되는 소스/드레인 영역(420)의 상면의 레벨은 서로 다를 수 있다.
반도체 장치(500)은 일 실시예에서 도 3a 및 도 3b의 콘택 스페이서(140)과 동일한 구조의 제1 콘택 스페이서 및 제2 콘택 스페이서를 더 포함할 수 있다. 상기 제1 콘택 스페이서는 제1 소자 영역(TR1)의 제1 콘택 플러그(360)의 적어도 하부를 둘러싸도록 형성될 수 있고, 상기 제2 콘택 스페이서는 제2 소자 영역(TR2)의 제2 콘택 플러그(460)의 적어도 하부를 둘러싸도록 형성될 수 있다. 이 경우, 상기 제1 콘택 플러그(360)은 상기 제1 콘택 스페이서로 둘러싸인 하부 영역 및 상기 하부 영역보다 더 큰 폭을 가지는 상부 영역을 포함할 수 있다. 상기 제2 콘택 플러그(460)은 상기 제2 콘택 스페이서로 둘러싸인 하부 영역 및 상기 하부 영역보다 더 큰 폭을 가지는 상부 영역을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치(500A)의 단면도이다.
도 10의 반도체 장치(500A)는 도 9의 반도체 장치(500)와 달리, 상기 제1 소자 영역(TR1)에 형성되는 상기 소스/드레인 영역들(320a)은 핀형 활성 영역(FA)의 상면과 실질적으로 동일한 레벨의 상단부(또는 상면)를 가질 수 있다.
상기 제1 소자 영역(TR1)에 형성되는 소스/드레인 영역(320a)의 상면의 레벨은 상기 제2 소자 영역(TR2)에 형성되는 소스/드레인 영역(420)의 상면의 레벨보다 낮을 수 있다. 제1 보이드(VD1)은 제2 보이드(VD2)보다 낮게 위치할 수 있다.
도 10에서 앞선 실시예와 동일한 참조 부호는 동일 부재를 나타내며, 반복되는 설명을 생략하기로 한다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치로 구현된 SoC(System on Chip)의 구성을 개략적으로 나타내는 도면이다.
도 11을 참조하면, SoC(System on Chip, 1000)는 중앙 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 중앙 처리 유닛(1110)은 SoC(1100)의 동작을 제어할 수 있다. 중앙 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 중앙 처리 유닛(1110)은 멀티-코어를 포함할 수 있다.
멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 중앙 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 중앙 처리 유닛(1110)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 시스템 온 칩(SoC)에 요구되는 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 기능 블록들(1150)은 SoC에 요구되는 다양한 기능들을 수행할 수 있다. 예를 들어, SoC(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다. SoC(1000)는 본 발명의 일 실시예들에 따른 반도체 장치들(100, 100A, 100B, 100C, 200, 500, 500A) 중 적어도 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
101: 기판
FA: 핀형 활성 영역
111: 소자 분리막
112: 인터페이서 절연막
114: 게이트 절연막
115: 게이트 전극
117: 보호층
120: 소스/드레인 영역
124: 게이트 스페이서
145: 실리사이드층
VD: 보이드
160: 콘택 플러그
132,136: 제1, 제2 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장된 활성 핀;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 활성 핀의 상부를 덮는 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 활성 핀 상에 배치된 소스/드레인 영역;
    상기 소스/드레인 영역상에 배치된 실리사이드층;
    상기 소스/드레인 영역에 연결되는 콘택 플러그; 및
    상기 실리사이드층과 상기 콘택 플러그 사이에 배치된 보이드(void);를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 콘택 플러그는 도전성 배리어층 및 도전층을 포함하고,
    상기 보이드는 상기 도전성 배리어층과 상기 실리사이드층 사이에 의해 배치되는 반도체 장치.
  3. 제2항에 있어서,
    상기 실리사이드층의 적어도 일부는 상기 도전성 배리어층과 접촉하는 반도체 장치.
  4. 제1항에 있어서,
    상기 보이드는 상기 소스/드레인 영역의 상단보다 낮게 위치하는 반도체 장치.
  5. 제1항에 있어서,
    상기 보이드는 상기 활성 핀의 상면보다 낮게 위치하는 반도체 장치.
  6. 제1항에 있어서,
    상기 보이드의 폭은 상기 콘택 플러그의 하부의 폭보다 작은 반도체 장치.
  7. 제1항에 있어서,
    상기 콘택 플러그의 적어도 하부를 둘러싸는 콘택 스페이서를 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 실리사이드층은 상기 콘택 플러그와 상기 소스/드레인 영역의 사이에만 배치되는 반도체 장치.
  9. 서로 다른 도전형의 불순물을 포함하는 제1 활성 영역 및 제2 활성 영역을 가지는 기판;
    상기 제1 활성 영역 내에 배치되고, 제1 리세스 영역이 형성된 상면을 가지는 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역의 상기 제1 리세스 영역 상에 배치되는 제1 콘택 플러그;
    상기 제1 소스/드레인 영역과 상기 제1 콘택 플러그 사이에 배치된 제1 보이드;
    상기 제2 활성 영역 내에 배치되고, 제2 리세스 영역이 형성된 상면을 가지는 제2 소스/드레인 영역;
    상기 제2 소스/드레인 영역의 상기 제2 리세스 영역 상에 배치되는 제2 콘택 플러그; 및
    상기 제2 소스/드레인 영역과 상기 제2 콘택 플러그 사이에 배치된 제2 보이드;를 포함하고,
    상기 제1 보이드는 상기 제2 보이드보다 낮게 위치하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 보이드의 폭은 상기 제1 콘택 플러그의 하부의 폭보다 작고, 상기 제2 보이드의 폭은 상기 제2 콘택 플러그의 하부의 폭보다 작은 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
US10510883B2 (en) * 2017-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric source and drain structures in semiconductor devices
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US10707322B2 (en) * 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN111261709A (zh) * 2018-11-30 2020-06-09 长鑫存储技术有限公司 导电插塞结构、半导体器件及其形成方法
US20240147703A1 (en) * 2022-11-01 2024-05-02 Nanya Technology Corporation Semiconductor device with assistance features and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629260B1 (ko) * 2004-06-02 2006-09-29 삼성전자주식회사 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체형성방법
US20160233164A1 (en) * 2015-02-10 2016-08-11 Jung-Hun Choi Integrated circuit device and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582469A (ja) 1991-09-18 1993-04-02 Sony Corp 配線形成方法
US6977437B2 (en) 2003-03-11 2005-12-20 Texas Instruments Incorporated Method for forming a void free via
US8922003B2 (en) 2012-01-19 2014-12-30 Globalfoundries Singapore Pte. Ltd. Low OHMIC contacts
US8815752B2 (en) 2012-11-28 2014-08-26 Micron Technology, Inc. Methods of forming features in semiconductor device structures
KR20140055183A (ko) 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102001511B1 (ko) 2012-12-26 2019-07-19 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629260B1 (ko) * 2004-06-02 2006-09-29 삼성전자주식회사 선택적 장벽금속층을 갖는 반도체소자의 콘택 구조체형성방법
US20160233164A1 (en) * 2015-02-10 2016-08-11 Jung-Hun Choi Integrated circuit device and method of manufacturing the same

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