TWI748028B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI748028B
TWI748028B TW106145961A TW106145961A TWI748028B TW I748028 B TWI748028 B TW I748028B TW 106145961 A TW106145961 A TW 106145961A TW 106145961 A TW106145961 A TW 106145961A TW I748028 B TWI748028 B TW I748028B
Authority
TW
Taiwan
Prior art keywords
pattern
channel
gate electrode
semiconductor device
patterns
Prior art date
Application number
TW106145961A
Other languages
English (en)
Other versions
TW201836067A (zh
Inventor
金成玟
金洞院
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201836067A publication Critical patent/TW201836067A/zh
Application granted granted Critical
Publication of TWI748028B publication Critical patent/TWI748028B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

一種半導體裝置，包括：設置在基底上的通道圖案；設置在各通道圖案的第一側及第二側的一對源極/汲極圖案；以及設置在通道圖案周圍的閘電極，其中閘電極在相鄰的通道圖案之間包括第一凹陷頂表面，其中通道圖案與基底間隔開，及其中閘電極設置在基底及通道圖案之間。

Description

半導體裝置
本發明構思的例示性實施例關於一種半導體裝置，更具體而言，關於一種包括場效應電晶體的半導體裝置及其製造方法。
相關申請案的交叉參照
本專利案主張於2017年3月23日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0037112號的優先權，所述專利申請案的揭露內容全文以引用的方式併入本文中。
由於半導體裝置的小尺寸、多功能特性及/或低製造成本，半導體裝置在電子工業中無處不在。半導體裝置可為用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置或同時具有記憶體及邏輯元件的混合裝置。為了滿足對高可靠性和高速度的電子裝置的增加的需求，期望多功能的半導體裝置。為了滿足這些技術需求，半導體裝置的複雜性及積體密度持續提高。
在本發明構思的例示性實施例中，半導體裝置包括：設 置在基底上的通道圖案；設置在各通道圖案的第一側及第二側的一對源極/汲極圖案；以及設置在通道圖案周圍的閘電極，其中閘電極在相鄰的通道圖案之間包括第一凹陷頂表面，其中通道圖案與基底間隔開，及其中閘電極設置在基底及通道圖案之間。
在本發明構思的例示性實施例中，半導體裝置包括：設置在基底上的一對源極/汲極圖案之間的通道圖案；設置在通道圖案周圍的閘電極；在通道圖案上的罩幕圖案；及覆蓋閘電極與罩幕圖案的閘極封頂圖案，其中閘電極的頂表面低於罩幕圖案的頂表面，其中通道圖案及基底間隔開，及其中閘電極設置在基底及通道圖案之間。
在本發明構思的例示性實施例中，半導體裝置包括：在基底上的主動圖案，主動圖案包括：第一半導體圖案；及與第一半導體圖案間隔開的第二半導體圖案；及與主動圖案相交並沿第一方向延伸的閘電極，其中閘電極設置在第一半導體圖案與第二半導體圖案之間，其中第二半導體圖案包括通道圖案及源極/汲極圖案，及其中閘電極包括與第二半導體圖案相鄰的凹陷頂表面。
在本發明構思的例示性實施例中，半導體裝置包括：基底；設置在基底上的半導體圖案；設置在半導體圖案上的第一通道及第二通道，其中第一通道及第二通道彼此相鄰；及設置在各第一通道及第二通道的第一側及第二側上及在半導體圖案與第一通道之間及在半導體圖案與第二通道之間的閘電極，其中在第一及第二通道之間的閘電極的表面向基底凹陷且低於第一通道及第 二通道的頂表面。
100:基底
140:第一層間絕緣層
150:第二層間絕緣層
160:障壁層
165:導電柱
AC:接點
AP1:第一主動圖案
AP2:第二主動圖案
CH1:第一通道圖案
CH1a:第一上通道圖案
CH1b:第一下通道圖案
CH2:第二通道圖案
CH2a:第二上通道圖案
CH2b:第二下通道圖案
D1:第一方向
D2:第二方向
D3:第三方向
DE:凹痕
ES:空洞空間
GE:閘電極
GI:閘極介電質圖案
GP:閘極封頂圖案
GS:閘極間隔物
GSL:間隔物層
H1:第一高度
H2:第二高度
H3:第三高度
H4:第四高度
IP:絕緣圖案
IP1:第一絕緣圖案
IP2:第二絕緣圖案
IP3:第三絕緣圖案
LV1:第一高度
LV2:第二高度
LV3:第三高度
M:區域
MP1:第一罩幕圖案
MP2:第二罩幕圖案
NR:n通道金屬氧化物半導體場效應電晶體區域
PR:p通道金屬氧化物半導體場效應電晶體區域
PH1:第一空穴
PH2:第二空穴
PH3:第三空穴
PH4:第四空穴
PH5:第五空穴
PH6:第六空穴
PP:初始閘極圖案
RG:凹陷區域
RS:凹陷頂表面
RS1:第一凹陷頂表面
RS2:第二凹陷頂表面
SA:犧牲圖案
SA1:第一犧牲圖案
SA2:第二犧牲圖案
SD1:第一源極/汲極圖案
SD2:第二源極/汲極圖案
SP:半導體圖案
SP1:第一半導體圖案
SP2:第二半導體圖案
ST:裝置隔離層
TR1:第一溝渠
TR2:第二溝渠
W1:第一寬度
W2:第二寬度
A-A':線
B-B':線
C-C':線
D-D':線
藉由參照附圖及所附詳細說明詳細描述本發明構思的例示性實施例，本發明構思的上述和其他特徵將變得更加明顯。相似的元件符號可指稱圖式中的相似元件。
圖1繪示根據本發明構思的例示性實施例的半導體裝置的平面圖。
圖2A、圖2B及圖2C分別為沿圖1的線A-A’、線B-B’及線C-C’的剖面圖。
圖3A是繪示圖1的區域「M」的透視圖。
圖3B是沿圖3A的線D-D’的透視圖。
圖4、圖6、圖8、圖10、圖12、圖14及圖16是繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法的平面圖。
圖5A、圖7A、圖9A、圖11A、圖13A、圖15A及圖17A分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線A-A’的剖面圖。
圖5B、圖7B、圖9B、圖11B、圖13B、圖15B及圖17B分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線B-B’的剖面圖。
圖7C、圖9C、11C、圖13C、圖15C及圖17C分別是沿圖6、 圖8、圖10、圖12、圖14及圖16的線C-C’的剖面圖。
圖18、圖19及圖20是沿圖1的線B-B’的剖面圖以繪示根據本發明構思的例示性實施例的半導體裝置。
圖21A、圖21B及圖21C分別是沿圖1的線A-A’、線B-B’及線C-C’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。
圖22是沿圖3A的線D-D’的透視圖以繪示根據本發明構思的例示性實施例的半導體裝置。
圖23A、圖24A、圖25A、圖26A、圖27A、圖28A及圖29A分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線A-A’的剖面圖，以繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法。
圖23B、圖24B、圖25B、圖26B、圖27B、圖28B及圖29B分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線B-B’的剖面圖，以繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法。
圖24C、圖25C、圖26C、圖27C、圖28C及圖29C分別是沿圖6、圖8、圖10、圖12、圖14及圖16的線C-C’的剖面圖，以繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法。
圖30A及圖30B分別是沿圖1的線A-A’及線B-B’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。
圖31A及圖31B分別是沿圖1的線A-A’及線B-B’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。
圖32、圖33及圖34是沿圖1的線B-B’的剖面圖以繪示根據本發明構思的例示性實施例的半導體裝置。
圖35A、圖35B及圖35C分別是沿圖1的線A-A’、線B-B’及線C-C’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。
圖36是沿圖3A的線D-D’的透視圖以繪示根據本發明構思的例示性實施例的半導體裝置。
圖37A、圖37B、圖37C、圖38A、圖38B、圖38C、圖39A、圖39B、圖39C、圖40A、圖40B、圖40C、圖41A、圖41B、圖41C、圖42A、圖42B及圖42C是沿圖1的線A-A’、線B-B’及線C-C’的剖面圖以繪示根據本發明構思的例示性實施例的半導體裝置。
圖1繪示根據本發明構思的例示性實施例的半導體裝置的平面圖。圖2A、圖2B及圖2C分別為沿圖1的線A-A’、線B-B’及線C-C’的剖面圖。圖3A是繪示圖1的區域「M」的透視圖。圖3B是沿圖3A的線D-D’的透視圖。
參照圖1、圖2A、圖2B、圖2C、圖3A及圖3B，可在基底100上提供裝置隔離層ST。裝置隔離層ST可劃分p通道金 屬氧化物半導體場效應電晶體(PMOSFET)區域PR及n通道金屬氧化物半導體場效應電晶體(NMOSFET)區域NR。基底100可為包括矽、鍺或矽鍺的半導體基底或可為化合物半導體基底。在本發明構思的例示性實施例中，基底100可為矽基底。裝置隔離層ST可包括絕緣材料，諸如氧化矽層。
PMOSFET區域PR及NMOSFET區域NR可利用插入於其間的裝置隔離層ST在第一方向D1上彼此間隔開。第一方向D1可平行於基底100的頂表面。PMOSFET區域PR及NMOSFET區域NR可以與第一方向D1相交的第二方向D2延伸。在PMOSFET區域PR及NMOSFET區域NR之間的裝置隔離層ST可比在主動圖案AP1與主動圖案AP2之間的裝置隔離層ST更深。
PMOSFET區域PR及NMOSFET區域NR可為邏輯單元區域，其上設置有構成半導體裝置的邏輯電路的邏輯電晶體。例如，構成處理器核心或輸入/輸出(I/O)端子的邏輯電晶體可設置在基底100的邏輯單元區域上。PMOSFET區域PR及NMOSFET區域NR可包括一些邏輯電晶體。
另外，PMOSFET區域PR及NMOSFET區域NR可構成用於儲存邏輯資料的記憶體單元區域。例如，構成多個靜態隨機存取記憶體(static random access memory，SRAM)單元的記憶體單元電晶體可設置在基底100的記憶體單元區域上。PMOSFET區域PR及NMOSFET區域NR可包括一些記憶體單元電晶體。然而，本發明構思的例示性實施例不限於此。
沿第二方向D2延伸的多個主動圖案AP1及主動圖案AP2可提供在PMOSFET區域PR及NMOSFET區域NR上。主動圖案AP1及主動圖案AP2可包括在PMOSFET區域PR上的第一主動圖案AP1及在NMOSFET區域NR上的第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2可沿第一方向D1配置。在圖1中，兩個第一主動圖案AP1設置在PMOSFET區域PR上及兩個第二主動圖案AP2設置在NMOSFET區域NR上。然而，本發明構思的例示性實施例不限於此。
各第一主動圖案AP1及第二主動圖案AP2可包括第一半導體圖案SP1及設置在第一半導體圖案SP1上的第二半導體圖案SP2。第二半導體圖案SP2可與第一半導體圖案SP1垂直地間隔開。作為實例，第一半導體圖案SP1及第二半導體圖案SP2在第三方向D3可彼此隔開。第一半導體圖案SP1可為基底100的一部份，且可對應於從基底100的頂表面突出的基底100的部分。例如，第一半導體圖案SP1及第二半導體圖案SP2可包括矽。
第一溝渠TR1可設置在PMOSFET區域PR上彼此相鄰的第一半導體圖案SP1之間，第二溝渠TR2可設置在NMOSFET區域NR上彼此相鄰的第一半導體圖案SP1之間。裝置隔離層ST可填充第一溝渠TR1及第二溝渠TR2。裝置隔離層ST可劃分第一主動圖案AP1及第二主動圖案AP2。裝置隔離層ST可直接覆蓋第一半導體圖案SP1的下部的側壁。第一半導體圖案SP1的頂表面可比裝置隔離層ST的頂表面更高。例如，第一半導體圖案SP1 的上部可從裝置隔離層ST之間垂直地突出。
第一通道圖案CH1及第一源極/汲極圖案SD1可提供於第一主動圖案AP1的第二半導體圖案SP2中。第一源極/汲極圖案SD1可為P型摻雜區域。各第一通道圖案CH1可設置在彼此相鄰的一對第一源極/汲極圖案SD1之間。第二通道圖案CH2及第二源極/汲極圖案SD2可提供於第二主動圖案AP2的第二半導體圖案SP2中。第二源極/汲極圖案SD2可為N型摻雜區域。各第二通道圖案CH2可設置在彼此相鄰的一對第二源極/汲極圖案SD2之間。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可包括藉由選擇性磊晶生長(selective epitaxial growth，SEG)製程所形成的磊晶圖案。第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的頂表面可設置在比第一通道圖案CH1及第二通道圖案CH2的頂表面更高的高度上。
各第一源極/汲極圖案SD1可包括具有比第二半導體圖案SP2的半導體元件更大的晶格常數的半導體元件。因此，第一源極/汲極圖案SD1可提供第一通道圖案CH1壓縮應力。例如，第一源極/汲極圖案SD1可包括矽鍺(SiGe)。各第二源極/汲極圖案SD2可包括具有與第二半導體圖案SP2的半導體元件的晶格常數相等或更小的半導體元件。在第二源極/汲極圖案SD2的半導體元件的晶格常數比第二半導體圖案SP2的半導體元件的晶格常數更小的情況下，第二源極/汲極圖案SD2可提供第二通道圖案CH2拉伸應力。例如，第二源極/汲極圖案SD2可包括與第二半導體圖 案SP2相同的半導體元件(例如矽)。
第一空穴PH1及第二空穴PH2可設置在第一半導體圖案SP1及第二半導體圖案SP2之間。第一空穴PH1及第二空穴PH2可彼此連接而構成一個聯合空穴。第一空穴PH1及第二空穴PH2可對應在第一半導體圖案SP1及第二半導體圖案SP2之間的空間。第二半導體圖案SP2可藉由第一空穴PH1及第二空穴PH2而與第一半導體圖案SP1垂直地間隔開。第一空穴PH1可與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2垂直重疊，第二空穴PH2可與第一通道圖案CH1及第二通道圖案CH2垂直重疊。垂直重疊可指元件例如在垂直於或實質上垂直於基底100的延伸方向的方向上彼此重疊。
第一罩幕圖案MP1可分別提供在第一通道圖案CH1及第二通道圖案CH2上。第一通道圖案CH1及第二通道圖案CH2可分別與第一罩幕圖案MP1垂直重疊。在本實施例中，第一罩幕圖案MP1可與第一通道圖案CH1及第二通道圖案CH2的頂表面直接接觸。例如，第一罩幕圖案MP1可包括SiCN、SiCON或SiN。
可提供沿第一方向D1延伸的閘電極GE以與第一主動圖案AP1及第二主動圖案AP2相交。閘電極GE可在第二方向D2上彼此間隔開。閘電極GE可圍繞第一通道圖案CH1及第二通道圖案CH2。閘電極GE可圍繞各第一通道圖案CH1及第二通道圖案CH2的兩個側壁及底表面。閘電極GE可填充在第一半導體圖案SP1及第二半導體圖案SP2之間的第二空穴PH2。例如，閘電 極GE可包括導電金屬氮化物(例如氮化鈦或氮化鉭)或金屬材料(例如鈦、鉭、鎢、銅或鋁)。
在本發明構思的例示性實施例中，第一通道圖案CH1在第二方向D2上可具有第一寬度W1。第一寬度W1可為在彼此相鄰的一對第一源極/汲極圖案SD1之間的距離。設置在第二空穴PH2中的閘電極GE在第二方向D2上可具有第二寬度W2。第二寬度W2可比第一寬度W1更小。因為第二寬度W2具有相對較小的尺寸，可減少在閘電極GE與閘電極GE周圍的介電質之間的寄生電容。
各閘電極GE可具有凹陷頂表面RS。凹陷頂表面RS可在相鄰的第一罩幕圖案MP1之間形成。換句話說，凹陷頂表面RS可在於第一方向D1上彼此相鄰的通道圖案CH1及通道圖案CH2之間形成。凹陷頂表面RS可凹向基底100。
在本發明構思的例示性實施例中，與第一通道圖案CH1相鄰的閘電極GE具有第一高度H1，設置在第一通道圖案CH1及第二通道圖案CH2之間的中心點(或靠近中心點)處的閘電極GE具有第二高度H2。與第二通道圖案CH2相鄰的閘電極GE具有第三高度H3。此處，第一高度H1及第三高度H3可比第二高度H2更大。換句話說，從第一通道圖案CH1往第二通道圖案CH2移動，在第一通道圖案CH1及第二通道圖案CH2之間的閘電極GE的高度可先減少然後增加。
在本發明構思的例示性實施例中，於在第一方向D1上彼 此相鄰的一對第一通道圖案CH1之間的閘電極GE具有第四高度H4。此處，第四高度H4可比第二高度H2更大。換句話說，在第一通道圖案CH1及第二通道圖案CH2之間的凹陷頂表面RS可比在第一通道圖案CH1之間的凹陷頂表面RS更朝向基底100凹陷。例如，在第一通道圖案CH1及第二通道圖案CH2之間的凹陷頂表面RS的最低點可比在第一通道圖案CH1之間的凹陷頂表面RS的最低點更靠近基底100。
一對閘極間隔物GS可分別設置在各閘電極GE的兩個側壁上。閘極間隔物GS可在第一方向D1沿閘電極GE延伸。閘極間隔物GS的頂表面可比閘電極GE的頂表面更高。閘極間隔物GS的頂表面可實質上與第一層間絕緣層140的頂表面及閘極封頂圖案GP的頂表面共平面。所述一對閘極間隔物GS可分別提供在第一罩幕圖案MP1的兩個邊緣部分上。在本發明構思的例示性實施例中，所述一對閘極間隔物GS的外側壁可分別對齊第一罩幕圖案MP1的兩個側壁。例如，閘極間隔物GS可包括SiCN、SiCON或SiN。在本發明構思的例示性實施例中，各閘極間隔物GS可具有由SiCN、SiCON或SiN形成的多層結構。
閘極介電質圖案GI可設置在閘電極GE以及第一主動圖案AP1及第二主動圖案AP2之間。各閘極介電質圖案GI可沿各閘電極GE的底表面延伸。閘極介電質圖案GI可覆蓋裝置隔離層ST的頂表面及第一半導體圖案SP1的頂表面。閘極介電質圖案GI可覆蓋各第一通道圖案CH1及第二通道圖案CH2的兩個側壁 及底表面。閘極介電質圖案GI及閘電極GE可填充第二空穴PH2。
閘極介電質圖案GI可包括高介電常數(high-k)介電質材料。例如，高介電常數介電質材料可包括氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
閘極封頂圖案GP可提供在各閘電極GE上。閘極封頂圖案GP可在第一方向D1沿閘電極GE延伸。閘極封頂圖案GP可設置在所述一對閘極間隔物GS之間。閘極封頂圖案GP可覆蓋閘電極GE的凹陷頂表面RS及第一罩幕圖案MP1。閘極封頂圖案GP可包括對於第一層間絕緣層140及第二層間絕緣層150具有蝕刻選擇性的材料。例如，閘極封頂圖案GP可包括SiON、SiCN、SiCON或SiN。
絕緣圖案IP可提供在彼此相鄰的一對閘電極GE之間，且可填充第一空穴PH1。絕緣圖案IP可覆蓋第一半導體圖案SP1的上部的側壁及第二半導體圖案SP2的下部的側壁。設置在第一半導體圖案SP1及第二半導體圖案SP2的側壁上的絕緣圖案IP在第一方向D1的厚度可實質上等於閘極間隔物GS在第二方向D2的厚度。絕緣圖案IP可包括與閘極間隔物GS相同的材料。
第一層間絕緣層140可提供在基底100上。第一層間絕緣層140可覆蓋閘極間隔物GS、絕緣圖案IP及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層140的頂表面可實質上與閘極封頂圖案GP的頂表面及閘極間隔物GS的頂表面 共平面。第二層間絕緣層150可設置在第一層間絕緣層140及閘極封頂圖案GP上。例如，各第一層間絕緣層140及第二層間絕緣層150可包括氧化矽層。
至少一個接點AC可在一對閘電極GE之間穿透第二層間絕緣層150及第一層間絕緣層140以電連接第一源極/汲極圖案SD1及/或第二源極/汲極圖案SD2。在本發明構思的例示性實施例中，各接點AC可連接多個源極/汲極圖案SD1及/或SD2。在本發明構思的例示性實施例中，一個接點AC可連接一個源極/汲極圖案SD1或SD2。然而，本發明構思的例示性實施例不限於此。
各接點AC可包括導電柱165及圍繞導電柱165的障壁層160。障壁層160可覆蓋導電柱165的側壁及底表面。例如，導電柱165可包括至少一種金屬材料，諸如鋁、銅、鎢、鉬或鈷。例如，障壁層160可包括至少一種金屬氮化物，諸如氮化鈦(TiN)、氮化鉭(TaN)或氮化鎢(WN)。
在本發明構思的例示性實施例中，接點AC的底表面可設置在第一高度LV1。閘電極GE的頂表面的最高點可設置在第二高度LV2。閘電極GE的頂表面的最低點可設置在第三高度LV3。在本發明構思的例示性實施例中，第二高度LV2可實質上相同於或低於第一高度LV1。第三高度LV3可低於第一高度LV1。換句話說，閘電極GE可低於接點AC。當在剖面圖中觀察時，閘電極GE可不與接點AC重疊。閘電極GE的頂表面的第二高度LV2可低於第一罩幕圖案MP1的頂表面的高度。例如，第二高度LV2可實質 上相同於或低於第一罩幕圖案MP1的底表面的高度。
在閘電極GE及接點AC之間可由於介電質(例如閘極間隔物GS及閘極封頂圖案GP)設置在閘電極GE及接點AC之間而發生寄生電容。然而，在根據本發明構思的例示性實施例的半導體裝置中，閘電極GE可低於接點AC，因此可減少寄生電容。結果，可增加半導體裝置的操作速度及電特性。
另外，矽化物層可設置在接點AC及源極/汲極圖案SD1及SD2之間。接點AC可透過矽化物層電連接到第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。矽化物層可包括金屬矽化物，例如矽化鈦、矽化鉭及/或矽化鎢。
在本發明構思的替代性實施例中，通道可為鰭式通道，凹陷的閘電極的頂表面可低於鰭式通道的頂表面，因此，可減少例如在閘電極及接點之間的電容。
圖4、圖6、圖8、圖10、圖12、圖14及圖16是繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法的平面圖。圖5A、圖7A、圖9A、圖11A、圖13A、圖15A及圖17A分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線A-A’的剖面圖。圖5B、圖7B、圖9B、圖11B、圖13B、圖15B及圖17B分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線B-B’的剖面圖。圖7C、圖9C、11C、圖13C、圖15C及圖17C分別是沿圖6、圖8、圖10、圖12、圖14及圖16的線C-C’的剖面圖。
參照圖4、圖5A及圖5B，可依序在基底100上形成犧牲層及半導體層。在本發明構思的例示性實施例中，基底100可為矽基底。犧牲層可包括鍺層、矽鍺層或氧化矽層。半導體層可包括矽層。犧牲層可對於半導體層及基底100具有蝕刻選擇性。
第一罩幕圖案MP1可形成於半導體層上。可使用第一罩幕圖案MP1作為蝕刻罩幕依序蝕刻半導體層、犧牲層及基底100，以形成第一主動圖案AP1及第二主動圖案AP2。第一主動圖案AP1及第二主動圖案AP2可具有沿第二方向D2延伸的線形狀。第一主動圖案AP1可構成基底100的PMOSFET區域PR，第二主動圖案AP2可構成基底100的NMOSFET區域NR。例如，第一罩幕圖案MP1可包括SiCN、SiCON或SiN。
各第一主動圖案AP1及第二主動圖案AP2可包括藉由所圖案化基底100的上部形成的第一半導體圖案SP1、藉由圖案化犧牲層所形成的犧牲圖案SA及藉由圖案化半導體層所形成的第二半導體圖案SP2。犧牲圖案SA可設置在第一半導體圖案SP1及第二半導體圖案SP2之間。
在蝕刻製程期間，第一溝渠TR1可形成於第一主動圖案AP1之間，第二溝渠TR2可形成於第二主動圖案AP2之間。裝置隔離層ST可形成在第一溝渠TR1及第二溝渠TR2中。例如，可形成絕緣層(例如氧化矽層)以完全填充第一溝渠TR1及第二溝渠TR2。之後，可使絕緣層凹陷以暴露第一罩幕圖案MP1、第二半導體圖案SP2及犧牲圖案SA。裝置隔離層ST的頂表面可低於 第一半導體圖案SP1的頂表面。
參照圖6及圖7A至圖7C，可形成與第一主動圖案AP1及第二主動圖案AP2相交的初始閘極圖案PP。各初始閘極圖案PP可具有沿第一方向D1延伸的線形狀或棒形狀。例如，初始閘極圖案PP的形成可包括在基底100的整個表面上形成初始閘極層、在初始閘極層上形成第二罩幕圖案MP2及使用第二罩幕圖案MP2作為蝕刻罩幕蝕刻初始閘極層。初始閘極層可包括多晶矽層。
參照圖8及圖9A至圖9C，可選擇性移除被初始閘極圖案PP暴露的犧牲圖案SA以形成第一空穴PH1。例如，初始閘極圖案PP可覆蓋部份的犧牲圖案SA，且可暴露犧牲圖案SA的其他部份。可在犧牲圖案SA上進行等向性蝕刻製程以移除犧牲圖案SA的暴露部份。此時，可藉由初始閘極圖案PP保護犧牲圖案SA的覆蓋部份。等向性蝕刻製程後保留的犧牲圖案SA在第二方向D2的寬度可比初始閘極圖案PP在第二方向D2的寬度更小。
間隔物層GSL可共形地形成在基底100的整個表面上。間隔物層GSL可覆蓋初始閘極圖案PP的側壁及第二半導體圖案SP2的側壁。間隔物層GSL可填充第一空穴PH1。例如，間隔物層GSL可包括SiCN、SiCON或SiN。在本發明構思的例示性實施例中，間隔物層GSL可具有包括SiCN、SiCON或SiN的多層結構。
參照圖10及圖11A至圖11C，可非等向性蝕刻間隔物層GSL以形成閘極間隔物GS及絕緣圖案IP。非等向性蝕刻製程可 一直進行到第一罩幕圖案MP1及第二半導體圖案SP2的上部被暴露。閘極間隔物GS可覆蓋初始閘極圖案PP的側壁。絕緣圖案IP可覆蓋第二半導體圖案SP2的側壁的下部。絕緣圖案IP可填充第一空穴PH1。
參照圖12及圖13A至圖13C，可在設置在PMOSFET區域PR上的各初始閘極圖案PP的兩側形成第一源極/汲極圖案SD1。例如，可使用第二罩幕圖案MP2及閘極間隔物GS作為蝕刻罩幕蝕刻暴露的第一罩幕圖案MP1及第二半導體圖案SP2的上部。因此，凹陷區域RG可在各初始閘極圖案PP兩側的第二半導體圖案SP2的上部中形成。可藉由使用第一主動圖案AP1的凹陷區域RG的內表面作為種子層進行SEG製程形成第一源極/汲極圖案SD1。例如，SEG製程可包括化學氣相沉積(CVD)製程或分子束泵晶(MBE)製程。
因為形成了第一源極/汲極圖案SD1，第一通道圖案CH1可設置在初始閘極圖案PP下方的一對第一源極/汲極圖案SD1之間。各第一源極/汲極圖案SD1可包括具有比第二半導體圖案SP2的半導體元件更大的晶格常數的半導體元件。例如，第一源極/汲極圖案SD1可包括矽鍺(SiGe)。可在SEG製程期間，藉由原位法(in-situ method)以摻雜劑(例如硼)摻雜第一源極/汲極圖案SD1。另外，可在SEG製程後以摻雜劑摻雜第一源極/汲極圖案SD1。
可在設置在NMOSFET區域NR上的各初始閘極圖案PP 兩側形成第二源極/汲極圖案SD2。形成第二源極/汲極圖案SD2的方法可類似於形成第一源極/汲極圖案SD1的方法。因為形成了第二源極/汲極圖案SD2，第二通道圖案CH2可設置在初始閘極圖案PP下方的一對第二源極/汲極圖案SD2之間。各第二源極/汲極圖案SD2可包括具有與第二半導體圖案SP2的半導體元件的晶格常數相等或更小的半導體元件。例如，第二源極/汲極圖案SD2可包括與第二半導體圖案SP2相同的半導體元件(例如矽)。可以摻雜劑(例如磷)摻雜第二源極/汲極圖案SD2。
第一源極/汲極圖案SD1可不與第二源極/汲極圖案SD2同時形成。例如，可在NMOSFET區域NR上形成硬罩幕後，形成第一源極/汲極圖案SD1。可在PMOSFET區域PR上形成硬罩幕後，形成第二源極/汲極圖案SD2。
參照圖14及圖15A至圖15C，可於基底100的整個表面上形成第一層間絕緣層140，以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、第二罩幕圖案MP2及閘極間隔物GS。例如，第一層間絕緣層140可包括氧化矽層。
可將第一層間絕緣層140平坦化直到初始閘極圖案PP的頂表面被暴露。可使用回蝕製程或化學機械研磨(CMP)製程進行第一層間絕緣層140的平坦化製程。可在平坦化製程期間完全移除第二罩幕圖案MP2。結果，第一層間絕緣層140的頂表面可實質上與初始閘極圖案PP的頂表面及閘極間隔物GS的頂表面共平面。可選擇性移除暴露的初始閘極圖案PP。可藉由移除初始閘 極圖案PP形成空洞空間ES。
空洞空間ES可暴露第一主動圖案AP1及第二主動圖案AP2的犧牲圖案SA。可選擇性移除被空洞空間ES暴露的犧牲圖案SA以形成第二空穴PH2。各第二空穴PH2可藉由第一半導體圖案SP1的頂表面、第二半導體圖案SP2的底表面及彼此相鄰的絕緣圖案IP的側壁界定。第二空穴PH2可連接到空洞空間ES。可藉由等向性蝕刻製程進行犧牲圖案SA的選擇性移除。
參照圖16及圖17A至圖17C，可在各空洞空間ES中形成閘極介電質圖案GI及閘電極GE。閘極介電質圖案GI及閘電極GE可填充在各空洞空間ES中的第二空穴PH2。
例如，可在空洞空間ES中共形地形成閘極介電質圖案GI以部分地填充空洞空間ES。可使用原子層沉積(ALD)製程或化學氧化製程形成閘極介電質圖案GI。例如，閘極介電質圖案GI可包括高介電常數介電質材料。例如，高介電常數介電質材料可包括氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
可形成完全填充空洞空間ES的閘電極層，並可在閘電極層上進行平坦化製程以形成閘電極GE。例如，閘電極層可包括導電金屬氮化物(例如氮化鈦或氮化鉭)或金屬材料(例如鈦、鉭、鎢、銅或鋁)。
再次參照圖1及圖2A至圖2C，閘電極GE的上部可為 凹陷的。當閘電極GE是凹陷的時，保留的第一罩幕圖案MP1可用作為蝕刻罩幕。可藉由第一罩幕圖案MP1保護第一通道圖案CH1及第二通道圖案CH2，及可藉由使用第一罩幕圖案MP1作為蝕刻罩幕選擇性蝕刻閘電極GE及閘極介電質圖案GI。
凹陷化製程可一直進行到閘電極GE的頂表面設置在與第一罩幕圖案MP1的底表面實質上相同的高度或較低的高度。在本發明構思的例示性實施例中，凹陷化製程可一直進行到閘電極GE的頂表面設置在與第一通道圖案CH1及第二通道圖案CH2的頂表面實質上相同的高度或較低的高度。可藉由凹陷化製程在閘電極GE處形成凹陷頂表面RS。凹陷頂表面RS可形成於在第一方向D1上彼此相鄰的通道圖案之間。凹陷頂表面RS可凹向基底100。
在本發明構思的例示性實施例中，在第一方向D1上彼此相鄰的一對第一通道圖案CH1之間的閘電極GE的高度H4可比在第一通道圖案CH1及第二通道圖案CH2之間的閘電極GE的高度H2更大。因為在第一通道圖案CH1及第二通道圖案CH2之間的距離比在所述一對第一通道圖案CH1之間的距離更大，所以在第一通道圖案CH1及第二通道圖案CH2之間的閘電極GE的暴露面積可比在所述一對第一通道圖案CH1之間的閘電極GE的暴露面積更大。因此，在第一通道圖案CH1及第二通道圖案CH2之間的閘電極GE的蝕刻程度可比在所述一對第一通道圖案CH1之間的閘電極GE的蝕刻程度更大。
可分別在凹陷的閘電極GE上形成閘極封頂圖案GP。可形成閘極封頂圖案GP以覆蓋閘電極GE的凹陷頂表面RS及第一罩幕圖案MP1。例如，閘極封頂圖案GP可包括SiON、SiCN、SiCON或SiN。
可在第一層間絕緣層140及閘極封頂圖案GP上形成第二層間絕緣層150。第二層間絕緣層150可包括氧化矽層或低介電常數氧化物層。例如，低介電常數氧化物層可包括摻雜碳的氧化矽層，例如SiCOH。可藉由CVD製程形成第二層間絕緣層150。
可形成穿透第二層間絕緣層150及第一層間絕緣層140的接點AC。接點AC可連接到第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。接點AC的形成可包括形成暴露第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的接孔、形成部分地填充接孔的障壁層160及形成完全填充接孔的導電柱165。例如，障壁層160可包括金屬氮化物，諸如氮化鈦(TiN)、氮化鉭(TaN)或氮化鎢(WN)。例如，導電柱165可包括金屬材料，諸如鋁、銅、鎢、鉬或鈷。
可形成具有設置在第一高度LV1的底表面的接點AC。可透過凹陷化製程使閘電極GE的最高點設置在第二高度LV2。第二高度LV2可實質上相同於或低於第一高度LV1。然而，在本發明構思的例示性實施例中，閘電極GE可低於接點AC，因此，可減少其間的寄生電容。結果，可增加半導體裝置的操作速度及電特性。
圖18、圖19及圖20是沿圖1的線B-B’的剖面圖以繪示根據本發明構思的例示性實施例的半導體裝置。在圖18、圖19及圖20的實施例中，為了容易與方便說明，關於與圖1、圖2A至圖2C、圖3A及圖3B的實施例相同的技術特徵的說明將省略。換句話說，在下文中將主要描述圖18、圖19及圖20的實施例以及圖1、圖2A至圖2C、圖3A及圖3B的實施例之間的差異。
參照圖1、圖2A、圖2C及圖18，各閘電極GE的頂表面可以是平坦的。例如，從第一通道圖案CH1到第二通道圖案CH2，閘電極GE的高度可實質上一致。閘電極GE的頂表面的第二高度LV2可實質上相同於或低於接點AC的底表面的第一高度LV1。
參照圖1、圖2A、圖2C及圖19，第一罩幕圖案MP1可從第一通道圖案CH1及第二通道圖案CH2的頂表面省略。各閘電極GE的頂表面可以是平坦的。閘電極GE的頂表面與第一通道圖案CH1及第二通道圖案CH2的頂表面可實質上共平面或較低。第一通道圖案CH1及第二通道圖案CH2的頂表面可直接接觸閘極封頂圖案GP的底表面。閘電極GE的頂表面的第二高度LV2可實質上相同於或低於接點AC的底表面的第一高度LV1。
參照圖1、圖2A、圖2C及圖20，各閘電極GE可包括第一凹陷頂表面RS1及第二凹陷頂表面RS2。當在平面圖中觀察時，第二凹陷頂表面RS2可形成於PMOSFET區域PR及NMOSFET區域NR之間。第二凹陷頂表面RS2可從第一凹陷頂表面RS1向 基底100延伸。第二凹陷頂表面RS2可從第一凹陷頂表面RS1凹入且突向基底100。
圖21A、圖21B及圖21C分別是沿圖1的線A-A’、線B-B’及線C-C’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。圖22是沿圖3A的線D-D’的透視圖以繪示根據本發明構思的例示性實施例的半導體裝置。在圖21A、圖21B、圖21C及圖22的實施例中，為了容易與方便說明，關於與圖1、圖2A至圖2C、圖3A及圖3B的實施例相同的技術特徵的說明將省略或簡略提及。換句話說，在下文中將主要描述圖21A、圖21B、圖21C及圖22的實施例以及圖1、圖2A至圖2C、圖3A及圖3B的實施例之間的差異。
參照圖1、圖3A、圖21A、圖21B、圖21C及圖22，第三空穴PH3及第四空穴PH4可被界定在第二半導體圖案SP2及第一罩幕圖案MP1之間。在第一主動圖案AP1上的第三空穴PH3及第四空穴PH4可對應被第一通道圖案CH1、一對第一源極/汲極圖案SD1及第一罩幕圖案MP1圍繞的空間。在第二主動圖案AP2上的第三空穴PH3及第四空穴PH4可對應被第二通道圖案CH2、一對第二源極/汲極圖案SD2及第一罩幕圖案MP1圍繞的空間。第四空穴PH4可設置在各第一通道圖案CH1及第二通道圖案CH2上的一對第三空穴PH3之間。可藉由第三空穴PH3及第四空穴PH4將第一罩幕圖案MP1與第一通道圖案CH1及第二通道圖案CH2垂直地間隔開。第三空穴PH3及第四空穴PH4在第三方向 D3的高度(或長度)可與第一空穴PH1及第二空穴PH2在第三方向D3的高度(或長度)實質上相同或不同。第三方向D3可與基底100的頂表面實質上垂直。
可提供第一絕緣圖案IP1以填充第一空穴PH1，及可提供第二絕緣圖案IP2以填充第三空穴PH3。第一絕緣圖案IP1及第二絕緣圖案IP2可包括與閘極間隔物GS相同的材料。
各閘電極GE及各閘極介電質圖案GI可填充第四空穴PH4。換句話說，閘電極GE的第一部份及閘極介電質圖案GI的第一部份可設置在第一通道圖案CH1及第一罩幕圖案MP1之間。閘電極GE的第二部份及閘極介電質圖案GI的第二部份可設置在第二通道圖案CH2及第一罩幕圖案MP1之間。可利用插入於其間的第二絕緣圖案IP2將閘電極GE及閘極介電質圖案GI與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2間隔開。
閘電極GE可圍繞各第一通道圖案CH1及第二通道圖案CH2的頂表面、兩個側壁及底表面，如於圖21B所繪示的。換句話說，根據本實施例的半導體裝置可包括閘極全環型(gate-all-around-type)場效應電晶體，其包括具有被閘電極GE圍繞的外周表面的通道圖案。
接點AC的底表面可設置在第一高度LV1。閘電極GE的頂表面的最高點可設置在第二高度LV2。閘電極GE的頂表面的最低點可設置在第三高度LV3。在本發明構思的例示性實施例中，第二高度LV2可實質上相同於或低於第一高度LV1。第三高度LV3 可低於第一高度LV1。
圖23A、圖24A、圖25A、圖26A、圖27A、圖28A及圖29A分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線A-A’的剖面圖，以繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法。圖23B、圖24B、圖25B、圖26B、圖27B、圖28B及圖29B分別是沿圖4、圖6、圖8、圖10、圖12、圖14及圖16的線B-B’的剖面圖，以繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法。圖24C、圖25C、圖26C、圖27C、圖28C及圖29C分別是沿圖6、圖8、圖10、圖12、圖14及圖16的線C-C’的剖面圖，以繪示用於製造根據本發明構思的例示性實施例的半導體裝置的方法。在以下的實施例中，為了容易與方便說明，關於與圖4至圖17C的實施例相同的技術特徵的說明將省略或簡略提及。換句話說，在下文中將主要描述以下實施例以及圖4至圖17C的實施例之間的差異。
參照圖4、圖23A及圖23B，可在基底100上依序形成第一犧牲層、半導體層及第二犧牲層。各第一犧牲層及第二犧牲層可包括鍺層、矽鍺層或氧化矽層。在本發明構思的例示性實施例中，第一犧牲層及第二犧牲層可包括相同的材料。在本發明構思的例示性實施例中，第一犧牲層及第二犧牲層可包括不同材料。
第一罩幕圖案MP1可形成於第二犧牲層上。可使用第一罩幕圖案MP1作為蝕刻罩幕依序蝕刻第二犧牲層、半導體層、第一犧牲層及基底100，以形成第一主動圖案AP1及第二主動圖案 AP2。
各第一主動圖案AP1及第二主動圖案AP2可包括：藉由圖案化基底100的上部所形成的第一半導體圖案SP1、藉由圖案化第一犧牲層所形成的第一犧牲圖案SA1、藉由圖案化半導體層所形成的第二半導體圖案SP2及藉由圖案化第二犧牲層所形成的第二犧牲圖案SA2。第一犧牲圖案SA1可設置在第一半導體圖案SP1及第二半導體圖案SP2之間，第二犧牲圖案SA2可設置在第一罩幕圖案MP1及第二半導體圖案SP2之間。
裝置隔離層ST可形成於第一主動圖案AP1之間的第一溝渠TR1、第二主動圖案AP2之間的第二溝渠TR2及第一主動圖案AP1及第二主動圖案AP2之間的溝渠中。
參照圖6及圖24A至圖24C，可形成與第一主動圖案AP1及第二主動圖案AP2相交的第二罩幕圖案MP2及初始閘極圖案PP。
參照圖8及圖25A至圖25C，可選擇性移除被初始閘極圖案PP暴露的第一犧牲圖案SA1以形成第一空穴PH1，及可選擇性移除被初始閘極圖案PP暴露的第二犧牲圖案SA2以形成第三空穴PH3。可保留被初始閘極圖案PP覆蓋的第一犧牲圖案SA1及第二犧牲圖案SA2。換句話說，可保留在第二罩幕圖案MP2下方的第一犧牲圖案SA1及第二犧牲圖案SA2。
間隔物層GSL可共形地形成在基底100的整個表面上。間隔物層GSL可覆蓋初始閘極圖案PP的側壁及第二半導體圖案 SP2的側壁。間隔物層GSL可填充第一空穴PH1及第三空穴PH3。
參照圖10及圖26A至圖26C，可非等向性蝕刻間隔物層GSL以形成閘極間隔物GS、第一絕緣圖案IP1及第二絕緣圖案IP2。非等向性蝕刻製程可一直進行到第一絕緣圖案IP1暴露出第二半導體圖案SP2的上部。第一罩幕圖案MP1及第二絕緣圖案IP2可被第一絕緣圖案IP1暴露。第一絕緣圖案IP1可填充第一空穴PH1，第二絕緣圖案IP2可填充第三空穴PH3。
參照圖12及圖27A至圖27C，可在設置在PMOSFET區域PR上的各初始閘極圖案PP的兩側形成第一源極/汲極圖案SD1。例如，可使用第二罩幕圖案MP2及閘極間隔物GS作為蝕刻罩幕蝕刻暴露的第一罩幕圖案MP1、第二絕緣圖案IP2及第二半導體圖案SP2的上部。因此，凹陷區域RG可在各初始閘極圖案PP兩側的第二半導體圖案SP2的上部中形成。可進行選擇性磊晶生長(SEG)製程以形成填充第一主動圖案AP1的凹陷區域RG的第一源極/汲極圖案SD1。
可在設置在NMOSFET區域NR上的各初始閘極圖案PP兩側形成第二源極/汲極圖案SD2。形成第二源極/汲極圖案SD2的方法可類似於形成第一源極/汲極圖案SD1的方法。
參照圖14及圖28A至圖28C，可於基底100的整個表面上形成第一層間絕緣層140以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、第二罩幕圖案MP2及閘極間隔物GS。可將第一層間絕緣層140平坦化直到初始閘極圖案PP的頂表面被暴 露。可選擇性移除暴露的初始閘極圖案PP。可藉由移除初始閘極圖案PP形成空洞空間ES。
空洞空間ES可暴露第一主動圖案AP1及第二主動圖案AP2的第一犧牲圖案SA1及第二犧牲圖案SA2。可移除被空洞空間ES暴露的第一犧牲圖案SA1以形成第二空穴PH2，及可移除被空洞空間ES暴露的第二犧牲圖案SA2以形成第四空穴PH4。各第四空穴PH4可藉由第二半導體圖案SP2的頂表面、第一罩幕圖案MP1的底表面及彼此相鄰的第二絕緣圖案IP2的側壁界定。第二空穴PH2及第四空穴PH4可連接到空洞空間ES。
參照圖16及圖29A至圖29C，可在各空洞空間ES中形成閘極介電質圖案GI及閘電極GE。閘極介電質圖案GI及閘電極GE可填充在各空洞空間ES中的第二空穴PH2及第四空穴PH4。
再次參照圖1及圖21A至圖21C，可使用第一罩幕圖案MP1作為蝕刻罩幕使閘電極GE的上部凹陷。可藉由第一罩幕圖案MP1保護在第四空穴PH4中的閘電極GE及閘極介電質圖案GI。凹陷化製程可一直進行到閘電極GE的頂表面設置在與第一罩幕圖案MP1的底表面實質上相同的高度或較低的高度。可藉由凹陷化製程形成閘電極GE的凹陷頂表面RS。
可分別在凹陷的閘電極GE上形成閘極封頂圖案GP。閘極封頂圖案GP可覆蓋閘電極GE的凹陷頂表面RS及第一罩幕圖案MP1。可在第一層間絕緣層140及閘極封頂圖案GP上形成第二層間絕緣層150。可形成穿透第二層間絕緣層150及第一層間絕 緣層140的接點AC。接點AC可連接到第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。
圖30A及圖30B分別是沿圖1的線A-A’及線B-B’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。在圖30A及圖30B的實施例中，關於與圖1及圖21A至圖21C的上述實施例相同的技術特徵的說明將省略。主要將描述圖30A及圖30B的實施例以及圖1及圖21A至圖21C的實施例之間的差異。
參照圖1、圖21C、圖30A及圖30B，只有閘極介電質圖案GI可填充第四空穴PH4。第三空穴PH3及第四空穴PH4在第三方向D3的高度(或長度)可小於第一空穴PH1及第二空穴PH2在第三方向D3的高度(或長度)。只有閘極介電質圖案GI可設置在第一罩幕圖案MP1及第二半導體圖案SP2之間。閘電極GE可圍繞各第一通道圖案CH1及第二通道圖案CH2的兩個側壁及底表面。
圖31A及圖31B分別是沿圖1的線A-A’及線B-B’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。在圖31A及圖31B的實施例中，關於與圖1及圖21A至圖21C的上述實施例相同的技術特徵的說明將省略。主要將描述圖31A及圖31B的實施例以及圖1及圖21A至圖21C的實施例之間的差異。
參照圖1、圖21C、圖31A及圖31B，第二犧牲圖案SA2可分別填充第四空穴PH4。換句話說，各第二犧牲圖案SA2可設置在第二半導體圖案SP2及各第一罩幕圖案MP1之間。如於圖31B 所繪示的，當在藉由第一方向D1及第三方向D3定義的剖面圖中觀察時，各第二犧牲圖案SA2的兩個側壁可具有凹痕DE。例如，第二犧牲圖案SA2的側壁可朝向第一罩幕圖案MP1及通道圖案之間的中心點往內突。各第二犧牲圖案SA2在第一方向D1的寬度可比第一罩幕圖案MP1在第一方向D1的寬度更小。另外，各第二犧牲圖案SA2在第一方向D1的寬度可比第二半導體圖案SP2在第一方向D1的寬度更小。閘極介電質圖案GI可覆蓋第一通道圖案CH1及第二通道圖案CH2的側壁，且可延伸到第二犧牲圖案SA2的側壁上。閘電極GE可圍繞各第一通道圖案CH1及第二通道圖案CH2的兩個側壁及底表面。例如，第二犧牲圖案SA2可包括氧化矽。
為了製造根據圖31A及31B的實施例的半導體裝置，例如，上文參照圖4、圖23A及圖23B描述的第一犧牲層及第二犧牲層可由不同材料形成。例如，第一犧牲層可由矽鍺層形成及第二犧牲層可由氧化矽層形成。在上文參照圖14及圖28A至圖28C描述的蝕刻製程中，可選擇性移除被空洞空間ES暴露的第一犧牲圖案SA1；然而，可保留被空洞空間ES暴露的第二犧牲圖案SA2。當第一犧牲圖案SA1被移除時，可部分地蝕刻暴露的第二犧牲圖案SA2的側壁以形成凹痕DE。
圖32、圖33及圖34是沿圖1的線B-B’的剖面圖以繪示根據本發明構思的例示性實施例的半導體裝置。在圖32、圖33及圖34的實施例中，關於與圖1及圖21A至圖21C的上述實施例 相同的技術特徵的說明將省略。主要將描述圖32、圖33及圖34的實施例以及圖1及圖21A至圖21C的實施例之間的差異。
參照圖1、圖21A、圖21C及圖32，各閘電極GE的頂表面可以是平坦的。例如，從第一通道圖案CH1到第二通道圖案CH2，閘電極GE的高度可實質上一致。閘電極GE的頂表面的第二高度LV2可實質上相同於或低於接點AC的底表面的第一高度LV1。
參照圖1、圖21A、圖21C及圖33，可省略在第一通道圖案CH1及第二通道圖案CH2上的第一罩幕圖案MP1。各閘電極GE的頂表面可以是平坦的。閘電極GE的頂表面可比第一通道圖案CH1及第二通道圖案CH2的頂表面更高。閘電極GE的頂表面的第二高度LV2可實質上相同於或低於接點AC的底表面的第一高度LV1。
參照圖1、圖21A、圖21C及圖34，各閘電極GE可包括第一凹陷頂表面RS1及第二凹陷頂表面RS2。當在平面圖中觀察時，第二凹陷頂表面RS2可形成於PMOSFET區域PR及NMOSFET區域NR之間。第二凹陷頂表面RS2可從第一凹陷頂表面RS1向基底100延伸。第二凹陷頂表面RS2可從第一凹陷頂表面RS1凹入且突向基底100。
圖35A、圖35B及圖35C分別是沿圖1的線A-A’、線B-B’及線C-C’的剖面圖，以繪示根據本發明構思的例示性實施例的半導體裝置。圖36是沿圖3A的線D-D’的透視圖以繪示根 據本發明構思的例示性實施例的半導體裝置。在圖35A、圖35B、圖35C及圖36的實施例中，關於與圖1、圖3A、圖21A、圖21B、圖21C及圖22的實施例相同的技術特徵的說明將省略。在下文中將主要描述圖35A、圖35B、圖35C及圖36的實施例以及圖1、圖3A、圖21A、圖21B、圖21C及圖22的實施例之間的差異。
參照圖1、圖3A、圖35A、圖35B、圖35C及圖36，第五空穴PH5及第六空穴PH6可被界定於各第一主動圖案AP1及第二主動圖案AP2的第二半導體圖案SP2中。在第一主動圖案AP1中的第五空穴PH5及第六空穴PH6可將第一通道圖案CH1分成第一上通道圖案CH1a及第一下通道圖案CH1b。第一主動圖案AP1的第五空穴PH5及第六空穴PH6可對應被第一上通道圖案CH1a、一對第一源極/汲極圖案SD1及第一下通道圖案CH1b圍繞的空間。在第二主動圖案AP2中的第五空穴PH5及第六空穴PH6可將第二通道圖案CH2分成第二上通道圖案CH2a及第二下通道圖案CH2b。第二主動圖案AP2的第五空穴PH5及第六空穴PH6可對應被第二上通道圖案CH2a、一對第二源極/汲極圖案SD2及第二下通道圖案CH2b圍繞的空間。第五空穴PH5及第六空穴PH6在第三方向D3的高度(或長度)可與第一空穴PH1及第二空穴PH2在第三方向D3的高度(或長度)實質上相同或不同。
可提供第三絕緣圖案IP3以分別填充第五空穴PH5。第一絕緣圖案IP1、第二絕緣圖案IP2及第三絕緣圖案IP3可包括與閘極間隔物GS相同的材料。
各閘電極GE及各閘極介電質圖案GI可填充第六空穴PH6。換句話說，閘電極GE的第一部份及閘極介電質圖案GI的第一部份可設置在第一上通道圖案CH1a及第一下通道圖案CH1b之間。閘電極GE的第二部份及閘極介電質圖案GI的第二部份可設置在第二上通道圖案CH2a及第二下通道圖案CH2b之間。可利用插入於其間的第三絕緣圖案IP3將閘電極GE及閘極介電質圖案GI與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2間隔開。
閘電極GE可圍繞各第一上通道圖案CH1a及第一下通道圖案CH1b的頂表面、兩個側壁及底表面，如於圖35B所繪示的。另外，閘電極GE可圍繞各第二上通道圖案CH2a及第二下通道圖案CH2b的頂表面、兩個側壁及底表面，如於圖35B所繪示的。換句話說，根據本實施例的半導體裝置可包括閘極全環型(gate-all-around-type)場效應電晶體，其包括具有被閘電極GE圍繞的外周表面的通道圖案。
為了製造根據本實施例的半導體裝置，可參照上文描述的圖4、圖23A及圖23B，於第一犧牲層及第二犧牲層之間形成第三犧牲層。在根據本實施例的半導體裝置中，可在彼此相鄰的一對源極/汲極圖案之間設置兩個通道圖案。然而，本發明構思的例示性實施例不限於此。在本發明構思的例示性實施例中，可在彼此相鄰的所述一對源極/汲極圖案之間設置三個或更多個通道圖案。
在根據本實施例的半導體裝置中，可在所述一對源極/汲 極圖案之間設置多個彼此垂直地間隔開的通道圖案。因為各個所述多個通道圖案被閘電極圍繞，可增加在所述多個通道圖案中的載子遷移率。
圖37A至圖37C、圖38A至圖38C、圖39A至圖39C、圖40A至圖40C、圖41A至圖41C及圖42A至圖42C是沿圖1的線A-A’、線B-B’及線C-C’的剖面圖以繪示根據本發明構思的例示性實施例的半導體裝置。在圖37A至圖37C、圖38A至圖38C、圖39A至圖39C、圖40A至圖40C、圖41A至圖41C及圖42A至圖42C的實施例中，關於與上述實施例相同的技術特徵的說明將省略。主要將描述圖37A至圖37C、圖38A至圖38C、圖39A至圖39C、圖40A至圖40C、圖41A至圖41C及圖42A至圖42C的實施例以及上述實施例之間的差異。
參照圖1及37A至圖37C，基底100可為絕緣體上矽(silicon on insulator，SOI)基底。SOI基底的絕緣體可包括裝置隔離層ST。SOI基底的矽層可包括第一半導體圖案SP1。例如，可藉由使用第一罩幕圖案MP1作為蝕刻罩幕圖案化SOI基底的矽層形成第一半導體圖案SP1。根據圖37A至圖37C的實施例的半導體裝置的其他組件可實質上相同於參照圖1、圖2A至圖2C、圖3A及圖3B描述的半導體裝置的對應組件。
參照圖1及圖38A至圖38C，基底100可為SOI基底。除此之外，根據圖38A至圖38C的實施例的半導體裝置的其他組件可實質上相同於參照圖1、圖3A、圖21A、圖21B、圖21C及 圖22描述的半導體裝置的對應組件。
參照圖1及圖39A至圖39C，基底100可為SOI基底。除此之外，根據圖39A至圖39C的實施例的半導體裝置的其他組件可實質上相同於參照圖1、圖3A、圖35A、圖35B、圖35C及圖36描述的半導體裝置的對應組件。
參照圖1及40A至圖40C，基底100可為絕緣體上矽鍺(silicon-germanium on insulator，SGOI)基底。SGOI基底的絕緣體可包括裝置隔離層ST。SGOI基底的矽鍺層可用作為上文參照圖4、圖5A及圖5B描述的犧牲層。SGOI基底的矽鍺層可在製造過程中完全移除，且可以絕緣圖案IP及閘電極GE填充藉由移除矽鍺層所形成的空間。各第一主動圖案AP1及第二主動圖案AP2可包括一個與裝置隔離層ST垂直地間隔開的半導體圖案SP。根據圖40A至圖40C的實施例的半導體裝置的其他組件可實質上相同於參照圖1、圖2A至圖2C、圖3A及圖3B描述的半導體裝置的對應組件。
參照圖1及圖41A至圖41C，基底100可為SGOI基底。除此之外，根據圖41A至圖41C的實施例的半導體裝置的其他組件可實質上相同於參照圖1、圖3A、圖21A、圖21B、圖21C及圖22描述的半導體裝置的對應組件。
參照圖1及圖42A至圖42C，基底100可為SGOI基底。除此之外，根據圖42A至圖42C的實施例的半導體裝置的其他組件可實質上相同於參照圖1、圖3A、圖35A、圖35B、圖35C及 圖36描述的半導體裝置的對應組件。
在根據本發明構思的例示性實施例的半導體裝置中，閘電極可被定位為低於接點。結果，可減少在閘電極及接點之間的寄生電容而增加半導體裝置的操作速度及電特性。
雖然已經參照本發明構思的例示性實施例描述了本發明構思，但是顯而易見的是，對於發明所屬技術領域中具有通常知識者而言，可在不脫離本發明構思的精神和範圍的情況下對其進行各種變化和修改。因此，應該理解，上述實施例不是限制性的，而是說明性的。
100‧‧‧基底
AP1‧‧‧第一主動圖案
CH1‧‧‧第一通道圖案
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
GE‧‧‧閘電極
GI‧‧‧閘極介電質圖案
GP‧‧‧閘極封頂圖案
GS‧‧‧閘極間隔物
MP1‧‧‧第一罩幕圖案
PH2‧‧‧第二空穴
RS‧‧‧凹陷頂表面
SP1‧‧‧第一半導體圖案
SP2‧‧‧第二半導體圖案
ST‧‧‧裝置隔離層
D-D'‧‧‧線

Claims (20)

  1. 一種半導體裝置，包括：通道圖案，設置在基底上；一對源極/汲極圖案，設置在各所述通道圖案的第一側及第二側處；及閘電極，設置在所述通道圖案周圍，其中在相鄰的通道圖案之間，所述閘電極與重疊的閘極封頂圖案會合的界面凹陷，其中所述通道圖案與所述基底間隔開，及其中所述閘電極設置在所述基底及所述通道圖案之間。
  2. 如申請專利範圍第1項所述的半導體裝置，還包括：接點，連接到至少一個所述源極/汲極圖案，其中所述閘電極的頂表面的最低點低於所述接點的底表面。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述通道圖案彼此間隔開並配置在第一方向上，及其中所述閘電極在所述第一方向上延伸。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述閘電極的第一凹陷頂表面設置在所述相鄰的通道圖案之間，且從所述相鄰的通道圖案的第一通道圖案向所述相鄰的通道圖案的第二通道圖案，所述第一凹陷頂表面的高度先減少然後增加。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述基底包括第一區域及第二區域， 其中所述源極/汲極圖案包括：在所述第一區域上的第一源極/汲極圖案；及在所述第二區域上的第二源極/汲極圖案，及其中所述第一源極/汲極圖案包括不同於所述基底的半導體元件的半導體元件。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述閘電極在所述相鄰的通道圖案之間包括第一凹陷頂表面，且在所述第一區域及所述第二區域之間包括第二凹陷頂表面，及其中所述第二凹陷頂表面距所述基底的高度低於所述第一凹陷頂表面距所述基底的高度。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述源極/汲極圖案與所述基底間隔開，所述半導體裝置還包括：絕緣圖案，設置在所述基底及所述源極/汲極圖案之間。
  8. 如申請專利範圍第1項所述的半導體裝置，還包括：罩幕圖案，與所述通道圖案重疊。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述閘電極的最高點低於所述罩幕圖案的頂表面。
  10. 如申請專利範圍第8項所述的半導體裝置，還包括：所述閘極封頂圖案，覆蓋所述閘電極及所述罩幕圖案；及閘極間隔物，設置在所述閘電極的側壁、在與所述閘電極的延伸方向垂直的方向上的所述罩幕圖案的每一者的邊緣部份及所述閘極封頂圖案的側壁上， 其中所述閘極間隔物的頂表面與所述閘極封頂圖案的頂表面實質上共平面。
  11. 如申請專利範圍第1項所述的半導體裝置，其中所述閘電極設置在各所述通道圖案的頂表面、第一側壁、第二側壁及底表面周圍。
  12. 如申請專利範圍第1項所述的半導體裝置，其中各所述通道圖案包括：下通道圖案；及與所述下通道圖案間隔開的上通道圖案。
  13. 一種半導體裝置，包括：第一通道圖案，設置在基底上的一對源極/汲極圖案之間；閘電極，設置在所述第一通道圖案周圍；罩幕圖案，在所述第一通道圖案上；及閘極封頂圖案，覆蓋所述閘電極且直接接觸所述罩幕圖案，其中所述閘電極的頂表面低於所述罩幕圖案的頂表面且在第一通道圖案及與所述第一通道圖案相鄰的第二通道圖案之間凹陷，其中所述第一通道圖案與所述基底間隔開，及其中所述閘電極設置在所述基底及所述第一通道圖案之間。
  14. 如申請專利範圍第13項所述的半導體裝置，還包括：接點，連接到所述源極/汲極圖案，其中所述閘電極的頂表面的最低點低於所述接點的底表面。
  15. 一種半導體裝置，包括： 基底，包括PMOSFET區域及NMOSFET區域；在PMOSFET區域上的第一主動圖案及在NMOSFET區域上的第二主動圖案；閘電極，在所述第一及第二主動圖案上，及閘極封頂圖案，在所述閘電極上，其中所述第一主動圖案包括第一通道圖案及與所述第一通道圖案垂直間隔開的第二通道圖案，其中所述第二主動圖案包括第三通道圖案及與所述第三通道圖案垂直間隔開的第四通道圖案，其中所述閘電極的第一部分在所述第一通道圖案及所述第二通道圖案之間，其中所述閘電極的第二部分在所述第三通道圖案及所述第四通道圖案之間，且其中在所述第二通道圖案及所述第四通道圖案之間，所述閘電極與所述閘極封頂圖案會合的界面凹陷。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述閘電極圍繞所述第一至第四通道圖案中的每一者的頂表面、兩個側壁及底表面。
  17. 如申請專利範圍第15項所述的半導體裝置，其中所述第一主動圖案在所述第一及第二通道圖案的側邊上還包括第一源極/汲極圖案，且其中所述第二主動圖案在所述第三及第四通道圖案的側邊上 還包括第二源極/汲極圖案。
  18. 如申請專利範圍第17項所述的半導體裝置，還包括：接點，連接到所述第一及第二源極/汲極圖案中的至少一者，其中，所述第二及第四通道圖案之間的所述界面的最低點低於所述接點的底表面。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述第一源極/汲極圖案包括與所述第二源極/汲極圖案的半導體元件不同的半導體元件。
  20. 如申請專利範圍第15項所述的半導體裝置，其中所述第一及第二主動圖案在第一方向上彼此間隔開，且其中所述閘電極在所述第一方向上延伸。
TW106145961A 2017-03-23 2017-12-27 半導體裝置 TWI748028B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??10-2017-0037112 2017-03-23
KR10-2017-0037112 2017-03-23
KR1020170037112A KR102363250B1 (ko) 2017-03-23 2017-03-23 반도체 소자

Publications (2)

Publication Number Publication Date
TW201836067A TW201836067A (zh) 2018-10-01
TWI748028B true TWI748028B (zh) 2021-12-01

Family

ID=63582892

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106145961A TWI748028B (zh) 2017-03-23 2017-12-27 半導體裝置

Country Status (4)

Country Link
US (2) US10714476B2 (zh)
KR (1) KR102363250B1 (zh)
CN (1) CN108630684B (zh)
TW (1) TWI748028B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102363250B1 (ko) 2017-03-23 2022-02-16 삼성전자주식회사 반도체 소자
KR20200142153A (ko) * 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
DE102020119940A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
KR20220009156A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 상부 채널 및 하부 채널을 갖는 반도체 소자 및 그 제조 방법
KR20230033029A (ko) * 2021-08-25 2023-03-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20230158219A (ko) * 2022-05-11 2023-11-20 삼성전자주식회사 반도체 장치 및 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025605A (en) * 2008-08-14 2010-07-01 Ibm FinFET with longitudinal stress in a channel
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains
US20150023612A1 (en) * 2010-09-16 2015-01-22 Pixia Corp. Method of inserting an image into a container file

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222788B1 (en) * 2000-05-30 2001-04-24 Micron Technology, Inc. Vertical gate transistors in pass transistor logic decode circuits
KR100541047B1 (ko) 2003-01-20 2006-01-11 삼성전자주식회사 이중 게이트 모스 트랜지스터 및 그 제조방법
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
KR100967678B1 (ko) * 2007-11-22 2010-07-07 주식회사 하이닉스반도체 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법
US7736962B1 (en) 2009-01-07 2010-06-15 Suvolta, Inc. Advanced JFET with reliable channel control and method of manufacture
US8084308B2 (en) 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
CN102034863B (zh) * 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
JP6019599B2 (ja) 2011-03-31 2016-11-02 ソニー株式会社 半導体装置、および、その製造方法
US8455365B2 (en) 2011-05-19 2013-06-04 Dechao Guo Self-aligned carbon electronics with embedded gate electrode
US8609481B1 (en) * 2012-12-05 2013-12-17 International Business Machines Corporation Gate-all-around carbon nanotube transistor with selectively doped spacers
US9121820B2 (en) 2013-08-23 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top-down fabrication method for forming a nanowire transistor device
US9257527B2 (en) * 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9685501B2 (en) 2014-04-02 2017-06-20 International Business Machines Corporation Low parasitic capacitance finFET device
WO2015155828A1 (ja) * 2014-04-08 2015-10-15 日産自動車株式会社 半導体装置及びその製造方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
US9711414B2 (en) * 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
CN104465516B (zh) * 2014-12-05 2017-08-11 京东方科技集团股份有限公司 阵列基板的制造方法、阵列基板和显示装置
JP2016154194A (ja) * 2015-02-20 2016-08-25 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR102432268B1 (ko) * 2015-04-14 2022-08-12 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR102325894B1 (ko) * 2015-06-10 2021-11-12 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9431399B1 (en) * 2015-12-15 2016-08-30 International Business Machines Corporation Method for forming merged contact for semiconductor device
WO2017171843A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Transistor gate trench engineering to decrease capacitance and resistance
KR102363250B1 (ko) 2017-03-23 2022-02-16 삼성전자주식회사 반도체 소자
US10930793B2 (en) * 2017-04-21 2021-02-23 International Business Machines Corporation Bottom channel isolation in nanosheet transistors
WO2021081155A1 (en) * 2019-10-22 2021-04-29 Applied Materials, Inc. Methods for gaa i/o formation by selective epi regrowth

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025605A (en) * 2008-08-14 2010-07-01 Ibm FinFET with longitudinal stress in a channel
US20150023612A1 (en) * 2010-09-16 2015-01-22 Pixia Corp. Method of inserting an image into a container file
US20130270512A1 (en) * 2011-12-19 2013-10-17 Marko Radosavljevic Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
US20140167163A1 (en) * 2012-12-17 2014-06-19 International Business Machines Corporation Multi-Fin FinFETs with Epitaxially-Grown Merged Source/Drains

Also Published As

Publication number Publication date
CN108630684A (zh) 2018-10-09
CN108630684B (zh) 2023-08-15
US10714476B2 (en) 2020-07-14
US20200321338A1 (en) 2020-10-08
US11107815B2 (en) 2021-08-31
KR102363250B1 (ko) 2022-02-16
KR20180108958A (ko) 2018-10-05
TW201836067A (zh) 2018-10-01
US20180277543A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
TWI748028B (zh) 半導體裝置
CN106611792B (zh) 半导体器件及其制造方法
US20210193808A1 (en) Semiconductor device having silicides and methods of manufacturing the same
US11195927B2 (en) Semiconductor device
US10923475B2 (en) Semiconductor device
US10861860B2 (en) Method of manufacturing a semiconductor device
CN110729291B (zh) 半导体器件
KR102262024B1 (ko) 반도체 장치
US9478536B2 (en) Semiconductor device including fin capacitors
TW202205620A (zh) 半導體元件
CN115911044A (zh) 半导体器件
KR20200037903A (ko) 반도체 소자
CN108461494B (zh) 包括凹入式栅电极部分的半导体器件
US20220139910A1 (en) Method of fabricating a semiconductor device
US20210384295A1 (en) Semiconductor device and method of fabricating the same
US20230275092A1 (en) Semiconductor device
US20210391433A1 (en) Semiconductor device
KR20220072941A (ko) 반도체 소자