CN104465516B - 阵列基板的制造方法、阵列基板和显示装置 - Google Patents
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Abstract
本发明提供了一种阵列基板的制造方法、阵列基板和显示装置。所述阵列基板的制造方法包括在基板上设置栅金属层的步骤和设置源漏金属层的步骤，栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，源漏金属层包括薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；阵列基板的制造方法在设置栅金属层步骤和设置源漏金属层的步骤之间还包括：在该基板上设置至少一层非沟道接触界面栅绝缘层，图形化并全部或部分减薄至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分；在该基板上设置未图形化的沟道接触界面栅绝缘层，在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层。本发明提高薄膜晶体管电学特性和存储电容，降低寄生电容。
Description
技术领域
本发明涉及阵列基板的制造技术领域，尤其涉及一种阵列基板的制造方法、阵列基板和显示装置。
背景技术
在现有的阵列基板的制造工艺中，栅绝缘层同时为薄膜晶体管的介质层和存储电容的介质层。当单纯选择低介电常数的栅绝缘材料或者提高栅绝缘层的厚度以减小寄生电容来提高响应速度，会同时导致薄膜晶体管的特性和存储电容降低，导致阵列基板的薄膜晶体管充电不足问题，进而导致显示装置的图像出现问题。反过来如果单纯通过采用超薄栅绝缘层或者提高栅绝缘层的介电常数，来提高薄膜晶体管的电学特性和存储电容，同样也会导致寄生电容增大，从而导致阵列基板漏电，寿命和可靠性变差等问题。
发明内容
本发明的主要目的在于提供一种阵列基板的制造方法、阵列基板和显示装置，以提高可视区的薄膜晶体管电学特性和存储电容，降低阵列基板的寄生电容。
为了达到上述目的，本发明提供了一种阵列基板的制造方法，包括在基板上设置栅金属层的步骤和设置源漏金属层的步骤，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述源漏金属层包括薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；所述阵列基板的制造方法在设置栅金属层步骤和设置源漏金属层的步骤之间还包括：
在该基板上设置至少一层非沟道接触界面栅绝缘层，图形化并全部或部分减薄至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分；
在该基板上设置未图形化的沟道接触界面栅绝缘层，在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层。
实施时，本发明所述的阵列基板的制造方法还包括：降低至少一层该非沟道接触界面栅绝缘层的介电常数，以减小寄生电容。
实施时，所述在该基板上设置至少一层非沟道接触界面栅绝缘层包括：采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法在该基板上制备至少一层非沟道接触界面栅绝缘层；
所述在该基板上设置未图形化的沟道接触界面栅绝缘层包括：在该基板上采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法制备未图形化的沟道接触界面栅绝缘层。
实施时，所述非沟道接触界面栅绝缘层由硅氧化物、氮化硅、三氧化二铝、二氧化铪、二氧化锆、二氧化钛、三氧化二钇、三氧化二镧或五氧化二钽制成。
实施时，所述在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层包括：在该沟道接触界面栅绝缘层上采用溅射法、溶胶-凝胶法、真空蒸镀法、喷涂法或化学气相沉积法制备薄膜晶体管的沟道层，并图形化该沟道层。
实施时，所述栅金属层还包括栅金属走线；所述源漏金属层还包括源漏金属走线；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
所述设置源漏金属层的步骤包括：采用溅射法淀积源漏金属层；
该源漏金属层由钼、铝钕合金、钼铝合金、钕钼合金、钼铌铜合金、钛铜合金和金钛合金中的一种或几种制成。
实施时，在设置源漏金属层的步骤之后还包括：
钝化层设置步骤：在该基板上沉积钝化层，并图形化该钝化层；
接触孔设置步骤：在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别刻蚀接触孔；
透明金属电极设置步骤：采用溅射法在该接触孔处淀积透明金属电极作为电引出层，并图形化该电引出层。
实施时，在透明金属电极设置步骤之后还包括退火步骤；
在真空、氮气、氢气或氧气中对该基板进行退火，退火温度大于等于120℃而小于等于450℃，退火时间大于等于0.5小时而小于等于2小时。
本发明还提供了一种阵列基板，包括上方设置有栅金属层的基板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板；所述阵列基板还包括设置于该基板上的至少一层非沟道接触界面栅绝缘层、设置于该至少一层非沟道接触界面栅绝缘层上的沟道接触界面栅绝缘层，以及设置于该沟道接触界面介质层上的薄膜晶体管的沟道层；
至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分图形化并全部或部分减薄。
实施时，至少一层该非沟道接触界面栅绝缘层的介电常数被降低。
实施时，本发明所述的阵列基板还包括设置于设有该沟道层的基板上的源漏金属层和设置于设有该源漏金属层的基板上的钝化层；
所述栅金属层还包括栅金属走线，所述源漏金属层包括源漏金属走线、薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别设置有接触孔；
所述阵列基板还包括在所述接触孔处形成的作为电引出层的透明金属电极。
本发明还提供了一种显示装置，包括上述的阵列基板。
本发明所述的阵列基板的制造方法、阵列基板和显示装置，涉及多层图形化栅绝缘层的优化和制备，即对于不同介电常数的栅绝缘层的选择和厚度优化，通过图形化，刻蚀，减薄工艺优化非沟道接触界面栅绝缘层，进而优化栅绝缘层达到提高可视区的薄膜晶体管电学特性和存储电容，降低阵列基板的寄生电容；并且可以增强引线区的抗静电击穿和漏电能力。
附图说明
图1是本发明具体实施例所述的阵列基板的制造方法的制作流程示意图一；
图2是本发明具体实施例所述的阵列基板的制造方法的制作流程示意图二；
图3是本发明具体实施例所述的阵列基板的制造方法的制作流程示意图三；
图4是本发明具体实施例所述的阵列基板的制造方法的制作流程示意图四；
图5是本发明具体实施例所述的阵列基板的制造方法的制作流程示意图五；
图6是本发明具体实施例所述的阵列基板的制造方法的制作流程示意图六。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例所述的阵列基板的制造方法，包括在基板上设置栅金属层的步骤和设置源漏金属层的步骤，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述源漏金属层包括薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；所述阵列基板的制造方法在设置栅金属层步骤和设置源漏金属层的步骤之间还包括：
在该基板上设置至少一层非沟道接触界面栅绝缘层，图形化并全部或部分减薄至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分；
在该基板上设置未图形化的沟道接触界面栅绝缘层，在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层。
本发明实施例所述的阵列基板的制造方法图形化并全部或部分减薄至少一层非沟道接触界面栅绝缘层的与栅极和/第一极板对应的部分，即全部或部分减薄薄膜晶体管的介质层和/或存储电容的介质层，可以获得较大的存储电容和源漏电流，以解决现有技术中显示背板的薄膜晶体管充电不足进而导致电视的图像问题的问题。
在具体实施时，为了减小寄生电容，可以降低至少一层该非沟道接触界面栅绝缘层的介电常数，以解决现有技术中由于寄生电容大而导致的显示背板漏电，并且显示背板的寿命和可靠性变差的问题。
由于直接刻蚀界面层会导致界面缺陷产生，界面缺陷会导致TFT器件裂化，进而导致背板性能问题，因此本发明优选目前减薄的方式为等离子体辅助干刻(RIE(ReactiveIon Etching，反应离子刻蚀)或ICP(Inductively Coupled Plasma，感应耦合等离子体)刻蚀)。
下面以在该基板上先后设置一层非沟道接触界面栅绝缘层和一层沟道接触界面栅绝缘层为例来说明介电常数以及非沟道接触界面栅绝缘层的厚度与源漏电流之间的关系：
假设栅电极线与源漏电极线之间的平行板电容器的极板面积为S，所述非沟道接触界面栅绝缘层的厚度和所述沟道接触界面栅绝缘层的厚度之和为d，所述非沟道接触界面栅绝缘层的厚度为d1，所述非沟道接触界面栅绝缘层的相对介电系数为εr1,所述沟道接触界面栅绝缘层的厚度为d-d1，所述沟道接触界面栅绝缘层的相对介电系数为εr2，ε0是真空介电常数，则薄膜晶体管的MIS结构的单位面积电容如公式(1)所示：
Cins为薄膜晶体管的MIS结构(由金属(M)-绝缘体(I)-半导体(S)组成的结构)的寄生电容以及其它两层金属(这里的其它两层金属指的是栅金属层和源漏金属层的布线层)间的单位面积的存储电容和寄生电容。
薄膜晶体管的饱和区源漏电流Ids如公式(2)所示：
其中，为宽长比，Vgs为薄膜晶体管的栅源电压，VT为薄膜晶体管的阈值电压。
由公式(2)可知，在其他条件不变时，薄膜晶体管的饱和区源漏电流与Cins成正比，与成反比，提高Cins可相对获得较大的源漏电流。
从上可知，本发明可以通过选择合适的栅绝缘层的相对介电常数，图形化并减薄与薄膜晶体管相应部分的非沟道接触界面栅绝缘层，通过公式(1)和公式(2)即可筛选出能提高源漏电流的工艺方案。
同时，在阵列基板制备过程中，由于阵列基板的同层或不同层金属间静电击穿原因，工艺制程因素，或不同工艺参数的选择导致阵列基板不同层介质击穿短路、漏电现象。在一定的静电电荷Q，平行板面积的情况下，击穿场强E如公式(3)所示：
其中，S为AA区(有效显示区)，ESD区(防静电击穿区)和fanout区(周围走线区)的平行板对面积。由以上公式可知，E与存储电容和源漏电流成反比，与击穿场强成正比。即，可以通过选择不同介电常数的多层栅绝缘层的材料，并图形化栅绝缘层而后刻蚀减薄，能够同时满足获得较大的存储电容、源漏电流、较小的寄生电容、同时获得较强的ESD区的抗击穿能力和走线区的抗击穿能力，防止阵列基板金属层间短路从而导致的阵列基板漏电，防止阵列基板驱动板过热或烧坏。
本发明实施例所述的阵列基板的制造方法，涉及多层图形化栅绝缘层的优化和制备，即对于不同介电常数的栅绝缘层的选择和厚度优化，通过图形化，刻蚀，减薄工艺优化非沟道接触界面栅绝缘层，进而优化栅绝缘层达到提高可视区的薄膜晶体管电学特性和存储电容，降低阵列基板的寄生电容；并且可以增强引线区的抗静电击穿和漏电能力。
本发明实施例所述的阵列基板的制造方法，首先沉积非沟道接触界面栅绝缘层，再曝光显影图形化并减薄部分非沟道接触界面栅绝缘层，该非沟道接触界面栅绝缘层可为第一层，也可为其它非沟道接触界面栅绝缘层。
根据一种具体实施例，图形化并减薄第一层非沟道接触界面栅绝缘层，其它非沟道接触界面栅绝缘层的厚度和沟道接触界面栅绝缘层的厚度在整个显示阵列基板区域都不变，但实际上由于可以选择不同的非沟道接触界面栅绝缘层的厚度和介电常数，具体实施方案可以略有不同，但也在本发明的保护范围内。
本发明提供的实施例为将AA区的存储电容区和薄膜晶体管栅控区的栅绝缘层总厚度为d，ESD区和周围走线区以及AA区的源漏电极走线交叠区等其他寄生电容区采用较厚的栅绝缘层，即栅绝缘层的厚度大于d。图形化该栅绝缘层时，AA区的源漏电极走线交叠区、ESD区和部分周围走线区(fanout区)的栅绝缘层厚度保留，其余部分减薄。
所述在该基板上设置至少一层非沟道接触界面栅绝缘层包括：采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法在该基板上制备至少一层非沟道接触界面栅绝缘层；
在具体实施时，所述在该基板上设置未图形化的沟道接触界面栅绝缘层可以包括：在该基板上采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法制备未图形化的沟道接触界面栅绝缘层。
具体的，所述非沟道接触界面栅绝缘层可以由硅氧化物(SiOx)、氮化硅(SiNx)、三氧化二铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2,)、三氧化二钇(Y2O3)、三氧化二镧(La2O3)或五氧化二钽(Ta2O5)制成。
在具体实施时，所述在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层可以包括：在该沟道接触界面栅绝缘层上采用溅射法、溶胶-凝胶法、真空蒸镀法、喷涂法或化学气相沉积法制备薄膜晶体管的沟道层，并图形化该沟道层。
在具体实施时，所述栅金属层还包括栅金属走线；所述源漏金属层还包括源漏金属走线；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
所述设置源漏金属层的步骤包括：采用溅射法淀积源漏金属层；
该源漏金属层由钼(Mo)、铝钕(Al/Nd)合金、钼铝(Mo/Al)合金、钕钼(Nd/Mo)合金、钼铌铜(Mo/Nb/Cu)合金、钛铜(Ti/Cu/Ti)合金和金钛(Au/Ti)合金中的一种或几种制成。
在具体实施时，在设置源漏金属层的步骤之后还包括：
钝化层设置步骤：在该基板上沉积钝化层，并图形化该钝化层；
接触孔设置步骤：在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别刻蚀接触孔；
透明金属电极设置步骤：采用溅射法在该接触孔处淀积透明金属电极作为电引出层，并图形化该电引出层。
在具体实施时，在透明金属电极设置步骤之后还包括退火步骤；
在真空、氮气、氢气或氧气中对该基板进行退火，退火温度大于等于120℃而小于等于450℃，退火时间大于等于0.5小时而小于等于2小时。
下面通过一具体实施例来说明本发明所述的阵列基板的制造方法的过程：
如图1所示，首先在基板1上使用溅射方法淀积Mo(钼)金属层、Al/Nd(铝钕)合金层、Al/Nd/Mo(铝钕钼)合金层、Mo/Al(钼铝)合金层、Nd/Mo(钕钼)合金层或Au/Ti(金钛)合金层，并光刻刻蚀，图形化薄膜层，以形成栅金属层；
该基板1可以为玻璃基板、聚酰亚胺基板或硅基板；
所述栅金属层包括薄膜晶体管的栅极11、存储电容的第一极板12和栅金属走线13；
如图2所示，在形成有栅金属层的基板1上采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法在该基板上制备非沟道接触界面栅绝缘层21，图形化并全部或部分减薄至少一层该非沟道接触界面栅绝缘层上与该栅极11和该第一极板12对应的部分，减薄的厚度在图2中未示出；
该非沟道接触界面栅绝缘层21为至少一层；
所述非沟道接触界面栅绝缘层21可以由硅氧化物(SiOx)、氮化硅(SiNx)、三氧化二铝(Al2O3)、二氧化铪(HfO2)、二氧化锆(ZrO2)、二氧化钛(TiO2,)、三氧化二钇(Y2O3)、三氧化二镧(La2O3)或五氧化二钽(Ta2O5)制成。
如图3所示，在该制备有非沟道接触界面栅绝缘层21的基板1上采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法制备未图形化的沟道接触界面栅绝缘层31；
如图4所示，在该制备有沟道接触界面栅绝缘层31的基板1上采用溅射法、溶胶-凝胶法、真空蒸镀法、喷涂法或化学气相沉积法制备薄膜晶体管的沟道层41，并图形化该沟道层41；
在该制备有沟道层41的基板1上溅射淀积Mo(钼)金属层、Al/Nd(铝钕)合金层、Mo/Al(钼铝)合金层、Nd/Mo(钕钼)合金层或Au/Ti(金钛)合金层，并图形化，作为源漏金属层；
所述源漏金属层包括：薄膜晶体管的源极51、薄膜晶体管的漏极52、存储电容的第二极板53和源漏金属走线54；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
如图5所示，在该淀积有源漏金属层的基板1上沉积钝化层61，并图形化该钝化层61，之后在该钝化层61上与该薄膜晶体管的源极51对应处、与该薄膜晶体管的漏极52对应处和与该存储电容的第二极板53对应处分别刻蚀接触孔；
如图6所示，采用溅射法在该接触孔处分别淀积透明金属电极71、透明金属电极72和透明金属电极73作为电引出层，并图形化该电引出层；
在真空、氮气、氢气或氧气中对该基板进行退火，退火温度大于等于120℃而小于等于450℃，退火时间大于等于0.5小时而小于等于2小时。
本发明实施例所述的阵列基板，包括上方设置有栅金属层的基板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板；所述阵列基板还包括设置于该基板上的至少一层非沟道接触界面栅绝缘层、设置于该至少一层非沟道接触界面栅绝缘层上的沟道接触界面栅绝缘层，以及设置于该沟道接触界面介质层上的薄膜晶体管的沟道层；
至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分图形化并全部或部分减薄，即薄膜晶体管的介质层和/或存储电容的介质层被全部或部分减薄，可以获得较大的存储电容和源漏电流，以解决现有技术中显示背板的薄膜晶体管充电不足进而导致电视的图像问题的问题。
在具体实施时，至少一层该非沟道接触界面栅绝缘层的介电常数被降低，以解决现有技术中由于寄生电容大而导致的显示背板漏电，并且显示背板的寿命和可靠性变差的问题。
在具体实施时，本发明所述的阵列基板还包括设置于设有该沟道层的基板上的源漏金属层和设置于设有该源漏金属层的基板上的钝化层；
所述栅金属层还包括栅金属走线，所述源漏金属层包括源漏金属走线、薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别设置有接触孔；
所述阵列基板还包括在所述接触孔处形成的作为电引出层的透明金属电极。
本发明还提供了一种显示装置，包括上述的阵列基板。
以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种阵列基板的制造方法，包括在基板上设置栅金属层的步骤和设置源漏金属层的步骤，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述源漏金属层包括薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；其特征在于，所述阵列基板的制造方法在设置栅金属层步骤和设置源漏金属层的步骤之间还包括：
在该基板上设置至少一层非沟道接触界面栅绝缘层，图形化并全部或部分减薄至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分；
在该基板上设置未图形化的沟道接触界面栅绝缘层，在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层。
2.如权利要求1所述的阵列基板的制造方法，其特征在于，还包括：降低至少一层该非沟道接触界面栅绝缘层的介电常数，以减小寄生电容。
3.如权利要求1所述的阵列基板的制造方法，其特征在于，所述在该基板上设置至少一层非沟道接触界面栅绝缘层包括：采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法在该基板上制备至少一层非沟道接触界面栅绝缘层；
所述在该基板上设置未图形化的沟道接触界面栅绝缘层包括：在该基板上采用常压化学气相沉积法、低压化学气相沉积法、等离子体辅助化学气相淀积法或溅射法制备未图形化的沟道接触界面栅绝缘层。
4.如权利要求1至3中任一权利要求所述的阵列基板的制造方法，其特征在于，所述非沟道接触界面栅绝缘层由硅氧化物、氮化硅、三氧化二铝、二氧化铪、二氧化锆、二氧化钛、三氧化二钇、三氧化二镧或五氧化二钽制成。
5.如权利要求1所述的阵列基板的制造方法，其特征在于，所述在该沟道接触界面栅绝缘层上设置薄膜晶体管的沟道层包括：在该沟道接触界面栅绝缘层上采用溅射法、溶胶-凝胶法、真空蒸镀法、喷涂法或化学气相沉积法制备薄膜晶体管的沟道层，并图形化该沟道层。
6.如权利要求1所述的阵列基板的制造方法，其特征在于，所述栅金属层还包括栅金属走线；所述源漏金属层还包括源漏金属走线；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
所述设置源漏金属层的步骤包括：采用溅射法淀积源漏金属层；
该源漏金属层由钼、铝钕合金、钼铝合金、钕钼合金、钼铌铜合金、钛铜合金和金钛合金中的一种或几种制成。
7.如权利要求1所述的阵列基板的制造方法，其特征在于，在设置源漏金属层的步骤之后还包括：
钝化层设置步骤：在该基板上沉积钝化层，并图形化该钝化层；
接触孔设置步骤：在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别刻蚀接触孔；
透明金属电极设置步骤：采用溅射法在该接触孔处淀积透明金属电极作为电引出层，并图形化该电引出层。
8.如权利要求7所述的阵列基板的制造方法，其特征在于，在透明金属电极设置步骤之后还包括退火步骤；
在真空、氮气、氢气或氧气中对该基板进行退火，退火温度大于等于120℃而小于等于450℃，退火时间大于等于0.5小时而小于等于2小时。
9.一种阵列基板，包括上方设置有栅金属层的基板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板，所述栅金属层包括薄膜晶体管的栅极和存储电容的第一极板；其特征在于，所述阵列基板还包括设置于该基板上的至少一层非沟道接触界面栅绝缘层、设置于该至少一层非沟道接触界面栅绝缘层上的沟道接触界面栅绝缘层，以及设置于该沟道接触界面介质层上的薄膜晶体管的沟道层；
至少一层该非沟道接触界面栅绝缘层的与该栅极和/或该第一极板对应的部分图形化并全部或部分减薄。
10.如权利要求9所述的阵列基板，其特征在于，至少一层该非沟道接触界面栅绝缘层的介电常数被降低。
11.如权利要求9所述的阵列基板，其特征在于，还包括设置于设有该沟道层的基板上的源漏金属层和设置于设有该源漏金属层的基板上的钝化层；
所述栅金属层还包括栅金属走线，所述源漏金属层包括源漏金属走线、薄膜晶体管的源极、薄膜晶体管的漏极和存储电容的第二极板；
该源漏金属走线包括有效显示区源漏金属走线和布线区源漏金属走线；
在该钝化层上与该薄膜晶体管的源极对应处、与该薄膜晶体管的漏极对应处和与该存储电容的第二极板对应处分别设置有接触孔；
所述阵列基板还包括在所述接触孔处形成的作为电引出层的透明金属电极。
12.一种显示装置，其特征在于，包括如权利要求9至11中任一权利要求所述的阵列基板。
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