KR20200142153A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20200142153A
KR20200142153A KR1020190068761A KR20190068761A KR20200142153A KR 20200142153 A KR20200142153 A KR 20200142153A KR 1020190068761 A KR1020190068761 A KR 1020190068761A KR 20190068761 A KR20190068761 A KR 20190068761A KR 20200142153 A KR20200142153 A KR 20200142153A
Authority
KR
South Korea
Prior art keywords
patterns
active region
channel
pattern
source
Prior art date
Application number
KR1020190068761A
Other languages
English (en)
Inventor
김태형
천관영
김윤진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190068761A priority Critical patent/KR20200142153A/ko
Priority to US16/730,172 priority patent/US11522071B2/en
Priority to CN202010079485.3A priority patent/CN112071837B/zh
Publication of KR20200142153A publication Critical patent/KR20200142153A/ko
Priority to US17/960,277 priority patent/US20230022952A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

반도체 소자는 기판으로부터 위로 돌출된 활성영역, 상기 활성영역 상에 제1 방향으로 서로 이격되는 복수의 채널패턴들, 및 상기 활성영역 상에서 상기 제1 방향으로 연장되고 상기 복수의 채널패턴들을 덮는 게이트 전극을 포함한다. 상기 복수의 채널패턴들의 각각은 상기 활성영역의 상면에 수직한 방향으로 서로 이격되는 복수의 반도체 패턴들을 포함한다. 상기 게이트 전극은 상기 복수의 채널패턴들 사이의 상기 활성영역의 상기 상면을 덮는다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는, 전계 효과 트랜지스터를 포함하는 반도체 소자에 대한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조가 용이한 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적회로 설계의 자유도가 증가된 반도체 소자를 제공하는데 있다.
본 발명에 따른 반도체 소자는 기판으로부터 위로 돌출된 활성영역, 상기 활성영역 상에 제1 방향으로 서로 이격되는 복수의 채널패턴들, 및 상기 활성영역 상에서 상기 제1 방향으로 연장되고 상기 복수의 채널패턴들을 덮는 게이트 전극을 포함할 수 있다. 상기 복수의 채널패턴들의 각각은 상기 활성영역의 상면에 수직한 방향으로 서로 이격되는 복수의 반도체 패턴들을 포함할 수 있다. 상기 게이트 전극은 상기 복수의 채널패턴들 사이의 상기 활성영역의 상기 상면을 덮을 수 있다.
본 발명의 개념에 따르면, 복수의 채널패턴들이 단일 활성영역 상에서 제1 방향으로 서로 이격되도록 배치될 수 있고, 게이트 전극이 상기 단일 활성영역 상에서 상기 제1 방향으로 연장되어 상기 복수의 채널패턴들을 덮을 수 있다. 복수의 소스/드레인 패턴들이 상기 단일 활성영역 상에서 상기 채널패턴들의 양 측에 배치될 수 있다. 상기 복수의 채널패턴들의 각각은 상기 활성영역의 상면에 수직한 방향으로 서로 이격되는 반도체 패턴들을 포함할 수 있다. 상기 채널패턴들이 상기 단일 활성영역 상에서 상기 제1 방향으로 서로 이격되도록 배치됨에 따라, 상기 반도체 패턴들을 포함하는 상기 채널패턴들의 형성이 용이할 수 있다. 더하여, 상기 채널패턴들의 폭들 및 상기 소스/드레인 패턴들의 폭들은 다양하게 조절될 수 있고, 이에 따라, 상기 채널패턴들, 상기 소스/드레인 패턴들, 및 상기 게이트 전극을 포함하는 트랜지스터가 다양한 특성을 가지도록 구현될 수 있다.
따라서, 반도체 소자의 제조가 용이하고, 상기 트랜지스터를 포함하는 반도체 집적회로의 설계의 자유도가 증가할 수 있다
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2a, 도 2b, 및 도 2c는 각각 도 1의 A-A', B-B', 및 C-C' 선에 따라 자른 단면도들이다.
도 3a 내지 도 9a, 도 3b 내지 도 9b, 및 도 3c 내지 도 9c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 A-A', B-B', 및 C-C'에 대응하는 단면도들이다.
도 10은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 11a, 도 11b, 및 도 11c는 각각 도 10의 A-A', B-B', 및 C-C' 선에 따라 자른 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 13a, 도 13b, 및 도 13c는 각각 도 12의 A-A', B-B', 및 C-C' 선에 따라 자른 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 15는 도 14의 A-A' 선에 따라 자른 단면도이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 17은 도 16의 A-A' 선에 따라 자른 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 19a, 도 19b, 및 도 19c는 각각 도 18의 A-A', B-B' 및 C-C' 선에 따라 자른 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2a, 도 2b, 및 도 2c는 각각 도 1의 A-A', B-B', 및 C-C' 선에 따라 자른 단면도들이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 기판(100) 상에 활성영역(102)이 배치될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 활성영역(102)은 상기 기판(100)으로부터 위로 돌출될 수 있다. 상기 활성영역(102)은 상기 기판(100)의 바닥면(100B)에 평행한 제1 방향(D1) 및 제2 방향(D2)을 따라 연장될 수 있고, 상기 기판(100)의 상기 바닥면(100B)에 수직한 제3 방향(D3)을 따라 상기 기판(100)으로부터 돌출될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다.
소자분리 패턴들(ST)이 상기 기판(100) 상에 배치되어 상기 활성영역(102)을 정의할 수 있다. 상기 소자분리 패턴들(ST)은 상기 활성영역(102)의 양 측에 상기 기판(100) 상에 배치될 수 있다. 일 예로, 상기 소자분리 패턴들(ST)은 상기 활성영역(102)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 활성영역(102)은 상기 소자분리 패턴들(ST) 사이에 개재되는 단일 활성영역(102)일 수 있다. 상기 소자분리패턴들(ST)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 소자분리패턴들(ST)은 상기 활성영역(102)의 상부 측면들을 노출할 수 있다. 즉, 상기 소자분리패턴들(ST)의 상면들(ST_U)은 상기 활성영역(102)의 상면(102U)보다 낮은 레벨에 있을 수 있다. 본 명세서에서, “레벨”은 상기 기판(100)의 상기 바닥면(100B)으로부터 측정된 높이를 지칭한다.
복수의 채널패턴들(AP)이 상기 활성영역(102) 상에 배치될 수 있다. 상기 채널패턴들(AP)은 상기 활성영역(102)의 상기 상면(102U) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 채널패턴들(AP)의 각각은 상기 활성영역(102)의 상기 상면(102U)에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 반도체 패턴들(104)을 포함할 수 있다. 상기 반도체 패턴들(104)은 상기 활성영역(102)의 상기 상면(102U)에 수직한 상기 방향(일 예로, 상기 제3 방향(D3))을 따라 서로 이격될 수 있다. 상기 반도체 패턴들(104) 중 최하층의 반도체 패턴(104)은 상기 활성영역(102)의 상기 상면(102U)에 수직한 상기 방향(일 예로, 상기 제3 방향(D3))을 따라 상기 활성영역(102)의 상기 상면(102U)으로부터 이격될 수 있다. 상기 반도체 패턴들(104)의 수는 3개로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 반도체 패턴들(104)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 활성영역(102) 및 상기 채널패턴들(AP)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 채널패턴들(AP)의 각각의 폭(W1, W2, 또는 W3)은 상기 채널패턴들(AP)의 각각의 상기 반도체 패턴들(104)의 폭일 수 있다. 상기 활성영역(102)의 폭(102W)은 상기 채널패턴들(AP)의 폭들(W1, W2, W3)의 합보다 클 수 있다(즉, 102W>(W1+W2+W3)). 상기 활성영역(102)의 상기 폭(102W)은 상기 채널패턴들(AP)의 상기 폭들(W1, W2, W3)과 상기 채널패턴들(AP) 사이의 거리들(d1, d2)의 합보다 크거나 같을 수 있다(즉, 102W≥(W1+W2+W3+d1+d2)). 상기 채널패턴들(AP) 사이의 상기 거리들(d1, d2)의 각각은 상기 채널패턴들(AP) 중, 서로 인접하는 한 쌍의 채널패턴들(AP) 사이의 상기 제1 방향(D1)에 따른 거리일 수 있다. 상기 활성영역(102)의 상기 폭(102W)은 상기 활성영역(102)의 최상부의 폭일 수 있다. 일부 실시예들에 따르면, 상기 채널패턴들(AP) 중 적어도 하나의 채널패턴(AP)의 폭(W1)은 상기 채널패턴들(AP) 중 다른 채널패턴(AP)의 폭(W2 또는 W3)과 다를 수 있다. 일부 실시예들에 따르면, 상기 채널패턴들(AP)의 상기 폭들(W1, W2, W3)은 서로 다를 수도 있고, 다른 실시예들에 따르면, 상기 채널패턴들(AP)의 상기 폭들(W1, W2, W3)은 서로 동일할 수도 있다.
일부 실시예들에 따르면, 상기 채널패턴들(AP) 중, 적어도 한 쌍의 채널패턴들(AP) 사이의 거리(d1)는 상기 채널패턴들(AP) 중, 다른 한 쌍의 채널패턴들(AP) 사이의 거리(d2)와 다를 수 있다. 다른 실시예들에 따르면, 상기 채널패턴들(AP) 사이의 상기 거리들(d1, d2)은 서로 동일할 수도 있다.
일 예로, 상기 채널패턴들(AP)은 상기 활성영역(102) 상에서 상기 제1 방향(D1)으로 서로 이격되는 제1 서브 채널패턴(APa), 제2 서브 채널패턴(APb), 및 제3 서브 채널패턴(APc)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 서브 채널패턴(APa)의 폭(W1), 상기 제2 서브 채널패턴(APb)의 폭(W2) 및 상기 제3 서브 채널패턴(APc)의 폭(W3)은 서로 다를 수 있다. 상기 제1 서브 채널패턴(APa)과 상기 제2 서브 채널패턴(APb) 사이의 거리(d1)는 상기 제2 서브 채널패턴(APb)과 상기 제3 서브 채널패턴(APc) 사이의 거리(d2)와 다를 수 있다. 복수의 소스/드레인 패턴들(SD)이 상기 활성영역(102) 상에 배치될 수 있고, 상기 활성영역(102)의 상기 상면(102U) 상에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 소스/드레인 패턴들(SD)은 소스 패턴들(SDa) 및 드레인 패턴들(SDb)을 포함할 수 있다. 상기 소스 패턴들(SDa)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 채널패턴들(AP)의 일 측면들에 각각 연결될 수 있다. 상기 드레인 패턴들(SDb)은 상기 소스 패턴들(SDa)로부터 상기 제2 방향(D2)으로 이격될 수 있다. 상기 드레인 패턴들(SDb)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 채널패턴들(AP)의 타 측면들에 각각 연결될 수 있다.
상기 소스/드레인 패턴들(SD)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 활성영역(102)의 상기 폭(102W)은 상기 소스 패턴들(SDa)의 폭들(W1a, W2a, W3a)의 합보다 클 수 있다(즉, 102W>(W1a+W2a+W3a)). 일부 실시예들에 따르면, 상기 소스 패턴들(SDa) 중 적어도 하나의 소스 패턴(SDa)의 폭(W1a)은 상기 소스 패턴들(SDa) 중 다른 소스 패턴(SDa)의 폭(W2a 또는 W3a)과 다를 수 있다. 일부 실시예들에 따르면, 상기 소스 패턴들(SDa)의 상기 폭들(W1a, W2a, W3a)은 서로 다를 수도 있고, 다른 실시예들에 따르면, 상기 소스 패턴들(SDa)의 상기 폭들(W1a, W2a, W3a)은 서로 동일할 수도 있다. 상기 드레인 패턴들(SDb)의 각각은 상기 소스 패턴들(SDa) 중 대응하는 소스 패턴(SDa)과 실질적으로 동일한 폭을 가질 수 있다.
상기 채널패턴들(AP)의 각각은 상기 소스 패턴들(SDa) 중 대응하는 소스 패턴(SDa), 및 상기 드레인 패턴들(SDb) 중 대응하는 드레인 패턴(SDb) 사이에 개재될 수 있고, 상기 대응하는 소스 패턴(SDa) 및 상기 대응하는 드레인 패턴(SDb)에 연결될 수 있다. 상기 채널패턴들(AP)의 각각의 상기 반도체 패턴들(104)은 상기 대응하는 소스 패턴(SDa) 및 상기 대응하는 드레인 패턴(SDb) 사이에 개재될 수 있고, 상기 대응하는 소스 패턴(SDa) 및 상기 대응하는 드레인 패턴(SDb)과 접할 수 있다. 상기 채널패턴들(AP)의 각각의 상기 반도체 패턴들(104)은 상기 대응하는 소스 패턴(SDa) 및 상기 대응하는 드레인 패턴(SDb)을 서로 연결할 수 있다. 상기 채널패턴들(AP)의 각각, 상기 대응하는 소스 패턴(SDa), 및 상기 대응하는 드레인 패턴(SDb)은 활성 구조체(AS)를 구성할 수 있다. 이에 따라, 복수의 활성 구조체들(AS)이 상기 활성영역(102)의 상기 상면(102U) 상에서 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 채널패턴들(AP)의 각각의 상기 반도체 패턴들(104) 및 상기 활성영역(102)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 패턴들(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)은 상기 채널패턴들(AP)에 인장성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 반도체 패턴들(104)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 패턴들(SD)은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)은 상기 채널패턴들(AP)에 압축성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 반도체 패턴들(104)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 패턴들(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물은 상기 소스/드레인 패턴들(SD)을 포함하는 트랜지스터들의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터들이 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터들이 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
게이트 구조체(GS)가 상기 활성영역(102) 상에 배치될 수 있고, 상기 제1 방향(D1)으로 연장되어 상기 복수의 활성 구조체들(AS) 및 상기 소자분리 패턴들(ST)을 가로지를 수 있다. 평면적 관점에서, 상기 채널패턴들(AP)은 상기 게이트 구조체(GS)와 중첩할 수 있고, 상기 소스/드레인 패턴들(SD)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있다.
상기 게이트 구조체(GS)는 상기 제1 방향(D1)으로 연장되어 상기 복수의 채널패턴들(AP)을 덮는 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 채널패턴들(AP)의 각각 사이의 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GSP), 및 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있고, 상기 게이트 절연 패턴(GI)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 전극(GE)은 상기 채널패턴들(AP)의 각각의 최상부면을 덮고, 상기 채널패턴들(AP)의 각각의, 상기 제1 방향(D1)으로 서로 마주하는 측면들을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 채널패턴들(AP) 사이의 상기 활성영역(102)의 상면(102U)을 덮을 수 있고, 상기 제1 방향(D1)으로 연장되어 상기 소자분리 패턴들(ST)의 상면들(ST_U)을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 채널패턴들(AP)의 각각과 상기 활성영역(102) 사이 및 상기 반도체 패턴들(104) 사이의 공간들을 채울 수 있다. 상기 게이트 절연 패턴(GI)은 상기 반도체 패턴들(104)의 각각과 상기 게이트 전극(GE) 사이에 개재될 수 있다. 상기 반도체 패턴들(104)의 각각은 상기 게이트 절연 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)과 상기 활성영역(102) 사이 및 상기 게이트 전극(GE)과 상기 소자분리 패턴들(ST)의 각각 사이에 개재될 수 있다. 상기 활성 구조체들(AS)의 각각 및 상기 게이트 전극(GE)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서들(GSP) 및 상기 게이트 캐핑 패턴(CAP)의 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
스페이서 패턴들(110)이 상기 소스/드레인 패턴들(SD)의 각각과 상기 게이트 전극(GE) 사이에 배치될 수 있다. 상기 스페이서 패턴들(110)은 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 스페이서 패턴들(110) 및 상기 반도체 패턴들(104)은 상기 제3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 스페이서 패턴들(110)의 각각은 서로 인접하는 반도체 패턴들(104) 사이, 또는 상기 최하층의 반도체 패턴(104)과 상기 활성영역(102) 사이에 배치될 수 있다. 상기 스페이서 패턴들(110) 중 한 쌍의 스페이서 패턴들(110)이 상기 반도체 패턴들(104) 중, 서로 인접하는 한 쌍의 반도체 패턴들(104) 사이에 배치될 수 있다. 상기 한 쌍의 스페이서 패턴들(110)은 상기 게이트 전극(GE)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 한 쌍의 스페이서 패턴들(110)은 상기 소스/드레인 패턴들(SD) 중 대응하는 한 쌍의 소스/드레인 패턴들(SD) 사이에 배치될 수 있다.
상기 소스/드레인 패턴들(SD)의 각각은 상기 반도체 패턴들(104)과 접할 수 있고, 상기 스페이서 패턴들(110)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 반도체 패턴들(104)의 각각 사이에 개재될 수 있고, 상기 게이트 전극(GE)과 상기 스페이서 패턴들(110)의 각각 사이로 연장될 수 있다. 상기 스페이서 패턴들(110)의 각각은 상기 게이트 절연 패턴(GI)과 접할 수 있다. 상기 스페이서 패턴들(110)은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 스페이서 패턴들(110)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
하부 층간 절연막(120)이 상기 기판(100) 상에 배치되어 상기 게이트 구조체(GS) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상기 하부 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상면은 상기 하부 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서(GSP)는 상기 게이트 캐핑 패턴(CAP)과 상기 하부 층간 절연막(120) 사이에 개재될 수 있다.
상부 층간 절연막(130)이 상기 하부 층간 절연막(120) 상에 배치될 수 있다. 상기 상부 층간 절연막(130)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다. 콘택 플러그들(CT)이 상기 상부 층간 절연막(130) 및 상기 하부 층간 절연막(120)을 관통하여 상기 소스/드레인 패턴들(SD)에 전기적으로 연결될 수 있다. 상기 콘택 플러그들(CT)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있다. 상기 소스/드레인 패턴들(SD) 중 상기 소스 패턴들(SDa)은 상기 콘택 플러그들(CT) 중 일 콘택 플러그(CT)에 의해 서로 연결될 수 있다. 상기 소스/드레인 패턴들(SD) 중 상기 드레인 패턴들(SDb)은 상기 콘택 플러그들(CT) 중 다른 콘택 플러그(CT)에 의해 서로 연결될 수 있다. 도시되지 않았지만, 게이트 콘택 플러그가 상기 상부 층간 절연막(130)을 관통하여 상기 게이트 전극(GE)에 전기적으로 연결될 수 있다. 배선들이 상기 상부 층간 절연막(130) 상에 배치될 수 있고, 상기 콘택 플러그들(CT) 및 상기 게이트 콘택 플러그에 접속될 수 있다. 상기 콘택 플러그들(CT) 및 상기 게이트 콘택 플러그는 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 일 예로, 상기 콘택 플러그들(CT) 및 상기 게이트 콘택 플러그는 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다. 상기 배선들은 도전 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 복수의 채널패턴들(AP)이 상기 단일 활성영역(102) 상에서 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있고, 상기 복수의 소스/드레인 패턴들(SD)이 상기 단일 활성영역(102) 상에서 상기 채널패턴들(AP)의 양 측에 배치될 수 있다. 상기 채널패턴들(AP)이 상기 단일 활성영역(102) 상에서 상기 제1 방향(D1)으로 서로 이격되도록 배치됨에 따라, 후술할 바와 같이, 상기 채널패턴들(AP)의 형성이 용이할 수 있다. 더하여, 상기 채널패턴들(AP)의 상기 폭들(W1, W2, W3) 및 상기 소스/드레인 패턴들(SD)의 상기 폭들(W1a, W2a, W3a)은 다양하게 조절될 수 있고, 이에 따라, 상기 채널패턴들(AP), 상기 소스/드레인 패턴들(SD), 및 상기 게이트 구조체(GS)에 의해 구현되는 트랜지스터를 포함하는 반도체 집적회로의 설계의 자유도가 증가할 수 있다.
도 3a 내지 도 9a, 도 3b 내지 도 9b, 및 도 3c 내지 도 9c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 A-A', B-B', 및 C-C'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 1, 도 3a 내지 도 3c를 참조하면, 희생층들(150) 및 반도체층들(152)이 기판(100) 상에 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생층들(150) 및 상기 반도체층들(152)은 3회 반복하여 적층되는 것으로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 희생층들(150)은 상기 반도체층들(152)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생층들(150)은 SiGe, Si, 및 Ge 중 하나이고, 상기 반도체층들(152)은 SiGe, Si, 및 Ge 중 다른 하나일 수 있다. 상기 희생층들(150) 및 상기 반도체층들(152)은 상기 기판(100)을 시드로 이용하는 에피택시얼 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 상기 희생층들(150) 및 상기 반도체층들(152)은 서로 동일한 두께를 가지도록 형성되거나, 서로 다른 두께를 가지도록 형성될 수 있다.
활성영역(102)이 상기 기판(100) 상에 형성될 수 있다. 상기 활성영역(102)을 형성하는 것은, 상기 희생층들(150), 상기 반도체층들(152), 및 상기 기판(100)의 상부를 차례로 패터닝하여 상기 기판(100) 내에 상기 활성영역(102)을 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(T)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 소자분리 패턴들(ST)이 상기 트렌치들(T)을 각각 채우도록 형성될 수 있다. 상기 소자분리 패턴들(ST)은 상기 활성영역(102)의 양 측의 상기 기판(100) 상에 형성될 수 있다. 상기 소자분리 패턴들(ST)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 활성영역(102)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 소자분리 패턴들(ST)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(T)을 채우는 절연막을 형성하는 것, 및 상기 희생층들(150) 및 상기 반도체층들(152)의 측면들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 상기 절연막이 리세스됨에 따라, 상기 소자분리 패턴들(ST)의 상면들(ST_U)은 상기 활성영역(102)의 상면(102U)보다 낮은 레벨에 있을 수 있다.
도 1, 도 4a 내지 도 4c를 참조하면, 복수의 예비 채널패턴들(PAP)이 상기 활성영역(102)의 상기 상면(102U) 상에 형성될 수 있다. 상기 예비 채널패턴들(PAP)은 상기 희생층들(150) 및 상기 반도체층들(152)을 차례로 패터닝함으로써 형성될 수 있다. 상기 예비 채널패턴들(PAP)은 상기 활성영역(102)의 상기 상면(102U) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 예비 채널패턴들(PAP)의 각각은 상기 희생층들(150) 및 상기 반도체층들(152)을 패터닝하여 각각 형성된 예비 희생 패턴들(150P) 및 예비 반도체 패턴들(152P)을 포함할 수 있다. 상기 예비 희생 패턴들(150P) 및 상기 예비 반도체 패턴들(152P)은 상기 제3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 예비 희생 패턴들(150P) 및 상기 예비 반도체 패턴들(152P)의 각각은 상기 활성영역(102)의 상기 상면(102U) 상에서 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
상기 예비 채널패턴들(PAP)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 일부 실시예들에 따르면, 상기 예비 채널패턴들(PAP) 중 적어도 하나의 예비 채널패턴(PAP)의 폭은 상기 예비 채널패턴들(PAP) 중 다른 예비 채널패턴(PAP)의 폭과 다를 수 있다. 일부 실시예들에 따르면, 상기 예비 채널패턴들(PAP)의 폭들은 서로 다를 수도 있고, 다른 실시예들에 따르면, 상기 예비 채널패턴들(PAP)의 상기 폭들은 서로 동일할 수도 있다. 일부 실시예들에 따르면, 상기 예비 채널패턴들(PAP) 중, 적어도 한 쌍의 예비 채널패턴들(PAP) 사이의 거리는 상기 예비 채널패턴들(PAP) 중, 다른 한 쌍의 예비 채널패턴들(PAP) 사이의 거리와 다를 수 있다. 다른 실시예들에 따르면, 상기 예비 채널패턴들(PAP) 사이의 거리들은 서로 동일할 수도 있다. 상기 예비 채널패턴들(PAP) 사이의 상기 거리들의 각각은 상기 예비 채널패턴들(PAP) 중, 서로 인접하는 한 쌍의 예비 채널패턴들(PAP) 사이의 상기 제1 방향(D1)에 따른 거리일 수 있다.
도 1, 도 5a 내지 도 5c를 참조하면, 희생 게이트 구조체(SGS)가 상기 복수의 예비 채널패턴들(PAP)을 가로지르도록 형성될 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 제1 방향(D1)으로 연장될 수 있고, 상기 활성영역(102), 상기 복수의 예비 채널패턴들(PAP), 및 상기 소자분리 패턴들(ST)을 가로지를 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 기판(100) 상에 차례로 적층된 식각 정지 패턴(160), 희생 게이트 패턴(162), 및 마스크 패턴(164)을 포함할 수 있다. 상기 희생 게이트 패턴(162)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 희생 게이트 패턴(162)은 상기 예비 채널패턴들(PAP)의 각각의, 상기 제1 방향(D1)으로 서로 마주하는 측면들을 덮을 수 있고, 상기 예비 채널패턴들(PAP)의 각각의 상면, 상기 예비 채널패턴들(PAP) 사이의 상기 활성영역(102)의 상기 상면(102U), 및 상기 소자분리패턴들(ST)의 상기 상면들(ST_U)을 덮을 수 있다. 상기 식각 정지 패턴(160)은 상기 희생 게이트 패턴(162)과 상기 예비 채널패턴들(PAP)의 각각 사이에 개재될 수 있고, 상기 희생 게이트 패턴(162)과 상기 활성영역(102) 사이 및 상기 희생 게이트 패턴(162)과 상기 소자분리 패턴들(ST)의 각각 사이로 연장될 수 있다.
상기 희생 게이트 패턴(162) 및 상기 식각 정지 패턴(160)을 형성하는 것은, 상기 기판(100) 상에 상기 예비 채널패턴들(PAP), 상기 활성영역(102), 및 상기 소자분리패턴들(ST)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)을 차례로 형성하는 것, 상기 희생 게이트막 상에 상기 희생 게이트 패턴(162)이 형성될 영역을 정의하는 상기 마스크 패턴(164)을 형성하는 것, 및 상기 마스크 패턴(164)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 마스크 패턴(164)을 식각 마스크로 상기 희생 게이트막을 패터닝하여 상기 희생 게이트 패턴(162)이 형성될 수 있다. 상기 희생 게이트막을 패터닝하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(162)이 형성된 후, 상기 희생 게이트 패턴(162) 양 측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(162) 아래에 상기 식각 정지 패턴(160)이 국소적으로 형성될 수 있다.
상기 희생 게이트 구조체(SGS)는 상기 희생 게이트 패턴(162)의 양 측의 게이트 스페이서들(GSP)를 더 포함할 수 있다. 상기 게이트 스페이서들(GSP)를 형성하는 것은, 상기 기판(100) 상에 상기 마스크 패턴(164), 상기 희생 게이트 패턴(162), 및 상기 식각 정지 패턴(160)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 마스크 패턴(164) 및 상기 게이트 스페이서들(GSP)은 일 예로, 실리콘 질화물을 포함할 수 있다.
도 1, 도 6a 내지 도 6c를 참조하면, 상기 예비 채널패턴들(PAP)을 패터닝함으로써, 상기 희생 게이트 구조체(SGS) 아래에 복수의 채널패턴들(AP)이 형성될 수 있다. 상기 복수의 채널패턴들(AP)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 복수의 채널패턴들(AP)의 각각은 상기 희생 게이트 구조체(SGS)와 중첩할 수 있다. 상기 채널패턴들(AP)을 형성하는 것은, 상기 희생 게이트 구조체(SGS) 양 측에서 상기 예비 채널패턴들(PAP)의 각각의 부분들을 제거하는 것을 포함할 수 있다. 상기 예비 채널패턴들(PAP)의 각각의 상기 부분들을 제거하는 것은, 상기 마스크 패턴(164) 및 상기 게이트 스페이서들(GSP)을 식각 마스크로 이용하여 상기 예비 채널패턴들(PAP)의 각각의 상기 부분들을 식각하는 것을 포함할 수 있다. 상기 예비 채널패턴들(PAP)의 각각의 상기 부분들을 식각하는 것은, 상기 희생 게이트 구조체(SGS)의 양 측에서 상기 활성영역(102)의 상기 상면(102U)이 노출될 때까지 수행될 수 있다. 상기 채널패턴들(AP)의 각각은 상기 활성영역(102) 상에 교대로 그리고 반복적으로 적층된 희생 패턴들(154) 및 반도체 패턴들(104)을 포함할 수 있다. 상기 희생 패턴들(154)은 상기 예비 희생 패턴들(150P)을 패터닝하여 형성될 수 있고, 상기 반도체 패턴들(104)은 상기 예비 반도체 패턴들(152P)을 패터닝하여 형성될 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 채널패턴들(AP)의 각각의, 상기 제1 방향(D1)으로 서로 마주하는 측면들을 덮을 수 있고, 상기 채널패턴들(AP)의 각각의, 상기 제2 방향(D2)으로 서로 마주하는 측면들을 노출할 수 있다.
상기 희생 게이트 구조체(SGS)에 의해 노출된, 상기 채널패턴들(AP)의 각각의 상기 측면들 상에서, 상기 희생 패턴들(154)이 수평적으로 리세스되어 리세스 영역들(154R)이 형성될 수 있다. 상기 리세스 영역들(154R)은 상기 희생 패턴들(154)을 선택적으로 식각하는 습식 식각 공정을 수행함으로써 형성될 수 있다. 이 후, 스페이서 패턴들(110)이 상기 리세스 영역들(154R) 내에 각각 형성될 수 있다. 상기 스페이서 패턴들(110)을 형성하는 것은, 상기 기판(100) 상에 상기 리세스 영역들(154R)을 채우는 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서 패턴들(110)이 상기 리세스 영역들(154R) 내에 각각 국소적으로 형성되도록 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서 패턴들(110)은 저유전막(일 예로, 실리콘 질화물)을 포함할 수 있다.
도 1, 도 7a 내지 도 7c를 참조하면, 상기 희생 게이트 구조체(SGS)의 양 측의 상기 활성영역(102) 상에 소스/드레인 패턴들(SD)이 형성될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴들(104) 및 상기 활성영역(102)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 희생 게이트 구조체(SGS)에 의해 노출된, 상기 반도체 패턴들(104)의 측면들과 접할 수 있고, 상기 활성영역(102)의 상기 상면(102U)과 접할 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴들(104)의 각각을 통하여 서로 전기적으로 연결될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 스페이서 패턴들(110)을 사이에 두고 상기 희생 패턴들(154)의 각각으로부터 이격될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 스페이서 패턴들(110)과 접할 수 있다.
상기 소스/드레인 패턴들(SD)은 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)을 형성하는 것은, 상기 선택적 에피택시얼 성장 공정과 동시에 또는 상기 선택적 에피택시얼 성장 공정 후, 상기 소스/드레인 패턴들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 상기 불순물은 상기 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있고, 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 소스/드레인 패턴들(SD)이 형성된 상기 기판(100) 상에 하부 층간 절연막(120)이 형성될 수 있다. 상기 하부 층간 절연막(120)은 상기 소스/드레인 패턴들(SD) 및 상기 희생 게이트 구조체(SGS)를 덮도록 형성될 수 있다.
도 1, 도 8a 내지 도 8c를 참조하면, 상기 희생 게이트 패턴(162)이 노출될 때까지 상기 하부 층간 절연막(120)이 평탄화될 수 있다. 상기 마스크 패턴(164)은 상기 평탄화 공정에 의해 제거될 수 있다. 상기 희생 게이트 패턴(162) 및 상기 식각 정지 패턴(160)이 제거될 수 있고, 이에 따라, 상기 하부 층간 절연막(120) 내에 갭 영역(170)이 형성될 수 있다. 상기 갭 영역(170)은 상기 게이트 스페이서들(GSP) 사이의 빈 영역일 수 있다. 상기 갭 영역(170)은 상기 복수의 채널패턴들(AP)을 노출할 수 있다. 상기 갭 영역(170)을 형성하는 것은, 상기 게이트 스페이서(GSP), 상기 하부 층간 절연막(120), 및 상기 식각 정지 패턴(160)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(162)을 선택적으로 식각하는 것, 및 상기 식각 정지 패턴(160)을 제거하여 상기 반도체 패턴들(104) 및 상기 희생 패턴들(154)을 노출하는 것을 포함할 수 있다. 상기 갭 영역(170)은 평면적 관점에서, 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 소자분리패턴들(ST)의 상기 상면들(ST_U)을 노출할 수 있다.
상기 노출된 희생 패턴들(154)이 선택적으로 제거될 수 있다. 일 예로, 상기 희생 패턴들(154)이 실리콘-게르마늄(SiGe)을 포함하고, 상기 반도체 패턴들(104)이 실리콘(Si)을 포함하는 경우, 상기 희생 패턴들(154)은 과초산(peracetic acid)을 식각 소스로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 선택적 제거 공정 동안, 상기 소스/드레인 패턴들(SD)은 상기 층간 절연막(120) 및 상기 스페이서 패턴들(110)에 의해 보호될 수 있다. 상기 희생 패턴들(154)이 선택적으로 제거됨에 따라, 상기 반도체 패턴들(104) 사이, 및 상기 반도체 패턴들(104) 중 최하층의 반도체 패턴(104)과 상기 활성영역(102) 사이에 빈 영역들(172)이 형성될 수 있다. 상기 빈 영역들(172)의 각각은 상기 갭 영역(170)과 연결되어 서로 통할 수 있다.
상기 단일 활성영역(102) 상에 상기 단일 활성영역(102)과 실질적으로 동일한 폭을 갖는 단일 채널패턴이 형성되는 경우, 상기 단일 채널패턴 내 희생 패턴들(154)의 제거가 어려울 수 있고, 이에 따라, 상기 단일 채널패턴 내 반도체 패턴들(104) 사이에 빈 영역들(172)을 형성하는 것이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 복수의 채널패턴들(AP)이 상기 단일 활성영역(102) 상에서 상기 제1 방향(D1)으로 서로 이격되도록 형성될 수 있다. 이에 따라, 상기 복수의 채널패턴들(AP)의 각각 내 상기 희생 패턴들(154)의 제거가 용이할 수 있고, 상기 복수의 채널패턴들(AP)의 각각 내 상기 반도체 패턴들(104) 사이에 상기 빈 영역들(172)을 형성하는 것이 용이할 수 있다. 따라서, 반도체 소자의 제조가 용이할 수 있다.
도 1, 도 9a 내지 도 9c를 참조하면, 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 상기 갭 영역(170) 및 상기 빈 영역들(172)을 채우도록 형성될 수 있다. 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것은, 상기 갭 영역(170) 및 상기 빈 영역들(172)의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 상기 갭 영역(170) 및 상기 빈 영역들(172)의 잔부를 채우는 게이트 도전막을 형성하는 것, 및 상기 하부 층간 절연막(120)이 노출될 때까지 평탄화 공정을 수행하여, 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)을 상기 갭 영역(170) 및 상기 빈 영역들(172)을 내에 국소적으로 형성하는 것을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 게이트 절연 패턴(GI)을 사이에 두고 상기 반도체 패턴들(104)의 각각 및 상기 활성영역(102)으로부터 이격될 수 있고, 상기 스페이서 패턴들(110)의 각각을 사이에 두고 상기 소스/드레인 패턴들(SD)의 각각으로부터 이격될 수 있다.
상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)의 상부들이 리세스되어, 상기 게이트 스페이서들(GSP) 사이에 그루브 영역이 형성될 수 있다. 게이트 캐핑 패턴(CAP)이 상기 그루브 영역 내에 형성될 수 있다. 상기 게이트 캐핑 패턴(CAP)을 형성하는 것은, 상기 하부 층간 절연막(120) 상에 상기 그루브 영역을 채우는 게이트 캐핑막을 형성하는 것, 및 상기 하부 층간 절연막(120)이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다.
상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 상기 게이트 캐핑 패턴(CAP), 및 상기 게이트 스페이서들(GSP)은 게이트 구조체(GS)를 구성할 수 있다. 상기 소스/드레인 패턴들(SD) 중 한 쌍의 소스/드레인 패턴들(SD)은 상기 채널패턴들(AP)의 각각을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 한 쌍의 소스/드레인 패턴들(SD)은 상기 채널패턴들(AP)의 각각의 상기 반도체 패턴들(104)과 접할 수 있다. 상기 채널패턴들(AP)의 각각 및 상기 한 쌍의 소스/드레인 패턴들(SD)은 활성 구조체(AS)를 구성할 수 있고, 복수의 활성 구조체들(AS)이 상기 활성영역(102) 상에 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있다. 상기 활성 구조체들(AS)의 각각 및 상기 게이트 전극(GE)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다.
도 1, 도 2a 내지 도 2c를 다시 참조하면, 상부 층간 절연막(130)이 상기 하부 층간 절연막(120) 상에 형성될 수 있다. 콘택 플러그들(CT)이 상기 상부 층간 절연막(130) 및 상기 하부 층간 절연막(120)을 관통하여 상기 소스/드레인 패턴들(SD)에 전기적으로 연결되도록 형성될 수 있고, 게이트 콘택 플러그(미도시)가 상기 상부 층간 절연막(130)을 관통하여 상기 게이트 전극(GE)에 전기적으로 연결되도록 형성될 수 있다. 상기 콘택 플러그들(CT) 및 상기 게이트 콘택 플러그를 형성하는 것은, 일 예로, 상기 상부 층간 절연막(130) 및 상기 하부 층간 절연막(120)을 관통하여 상기 소스/드레인 패턴들(SD)을 노출하는 콘택 홀들, 및 상기 상부 층간 절연막(130)을 관통하여 상기 게이트 전극(GE)을 노출하는 게이트 콘택 홀을 형성하는 것, 상기 콘택 홀들 및 상기 게이트 콘택 홀을 채우는 도전막을 형성하는 것, 및 상기 상부 층간 절연막(130)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 배선들(미도시)이 상기 상부 층간 절연막(130) 상에 형성될 수 있고, 상기 콘택 플러그들(CT) 및 상기 게이트 콘택 플러그에 접속되도록 형성될 수 있다.
도 10은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 11a, 도 11b, 및 도 11c는 각각 도 10의 A-A', B-B', 및 C-C' 선에 따라 자른 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 10, 도 11a, 도 11b, 및 도 11c를 참조하면, 상기 콘택 플러그들(CT)은 상기 상부 층간 절연막(130) 및 상기 하부 층간 절연막(120)을 관통하여 상기 소스/드레인 패턴들(SD)에 전기적으로 연결될 수 있다. 본 실시예들에 따르면, 상기 소스/드레인 패턴들(SD) 중 상기 소스 패턴들(SDa)은 상기 콘택 플러그들(CT) 중 대응하는 콘택 플러그들(CT)에 각각 접속될 수 있다. 상기 소스 패턴들(SDa)에 각각 연결된 상기 콘택 플러그들(CT)은 상기 게이트 구조체(GS)의 일 측에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 소스/드레인 패턴들(SD) 중 상기 드레인 패턴들(SDb)은 상기 콘택 플러그들(CT) 중 대응하는 콘택 플러그들(CT)에 각각 접속될 수 있다. 상기 드레인 패턴들(SDb)에 각각 연결된 상기 콘택 플러그들(CT)은 상기 게이트 구조체(GS)의 타 측에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 배선들(ML)이 상기 상부 층간 절연막(130) 상에 배치될 수 있고, 상기 콘택 플러그들(CT)에 연결될 수 있다. 상기 소스 패턴들(SDa)에 각각 연결된 상기 콘택 플러그들(CT)은 상기 배선들(ML) 중 대응하는 배선(ML)에 의해 서로 연결될 수 있다. 상기 드레인 패턴들(SDb)에 각각 연결된 상기 콘택 플러그들(CT)은 상기 배선들(ML) 중 대응하는 다른 배선(ML)에 의해 서로 연결될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자는 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 13a, 도 13b, 및 도 13c는 각각 도 12의 A-A', B-B', 및 C-C' 선에 따라 자른 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 12, 도 13a, 도 13b, 및 도 13c를 참조하면, 복수의 활성영역들(102)이 상기 기판(100) 상에 배치될 수 있다. 상기 복수의 활성영역들(102)은 상기 제3 방향(D3)을 따라 상기 기판(100)으로부터 돌출될 수 있다. 소자분리 패턴들(ST)이 상기 기판(100) 상에 배치되어 상기 복수의 활성영역들(102)을 정의할 수 있다. 상기 소자분리 패턴들(ST)은 상기 복수의 활성영역들(102)의 측면들 상에 배치될 수 있다. 상기 복수의 활성영역들(102)은 상기 제1 방향(D1)으로 서로 이격되는 제1 활성영역(102a) 및 제2 활성영역(102b), 상기 제1 활성영역(102a)으로부터 상기 제2 방향(D2)으로 연장되는 제3 활성영역(102c), 및 상기 제2 활성영역(102b)으로부터 상기 제2 방향(D2)으로 연장되는 제4 활성영역(102d)을 포함할 수 있다. 상기 제1 활성영역(102a) 및 상기 제2 활성영역(102b)은 상기 소자분리 패턴들(ST) 중 대응하는 소자분리 패턴(ST)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제3 활성영역(102c) 및 상기 제4 활성영역(102d)은 상기 소자분리 패턴들(ST) 중 대응하는 소자분리 패턴(ST)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 제1 내지 제4 활성영역들(102a, 102b, 102c, 102d)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 제1 활성영역(102a)의 폭(102W1)은 상기 제3 활성영역(102c)의 폭(102W3)보다 클 수 있고, 상기 제2 활성영역(102b)의 폭(102W2)은 상기 제4 활성영역(102d)의 폭(102W4) 보다 클 수 있다. 일부 실시예들에 따르면, 상기 제1 활성영역(102a)의 폭(102W1)은 상기 제2 활성영역(102b)의 폭(102W2)과 실질적으로 동일할 수 있다.
복수의 제1 채널패턴들(AP1)이 상기 제1 활성영역(102a) 상에 배치될 수 있다. 상기 제1 채널패턴들(AP1)은 상기 제1 활성영역(102a)의 상면(102aU) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 채널패턴들(AP1)의 각각은 상기 제1 활성영역(102a)의 상기 상면(102aU)에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제1 반도체 패턴들(104)을 포함할 수 있다. 상기 제1 채널패턴들(AP1)의 각각은 상기 제1 방향(D1)에 따른 폭(W4)을 가질 수 있다. 상기 제1 채널패턴들(AP1)의 각각의 폭(W4)은 상기 제1 채널패턴들(AP1)의 각각의 상기 제1 반도체 패턴들(104)의 폭일 수 있다. 상기 제1 활성영역(102a)의 상기 폭(102W)은 상기 제1 채널패턴들(AP1)의 폭들(W4)의 합보다 클 수 있다. 상기 제1 활성영역(102a)의 상기 폭(102W)은 상기 제1 채널패턴들(AP1)의 상기 폭들(W4)과 상기 제1 채널패턴들(AP1) 사이의 거리의 합보다 크거나 같을 수 있다. 상기 제1 채널패턴들(AP1) 사이의 상기 거리는 상기 제1 채널패턴들(AP1) 중, 서로 인접하는 제1 채널패턴들(AP1) 사이의 상기 제1 방향(D1)에 따른 거리일 수 있다.
제2 채널패턴(AP2)이 상기 제2 활성영역(102b) 상에 배치될 수 있다. 상기 제2 채널패턴(AP2)은 상기 제2 활성영역(102b)의 상면(102bU)에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제2 반도체 패턴들(104)을 포함할 수 있다. 상기 제2 채널패턴(AP2)은 상기 제1 방향(D1)에 따른 폭(W5)을 가질 수 있다. 상기 제2 채널패턴(AP2)의 상기 폭(W5)은 상기 제2 채널패턴(AP2)의 상기 제2 반도체 패턴들(104)의 폭일 수 있다. 상기 제2 채널패턴(AP2)의 상기 폭(W5)은 상기 제1 채널패턴들(AP1)의 각각의 상기 폭(W4)보다 클 수 있다. 상기 제2 채널패턴(AP2)의 상기 폭(W5)은 상기 제1 채널패턴들(AP1)의 상기 폭들(W4)의 합보다 클 수 있다.
제3 채널패턴(AP3)이 상기 제3 활성영역(102c) 상에 배치될 수 있다. 상기 제3 채널패턴(AP3)은 상기 제3 활성영역(102c)의 상면에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제3 반도체 패턴들(104)을 포함할 수 있다. 상기 제3 채널패턴(AP3)은 상기 제1 방향(D1)에 따른 폭(W6)을 가질 수 있다. 상기 제3 채널패턴(AP3)의 상기 폭(W6)은 상기 제3 채널패턴(AP3)의 상기 제3 반도체 패턴들(104)의 폭일 수 있다. 상기 제3 채널패턴(AP3)의 상기 폭(W6)은 상기 제2 채널패턴(AP2)의 상기 폭(W5)보다 작을 수 있고, 상기 제1 채널패턴들(AP1)의 각각의 상기 폭(W4)과 실질적으로 동일할 수 있다.
제4 채널패턴(AP4)이 상기 제4 활성영역(102d) 상에 배치될 수 있다. 상기 제4 채널패턴(AP4)은 상기 제4 활성영역(102d)의 상면에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제4 반도체 패턴들(104)을 포함할 수 있다. 상기 제4 채널패턴(AP4)은 상기 제1 방향(D1)에 따른 폭(W7)을 가질 수 있다. 상기 제4 채널패턴(AP4)의 상기 폭(W7)은 상기 제4 채널패턴(AP4)의 상기 제4 반도체 패턴들(104)의 폭일 수 있다. 상기 제4 채널패턴(AP4)의 상기 폭(W7)은 상기 제2 채널패턴(AP2)의 상기 폭(W5)보다 작을 수 있고, 상기 제1 채널패턴들(AP1)의 각각의 상기 폭(W4)과 실질적으로 동일할 수 있다.
일부 실시예들에 따르면, 상기 제3 채널패턴(AP3)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제1 채널패턴들(AP1) 중 하나에 정렬되도록 배치될 수 있다. 상기 제4 채널패턴(AP4)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제2 채널패턴(AP2)의 가장자리부에 정렬되도록 배치될 수 있다. 이 경우, 상기 제3 활성영역(102c)과 상기 제4 활성영역(102d) 사이의 소자분리 패턴(ST)의 폭(ST_W2)은 상기 제1 활성영역(102a)과 상기 제2 활성영역(102b) 사이의 소자분리 패턴(ST)의 폭(ST_W1)보다 클 수 있다.
제1 소스/드레인 패턴들(SD1)이 상기 제1 활성영역(102a) 상에 배치될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)은 상기 제1 채널패턴들(AP1)의 일 측에 배치될 수 있고, 상기 제1 활성영역(102a)의 상면(102aU) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)은 상기 제1 채널패턴들(AP1)에 각각 연결될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)의 각각은 상기 제1 방향(D1)에 따른 폭(W4a)을 가질 수 있다. 상기 제1 활성영역(102a)의 상기 폭(102W)은 상기 제1 소스/드레인 패턴들(SD1)의 폭들(W4a)의 합보다 클 수 있다.
제2 소스/드레인 패턴(SD2)이 상기 제2 활성영역(102b) 상에 배치될 수 있다. 상기 제2 소스/드레인 패턴(SD2)은 상기 제2 채널패턴(AP2)의 일 측에 배치될 수 있고, 상기 제2 채널패턴(AP2)에 연결될 수 있다. 상기 제2 소스/드레인 패턴(SD2)은 상기 제1 방향(D1)에 따른 폭(W5a)을 가질 수 있다. 상기 제2 소스/드레인 패턴(SD2)의 상기 폭(W5a)은 상기 제1 소스/드레인 패턴들(SD1)의 각각의 상기 폭(W4a)보다 클 수 있고, 상기 제1 소스/드레인 패턴들(SD1)의 상기 폭들(W4a)의 합보다 클 수 있다.
제3 소스/드레인 패턴(SD3)이 상기 제3 활성영역(102c) 상에 배치될 수 있다. 상기 제3 소스/드레인 패턴(SD3)은 상기 제3 채널패턴(AP3)의 일 측에 배치될 수 있고, 상기 제3 채널패턴(AP3)에 연결될 수 있다. 상기 제3 소스/드레인 패턴(SD3)은 상기 제1 방향(D1)에 따른 폭(W6a)을 가질 수 있다. 상기 제3 소스/드레인 패턴(SD3)의 상기 폭(W6a)은 상기 제2 소스/드레인 패턴(SD2)의 상기 폭(W5a)보다 작을 수 있고, 상기 제1 소스/드레인 패턴들(SD1)의 각각의 상기 폭(W4a)과 실질적으로 동일할 수 있다.
제4 소스/드레인 패턴(SD4)이 상기 제4 활성영역(102d) 상에 배치될 수 있다. 상기 제4 소스/드레인 패턴(SD4)은 상기 제4 채널패턴(AP4)의 일 측에 배치될 수 있고, 상기 제4 채널패턴(AP4)에 연결될 수 있다. 상기 제4 소스/드레인 패턴(SD4)은 상기 제1 방향(D1)에 따른 폭(W7a)을 가질 수 있다. 상기 제4 소스/드레인 패턴(SD4)의 상기 폭(W7a)은 상기 제2 소스/드레인 패턴(SD2)의 상기 폭(W5a)보다 작을 수 있고, 상기 제1 소스/드레인 패턴들(SD1)의 각각의 상기 폭(W4a)과 실질적으로 동일할 수 있다.
복수의 게이트 구조체들(GS)이 상기 활성영역들(102)을 가로지르도록 배치될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 게이트 구조체들(GS) 중 하나는 상기 제1 및 제2 활성영역들(102a, 102b) 및 이들 사이의 소자분리 패턴(ST)을 가로지를 수 있고, 상기 복수의 제1 채널패턴들(AP1) 및 상기 제2 채널패턴(AP2)을 덮을 수 있다. 상기 게이트 구조체들(GS) 중 다른 하나는 상기 제3 및 제4 활성영역들(102c, 102d) 및 이들 사이의 소자분리 패턴(ST)을 가로지를 수 있고, 상기 제3 및 제4 채널패턴들(AP3, AP4)을 덮을 수 있다.
제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)가 상기 게이트 구조체들(GS) 중 상기 하나의 일 측에서 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있다. 상기 제1 콘택 플러그(CT1)는 상기 제1 방향(D1)으로 연장되어 상기 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있고, 상기 제2 콘택 플러그(CT2)는 상기 제2 소스/드레인 패턴(SD2)에 연결될 수 있다. 제3 콘택 플러그(CT3) 및 제4 콘택 플러그(CT4)가 상기 게이트 구조체들(GS) 중 상기 다른 하나의 일 측에서 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있다. 상기 제3 콘택 플러그(CT3) 및 상기 제4 콘택 플러그(CT4)는 상기 제3 소스/드레인 패턴(SD3) 및 상기 제4 소스/드레인 패턴(SD4)에 각각 연결될 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 15는 도 14의 A-A' 선에 따라 자른 단면도이다. 도 14의 B-B' 및 C-C'에 따른 단면도들은 각각 도 13b 및 도 13c와 동일하다.
도 14 및 도 15를 참조하면, 본 실시예들에 따르면, 상기 제3 채널패턴(AP3)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제1 채널패턴들(AP1)로부터 오프셋되도록 배치될 수 있다. 상기 제4 채널패턴(AP4)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제2 채널패턴(AP2)의 중앙부에 정렬되도록 배치될 수 있다. 이 경우, 상기 제3 활성영역(102c)과 상기 제4 활성영역(102d) 사이의 소자분리 패턴(ST)의 폭(ST_W2)은 상기 제1 활성영역(102a)과 상기 제2 활성영역(102b) 사이의 소자분리 패턴(ST)의 폭(ST_W1)보다 클 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자는 도 12, 도 13a, 도 13b, 및 도 13c를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 17은 도 16의 A-A' 선에 따라 자른 단면도이다. 도 16의 B-B' 및 C-C'에 따른 면도들은 각각 도 13b 및 도 13c와 동일하다.
도 16 및 도 17을 참조하면, 본 실시예들에 따르면, 상기 제3 채널패턴(AP3)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제1 채널패턴들(AP1) 중 하나에 정렬되도록 배치될 수 있다. 상기 제4 채널패턴(AP4)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제2 채널패턴(AP2)의 가장자리부에 정렬되도록 배치될 수 있다. 이 경우, 상기 제3 활성영역(102c)과 상기 제4 활성영역(102d) 사이의 소자분리 패턴(ST)의 폭(ST_W2)은 상기 제1 활성영역(102a)과 상기 제2 활성영역(102b) 사이의 소자분리 패턴(ST)의 폭(ST_W1)과 실질적으로 동일할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자는 도 12, 도 13a, 도 13b, 및 도 13c를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 19a, 도 19b, 및 도 19c는 각각 도 18의 A-A', B-B' 및 C-C' 선에 따라 자른 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 18, 도 19a, 도 19b, 및 도 19c를 참조하면, 복수의 활성영역들(102)이 상기 기판(100) 상에 배치될 수 있다. 상기 복수의 활성영역들(102)은 상기 제3 방향(D3)을 따라 상기 기판(100)으로부터 돌출될 수 있다. 상기 복수의 활성영역들(102)은 제1 활성영역(102a), 및 상기 제1 활성영역(102a)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격되는 제2 활성영역들(102b)을 포함할 수 있다. 상기 제2 활성영역들(102b)은 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 복수의 활성영역들(102)은 상기 제2 활성영역들(102b) 사이에 배치되는 제3 활성영역들(102c)을 더 포함할 수 있다. 상기 제3 활성영역들(102c)은 상기 제2 활성영역들(102b) 사이에서 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 제1 활성영역(102a)에 연결될 수 있다. 상기 제1 활성영역(102a) 및 상기 제3 활성영역들(102c)은 제1 도전형(n형 또는 p형)을 가질 수 있고, 상기 제2 활성영역들(102b)은 상기 제1 도전형과 다른 제2 도전형(p형 또는 n형)을 가질 수 있다. 소자분리 패턴들(ST)이 상기 복수의 활성영역들(102) 사이에 개재될 수 있다.
상기 제1 내지 제3 활성영역들(102a, 102b, 102c)의 각각은 상기 제1 방향(D1)에 따른 폭을 가질 수 있다. 상기 제1 활성영역(102a)의 폭(102W1)은 상기 제2 활성영역들(102b)의 각각의 폭(102W2) 및 상기 제3 활성영역들(102c)의 각각의 폭(102W3)보다 클 수 있다. 일부 실시예들에 따르면, 상기 제1 활성영역(102a)의 상기 폭(102W1)은 상기 제3 활성영역들(102c)의 폭들(102W3)의 합보다 클 수 있다.
복수의 제1 채널패턴들(AP1)이 상기 제1 활성영역(102a) 상에 배치될 수 있다. 상기 제1 채널패턴들(AP1)은 상기 제1 활성영역(102a)의 상면(102aU) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 채널패턴들(AP1)의 각각은 상기 제1 활성영역(102a)의 상기 상면(102aU)에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제1 반도체 패턴들(104)을 포함할 수 있다. 상기 제1 채널패턴들(AP1)의 각각은 상기 제1 방향(D1)에 따른 폭(W4)을 가질 수 있다. 상기 제1 채널패턴들(AP1)의 각각의 폭(W4)은 상기 제1 채널패턴들(AP1)의 각각의 상기 제1 반도체 패턴들(104)의 폭일 수 있다. 상기 제1 활성영역(102a)의 상기 폭(102W1)은 상기 제1 채널패턴들(AP1)의 폭들(W4)의 합보다 클 수 있다. 상기 제1 활성영역(102a)의 상기 폭(102W)은 상기 제1 채널패턴들(AP1)의 상기 폭들(W4)과 상기 제1 채널패턴들(AP1) 사이의 거리들의 합보다 크거나 같을 수 있다. 상기 제1 채널패턴들(AP1) 사이의 상기 거리들의 각각은 상기 제1 채널패턴들(AP1) 중, 서로 인접하는 한 쌍의 제1 채널패턴들(AP1) 사이의 상기 제1 방향(D1)에 따른 거리일 수 있다.
제2 채널패턴(AP2)이 상기 제2 활성영역들(102b)의 각각 상에 배치될 수 있다. 상기 제2 채널패턴(AP2)은 상기 제2 활성영역들(102b)의 각각의 상면(102bU)에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제2 반도체 패턴들(104)을 포함할 수 있다. 상기 제2 채널패턴(AP2)은 상기 제1 방향(D1)에 따른 폭(W5)을 가질 수 있다. 상기 제2 채널패턴(AP2)의 상기 폭(W5)은 상기 제2 채널패턴(AP2)의 상기 제2 반도체 패턴들(104)의 폭일 수 있다. 상기 제2 채널패턴(AP2)의 상기 폭(W5)은 상기 제1 채널패턴들(AP1)의 각각의 상기 폭(W4)과 실질적으로 동일할 수 있다. 상기 제2 채널패턴(AP2)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제1 채널패턴들(AP1)에 정렬되도록 배치될 수 있다.
제3 채널패턴(AP3)이 상기 제3 활성영역들(102c)의 각각 상에 배치될 수 있다. 상기 제3 채널패턴(AP3)은 상기 제3 활성영역들(102c)의 각각의 상면에 수직한 방향(일 예로, 상기 제3 방향(D3))을 따라 적층된 복수의 제3 반도체 패턴들을 포함할 수 있다. 상기 제3 채널패턴(AP3)은 상기 제1 방향(D1)에 따른 폭(W6)을 가질 수 있다. 상기 제3 채널패턴(AP3)의 상기 폭(W6)은 상기 제3 채널패턴(AP3)의 상기 제3 반도체 패턴들의 폭일 수 있다. 상기 제3 채널패턴(AP3)의 상기 폭(W6)은 상기 제1 채널패턴들(AP1)의 각각의 상기 폭(W4)과 실질적으로 동일할 수 있다. 상기 제3 채널패턴(AP3)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 상기 제1 채널패턴들(AP1) 중 하나에 정렬되도록 배치될 수 있다. 추가적인 제2 채널패턴(AP2)이 상기 제2 활성영역들(102b)의 각각 상에 배치될 수 있다. 상기 추가적인 제2 채널패턴(AP2)은 평면적 관점에서, 상기 제1 방향(D1)을 따라 상기 제3 채널패턴(AP3)에 정렬되도록 배치될 수 있다.
제1 소스/드레인 패턴들(SD1)이 상기 제1 활성영역(102a) 상에 배치될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)은 상기 제1 채널패턴들(AP1)의 일 측에 배치될 수 있고, 상기 제1 활성영역(102a)의 상면(102aU) 상에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)은 상기 제1 채널패턴들(AP1)에 각각 연결될 수 있다. 상기 제1 소스/드레인 패턴들(SD1)의 각각은 상기 제1 방향(D1)에 따른 폭(W4a)을 가질 수 있다. 상기 제1 활성영역(102a)의 상기 폭(102W1)은 상기 제1 소스/드레인 패턴들(SD1)의 폭들(W4a)의 합보다 클 수 있다.
제2 소스/드레인 패턴(SD2)이 상기 제2 활성영역들(102b)의 각각 상에 배치될 수 있다. 상기 제2 소스/드레인 패턴(SD2)은 상기 제2 채널패턴(AP2)의 일 측에 배치될 수 있고, 상기 제2 채널패턴(AP2)에 연결될 수 있다. 상기 제2 소스/드레인 패턴(SD2)은 상기 제1 방향(D1)에 따른 폭(W5a)을 가질 수 있다. 상기 제2 소스/드레인 패턴(SD2)의 상기 폭(W5a)은 상기 제1 소스/드레인 패턴들(SD1)의 각각의 상기 폭(W4a)과 실질적으로 동일할 수 있다.
제3 소스/드레인 패턴(SD3)이 상기 제3 활성영역들(102c)의 각각 상에 배치될 수 있다. 상기 제3 소스/드레인 패턴(SD3)은 상기 제3 채널패턴(AP3)의 일 측에 배치될 수 있고, 상기 제3 채널패턴(AP3)에 연결될 수 있다. 상기 제3 소스/드레인 패턴(SD3)은 상기 제1 방향(D1)에 따른 폭(W6a)을 가질 수 있다. 상기 제3 소스/드레인 패턴(SD3)의 상기 폭(W6a)은 상기 제1 소스/드레인 패턴들(SD1)의 각각의 상기 폭(W4a)과 실질적으로 동일할 수 있다. 추가적인 제2 소스/드레인 패턴(SD2)이 상기 제2 활성영역들(102b)의 각각 상에 배치될 수 있다. 상기 추가적인 제2 소스/드레인 패턴(SD2)은 상기 추가적인 제2 채널패턴(AP2)의 일 측에 배치될 수 있고, 상기 추가적인 제2 채널패턴(AP2)에 연결될 수 있다.
복수의 게이트 구조체들(GS)이 상기 활성영역들(102)을 가로지르도록 배치될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 게이트 구조체들(GS) 중 하나는 상기 제1 및 제2 활성영역들(102a, 102b) 및 이들 사이의 소자분리 패턴들(ST)을 가로지를 수 있고, 상기 복수의 제1 채널패턴들(AP1) 및 상기 제2 채널패턴(AP2)을 덮을 수 있다. 상기 게이트 구조체들(GS) 중 다른 하나는 상기 제2 활성영역들(102b) 중 하나, 상기 제3 활성영역들(102c) 중 하나, 및 이들 사이의 소자분리 패턴(ST)을 가로지를 수 있고, 상기 추가적인 제2 채널패턴(AP2) 및 상기 제3 채널패턴(AP3)을 덮을 수 있다.
제1 콘택 플러그(CT1) 및 제2 콘택 플러그(CT2)가 상기 게이트 구조체들(GS) 중 상기 하나의 일 측에서 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있다. 상기 제1 콘택 플러그(CT1)는 상기 제1 방향(D1)으로 연장되어 상기 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있고, 상기 제2 콘택 플러그(CT2)는 상기 제2 소스/드레인 패턴(SD2)에 연결될 수 있다. 제3 콘택 플러그(CT3) 및 추가적인 제2 콘택 플러그(CT2)가 상기 게이트 구조체들(GS) 중 상기 다른 하나의 일 측에서 상기 제1 방향(D1)으로 서로 이격되도록 배치될 수 있다. 상기 제3 콘택 플러그(CT3) 및 상기 추가적인 제2 콘택 플러그(CT2)는 상기 제3 소스/드레인 패턴(SD3) 및 상기 추가적인 제2 소스/드레인 패턴(SD2)에 각각 연결될 수 있다.
제1 전원라인(first power line, PW1), 및 상기 제1 전원라인(PW1)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격되는 제2 전원라인들(PW2)이 상기 기판(100) 상에 배치될 수 있다. 상기 제1 및 제2 전원라인들(PW1, PW2)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 전원라인(PW1)은 상기 제3 활성영역들(102c) 사이의 소자분리 패턴(ST) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 제1 활성영역(102a)을 가로지를 수 있다. 상기 제1 전원라인(PW1)은 상기 제1 활성영역(102a) 상의 상기 게이트 구조체들(GS) 및 상기 제1 콘택 플러그(CT1)를 가로지를 수 있다. 상기 제2 전원라인들(PW2)은 상기 제2 활성영역들(102b)에 각각 인접하게 배치될 수 있다. 일 예로, 드레인 전압이 상기 제1 전원라인(PW1)을 통해 인가될 수 있고, 소스 전압이 상기 제2 전원라인들(PW2)의 각각을 통해 인가될 수 있다. 상기 제1 및 제2 전원라인들(PW1, PW2)은 도전물질을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 활성영역
ST: 소자분리패턴 GS: 게이트 구조체
GI: 게이트 절연패턴 GE: 게이트 전극
CAP: 게이트 캐핑패턴 GSP: 게이트 스페이서
AS: 활성 구조체 AP: 채널패턴
SD: 소스/드레인 패턴들 104: 반도체 패턴들
120: 하부층간 절연막 130: 상부층간절연막
110: 스페이서 패턴들 CT: 콘택 플러그

Claims (20)

  1. 기판으로부터 위로 돌출된 활성영역;
    상기 활성영역 상에 제1 방향으로 서로 이격되는 복수의 채널패턴들; 및
    상기 활성영역 상에서 상기 제1 방향으로 연장되고, 상기 복수의 채널패턴들을 덮는 게이트 전극을 포함하되,
    상기 복수의 채널패턴들의 각각은 상기 활성영역의 상면에 수직한 방향으로 서로 이격되는 복수의 반도체 패턴들을 포함하고,
    상기 게이트 전극은 상기 복수의 채널패턴들 사이의 상기 활성영역의 상기 상면을 덮는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 기판 상에 배치되어 상기 활성영역을 정의하는 소자분리패턴들을 더 포함하되,
    상기 소자분리패턴들은 상기 활성영역을 사이에 두고 상기 제1 방향으로 서로 이격되고,
    상기 활성영역은 상기 소자분리패턴들 사이의 단일 활성영역인 반도체 소자.
  3. 청구항 1에 있어서,
    상기 게이트 전극은 상기 복수의 채널패턴들의 각각과 상기 활성영역 사이, 및 상기 복수의 반도체 패턴들 사이로 연장되는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 활성영역 및 상기 복수의 채널패턴들의 각각은 상기 제1 방향에 따른 폭을 가지고,
    상기 활성영역의 폭은 상기 복수의 채널패턴들의 폭들의 합보다 큰 반도체 소자.
  5. 청구항 4에 있어서,
    상기 활성영역의 상기 폭은 상기 복수의 채널패턴들의 상기 폭들과 상기 복수의 채널패턴들 사이의 거리들의 합보다 크거나 같고,
    상기 복수의 채널패턴들 사이의 상기 거리들은 상기 제1 방향에 따른 거리들인 반도체 소자.
  6. 청구항 5에 있어서,
    상기 복수의 채널패턴들은 상기 제1 방향으로 서로 이격되는 제1 서브 채널패턴, 제2 서브 채널패턴, 및 제3 서브 채널패턴을 포함하고,
    상기 제1 서브 채널패턴과 상기 제2 서브 채널패턴 사이의 거리는 상기 제2 서브 채널패턴과 상기 제3 서브 채널패턴 사이의 거리와 다른 반도체 소자.
  7. 청구항 4에 있어서,
    상기 복수의 채널패턴들은 상기 제1 방향으로 서로 이격되는 제1 서브 채널패턴 및 제2 서브 채널패턴을 포함하고,
    상기 제1 서브 채널패턴의 폭은 상기 제2 서브 채널패턴의 폭과 다른 반도체 소자.
  8. 청구항 1에 있어서,
    상기 활성영역 상에 상기 게이트 전극의 양 측에 배치되는 소스/드레인 패턴들을 더 포함하되,
    상기 소스/드레인 패턴들은 상기 복수의 채널패턴들의 각각을 사이에 두고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되고, 상기 복수의 채널패턴들의 각각의 상기 복수의 반도체 패턴들에 연결되는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 복수의 반도체 패턴들 중, 서로 인접하는 한 쌍의 반도체 패턴들 사이에 배치되는 스페이서 패턴들을 더 포함하되,
    상기 스페이서 패턴들은 상기 제2 방향으로 서로 이격되고, 상기 소스/드레인 패턴들 사이에 배치되는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 게이트 전극은 상기 스페이서 패턴들 사이로 연장되고,
    상기 스페이서 패턴들의 각각은 상기 소스/드레인 패턴들 중 대응하는 하나와 상기 게이트 전극 사이에 개재되는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 활성영역 상에 상기 게이트 전극의 일 측에 배치되고, 상기 제1 방향으로 서로 이격되는 소스/드레인 패턴들을 더 포함하되,
    상기 소스/드레인 패턴들은 상기 복수의 채널패턴들에 각각 연결되고,
    상기 소스/드레인 패턴들의 각각은 상기 복수의 채널패턴들의 각각의 상기 복수의 반도체 패턴들에 연결되는 반도체 소자.
  12. 청구항 11에 있어서,
    상기 활성영역 및 상기 소스/드레인 패턴들의 각각은 상기 제1 방향에 따른 폭을 가지고,
    상기 활성영역의 폭은 상기 소스/드레인 패턴들의 폭들의 합보다 큰 반도체 소자.
  13. 청구항 12에 있어서,
    상기 소스/드레인 패턴들 중 적어도 하나의 소스/드레인 패턴의 폭은 상기 소스/드레인 패턴들 중 다른 소스/드레인 패턴의 폭과 다른 반도체 소자.
  14. 청구항 11에 있어서,
    상기 게이트 전극의 상기 일 측에 배치되는 콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 제1 방향으로 연장되어 상기 소스/드레인 패턴들을 서로 연결하는 반도체 소자.
  15. 청구항 11에 있어서,
    상기 게이트 전극의 상기 일 측에 배치되고, 상기 제1 방향으로 서로 이격되는 콘택 플러그들; 및
    상기 콘택 플러그들을 서로 연결하는 배선을 더 포함하되,
    상기 콘택 플러그들은 상기 소스/드레인 패턴들에 각각 연결되는 반도체 소자.
  16. 기판 상의 소자분리패턴;
    상기 기판으로부터 위로 돌출되고, 상기 소자분리패턴을 사이에 두고 제1 방향으로 서로 이격되는 제1 활성영역 및 제2 활성영역;
    상기 제1 활성영역 상에 상기 제1 방향으로 서로 이격되는 복수의 제1 채널패턴들;
    상기 제2 활성영역 상의 제2 채널패턴; 및
    상기 제1 방향으로 연장되어 상기 제1 및 제2 활성영역들을 가로지르고, 상기 복수의 제1 채널패턴들 및 상기 제2 채널패턴을 덮는 게이트 전극을 포함하되,
    상기 복수의 제1 채널패턴들의 각각은 상기 제1 활성영역의 상면에 수직한 방향으로 서로 이격되는 복수의 제1 반도체 패턴들을 포함하고,
    상기 제2 채널패턴은 상기 제2 활성영역의 상면에 수직한 방향으로 서로 이격되는 복수의 제2 반도체 패턴들을 포함하는 반도체 소자.
  17. 청구항 16에 있어서,
    상기 제1 활성영역은 상기 제2 활성영역과 다른 도전형을 갖는 반도체 소자.
  18. 청구항 16에 있어서,
    상기 제1 활성영역 및 상기 제2 활성영역의 각각은 상기 제1 방향에 따른 폭을 가지고,
    상기 제1 활성영역의 폭은 상기 제2 활성영역의 폭보다 큰 반도체 소자.
  19. 청구항 18에 있어서,
    상기 제1 채널패턴들의 각각은 상기 제1 방향에 따른 폭을 가지고,
    상기 제1 활성영역의 상기 폭은 상기 제1 채널패턴들의 폭들의 합보다 큰 반도체 소자.
  20. 청구항 16에 있어서,
    상기 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제1 전원라인 및 제2 전원라인을 더 포함하되,
    상기 제1 전원라인은 상기 제1 활성영역 및 상기 게이트 전극을 가로지르고,
    상기 제2 전원라인은 상기 제2 활성영역에 인접하게 배치되는 반도체 소자.
KR1020190068761A 2019-06-11 2019-06-11 반도체 소자 KR20200142153A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190068761A KR20200142153A (ko) 2019-06-11 2019-06-11 반도체 소자
US16/730,172 US11522071B2 (en) 2019-06-11 2019-12-30 Semiconductor device with channel patterns having different widths
CN202010079485.3A CN112071837B (zh) 2019-06-11 2020-02-04 半导体器件
US17/960,277 US20230022952A1 (en) 2019-06-11 2022-10-05 Semiconductor device with channel patterns having different widths

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190068761A KR20200142153A (ko) 2019-06-11 2019-06-11 반도체 소자

Publications (1)

Publication Number Publication Date
KR20200142153A true KR20200142153A (ko) 2020-12-22

Family

ID=73657877

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190068761A KR20200142153A (ko) 2019-06-11 2019-06-11 반도체 소자

Country Status (2)

Country Link
US (2) US11522071B2 (ko)
KR (1) KR20200142153A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276643B2 (en) 2020-07-22 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside spacer and methods of forming the same
US11908746B2 (en) * 2021-08-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230123883A1 (en) * 2021-09-25 2023-04-20 International Business Machines Corporation Nanosheet transistor devices with different active channel widths

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
KR102358571B1 (ko) 2015-07-29 2022-02-07 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US9620509B1 (en) 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
CN108701653B (zh) * 2016-02-25 2022-07-29 株式会社索思未来 半导体集成电路装置
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US10014389B2 (en) 2016-07-26 2018-07-03 Globalfoundries Inc. Methods of forming IC products comprising a nano-sheet device and a transistor device having first and second replacement gate structures
JP6947987B2 (ja) * 2016-08-29 2021-10-13 株式会社ソシオネクスト 半導体集積回路装置
KR102363250B1 (ko) * 2017-03-23 2022-02-16 삼성전자주식회사 반도체 소자
US10186510B2 (en) 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10734525B2 (en) * 2018-03-14 2020-08-04 Globalfoundries Inc. Gate-all-around transistor with spacer support and methods of forming same
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US10872825B2 (en) * 2018-07-02 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11031397B2 (en) * 2018-09-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device integration with separated Fin-like field effect transistor cells and gate-all-around transistor cells
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11387362B2 (en) * 2018-11-30 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10957798B2 (en) * 2019-02-06 2021-03-23 International Business Machines Corporation Nanosheet transistors with transverse strained channel regions
US11164796B2 (en) * 2019-03-14 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US10971630B2 (en) * 2019-04-24 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having both gate-all-around devices and planar devices
US10892331B2 (en) * 2019-06-05 2021-01-12 International Business Machines Corporation Channel orientation of CMOS gate-all-around field-effect transistor devices for enhanced carrier mobility

Also Published As

Publication number Publication date
US11522071B2 (en) 2022-12-06
US20200395470A1 (en) 2020-12-17
US20230022952A1 (en) 2023-01-26
CN112071837A (zh) 2020-12-11

Similar Documents

Publication Publication Date Title
CN109801913B (zh) 半导体器件
US10636790B2 (en) Semiconductor devices and methods for manufacturing the same
US11211495B2 (en) Semiconductor devices
US11804490B2 (en) Method for fabricating semiconductor device
KR20190140647A (ko) 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
KR20180115392A (ko) 반도체 소자
KR20170061233A (ko) 반도체 소자
KR20190036773A (ko) 반도체 장치 및 그 제조 방법
US20230022952A1 (en) Semiconductor device with channel patterns having different widths
US11171224B2 (en) Semiconductor device
KR20170101344A (ko) 반도체 소자
KR20190111308A (ko) 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법
KR20200019506A (ko) 확산 방지 영역을 갖는 반도체 소자
KR20210066990A (ko) 반도체 소자
US11195917B2 (en) Semiconductor device
KR102343219B1 (ko) 반도체 장치
KR102472571B1 (ko) 반도체 소자
CN108461494B (zh) 包括凹入式栅电极部分的半导体器件
US20230005910A1 (en) Semiconductor device
KR20190064076A (ko) 반도체 소자
US20220085006A1 (en) Semiconductor device
CN112071837B (zh) 半导体器件
US20220375847A1 (en) Semiconductor devices including gate structure and method of forming the same
US20240055428A1 (en) Semiconductor device and method of fabricating the same
US20230014468A1 (en) Semiconductor device