KR20170061233A - 반도체 소자 - Google Patents

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    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것으로, 보다 상세하게는, 기판 상의 소자 분리 패턴에 의하여 정의되는 측벽들 및 상기 소자 분리 패턴의 상면으로부터 돌출된 상부를 갖는 활성 패턴, 상기 활성 패턴의 측벽 상의 라이너 절연막, 상기 활성 패턴 상의 게이트 구조체 및 상기 게이트 구조체 양 측의 소스/드레인 영역들이 제공된다. 상기 라이너 절연막은 제 1 라이너 절연막 및 상기 제 1 라이너 절연막 보다 높은 상면을 갖는 제 2 라이너 절연막을 포함한다. 상기 소스/드레인 영역들 각각은 상기 제 2 라이너 절연막에 의하여 정의되는 제 1 부분 및 상기 제 2 라이너 절연막 위로 돌출되고, 상기 제 1 라이너 절연막의 상면을 덮는 제 2 부분을 포함한다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체에 관한 것으로, 보다 상세히는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 소자 분리 패턴에 의하여 정의되는 측벽들 및 상기 소자 분리 패턴의 상면으로부터 돌출된 상부를 갖는 활성 패턴; 상기 활성 패턴의 측벽 상의 라이너 절연막; 상기 활성 패턴 상의 게이트 구조체; 및 상기 게이트 구조체 양 측의 소스/드레인 영역들을 포함하고, 상기 라이너 절연막은 제 1 라이너 절연막 및 상기 제 1 라이너 절연막 보다 높은 상면을 갖는 제 2 라이너 절연막을 포함하고, 상기 소스/드레인 영역들 각각은: 상기 제 2 라이너 절연막에 의하여 정의되는 제 1 부분; 및 상기 제 2 라이너 절연막 위로 돌출되고, 상기 제 1 라이너 절연막의 상면을 덮는 제 2 부분을 포함할 수 있다.
상기 제 1 라이너 절연막 및 상기 제 2 라이너 절연막은 상기 활성 패턴과 상기 소자 분리 패턴 사이로 연장될 수 있다. 상기 제 2 라이너 절연막의 일부는 상기 소자 분리 패턴의 상면으로부터 돌출되고, 상기 소스/드레인 영역들 각각의 상기 제 1 부분은 상기 제 2 라이너 절연막의 측벽과 접할 수 있다.
상기 게이트 구조체와 오버랩되는 상기 제 1 라이너 절연막의 상면과 상기 게이트 구조체와 오버랩되는 상기 제 2 라이너 절연막의 상면은 실질적으로 동일 높이일 수 있다. 상기 제 2 라이너 절연막 상에 제공되고 상기 소자 분리막의 상면과 접하는 제 1 스페이서를 더 포함할 수 있다.
상기 게이트 구조체는 게이트 전극 및 상기 게이트 전극의 측벽 상에 제공되는 제 2 스페이서를 포함하고, 상기 제 1 스페이서와 상기 제 2 스페이서는 동일 물질로 형성될 수 있다. 상기 활성 패턴은 상기 게이트 구조체와 오버랩되는 제 1 부분 및 상기 소스/드레인 영역들과 오버랩되고 상기 제 1 부분 보다 낮은 상면을 갖는 제 2 부분들을 포함하고, 상기 활성 패턴의 상기 제 2 부분들 각각은 상기 소스/드레인 영역들의 상기 제 1 부분 내로 삽입되고, 상기 활성 패턴의 상기 제 2 부분들 각각의 상부는 라운드된 표면을 가질 수 있다.
상기 소스/드레인 영역들의 상기 제 1 부분은 상기 활성 패턴의 상기 제 2 부분들의 측벽 상으로 연장될 수 있다. 상기 제 1 라이너 절연막의 상면은 상기 소자 분리막의 상면과 같거나 더 낮은 레벨에 위치할 수 있다. 상기 게이트 구조체의 연장 방향으로, 상기 소스/드레인 영역들의 상기 제 1 부분은 상기 소스/드레인 영역들의 제 2 부분보다 폭이 작을 수 있다.
기판 상의 소자 분리 패턴에 의하여 정의되는 측벽들 및 상기 소자 분리 패턴의 상면으로부터 돌출된 상부를 갖는 활성 패턴; 상기 활성 패턴과 상기 소자 분리 패턴 사이로 연장되는 라이너 절연막; 상기 활성 패턴 상의 게이트 구조체; 및 상기 게이트 구조체 양 측의 소스/드레인 영역들을 포함하고, 상기 라이너 절연막의 적어도 일부는 상기 소자 분리 패턴의 상면으로부터 돌출되어 상기 소스/드레인 영역들의 하부를 정의할 수 있다.
상기 라이너 절연막은 제 1 라이너 절연막, 및 상기 제 1 라이너 절연막을 사이에 두고 상기 활성 패턴과 이격되는 제 2 라이너 절연막을 포함하고, 상기 소스/드레인 영역들은 상기 제 2 라이너 절연막에 의하여 정의되는 제 1 부분, 및 상기 제 2 라이너 절연막 위로 돌출되는 제 2 부분을 포함할 수 있다. 상기 소스/드레인 영역의 하면은 상기 제 1 라이너 절연막의 상면과 접할 수 있다. 상기 제 1 라이너 절연막의 상면은 상기 소자 분리 패턴의 상면과 동일한 높이 또는 이보다 낮은 높이에 위치할 수 있다.
상기 제 2 라이너 절연막을 사이에 두고 상기 소스/드레인 영역들과 이격되는 스페이서를 더 포함하고, 상기 1 라이너 절연막은 상기 제 2 라이너 절연막 및 상기 스페이서 모두와 식각 선택성 있는 물질로 형성될 수 있다. 상기 활성 패턴의 상부는 상기 소스/드레인 영역들의 하부로 삽입될 수 있다.
상기 기판은 NMOSFET 영역 및 PMOSFET 영역을 포함하고, 상기 활성 패턴은 상기 NMOSFET 영역 상의 제 1 활성 패턴 및 상기 PMOSFET 상의 제 2 활성 패턴을 포함하고, 상기 소스/드레인 영역들은 상기 제 1 활성 패턴 상의 제 1 소스/드레인 영역 및 상기 제 2 활성 패턴 상의 제 2 소스/드레인 영역을 포함할 수 있다.
상기 제1 소스/드레인 영역은 상기 기판과 실질적으로 동일한 격자 상수를 갖거나 상기 기판보다 격자 상수가 낮은 물질을 포함하고, 상기 제2 소스/드레인 영역은 상기 기판보다 격자 상수가 큰 물질을 포함할 수 있다.
상기 게이트 구조체의 연장 방향으로, 상기 제 2 소스/드레인 영역의 최대 폭은 상기 제 1 소스/드레인 영역의 최대 폭보다 클 수 있다. 서로 인접하는 상기 소스/드레인 영역들 사이에 에어갭을 더 포함할 수 있다.
기판으로부터 돌출된 활성 패턴; 상기 활성 패턴과 교차하는 게이트 구조체; 및 상기 게이트 구조체 양 측의 소스/드레인 영역들을 포함하고, 상기 활성 패턴은 상기 게이트 구조체와 오버랩되는 제 1 부분 및 상기 소스/드레인 영역들과 오버랩되고 상기 제 1 부분 보다 낮은 상면을 갖는 제 2 부분들을 포함하고, 상기 활성 패턴의 상기 제 2 부분들 각각은 상기 소스/드레인 영역들의 하부로 삽입된 상부를 포함할 수 있다.
상기 활성 패턴의 상기 제 2 부분들은 상기 기판과 반대 방향으로 곡률을 갖는 라운드된 상면을 가질 수 있다.상기 게이트 구조체에 의하여 노출된 상기 활성 패턴의 측벽 상에 제공되는 라이너 절연막을 더 포함하고, 상기 라이너 절연막은 제 1 라이너 절연막, 및 상기 제 1 라이너 절연막을 사이에 두고 상기 활성 패턴과 이격되는 제 2 라이너 절연막을 포함하고, 상기 소스/드레인 영역들은 상기 제 2 라이너 절연막에 의하여 정의되는 제 1 부분, 및 상기 제 2 라이너 절연막 위로 돌출되는 제 2 부분을 포함할 수 있다.
상기 소스/드레인 영역의 하면은 상기 제 1 라이너 절연막의 상면과 접할 수 있다. 상기 활성 패턴을 정의하는 소자 분리 패턴을 더 포함하고, 상기 제 1 및 제 2 라이너 절연막들은 상기 소자 분리 패턴과 상기 활성 패턴 사이로 연장될 수 있다.
본 발명의 실시예들에 따르면, 소스/드레인 영역들의 부피를 유지하면서도 인접 소스/드레인 영역들 사이의 접촉을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 3a, 도 3b, 및 도 3c는 도 2c의 일부 영역의 확대도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5는 도 4의 E-E'선에 따른 단면도이다.
도 6, 9 및 14는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7a 및 도7b는 각각 도 6의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다.
도 8a 및 도8b는 각각 도 6의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다.
도 10a 내지 도 10c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 11a 내지 도 11c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 12a 내지 도 12c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 13a 내지 도 13c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 15a 내지 도 15c는 각각 도 14의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2c는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 3a, 도 3b, 및 도 3c는 도 2c의 일부 영역의 확대도들이다.
도 1 및 도 2a 내지 2c를 참조하면, 제1 영역(R1)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다. 일 예로, 상기 제1 영역(R1)에는 6개의 트랜지스터들로 구성된 복수의 6T 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
상기 제1 영역(R1)은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함할 수 있다. 상기 제1 NMOSFET 영역(NR1)은 n형 트랜지스터가 배치되는 활성 영역일 수 있고, 상기 제1 PMOSFET 영역(PR1)은 p형 트랜지스터가 배치되는 활성 영역일 수 있다. 상기 제1 NMOSFET 영역(NR1) 및 상기 제1 PMOSFET 영역(PR1)은 복수 개로 제공되어, 제1 방향(D1)을 따라 배열될 수 있다.
상기 제1 영역(R1) 상에 활성 패턴들(AP1, AP2)이 제공될 수 있다. 구체적으로, 상기 제1 영역(R1)의 상기 제1 NMOSFET 영역(NR1) 상에, 상기 기판(100)으로부터 돌출된 제1 활성 패턴들(AP1)이 배치될 수 있다. 상기 제1 활성 패턴들(AP1)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
상기 제1 영역(R1)의 상기 제1 PMOSFET 영역(PR1) 상에, 상기 기판(100)으로부터 돌출된 제2 활성 패턴들(AP2)이 배치될 수 있다. 상기 제2 활성 패턴들(AP2)은 상기 제1 방향(D1)을 따라 배열될 수 있고, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 상기 기판(100)으로 갈수록 상기 제1 방향(D1)으로의 폭이 증가하는 형태를 가질 수 있다.
상기 활성 패턴들(AP1, AP2)은 서로 다른 간격으로 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 일 예로, 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 활성 패턴들(AP1) 간의 상기 제1 방향(D1)으로의 거리는 제1 길이(L1)일 수 있다. 상기 제1 PMOSFET 영역(PR1) 상의 상기 제2 활성 패턴들(AP2) 간의 상기 제1 방향(D1)으로의 거리는 제2 길이(L2)일 수 있다. 한편, 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2)간의 상기 제1 방향(D1)으로의 거리는 제3 길이(L3)일 수 있다. 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 크고, 상기 제3 길이(L3)는 상기 제2 길이(L2)보다 클 수 있다. 상기 제1 내지 제3 길이들(L1, L2, L3)은 어느 하나의 활성 패턴의 중심과 이와 인접하는 다른 활성 패턴의 중심간의 거리일 수 있다.
상기 제1 활성 패턴들(AP1) 사이의 트렌치들, 및 상기 제2 활성 패턴들(AP2) 사이의 트렌치들을 채우는 소자 분리 패턴들(ST)이 배치될 수 있다. 즉, 상기 소자 분리 패턴들(ST)에 의해 상기 제1 및 제2 활성 패턴들(AP1, AP2)이 정의될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 이하 설명될 게이트 구조체와 오버랩되며 상기 소자 분리 패턴들(ST) 상으로 돌출된 제1 및 제2 핀 패턴들(AF1, AF2)을 각각 포함할 수 있다.
상기 소자 분리 패턴(ST)은 상기 제1 NMOSFET 영역(NR1)과 상기 제1 PMOSFET 영역(PR1) 사이, 및 인접 MOSFET 영역들 사이로 연장될 수 있다. 일 예로, 상기 소자 분리 패턴(ST)은 상기 제1 활성 패턴들(AP1) 사이의 트렌치들 및 상기 제2 활성 패턴들(AP2) 사이의 트렌치들을 채우는 제 2 소자 분리 패턴들, 및 상기 제1 NMOSFET 영역(NR1)과 상기 제1 PMOSFET 영역(PR1) 사이 및 인접 MOSFET 영역들 사이로 연장되는 제 1 소자 분리 패턴들을 포함할 수 있다. 상기 제1 소자 분리 패턴들과 상기 제2 소자 분리 패턴들은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제 1 소자 분리 패턴들은 상기 제 2 소자 분리 패턴들보다 두꺼울 수 있다. 이 경우, 상기 제1 소자 분리 패턴들은 상기 제2 소자 분리 패턴들과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제1 소자 분리 패턴들은 상기 제2 소자 분리 패턴들과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리 패턴들은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass) 또는 이들의 조합으로 이루어질 수 있다.
상기 활성 패턴들(AP1, AP2)의 측벽들 상에 라이너 절연막이 제공될 수 있다. 상기 라이너 절연막은 상기 활성 패턴들(AP1, AP2)과 상기 소자 분리 패턴들(ST) 사이로 연장될 수 있다. 일 예로, 상기 라이너 절연막은 상기 소자 분리 패턴들(ST)의 측벽 및 하면을 따라 연장될 수 있다. 다른 실시예에서, 상기 라이너 절연막은 상기 제 2 소자 분리 패턴 아래로 연장되되, 상기 제 1 소자 분리 패턴 아래로 연장되지 않을 수 있다.
상기 라이너 절연막은 상기 활성 패턴들(AP1, AP2) 측벽들 상의 제 1 라이너 절연막(201), 및 상기 제 1 라이너 절연막(201) 상의 제 2 라이너 절연막(206)을 포함할 수 있다. 일 예로, 상기 제 1 라이너 절연막(201)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 제 2 라이너 절연막(206)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들이 제공될 수 있다. 상기 게이트 구조체들 각각은 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 제1 및 제2 활성 패턴들(AP1, AP2) 사이의 계면막(IL), 상기 계면막(IL)과 상기 게이트 전극(GE) 사이에 제공되고 상기 게이트 전극(GE)의 측벽 상으로 연장되는 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 측벽 상의 제 1 스페이서(GS), 및 상기 게이트 전극(GE) 상의 캐핑 패턴(GP)을 포함할 수 있다.
상기 게이트 전극들(GE)은 상기 제1 및 제2 핀 패턴들(AF1, AF2)의 상면들과 측벽들을 덮을 수 있다. 상기 게이트 전극들(GE)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)을 따라 상기 활성 패턴들(AP1, AP2)로부터 수평적으로 연장되어, 상기 소자 분리 패턴들(ST) 상으로 연장될 수 있다.
상기 게이트 전극들(GE)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 계면막(IL)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연 패턴들(GI)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막(일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(GP)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 스페이서들(GS)은 실리콘 산화질화막 또는 실리콘 산화질화탄화막(SiOCN) 중 하나 이상을 포함할 수 있다.
각각의 상기 게이트 전극들(GE)의 양 측에 위치하는, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 소스/드레인 영역들(SD1, SD2)이 제공될 수 있다. 상기 제 1 및 제 2 활성 패턴들(AP1, AP2) 각각은 상기 게이트 전극들(GE)과 오버랩되는 제 1 부분 및 상기 소스/드레인 영역들(SD1, SD2)과 오버랩되고 상기 제 1 부분보다 낮은 상면을 갖는 제 2 부분들을 포함할 수 있다. 구체적으로, 상기 제1 활성 패턴들(AP1)의 상기 제 2 부분들 상에 제1 소스/드레인 영역들(SD1)이 배치될 수 있다. 상기 제2 활성 패턴들(AP2)의 상기 제 2 부분들 상에 제2 소스/드레인 영역들(SD2)이 배치될 수 있다. 일 예로, 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 소스/드레인 영역들(SD1)은 n형의 도전형을 가질 수 있고, 상기 제1 PMOSFET 영역(PR1) 상의 상기 제2 소스/드레인 영역들(SD2)은 p형의 도전형을 가질 수 있다.
상기 제 1 소스/드레인 영역들(SD1) 사이의 상기 제 1 핀 패턴들(AF1)은 NMOSFET의 채널 영역들일 수 있고, 상기 제 2 소스/드레인 영역들(SD2) 사이의 상기 제 2 핀 패턴들(AF2)은 PMOSFET의 채널 영역들일 수 있다.
상기 제 2 라이너 절연막(106)의 측벽들 상에 제 2 스페이서들(CS)이 제공될 수 있다. 상기 제 2 스페이서들(CS)은 상기 소자 분리 패턴들(ST)의 상면과 접할 수 있다. 이와 달리, 상기 제 2 스페이서들(CS)은 상기 소자 분리 패턴들(ST)과 이격될 수 있다. 상기 제 2 스페이서들(CS)은 도 2c에 도시된 바와 같이 상기 소스/드레인 영역들(SD1, SD2)의 측벽 상에 형성되나, 도 2b와 같이 상기 핀 패턴들(AF1, AF2) 상에는 형성되지 않을 수 있다. 즉, 상기 제 2 스페이서들(CS)은 상기 게이트 구조체에 의하여 노출된 부분에 제공될 수 있다. 상기 제 2 스페이서들(CS)은 상기 제 1 스페이서들(GS)과 동일 물질로 형성될 수 있다. 일 예로, 상기 제 2 스페이서들(CS)은 실리콘 산화질화막 또는 실리콘 산화질화탄화막(SiOCN) 중 하나 이상을 포함할 수 있다.
도 3a, 도 3b, 및 도 3c는 도 2c의 일부 영역의 확대도들이다. 도 3a, 도 3b, 및 도 3c는 상기 제1 PMOSFET 영역(PR1)을 기준으로 설명되었으나, 상기 제 1 NMOSFET 영역(NR1)의 경우에도 동일하게 적용될 수 있다.
도 1 및 도 2a 내지 2c, 도 3a, 도 3b, 및 도 3c를 참조하여 상술한 라이너 절연막, 제 2 스페이서들, 및 소스/드레인 영역들의 형상이 보다 상세히 설명된다.
상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들, 보다 상세히는 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상기 제 2 부분들은 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 하부로 삽입될 수 있다. 그에 따라, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 하부는 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부 측벽 상으로 연장될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 라운드진 표면을 가질 수 있다. 이는 이하 설명될 식각 공정에 기인할 수 있다. 즉, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 상기 기판(100)과 반대 방향으로 볼록한 곡률을 가질 수 있다.
상기 게이트 구조체와 오버랩되는 영역에서, 상기 제 1 라이너 절연막(201)의 상면은 상기 제 2 라이너 절연막(206)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 이와는 달리, 상기 소스/드레인 영역들(SD1, SD2)에 인접한 상기 제 1 라이너 절연막(201)과 상기 제 2 라이너 절연막(206)은 그 상면들의 높이가 서로 다를 수 있다. 보다 상세하게, 상기 제 2 라이너 절연막(206)의 상면은 상기 제 1 라이너 절연막(201)의 상면보다 높을 수 있다.
상기 제 2 라이너 절연막(206)은 상기 소자 분리 패턴(ST)의 상면으로부터 위로 돌출될 수 있다. 도 3a에 도시된 바와 같이, 상기 제 1 라이너 절연막(201)의 상면(TS2)은 상기 소자 분리 패턴(ST)의 상면(TS1)과 실질적으로 동일할 수 있다. 이와는 달리, 도 3b에 도시된 바와 같이, 상기 제 1 라이너 절연막(201)의 상면(TS2)은 상기 소자 분리 패턴(ST)의 상면(TS1)보다 낮을 수 있다. 본 명세서에서, 특정 면의 높이는 상기 기판(100)의 상면을 기준으로 정의될 수 있다.
상기 활성 패턴들(AP1, AP2)은 상기 소스/드레인 영역들(SD1, SD2)과 상기 제 1 라이너 절연막(201)의 경계면에 인접한 영역에서 도 3a, 도 3에 도시된 바와 같이 실질적으로 단차 없는 측벽을 가질 수 있다. 이와는 달리, 도 3c에 도시된 바와 같이, 상기 활성 패턴들(AP1, AP2)은 상기 소스/드레인 영역들(SD1, SD2)과 상기 제 1 라이너 절연막(201)의 경계면(즉, 상기 제 1 라이너 절연막(201)의 상면(TS2))에 인접한 영역에서 단차(SP)를 가질 수 있다. 상기 단차(SP)는 이하 설명될 제조 방법에서 상기 제 1 라이너 절연막(201)의 상부를 식각하는 동안 형성될 수 있다. 이와는 달리, 상기 상기 활성 패턴들(AP1, AP2)의 상부가 상기 제 1 라이너 절연막(201)의 상부보다 먼저 식각되는 경우, 도 3a 및 도 3b와 같이 상기 단차(SP)가 형성되지 않을 수 있다.
상기 소스/드레인 영역들(SD1, SD2) 각각은 상기 제 2 라이너 절연막(206)에 의하여 정의되는 리세스 영역(CL) 내에 제공되는 제 1 부분(SDA)과, 상기 제 2 라이너 절연막(206) 위로 돌출되고 상기 제 1 라이너 절연막(201)의 상면을 덮는 제 2 부분(SDB)을 포함할 수 있다. 상기 제 2 부분(SDB)은 상기 제 1 부분(SDA)보다 상기 제 2 방향으로 폭이 클 수 있다. 본 명세서에서, 일 방향으로의 폭은 해당 방향으로의 최대 폭을 지칭할 수 있다. 상기 제 1 부분(SDA)은 상기 활성 패턴들(AP1, AP2)과 상기 제 2 라이너 절연막(206) 사이로 연장될 수 있다. 즉, 상기 활성 패턴들(AP1, AP2)과 상기 제 2 라이너 절연막(206) 사이의 영역의 하부에는 상기 제 1 라이너 절연막(201)이 제공되고, 상부에는 제 1 부분(SDA)이 제공될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 각각 그 아래의 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 제 1 핀 패턴들(AF1)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 제2 핀 패턴들(AF2)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제1 소스/드레인 영역들(SD1)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, 상기 제2 소스/드레인 영역(SD2)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
일 단면의 관점에서, 도 2c를 다시 참조하면, 상기 제1 소스/드레인 영역들(SD1)은 상기 제2 소스/드레인 영역들(SD2)과 다른 형상을 가질 수 있다. 이는 앞서 설명한 바와 같이, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 서로 다른 물질로 에피택시얼 성장되었기 때문이다. 구체적으로, 상기 제1 소스/드레인 영역들(SD1)의 상기 제1 방향(D1)으로의 최대 폭은 제3 폭(W3)일 수 있고, 상기 제2 소스/드레인 영역들(SD2)의 상기 제1 방향(D1)으로의 최대 폭은 제4 폭(W4)일 수 있다. 여기서, 상기 제3 폭(W3)과 상기 제4 폭(W4)은 서로 다를 수 있다.
한편, 상기 제1 소스/드레인 영역들(SD1)의 최대 폭들(W3)은 서로 다를 수도 있다. 상기 제1 소스/드레인 영역들(SD1)이 Si층을 포함할 경우, 에피택시얼 성장이 불규칙하게 이루어질 수 있다. 따라서, 상기 제1 소스/드레인 영역들(SD1)이 위치한 영역에 따라 이들의 형상 및 크기는 서로 다를 수 있다. 나아가, 도 2c에는 상기 제4 폭(W4)이 상기 제3 폭(W3)보다 더 크게 도시되었지만, 이에 한정되는 것은 아니고 상기 제3 폭(W3)이 상기 제4 폭(W4)보다 더 클 수 있다.
상기 기판(100) 상에 식각 정지막(125)이 배치될 수 있다. 상기 식각 정지막(125)은 상기 소자 분리 패턴들(ST)의 상면들을 덮을 수 있다. 상기 식각 정지막(125)은 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮으며, 상기 제 1 스페이서들(GS)의 양 측벽들 상으로 연장될 수 있다. 상기 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 기판(100) 상에, 상기 게이트 전극들(GE) 사이 및 상기 소스/드레인 영역들(SD1, SD2) 사이를 채우는 제1 층간 절연막(130)이 배치될 수 있다. 상기 제1 층간 절연막(130)의 상면은 상기 캐핑 패턴들(GP)의 상면들과 공면을 이룰 수 있다. 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(150)이 배치될 수 있다. 상기 제1 및 제2 층간 절연막들(130, 150)은 실리콘 산화막을 포함할 수 있다.
각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택들(CA)은 상기 제2 층간 절연막(150), 상기 제1 층간 절연막(130), 및 상기 식각 정지막(125)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 소스/드레인 콘택들(CA)은 적어도 하나의 상기 제1 활성 패턴들(AP1) 또는 적어도 하나의 상기 제2 활성 패턴들(AP2)을 가로지를 수 있다.
각각의 상기 소스/드레인 콘택들(CA)은, 제1 도전 패턴(160), 및 상기 제1 도전 패턴(160) 상의 제2 도전 패턴(165)을 포함할 수 있다. 상기 제1 도전 패턴(160)은 배리어 도전막일 수 있다. 일 예로, 상기 제1 도전 패턴(160)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(165)은 금속막일 수 있다. 일 예로, 상기 제2 도전 패턴(165)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 콘택들(CA)과 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 사이에 금속 실리사이드막이 개재될 수 있다. 상기 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스/드레인 영역들(SD1, SD2)은 상기 제 2 라이너 절연막(206)에 의하여 정의되는 제 1 부분(SDA) 및 상기 제 2 라이너 절연막(206) 위로 돌출되는 제 2 부분(SDB)을 포함할 수 있다. 이하 제조 방법을 통하여 설명되는 바와 같이, 상기 소스/드레인 영역들(SD1, SD2)은 그 아래의 상기 활성 패턴들(AP1, AP2)을 씨드(seed)로 성장되며, 상기 제 1 부분(SDA)은 상기 제 2 라이너 절연막(206)을 몰드(mould)로 성장될 수 있다. 소스/드레인 영역들은 이의 대한 저항(소스 드레인 저항, Rsd)을 과도하게 증가시키지 않기 위하여 일정 수준의 부피를 갖는 것이 요구된다. 그러나, 반도체 소자의 집적도 증가에 따라 인접 소스/드레인 영역들 사이의 간격은 줄어들고 있으며, 종방향 및 횡방향의 성장이 동시에 이루어지는 에피택시얼 공정의 특성 상 인접 소스/드레인 영역들이 의도치 않게 서로 접하는 문제가 발생할 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 부분(SDA)의 성장 시에는 상기 제 2 라이너 절연막(206)이 성장되는 에피층의 횡방향(수평 방향)으로의 성장을 제한할 수 있다. 상기 제 2 부분(SDB)의 성장 시에는 상기 제 2 라이너 절연막(206)에 의한 공간적 제한이 없으므로 종방향 및 횡방향 성장이 실질적으로 동일하게 진행될 수 있다. 즉, 상기 소스/드레인 영역들(SD1, SD2)의 성장 초기에는 횡방향 성장을 제한하고, 성장 후기에는 횡방향 성장을 제한하지 않아 요구되는 소스/드레인 영역의 요구되는 부피를 달성하면서도, 인접하는 소스/드레인 영역들 사이의 의도치 않은 접촉 문제를 해결할 수 있다.
이어서, 제2 영역(R2)이 설명한다. 상기 제2 영역(R2)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 상기 제2 영역(R2)은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 형성되는 영역일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 상기 제 2 영역(R2) 내의 층들은 상기 제 1 영역(R1) 들의 층들과 함께 형성될 수 있다. 앞서 상기 제1 영역(R1)에서 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 상기 제2 영역의 제2 방향(D2)에 따른 단면은, 앞서 도 2a를 참조하여 설명한 상기 제1 영역(R1)과 유사할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5는 도 4의 E-E'선에 따른 단면도이다.
도 4 및 도 5를 다시 참조하면, 상기 제2 영역(R2)은 제2 NMOSFET 영역(NR2) 및 제2 PMOSFET 영역(PR2)을 포함할 수 있다. 상기 제2 NMOSFET 영역(NR2)은 n형 트랜지스터가 배치되는 활성 영역일 수 있고, 상기 제2 PMOSFET 영역(PR2)은 p형 트랜지스터가 배치되는 활성 영역일 수 있다. 상기 제2 NMOSFET 영역(NR2) 및 상기 제2 PMOSFET 영역(PR2)은 복수개로 제공되어, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 NMOSFET 영역(NR2) 및 상기 제2 PMOSFET 영역(PR2)은 제 1 소자 분리 패턴들(ST1)에 의해 서로 분리될 수 있다.
상기 제2 영역(R2) 상에 활성 패턴들(AP1, AP2)이 제공될 수 있다. 구체적으로, 상기 제2 영역(R2)의 상기 제2 NMOSFET 영역(NR2) 상에, 상기 기판(100)으로부터 돌출된 제1 활성 패턴들(AP1)이 배치될 수 있고, 상기 제2 영역(R2)의 상기 제2 PMOSFET 영역(PR2) 상에, 상기 기판(100)으로부터 돌출된 제2 활성 패턴들(AP2)이 배치될 수 있다.
상기 제2 영역(R2) 상의 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 서로 실질적으로 동일한 간격으로 이격될 수 있다. 일 예로, 상기 제2 PMOSFET 영역(PR2) 상의 상기 제2 활성 패턴들(AP2) 간의 상기 제1 방향(D1)으로의 거리는 제4 길이(L4)일 수 있으며, 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 활성 패턴들(AP1) 간의 상기 제1 방향(D1)으로의 거리는 제5 길이(L5)일 수 있다. 여기서, 상기 제4 길이(L4)와 상기 제5 길이(L5)는 실질적으로 동일할 수 있다. 한편, 상기 제4 길이(L4)는 앞서 설명한 제2 길이(L2)보다 작을 수 있다.
제 2 소자 분리 패턴들(ST2)은 상기 제2 영역(R2) 상의 상기 제1 활성 패턴들(AP1) 사이의 트렌치들의 적어도 일부, 및 상기 제2 활성 패턴들(AP2) 사이의 트렌치들의 적어도 일부를 채울 수 있다. 상기 제 2 소자 분리 패턴들(ST2)과 상기 제 1 소자 분리 패턴들(ST1)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제2 영역(R2) 상의 상기 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 상기 제1 및 제2 활성 패턴들(AP1, AP2)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들이 제공될 수 있다. 각각의 상기 게이트 전극들(GE)의 양 측에 위치하는, 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 각각 제공될 수 있다. 한편, 앞서 상기 제1 영역(R1) 상의 상기 제2 소스/드레인 영역들(SD2)은 상기 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 그러나, 상기 제2 영역(R2) 상의 상기 제2 소스/드레인 영역들(SD2)은 서로 병합(merge)되어, 일체로 상기 제1 방향(D1)으로 연장되는 소스/드레인 영역을 구성할 수 있다. 이는, 상기 제2 영역(R2)상의 상기 제2 활성 패턴들(AP2) 사이의 간격이 상기 제1 영역(R1)상의 상기 제2 활성 패턴들(AP2) 사이의 간격보다 작기 때문이다(L4<L2). 이와는 달리, 상기 제2 소스/드레인 영역들(SD2)은 서로 이격될 수 있다.
본 발명의 실시예들에 있어서, 제 1 및 제 2 라이너 절연막들(201, 206)은 상기 제 2 소자 분리 패턴들(ST2)의 형성 후, 상기 제 1 소자 분리 패턴들(ST1)의 형성 전에 형성될 수 있다. 그 결과, 도 5에 도시된 바와 같이, 상기 제 1 및 제 2 라이너 절연막들(201, 206)은 상기 제 2 소자 분리 패턴들(ST2) 아래로 연장되되, 상기 제 1 소자 분리 패턴들(ST1) 아래에는 제공되지 않을 수 있다. 이와는 달리, 상기 제 1 및 제 2 라이너 절연막들(201, 206)은 상기 제 1 및 제 2 소자 분리 패턴들(ST1, ST2)의 형성 이전에 형성될 수 있고, 그 결과, 도 2B 및 도 2에 도시된 바와 같이 상기 제 1 및 제 2 소자 분리 패턴들(ST1, ST2) 모두의 아래에 제공될 수 있다.
상기 제2 영역(R2) 상에 식각 정지막(125)이 배치될 수 있다. 상기 식각 정지막(125) 상에 제 1 층간 절연막(130)이 배치될 수 있다. 상기 식각 정지막(125)은 상기 소자 분리 패턴들(ST)의 상면들 및 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 덮을 수 있다. 상기 제2 소스/드레인 영역들(SD2)이 서로 병합되는 경우, 상기 식각 정지막(125) 및 상기 제 1 층간 절연막(130)은 서로 인접하는 제 2 소스/드레인 영역들(SD2) 사이의 공간 내에 제공되지 않을 수 있으며, 그에 따라서, 서로 인접하는 제 2 소스/드레인 영역들(SD2) 사이에 에어갭들(AG)이 형성될 수 있다. 이와는 달리 상기 제 1 소스/드레인 영역들(SD1)은 서로 병합되지 않을 수 있으며, 이 경우 상기 식각 정지막(125) 및 상기 제 1 층간 절연막(130)은 서로 인접하는 제 1 소스/드레인 영역들(SD1) 사이에 공간 내에 제공될 수 있다. 상기 제2 소스/드레인 영역들(SD2) 사이에 상기 에어갭들(AG)이 제공됨으로써, 상기 제2 활성 패턴들(AP2) 사이의 기생 캐패시터가 감소될 수 있다. 다른 실시예에 있어서, 상기 제 1 소스/드레인 영역들(SD1)은 서로 병합될 수 있고, 그 결과 상기 제 1 소스/드레인 영역들(SD1) 사이에 에어갭이 형성될 수 있다.
각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택들(CA)은 제2 층간 절연막(150), 상기 제1 층간 절연막(130), 및 상기 식각 정지막(125)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다.
도 6, 9 및 14는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 7a 및 도7b는 각각 도 6의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이고, 도 8a 및 도8b는 각각 도 6의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다. 도 10a 내지 도 10c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 11a 내지 도 11c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 12a 내지 도 12c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 13a 내지 도 13c는 각각 도 9의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 15a 내지 도 15c는 각각 도 14의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 이하 반도체 소자의 제조 방법이 상기 제 1 영역(R1)을 중심으로 설명되나, 상기 제 2 영역(R2)의 제조 방법도 활성 패턴들의 간격을 제외하고 실질적으로 이와 동일하게 상기 제 1 영역(R1)과 동시에 진행될 수 있다.
도 6, 도 7a 및 7b를 참조하면, 제1 영역(R1)을 포함하는 기판(100)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 영역(R1)은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다.
상기 제 1 영역(R1)은 제 1 NMOSFET 영역(NR1) 및 제 1 PMOSFET 영역(PR1)을 포함할 수 있다. 본 실시예에서, 제 1 NMOSFET 영역(NR1)은 하나의 n형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있고, 제 1 PMOSFET 영역(PR1)은 하나의 p형 트랜지스터가 배치되는 활성 영역으로 정의될 수 있다. 상기 제 1 NMOSFET 영역(NR1)과 상기 제 1 PMOSFET 영역(PR1)은 제 1 방향(D1)을 따라 교대로 배치될 수 있다. 그러나, 본 발명의 개념에 이에 제한되는 것은 아니다.
상기 기판(100)을 패터닝하여 제1 활성 패턴들(AP1) 및 제 2 활성 패턴들(AP2)을 정의하는 트렌치들(101)이 형성될 수 있다. 상기 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 배열될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 패터닝 공정은 복수의 식각 공정을 포함할 수 있다. 상기 복수의 식각 공정 중 일부는 이하 설명될 라이너 절연막의 형성 이후에 진행될 수 있으며, 이 경우, 상기 라이너 절연막은 도시된 바와는 다르게 상기 제 1 NMOSFET 영역(NR1)과 상기 제 1 PMOSFET 영역(PR1) 사이에서는 제거될 수 있다.
상기 제1 활성 패턴들(AP1)은, 이들간의 거리가 제1 길이(L1)가 되도록 형성될 수 있고, 상기 제2 활성 패턴들(AP2)은, 이들간의 거리가 제2 길이(L2)가 되도록 형성될 수 있다. 한편, 서로 인접하는 상기 제1 활성 패턴(AP1)과 상기 제2 활성 패턴(AP2)은, 이들간의 거리가 제3 길이(L3)가 되도록 형성될 수 있다. 여기서, 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 크고, 상기 제3 길이(L3)는 상기 제2 길이(L2)보다 클 수 있다.
상기 트렌치들(101)이 형성된 결과물 상에, 라이너 절연막이 형성될 수 있다. 상기 라이너 절연막은 제 1 라이너 절연막(201) 및 제 2 라이너 절연막(206)을 포함할 수 있다. 상기 라이너 절연막은 상기 트렌치들(101)이 형성된 상기 기판(100) 상에 콘포멀하게 형성될 수 있다. 상기 제 1 라이너 절연막(201)은 상기 기판(100)과 접하도록 형성될 수 있고, 상기 제 2 라이너 절연막(206)은 상기 제 1 라이너 절연막(201) 상에 형성될 수 있다. 상기 제 2 라이너 절연막(206)은 상기 제 1 라이너 절연막(201)과 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 1 라이너 절연막(201)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 제 2 라이너 절연막(206)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 8a 및 도 8b를 참조하여, 상기 트렌치들(101) 내에 소자 분리 패턴들(ST)이 형성될 수 있다. 상기 소자 분리 패턴들(ST)은 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출되도록 형성될 수 있다. 일 예로, 상기 소자 분리 패턴들(ST)의 형성 공정은 상기 트렌치들(101)이 형성된 결과물 상에 절연막을 형성한 후, 상기 활성 패턴들(AP1, AP2)의 상부가 노출되도록 리세스 하는 공정을 포함할 수 있다. 상기 소자 분리 패턴들(ST)에 의해 노출되는 상기 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 각각 제1 및 제2 핀 패턴들(AF1, AF2)로 정의될 수 있다. 상기 소자 분리 패턴들(ST)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass) 또는 이들의 조합으로 형성될 수 있다.
상기 핀 패턴들(AF1, AF2) 상에 캐핑 절연막들(211)이 형성될 수 있다. 상기 캐핑 절연막들(211)은 상기 핀 패턴들(AF1, AF2)의 상면 및 측벽들 상에 형성되고, 상기 소자 분리 패턴들(ST) 상으로 연장되지 않을 수 있다. 일 예로, 상기 캐핑 절연막들(211)은 열산화 공정으로 형성된 실리콘 산화막일 수 있다. 다른 실시예에서, 상기 캐핑 절연막들(211)은 상기 소자 분리 패턴들(ST) 상으로 연장될 수 있다. 또 다른 실시예에 있어서, 상기 캐핑 절연막들(211)의 형성 공정은 생략될 수 있다.
도 9, 및 도 10 내지 도 10c를 참조하면, 상기 기판(100) 상에, 희생 게이트 패턴들(110) 및 이들 상의 게이트 마스크 패턴들(115)이 형성될 수 있다. 상기 희생 게이트 패턴들(110)은, 상기 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 상기 제1 방향(D1)으로 연장되도록 형성될 수 있다. 각각의 상기 희생 게이트 패턴들(110)은, 상기 제1 및 제2 핀 패턴들(AF1, AF2)의 상면 및 측벽들을 덮으며, 상기 소자 분리 패턴들(ST)의 상면 상으로 연장될 수 있다.
상기 희생 게이트 패턴들(110) 및 상기 게이트 마스크 패턴들(115)을 형성하는 것은, 상기 기판(100) 상에 상기 제1 및 제2 핀 패턴들(AF1, AF2)을 덮는 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 패터닝 공정 시, 상기 캐핑 절연막들(211)도 함께 식각될 수 있다. 상기 희생 게이트 패턴들(110)의 형성을 위한 공정 동안, 상기 희생 게이트 패턴들(110)에 의하여 노출되는 영역 상의 상기 캐핑 절연막(211) 및 상기 소자 분리 패턴들(ST)의 상부도 함께 제거될 수 있다. 그 결과, 이하 설명될 소스/드레인 영역들이 형성되는 상기 소자 분리 패턴들(ST)의 상면은 상기 희생 게이트 패턴들(110)과 오버랩되는 상기 소자 분리 패턴들(ST)의 상면보다 낮아질 수 있다. 그 결과, 상기 제 2 라이너 절연막(206)의 일부가 노출될 수 있다.
상기 희생 게이트 패턴들(110)이 형성된 결과물 상에, 스페이서막(120)이 형성될 수 있다. 일 예로, 상기 스페이서막(120)은 실리콘 산화질화막 또는 실리콘 산화질화탄화막(SiOCN) 중 적어도 하나로 형성될 수 있다. 상기 스페이서막(120)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다. 상기 스페이서막(120)은 상기 희생 게이트 패턴들(110)에 의해 노출되는 상기 제1 및 제2 핀 패턴들(AF1, AF2)을 덮을 수 있다. 상기 스페이서막(120)은 노출된 상기 제 2 라이너 절연막(206)의 측벽 상으로 연장될 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 스페이서막(120)을 이방성 식각하여, 각각의 상기 희생 게이트 패턴들(110)의 양 측벽들을 덮는 제 1 스페이서들(GS)이 형성될 수 있다. 또한, 상기 희생 게이트 패턴들(110)에 의하여 노출된 상기 제 2 라이너 절연막(206)의 측벽을 덮는 제 2 스페이서들(CS)이 형성될 수 있다. 상기 제 2 스페이서들(CS)의 하면은 상기 소자 분리 패턴들(ST)의 상면과 접할 수 있다.
상기 희생 게이트 패턴들(110)에 의하여 노출된 상기 핀 패턴들(AF1, AF2)의 일부가 제거될 수 있다. 상기 핀 패턴들(AF1, AF2)은 상기 희생 게이트 패턴들(110)의 형성 공정 및/또는 상기 제 2 스페이서들(CS)의 형성 공정 동안 함께 제거될 수 있다. 이와는 달리, 상기 핀 패턴들(AF1, AF2)의 제거 공정은 별개의 식각 공정으로 수행될 수 있다. 일 예로, 상기 제1 및 제2 핀 패턴들(AF1, AF2)을 제거하는 것은, 상기 기판(100) 상에 마스크 패턴을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정은 건식 및/또는 습식 식각 공정을 포함할 수 있다.
상기 핀 패턴들(AF1, AF2)의 제거에 의하여 상기 활성 패턴들(AP1, AP2)의 상면이 상기 제 1 및 제 2 라이너 절연막들(201, 206)의 상면과 동일한 것으로 도시되었으나, 이와는 달리 상기 활성 패턴들(AP1, AP2)의 상면은 상기 제 1 및 제 2 라이너 절연막들(201, 206)의 상면보다 높거나 더 낮을 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 희생 게이트 패턴들(110)에 의하여 노출된 상기 활성 패턴들(AP1, AP2)의 상부를 선택적으로 제거할 수 있다. 또한, 상기 희생 게이트 패턴들(110)에 의하여 노출된 상기 제 1 라이너 절연막(201)의 상부가 제거될 수 있다. 상기 제 1 라이너 절연막(201)의 상부의 제거는 상기 활성 패턴들(AP1, AP2)의 상부의 제거 이후에 진행될 수 있으나, 이에 한정되지 않는다. 식각 공정 후, 상기 활성 패턴들(AP1, AP2)의 상부는 상기 기판(100)과 반대 방향으로 곡률을 갖는 라운드된 상면을 가질 수 있다. 상기 활성 패턴들(AP1, AP2)의 상부의 형상은 도시된 것에 한정되지 않으며, 식각 공정의 특성에 따라 다양하게 변화될 수 있다. 상기 활성 패턴들(AP1, AP2)의 상면은 상기 소자 분리 패턴들(ST)의 상면보다 높을 수 있다.
상기 제 1 라이너 절연막(201)의 식각 및 상기 활성 패턴들(AP1, AP2)의 식각은 건식 식각 및/또는 습식 식각으로 수행될 수 있다. 상기 제 1 라이너 절연막(201)의 식각 및 상기 활성 패턴들(AP1, AP2)의 식각은 상기 제 2 라이너 절연막(206) 및 상기 제 2 스페이서들(CS)의 식각을 최소화할 수 있는 공정 레시피로 수행될 수 있다. 그 결과, 상기 소자 분리 패턴들(ST)의 상면으로부터 돌출된 상기 제 2 라이너 절연막(206)의 일부 및 상기 제 2 라이너 절연막(206)의 측벽에 형성된 상기 제 2 스페이서들(CS)의 적어도 일부는 상기 식각 공정 이후 잔존할 수 있다. 그 결과, 상기 활성 패턴들(AP1, AP2)의 상면 및 상기 제 2 라이너 절연막(206)의 측벽들에 의하여 정의되는 리세스 영역들(CL)이 형성될 수 있다. 상기 제 1 활성 패턴들(AP1)과 상기 제 2 활성 패턴들(AP2)은 동일하게 식각되어 동일한 높이의 상면을 갖는 것으로 도시되었으나, 이와는 달리, 상기 제2 활성 패턴들(AP2)과 상기 제1 활성 패턴들(AP1)의 식각 정도는 다를 수 있다. 일 예로, 상기 제2 활성 패턴들(AP2)이 상기 제1 활성 패턴들(AP1)에 비해 더 많이 식각될 수 있으며 이는 패턴 밀도(즉, 제1 및 제2 활성 패턴들(AP1, AP2) 간의 간격)의 차이에 기인할 수 잇다.
도 13a 내지 도 13c를 참조하면, 각각의 상기 희생 게이트 패턴들(110)의 양측에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 형성될 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 상기 제1 활성 패턴들(AP1)의 상면 상에 각각 형성될 수 있고, 상기 제2 소스/드레인 영역들(SD2)은 상기 제2 활성 패턴들(AP2)의 상면 상에 각각 형성될 수 있다. 즉, 상기 제1 소스/드레인 영역들(SD1)은, 상기 제1 활성 패턴들(AP1)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 상기 제2 소스/드레인 영역들(SD2)은, 상기 제2 활성 패턴들(AP2)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다.
상기 소스/드레인 영역들(SD1, SD2)의 하부는 상기 리세스 영역들(CL) 내부에 형성될 수 있고, 상기 소스/드레인 영역들(SD1, SD2)의 상부는 상기 리세스 영역들(CL) 외부에 형성될 수 있다. 즉, 상기 소스/드레인 영역들(SD1, SD2)의 하부의 성장 시에는 상기 제 2 라이너 절연막(206)이 성장되는 에피층의 횡방향(수평 방향)으로의 성장을 제한할 수 있다. 상기 소스/드레인 영역들(SD1, SD2)의 상부의 성장 시에는 상기 제 2 라이너 절연막(206)에 의한 공간적 제한이 없으므로 종방향 및 횡방향 성장이 실질적으로 동일하게 진행될 수 있다. 즉, 상기 소스/드레인 영역들(SD1, SD2)의 성장 초기에는 횡방향 성장을 제한하고, 성장 후기에는 횡방향 성장을 제한하지 않아 요구되는 소스/드레인 영역의 요구되는 부피를 달성하면서도, 인접하는 소스/드레인 영역들 사이의 의도치 않은 접촉 문제를 해결할 수 있다.
상기 리세스 영역(CL) 내에 형성되는 상기 소스/드레인 영역들(SD1, SD2)의 하부의 양은 상기 제 1 라이너 절연막(201) 및 상기 활성 패턴들(AF1, AF2)의 식각량을 조절하여 변경될 수 있다. 즉, 상기 리세스 영역(CL) 내에 형성되는 상기 소스/드레인 영역들(SD1, SD2)의 하부의 양은 해당 트랜지스터에서 요구되는 소스/드레인 저항의 기준, 및 활성 패턴들 사이의 간격을 고려하여 조정될 수 있다.
상기 제1 소스/드레인 영역들(SD1)은, 그들 사이에 개재된 상기 제1 핀 패턴들(AF1)에 인장성 스트레인을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제1 소스/드레인 영역들(SD1)은 Si층 또는 SiC층으로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제1 소스/드레인 영역들(SD1)에 n형의 불순물이 도핑될 수 있다.
한편, 상기 제2 소스/드레인 영역들(SD2)은, 그들 사이에 개재된 상기 제2 핀 패턴들(AF2)에 압축성 스트레인을 유발할 수 있도록 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 제2 소스/드레인 영역들(SD2)은 SiGe층으로 형성될 수 있다. 상기 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 상기 제2 소스/드레인 영역들(SD2)에 p형의 불순물이 도핑될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 서로 다른 물질로 에피택시얼 성장되었기 때문에, 이들의 형태 및 크기는 서로 다르게 형성될 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(SD1)의 최대 폭과 상기 제2 소스/드레인 영역들(SD2)의 상기 제2 방향(D2)으로의 최대 폭은 서로 다를 수 있다. 나아가, 상기 제2 소스/드레인 영역들(SD2)은 상기 제1 소스/드레인 영역들(SD1)에 비해 더 균일하게 성장될 수 있다. 따라서 상기 제1 방향(D1)에 따른 단면에서, 상기 제2 소스/드레인 영역들(SD2)은 뾰족한 상부를 가질 수 있다. 반면, 상기 제1 소스/드레인 영역들(SD1)은 비교적 평평한 상부를 가질 수 있다.
상기 제2 소스/드레인 영역들(SD2)은 서로 상기 제1 방향(D1)으로 이격되도록 형성될 수 있다. 반면, 도 4 및 도 5를 참조하여 설명된 상기 제2 영역(R2) 상의 상기 제2 소스/드레인 영역들(SD2)은, 이들의 에피택시얼 성장 중에 서로 병합될 수 있다. 이로써, 일체로 상기 제1 방향(D1)으로 연장되는 소스/드레인 영역이 형성될 수 있다.
도 14, 도 15a 내지 도 15c를 참조하면, 식각 정지막(125)이 콘포말하게 형성될 수 있다. 상기 식각 정지막(125)은, 상기 소자 분리 패턴들(ST), 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2) 및 상기 제 1 스페이서들(GS)을 덮도록 형성될 수 있다. 상기 식각 정지막(125)은 후술할 제1 층간 절연막(130)과 식각 선택성이 있은 물질로 형성될 수 있다. 일 예로, 상기 식각 정지막(125)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 식각 정지막(125)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
상기 식각 정지막(125)이 형성된 기판(100) 상에 제1 층간 절연막(130)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(130)은 실리콘 산화막으로 형성될 수 있다. 이어서, 상기 희생 게이트 패턴들(110)의 상면들이 노출될 때까지 상기 제1 층간 절연막(130)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 제1 층간 절연막(130)을 평탄화할 때, 상기 희생 게이트 패턴들(110) 상의 상기 식각 정지막(125)의 일부 및 상기 게이트 마스크 패턴들(115)이 함께 제거될 수 있다.
노출된 상기 희생 게이트 패턴들(110)을 제거하여, 제 1 스페이서들(GS) 사이에서 상기 제1 및 제2 핀 패턴들(AF1, AF2)의 상기 제1 및 제2 채널 영역들(CH1, CH2)을 노출하는 갭 영역들이 형성될 수 있다. 상기 갭 영역들은 상기 희생 게이트 패턴들(110)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다. 상기 캐핑 절연막들(211)은 상기 희생 게이트 패턴들(110)의 제거와 동시에 또는 별개로 제거될 수 있다.
노출된 상기 제1 및 제2 핀 패턴들(AF1, AF2) 상에 플라즈마를 이용한 산화 공정을 수행하여, 상기 제1 및 제2 핀 패턴들(AF1, AF2)로부터 계면막들(IL)을 각각 성장시킬 수 있다. 즉 상기 계면막(IL)은, 노출된 상기 제1 및 제2 핀 패턴들(AF1, AF2)의 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation)의 결과물일 수 있다. 상기 산화 공정은 산소(O2), 오존(O3) 및 수증기(H2O) 중 적어도 하나의 플라즈마를 이용할 수 있다. 상기 계면막들(IL)은 실리콘 산화막을 포함할 수 있다.
이어서, 각각의 상기 갭 영역들을 순차적으로 채우는 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 상기 갭 영역들 상에 게이트 절연막이 형성되어, 상기 갭 영역들의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 제1 및 제2 핀 패턴들(AF1, AF2)의 상면들을 덮도록 형성될 수 있다. 일 예로, 상기 게이트 유전막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 상기 게이트 유전막 상에 게이트 도전막이 형성되어, 상기 갭 영역들의 잔부를 모두 채울 수 있다. 일 예로, 상기 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 도전막을 평탄화하여, 각각의 상기 갭 영역들 내에 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)이 형성될 수 있다.
이후, 상기 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)을 일부 리세스하고, 상기 게이트 전극들(GE) 상에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 상기 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 1 및 도 2a 내지 2c를 다시 참조하면, 상기 제1 층간 절연막(130) 상에 제2 층간 절연막(150)이 형성될 수 있다. 일 예로, 상기 제2 층간 절연막(150)은 실리콘 산화막으로 형성될 수 있다. 이어서, 각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택들(CA)이 형성될 수 있다. 구체적으로, 상기 제2 층간 절연막(150), 상기 제1 층간 절연막(130) 및 상기 식각 정지막(125)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 노출하는 콘택 홀들이 형성될 수 있다. 상기 콘택 홀들이 형성될 때, 상기 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상부들이 일부 식각될 수 있다. 이어서, 각각의 상기 콘택 홀들을 순차적으로 채우는 제1 도전 패턴(160) 및 제2 도전 패턴(165)이 형성될 수 있다. 상기 제1 도전 패턴(160)은 배리어 도전막일 수 있고, 일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다. 상기 제2 도전 패턴(165)은 금속막일 수 있고, 일 예로, 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나로 형성될 수 있다.
도시되지는 않았지만, 후속으로 상기 제2 층간 절연막(150) 상에 상기 소스/드레인 콘택들(CA)과 각각 접속하는 배선들이 형성될 수 있다. 상기 배선들은 도전 물질을 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상의 소자 분리 패턴에 의하여 정의되는 측벽들 및 상기 소자 분리 패턴의 상면으로부터 돌출된 상부를 갖는 활성 패턴;
    상기 활성 패턴의 측벽 상의 라이너 절연막;
    상기 활성 패턴 상의 게이트 구조체; 및
    상기 게이트 구조체 양 측의 소스/드레인 영역들을 포함하고,
    상기 라이너 절연막은 제 1 라이너 절연막 및 상기 제 1 라이너 절연막 보다 높은 상면을 갖는 제 2 라이너 절연막을 포함하고,
    상기 소스/드레인 영역들 각각은:
    상기 제 2 라이너 절연막에 의하여 정의되는 제 1 부분; 및
    상기 제 2 라이너 절연막 위로 돌출되고, 상기 제 1 라이너 절연막의 상면을 덮는 제 2 부분을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 라이너 절연막 및 상기 제 2 라이너 절연막은 상기 활성 패턴과 상기 소자 분리 패턴 사이로 연장되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 2 라이너 절연막의 일부는 상기 소자 분리 패턴의 상면으로부터 돌출되고,
    상기 소스/드레인 영역들 각각의 상기 제 1 부분은 상기 제 2 라이너 절연막의 측벽과 접하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 게이트 구조체와 오버랩되는 상기 제 1 라이너 절연막의 상면과 상기 게이트 구조체와 오버랩되는 상기 제 2 라이너 절연막의 상면은 실질적으로 동일 높이인 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 2 라이너 절연막 상에 제공되고 상기 소자 분리막의 상면과 접하는 제 1 스페이서를 더 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트 구조체는 게이트 전극 및 상기 게이트 전극의 측벽 상에 제공되는 제 2 스페이서를 포함하고,
    상기 제 1 스페이서와 상기 제 2 스페이서는 동일 물질로 형성되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 활성 패턴은 상기 게이트 구조체와 오버랩되는 제 1 부분 및 상기 소스/드레인 영역들과 오버랩되고 상기 제 1 부분 보다 낮은 상면을 갖는 제 2 부분들을 포함하고,
    상기 활성 패턴의 상기 제 2 부분들 각각은 상기 소스/드레인 영역들의 상기 제 1 부분 내로 삽입되고,
    상기 활성 패턴의 상기 제 2 부분들 각각의 상부는 라운드된 표면을 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 소스/드레인 영역들의 상기 제 1 부분은 상기 활성 패턴의 상기 제 2 부분들의 측벽 상으로 연장되는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 라이너 절연막의 상면은 상기 소자 분리막의 상면과 같거나 더 낮은 레벨에 위치하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게이트 구조체의 연장 방향으로, 상기 소스/드레인 영역들의 상기 제 1 부분은 상기 소스/드레인 영역들의 제 2 부분보다 폭이 작은 반도체 소자.
  11. 기판 상의 소자 분리 패턴에 의하여 정의되는 측벽들 및 상기 소자 분리 패턴의 상면으로부터 돌출된 상부를 갖는 활성 패턴;
    상기 활성 패턴과 상기 소자 분리 패턴 사이로 연장되는 라이너 절연막;
    상기 활성 패턴 상의 게이트 구조체; 및
    상기 게이트 구조체 양 측의 소스/드레인 영역들을 포함하고,
    상기 라이너 절연막의 적어도 일부는 상기 소자 분리 패턴의 상면으로부터 돌출되어 상기 소스/드레인 영역들의 하부를 정의하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 라이너 절연막은 제 1 라이너 절연막, 및 상기 제 1 라이너 절연막을 사이에 두고 상기 활성 패턴과 이격되는 제 2 라이너 절연막을 포함하고,
    상기 소스/드레인 영역들은 상기 제 2 라이너 절연막에 의하여 정의되는 제 1 부분, 및 상기 제 2 라이너 절연막 위로 돌출되는 제 2 부분을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 소스/드레인 영역의 하면은 상기 제 1 라이너 절연막의 상면과 접하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 제 1 라이너 절연막의 상면은 상기 소자 분리 패턴의 상면과 동일한 높이 또는 이보다 낮은 높이에 위치하는 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제 2 라이너 절연막을 사이에 두고 상기 소스/드레인 영역들과 이격되는 스페이서를 더 포함하고,
    상기 1 라이너 절연막은 상기 제 2 라이너 절연막 및 상기 스페이서 모두와 식각 선택성 있는 물질로 형성되는 반도체 소자.
  16. 제 12 항에 있어서,
    상기 활성 패턴의 상부는 상기 소스/드레인 영역들의 하부로 삽입되는 반도체 소자.
  17. 제 11 항에 있어서,
    상기 기판은 NMOSFET 영역 및 PMOSFET 영역을 포함하고,
    상기 활성 패턴은 상기 NMOSFET 영역 상의 제 1 활성 패턴 및 상기 PMOSFET 상의 제 2 활성 패턴을 포함하고,
    상기 소스/드레인 영역들은 상기 제 1 활성 패턴 상의 제 1 소스/드레인 영역 및 상기 제 2 활성 패턴 상의 제 2 소스/드레인 영역을 포함하고,
    상기 제1 소스/드레인 영역은 상기 기판과 실질적으로 동일한 격자 상수를 갖거나 상기 기판보다 격자 상수가 낮은 물질을 포함하고,
    상기 제2 소스/드레인 영역은 상기 기판보다 격자 상수가 큰 물질을 포함하는 반도체 소자.
  18. 제 11 항에 있어서,
    서로 인접하는 상기 소스/드레인 영역들 사이에 에어갭을 더 포함하는 반도체 소자.
  19. 기판으로부터 돌출된 활성 패턴;
    상기 활성 패턴과 교차하는 게이트 구조체; 및
    상기 게이트 구조체 양 측의 소스/드레인 영역들을 포함하고,
    상기 활성 패턴은 상기 게이트 구조체와 오버랩되는 제 1 부분 및 상기 소스/드레인 영역들과 오버랩되고 상기 제 1 부분 보다 낮은 상면을 갖는 제 2 부분들을 포함하고,
    상기 활성 패턴의 상기 제 2 부분들 각각은 상기 소스/드레인 영역들의 하부로 삽입된 상부를 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 활성 패턴의 상기 제 2 부분들은 상기 기판과 반대 방향으로 곡률을 갖는 라운드된 상면을 갖는 반도체 소자.
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