KR20200020631A - 반도체 디바이스 및 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예는, 기판으로부터 연장되는 제1 핀, 제1 핀의 측벽 위에 있으며 제1 핀의 측벽을 따르는 제1 게이트 스택, 제1 게이트 스택의 측벽을 따라서 배치되는 제1 게이트 스페이서, 제1 핀 내에 있으며 제1 게이트 스페이서에 인접한 제1 에피택셜 소스/드레인 영역, 및 제1 에피택셜 소스/드레인 영역과 제1 게이트 스페이서 사이 및 제1 게이트 스페이서와 제1 게이트 ?택 사이에 있는 보호층을 포함하는 디바이스이다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 청구 및 상호-참조]
본 출원은, 2018년 8월 16일에 출원된 미국 가특허 출원 제62/764,865호의 이익을 청구하며, 이 미국 가특허 출원은 본 명세서에 참조로서 통합된다.
반도체 디바이스는, 예컨대, 개인용 컴퓨터, 셀룰러 전화, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연층 또는 유전체층, 전도성 층, 및 반도체 물질층을 순차적으로 퇴적시키고, 리소그래피를 사용해 다양한 물질층을 패터닝하여, 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 업계는 최소 피처 크기의 계속적인 축소에 의해 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시키고 있으며, 이는, 주어진 면적 내에 더 많은 컴포넌트가 집적되도록 한다. 그러나 최소 피처 크기가 축소됨에 따라서, 해결되어야 하는 추가적인 문제가 발생한다.
본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 일부 실시예에 따른, 입체도에서의 FinFET의 예를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 20a, 및 도 20b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다.
도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 및 도 25b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다.
도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 및 도 30b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다.
도 31a, 도 31b, 도 32a, 도 32b, 도 33a, 도 33b, 도 34a, 도 34b, 도 35a, 및 도 35b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다.
다음의 개시는, 본 발명의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예시를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예시가 설명되어 있다. 물론, 이들은 단지 예시일 뿐이며, 제한하도록 의도된 것은 아니다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
다양한 실시예에 따른 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor) 및 그를 형성하는 방법이 제공된다. FinFET을 형성하는 중간 단계가 예시된다. 본 명세서에서 논의되는 일부 실시예는, 게이트-라스트(gate-last) 공정(종종 대체 게이트 공정으로서 지칭됨)을 사용해 형성되는 FinFET의 맥락에서 논의된다. 다른 실시예에서는 게이트-퍼스트(gate-first) 공정이 사용될 수도 있다. 실시예의 일부 변형예가 논의된다. 또한, 일부 실시예는, 평면형 FET과 같은, 평면형 디바이스 내에서 사용되는 양상을 고려한다. 당업자는, 다른 실시예의 범위 내에서 고려되어 만들어질 수 있는 다른 수정예를 수월하게 이해할 것이다. 방법 실시예는 특정한 순서로 논의되지만, 다양한 다른 방법 실시예는 임의의 논리적인 순서로 수행될 수 있으며 본 명세서에 설명된 것보다 더 적거나 더 많은 단계를 포함할 수 있다.
예시되는 실시예를 구체적으로 언급하기 전에, 본 개시되는 실시예의 특정한 이로운 특징 및 양상이 일반적으로 언급될 것이다. 일반적인 표현으로, 본 개시는, 소스/드레인 영역에 손상을 야기하지 않으면서 디바이스의 게이트와 소스/드레인 영역 사이의 커패시턴스를 감소시킴으로써 FinFET 디바이스의 성능을 개선시키기 위한, 반도체 디바이스 및 그를 형성하는 방법이다. 본 개시된 실시예에서, 게이트 전극과 소스/드레인 영역 사이의 커패시턴스를 감소시키기 위하여, 소스/드레인 영역은 에피택셜 구조물이고, 게이트 전극의 측벽 상에 형성되는 스페이서는 로우-k(low-k) 스페이서로서 형성된다. 일부 실시예에서, 로우-k 스페이서를 형성하는 방법은, 로우-k 스페이서의 형성 중에 소스/드레인 영역을 보호하고 소스/드레인 영역이 손상되는 것을 방지하기 위한 보호층을 이용한다. 일부 실시예에서, 게이트 스페이서는, 게이트 전극과 소스/드레인 영역 사이의 공간의 k 값을 낮추기 위한 에어 스페이서(air spacer)(예컨대, 게이트 전극과 소스/드레인 영역 사이의 보이드(void) 또는 갭(gap))로서 형성된다. 본 개시된 공정 및 구조물은 FinFET 디바이스의 성능, 신뢰성, 및 수율을 개선시킬 수 있다.
일부 실시예는, 제조 공정 중에 제조되는, n형 FinFET과 같은 n형 디바이스 및 p형 FinFET과 같은 p형 디바이스를 고려한다. 따라서, 일부 실시예는 상보적 디바이스들의 형성을 고려한다. 아래의 도면은 하나의 디바이스를 도시할 수 있지만, 당업자는, 일부가 상이한 디바이스 유형을 갖는 다수의 디바이스가 처리 중에 형성될 수 있다는 것을 수월하게 이해할 것이다. 상보적 디바이스들의 형성의 일부 양상이 아래에 논의되어 있지만, 그러한 양상이 도면 내에 필연적으로 도시되어 있지는 않을 수도 있다.
도 1은, 일부 실시예에 따른, 입체도에서의 FinFET의 예를 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상의 핀(52)을 포함한다. 기판(50) 내에 격리 영역(56)이 배치되고, 핀(52)은, 이웃하는 격리 영역(56) 위로 그리고 그 사이로부터 돌출된다. 격리 영역(56)은 기판(50)으로부터 분리되어 있는 것으로 설명/도시되지만, 본 명세서에서 사용되는 "기판"이라는 용어는, 반도체 기판만을 지칭하거나 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)은, 기판(50)과 같이, 단일의 연속적인 물질로서 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이러한 맥락에서, 핀(52)은, 이웃하는 격리 영역(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(98)은 핀(52)의 측벽을 따르며 핀(52)의 상단 표면의 위에 있고, 게이트 전극(100)은 게이트 유전체층(98) 위에 있다. 게이트 유전체층(98) 및 게이트 전극(100)에 대하여 핀(52)의 양측에 소스/드레인 영역(82)이 배치된다. 도 1은 또한, 이후의 도면들에서 사용되는 참조 단면들을 도시한다. 단면 A-A는 게이트 전극(100)의 종방향 축을 따르며, 예컨대, FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 종방향 축을 따르며, 예컨대, FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향이다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 관통하여 연장된다. 명료성을 위해, 후속 도면에서는 이들 참조 단면을 참조한다.
본 명세서에서 논의되는 일부 실시예는, 게이트-라스트 공정을 사용해 형성되는 FinFET의 맥락에서 논의된다. 다른 실시예에서는 게이트-퍼스트 공정이 사용될 수도 있다. 또한, 일부 실시예는, 평면형 FET과 같은, 평면형 디바이스 내에서 사용되는 양상을 고려한다.
도 2 내지 도 20b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다. 다수의 핀/게이트/FinFET을 제외하면, 도 2 내지 도 7은, 도 1에 도시된 참조 단면 A-A를 도시한다. 다수의 핀/게이트/FinFET을 제외하면, a로 끝나는 도면(예컨대, 도 8a, 도 9a, 도 10a 등)은, 도 1에 도시된 참조 단면 A-A를 따라서 도시되고, b로 끝나는 도면(예컨대, 도 8b, 도 9b, 도 10b 등)은, 도 1에 도시된 유사한 참조 단면 B-B를 따라서 도시된다. 다수의 핀/게이트/FinFET을 제외하면, 도 10c 및 도 10d는, 도 1에 도시된 참조 단면 C-C를 따라서 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체와 같은, 반도체 기판, 또는 반도체-온-인슐레이터(SOI, semiconductor-on-insulator) 기판 등일 수 있으며, 이러한 기판은 (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은, 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(BOX, buried oxide)층 또는 실리콘 산화물층 등일 수 있다. 절연체층은, 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다중층 기판 또는 구배형 기판과 같은, 다른 기판이 사용될 수도 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터와 같은 n형 디바이스, 예컨대 n형 FinFET 디바이스를 형성하기 위한 영역일 수 있다. 영역(50P)은, PMOS 트랜지스터와 같은 p형 디바이스, 예컨대 p형 FinFET 디바이스를 형성하기 위한 영역일 수 있다. (분할기(51)에 의해 도시된 바와 같이) 영역(50N)은 영역(50P)으로부터 물리적으로 분리되어 있을 수 있고, 영역(50N)과 영역(50P) 사이에 임의의 수의 디바이스 피처(예컨대, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 배치될 수 있다.
도 3에서, 기판(50) 내에 핀(52)이 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 기판(50) 내에 트렌치를 에칭함으로써 기판(50) 내에 핀(52)이 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀은, 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 핀은, 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용해 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 결합하며, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는, 패턴이 생성될 수 있도록 한다. 예컨대, 한 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서는 이후에 핀을 패터닝하기 위해 사용될 수 있다.
도 4에서, 기판(50) 위 및 이웃하는 핀(52) 사이에 절연 물질(54)이 형성된다. 절연 물질(54)은, 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동가능 CVD(FCVD, flowable CVD)(예컨대, 원격 플라즈마 시스템 내에서의 CVD-기반 물질 퇴적, 및 산화물과 같은 또 다른 물질로 변환되도록 하기 위한 후경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수도 있다. 도시된 실시예에서, 절연 물질(54)은, FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성된 후 어닐링(annealing) 공정이 수행될 수 있다. 실시예에서, 과잉 절연 물질(54)이 핀(52)을 커버하도록 절연 물질(54)이 형성된다. 절연 물질(54)은 단일층으로서 도시되어 있지만, 일부 실시예는 다중층을 이용할 수도 있다. 예컨대, 일부 실시예에서는 기판(50) 및 핀(52)의 표면을 따라서 라이너(도시되지 않음)가 먼저 형성될 수 있다. 그후, 전술한 바와 같은, 충전 물질이 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 과잉 절연 물질(54)을 제거하기 위해 절연 물질(54)에 제거 공정이 적용된다. 일부 실시예에서, 화학적 기계적 연마(CMP, chemical mechanical polish)와 같은 평탄화 공정, 에칭백 공정, 또는 이들의 조합 등이 이용될 수 있다. 평탄화 공정은 핀(52)을 노출시켜, 평탄화 공정이 완료된 후에 핀(52) 및 절연 물질(54)의 상단 표면이 평평하도록 한다.
도 6에서, 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(56)을 형성하기 위해 절연 물질(54)이 리세싱된다. 절연 물질(54)은, 영역(50N) 및 영역(50P) 내의 핀(52)의 상부가, 이웃하는 STI 영역(56) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역(56)의 상단 표면은, 도시된 바와 같은 평평한 표면, 볼록한 표면, (접시형과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상단 표면은, 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 물질(54)의 물질에 대해 선택도를 갖는(예컨대, 핀(52)의 물질보다 더 빠른 속도로 절연 물질(54)의 물질을 에칭하는) 에칭과 같이, 허용가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예컨대, 희석된 플루오르화수소(dHF, dilute hydrofluoric)산을 사용하는, 적합한 에칭 공정을 사용한 화학적 산화물 제거가 사용될 수 있다.
도 2 내지 도 6에 대해 설명된 공정은, 핀(52)이 어떻게 형성될 수 있는지에 대한 하나의 예일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예컨대, 기판(50)의 상단 표면 위에 유전체층이 형성될 수 있고, 유전체층을 관통해 트렌치가 에칭되어, 그 아래에 놓이는 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물이 트렌치 내에 에피택셜 성장될 수 있고, 유전체층으로부터 호모에피택셜 구조물이 돌출되어 핀을 형성하도록 유전체층이 리세싱될 수 있다. 또한, 일부 실시예에서는, 핀(52)에 대해 헤테로에피택셜 구조물이 사용될 수 있다. 예컨대, 도 5의 핀(52)은 리세싱될 수 있고, 리세싱된 핀(52) 위에, 핀(52)과는 상이한 물질이 에피택셜 성장될 수 있다. 그러한 실시예에서, 핀(52)은, 리세싱된 물질, 및 리세싱된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 또 다른 실시예에서, 기판(50)의 상단 표면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치가 에칭될 수 있다. 이후, 기판(50)과는 상이한 물질을 사용하여 트렌치 내에 헤테로에피택셜 구조물이 에피택셜 성장될 수 있고, 유전체층으로부터 헤테로에피택셜 구조물이 돌출되어 핀(52)을 형성하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장되는 물질은 성장 중에 인시츄(in situ) 도핑될 수 있으며, 이는 그 전의 주입 및 후속적인 주입을 배제할 수 있으나, 인시츄 도핑과 주입 도핑이 함께 사용될 수도 있다.
또한, 영역(50P)(예컨대, PMOS 영역) 내의 물질과는 상이한 물질을 영역(50N)(예컨대, NMOS 영역) 내에 에피택셜 성장시키는 것이 이로울 수 있다. 다양한 실시예에서, 핀(52)의 상부는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, 또는 II-VI족 화합물 반도체 등으로부터 형성될 수 있다. 예컨대, III-V족 화합물 반도체를 형성하는 데 사용가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, 및 GaP 등을 포함하나, 이들로 한정되지 않는다.
또한 도 6에서, 핀(52) 및/또는 기판(50) 내에 적절한 웰(well)(도시되지 않음)이 형성될 수 있다. 일부 실시예에서, 영역(50N) 내에 P 웰이 형성될 수 있고, 영역(50P) 내에 N 웰이 형성될 수 있다. 일부 실시예에서, 영역(50N) 및 영역(50P) 둘 다 내에 P 웰 또는 N 웰이 형성된다.
상이한 웰 유형을 갖는 실시예에서, 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계가 달성될 수 있다. 예컨대, 영역(50N) 내의 STI 영역(56) 및 핀(52) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기법을 사용함으로써 형성될 수 있고, 허용가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝된 후, 영역(50P) 내에서 n형 불순물 주입이 수행되고, 포토레지스트는, NMOS 영역과 같은, 영역(50N) 내에 n형 불순물이 주입되는 것을 실질적으로 방지하기 위한 마스크로서의 역할을 할 수 있다. n형 불순물은, 1018cm-3 이하, 예를 들면 약 1017cm-3와 약 1018cm-3 사이의 농도로 영역 내에 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 예를 들면 허용가능한 애싱 공정에 의해, 포토레지스트가 제거된다.
영역(50P)의 주입에 이어서, 영역(50P) 내의 STI 영역(56) 및 핀(52) 위에 포토레지스트가 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기법을 사용함으로써 형성될 수 있고, 허용가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝된 후, 영역(50N) 내에서 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, PMOS 영역과 같은, 영역(50P) 내에 p형 불순물이 주입되는 것을 실질적으로 방지하기 위한 마스크로서의 역할을 할 수 있다. p형 불순물은, 1018cm-3 이하, 예를 들면 약 1017cm-3와 약 1018cm-3 사이의 농도로 영역 내에 주입되는 붕소, BF2, 또는 인듐 등일 수 있다. 주입 후, 예를 들면 허용가능한 애싱 공정에 의해, 포토레지스트가 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 주입된 p형 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장되는 물질은 성장 중에 인시츄 도핑될 수 있으며, 이는 주입을 배제할 수 있으나, 인시츄 도핑과 주입 도핑이 함께 사용될 수도 있다.
도 7에서, 핀(52) 상에 더미 유전체층(60)이 형성된다. 더미 유전체층(60)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있으며, 허용가능한 기법에 따라서 퇴적되거나 열 성장될 수 있다. 더미 유전체층(60) 위에 더미 게이트층(62)이 형성되고, 더미 게이트층(62) 위에 마스크층(64)이 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 후, 예를 들면 CMP에 의해, 평탄화될 수 있다. 마스크층(64)은 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 물질일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 규화물, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(PVD, physical vapor deposition), CVD, 스퍼터 퇴적, 또는 전도성 물질의 퇴적을 위해 당업계에 공지되어 사용되는 다른 기법에 의해 퇴적될 수 있다. 더미 게이트층(62)은, 격리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 물질로 제조될 수 있다. 마스크층(64)은, 예컨대, SiN 또는 SiON 등을 포함할 수 있다. 이 예에서, 영역(50N) 및 영역(50P)에 걸쳐서 단일 더미 게이트층(62) 및 단일 마스크층(64)이 형성된다. 오직 예시의 목적을 위해 더미 유전체층(60)은 핀(52)만을 커버하고 있는 것으로 도시되어 있다는 점에 유의해야 한다. 일부 실시예에서, 더미 유전체층(60)은, 더미 유전체층(60)이 STI 영역(56)을 커버하도록 퇴적되어, 더미 게이트층(62)과 STI 영역(56) 사이에서 연장될 수 있다.
도 8a 내지 도 20b는 실시예 디바이스의 제조 중의 다양한 추가적 단계를 도시한다. 도 8a 내지 도 20b는 영역(50N) 및 영역(50P) 중 어느 하나 내의 피처를 도시한다. 예컨대, 도 8a 내지 도 20b에 도시된 구조물은, 영역(50N) 및 영역(50P) 둘 다에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물의 차이(만일 차이고 존재하는 경우)가, 각 도면이 동반된 본문 내에서 설명된다.
도 8a 및 도 8b에서, 허용가능한 포토리소그래피 및 에칭 기법을 사용해 마스크층(64)(도 7 참조)이 패터닝되어 마스크(74)를 형성할 수 있다. 이후, 마스크(74)의 패턴은 더미 게이트층(62)에 전사될 수 있다. 일부 실시예(도시되지 않음)에서, 마스크(74)의 패턴은 또한, 허용가능한 에칭 기법에 의해 더미 유전체층(60)에 전사되어 더미 게이트(72)를 형성할 수 있다. 더미 게이트(72)는 핀(52)의 각 채널 영역(58)을 커버한다. 마스크(74)의 패턴은, 인접한 더미 게이트로부터 더미 게이트(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트(72)는 또한, 각 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 8a 및 도 8b에서, 핀(52), 더미 유전체층(60), 마스크(74), 및/또는 더미 게이트(72)의 노출된 표면 상에 게이트 밀봉 스페이서층(80)이 형성될 수 있다. 게이트 밀봉 스페이서층(80)은, 절연 물질을 컨포멀하게 퇴적시킴으로써 형성될 수 있다. 게이트 밀봉 스페이서층(80)의 절연 물질은 SiC, SiCN 등, 또는 이들의 조합일 수 있다. 게이트 밀봉 스페이서층(80)은 원자층 퇴적(ALD, atomic layer deposition), CVD 등, 또는 이들의 조합에 의해 퇴적될 수 있다. ALD 예에서, 디클로로실란(DCS, dichlorosilane)(SiH4Cl2)과 같은 실리콘 전구체, 프로펜(C3H6)과 같은 탄소 전구체, 및 암모니아(NH3)와 같은 질소 전구체를 더미 게이트(72), 마스크(74), 더미 유전체층(60), 및/또는 핀(52)에 도입시킴으로써 공정이 시작될 수 있다. 실시예에서, 실리콘 전구체는 약 800sccm 내지 약 1200sccm, 예를 들면 약 1000sccm의 유량으로 도입되고, 탄소 전구체는 약 800sccm 내지 약 1200sccm, 예를 들면 약 1000sccm의 유량으로 도입되고, 질소 전구체는 약 3500sccm 내지 약 5500sccm, 예를 들면 약 3500sccm의 유량으로 도입된다. 또한, 퇴적은 약 600˚C 내지 약 700˚C, 예를 들면 약 620˚C의 온도, 및 약 66파스칼과 약 931파스칼 사이, 예를 들면 약 530파스칼의 압력에서 수행될 수 있다. 게이트 밀봉 스페이서층(80)을 위한 퇴적 공정은 4시간 내지 8시간, 예를 들면 약 6시간의 지속시간을 가질 수 있다. 게이트 밀봉 스페이서층(80)은, 약 40% 내지 약 60%의 범위, 예를 들면 약 50%의 실리콘 원자 농도; 약 5% 내지 약 15%의 범위, 예를 들면 약 10%의 탄소 원자 농도; 및 약 30% 내지 약 45%의 범위, 예를 들면 약 37%의 질소 원자 농도를 갖도록 형성될 수 있다.
게이트 밀봉 스페이서층(80)의 형성 이전 또는 이후에, 경도핑 소스/드레인(LDD, lightly doped source/drain) 영역(명시적으로 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 6에서 전술한 주입과 유사하게, 영역(50P)을 노출시키면서 영역(50N) 위에, 포토레지스트와 같은, 마스크가 형성될 수 있으며, 영역(50P) 내의 노출된 핀(52) 내에 적절한 유형(예컨대, p형)의 불순물이 주입될 수 있다. 이후 마스크는 제거될 수 있다. 후속적으로, 영역(50N)을 노출시키면서 영역(50P) 위에, 포토레지스트와 같은, 마스크가 형성될 수 있으며, 영역(50N) 내의 노출된 핀(52) 내에 적절한 유형의 불순물(예컨대, n형)이 주입될 수 있다. 이후 마스크는 제거될 수 있다. n형 불순물은, 전술한 n형 불순물 중 임의의 불순물일 수 있고, p형 불순물은, 전술한 p형 불순물 중 임의의 불순물일 수 있다. 경도핑 소스/드레인 영역은 약 1015cm-3 내지 약 1016cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 9a 및 도 9b에서, 마스크(74) 및 더미 게이트(72)의 측벽을 따라서 게이트 밀봉 스페이서층(80) 상에 게이트 스페이서(86)가 형성된다. 게이트 스페이서(86)는, 절연 물질을 컨포멀하게 퇴적시키고 후속적으로 게이트 밀봉 스페이서층(80) 및 게이트 스페이서(86)의 절연 물질을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연 물질은, 실리콘 탄화질화물(SiOCN) 등과 같은 로우-k층일 수 있다. 게이트 스페이서(86)의 절연 물질은 ALD, CVD 등, 또는 이들의 조합에 의해 퇴적될 수 있다. ALD 예에서, 헥사클로로디실란(HCD, hexachlorodisilane)(Si2Cl6)과 같은 실리콘 전구체, 프로펜(C3H6)과 같은 탄소 전구체, 암모니아(NH3)와 같은 질소 전구체, 및 O2와 같은 산소 전구체를 게이트 밀봉 스페이서층(80)에 도입시킴으로써 공정이 시작될 수 있다. 게이트 스페이서(86)의 절연 물질은, 약 20% 내지 약 40%의 범위, 예를 들면 약 30%의 실리콘 원자 농도; 약 40% 내지 약 70%의 범위, 예를 들면 약 55%의 산소 원자 농도; 약 0% 내지 약 5%의 범위, 예를 들면 약 2.5%의 탄소 원자 농도; 및 약 0% 내지 약 15%의 범위, 예를 들면 약 7.5%의 질소 원자 농도 범위를 갖도록 형성될 수 있다. 일부 실시예에서, 게이트 스페이서(86)의 절연 물질은 약 4의 k 값을 갖는다. 게이트 스페이서(86)의 절연 물질이 형성된 후, 이방성 에칭 공정과 같은, 에칭 공정이 수행되어, 게이트 밀봉 스페이서(80) 및 게이트 스페이서(86)를 형성한다. 게이트 스페이서(86)는 로우-k 물질로부터 형성될 수 있으며 로우-k 게이트 스페이서(86)로서 지칭될 수 있다.
도 10a 및 도 10b에서, 핀(52) 내에 에피택셜 소스/드레인 영역(82)이 형성되어, 각 채널 영역(58) 내에 응력을 가하며, 이에 의해 성능을 개선시킨다. 각 이웃하는 에피택셜 소스/드레인 영역(82) 쌍 사이에 각 더미 게이트(72)가 배치되도록 에피택셜 소스/드레인 영역(82)이 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내부로 연장될 수 있으며, 또한 핀(52)을 관통할 수 있다. 일부 실시예에서, 후속적으로 형성되는 결과적인 FinFET의 게이트를 에피택셜 소스/드레인 영역(82)이 단락시키지 않도록, 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)을 더미 게이트(72)로부터 적절한 측방향 거리만큼 분리하기 위해 사용된다.
영역(50N), 예컨대 NMOS 영역 내의 에피택셜 소스/드레인 영역(82)은, 영역(50P), 예컨대 PMOS 영역을 마스킹하고, 영역(50N) 내의 핀(52)의 소스/드레인 영역을 에칭하여, 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 이후, 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은, n형 FinFET에 대해 적합한 물질과 같은, 임의의 적합한 물질을 포함할 수 있다. 예컨대, 핀(52)이 실리콘이라면, 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은, 실리콘, SiC, SiCP, 또는 SiP 등과 같이, 채널 영역(58) 내에 인장 응력을 가하는 물질을 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은, 핀(52)의 각 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예컨대 PMOS 영역 내의 에피택셜 소스/드레인 영역(82)은, 영역(50N), 예컨대 NMOS 영역을 마스킹하고, 영역(50P) 내의 핀(52)의 소스/드레인 영역을 에칭하여, 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 이후, 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은, p형 FinFET에 대해 적절한 물질과 같은, 임의의 허용가능한 물질을 포함할 수 있다. 예컨대, 핀(52)이 실리콘이라면, 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은, SiGe, SiGeB, Ge, 또는 GeSn 등과 같이, 채널 영역(58) 내에 압축 응력을 가하는 물질을 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역(82) 또한, 핀(52)의 각 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
경도핑 소스/드레인 영역의 형성에 대해 전술한 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 에피택셜 소스/드레인 영역(82) 및/또는 핀(52)에 도펀트가 주입될 수 있으며, 이어서 어닐링이 수행된다. 소스/드레인 영역은 약 1019cm-3와 약 1021cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n형 및/또는 p형 불순물은, 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 성장 중에 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P) 내에 에피택셜 소스/드레인 영역(82)을 형성하기 위해 사용되는 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은, 핀(52)의 측벽을 넘어 바깥을 향해 측방향으로 팽창되는 패싯을 갖는다. 일부 실시예에서, 이들 패싯은, 동일한 FinFET의 인접한 소스/드레인 영역(82)이, 도 10c에 도시된 바와 같이 병합되도록 한다. 다른 실시예에서, 에피택시 공정이 완료된 후에, 인접한 소스/드레인 영역(82)은, 도 10d에 도시된 바와 같이 분리된 채로 남는다.
도 11a 및 도 11b에서, 게이트 밀봉 스페이서(80)를 노출시키기 위해 로우-k 게이트 스페이서(86)가 제거된다. 일부 실시예에서, 로우-k 게이트 스페이서(86)는 건식 에칭 공정에 의해 제거된다. 예컨대, 에칭 공정은, 게이트 밀봉 스페이서(80) 및 소스/드레인 영역(82)을 에칭하지 않으면서 로우-k 게이트 스페이서(86)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 일부 실시예에서, 건식 에칭 공정에서의 반응 가스(들)는 NF3, HF, 및 H2O를 포함하며, 에칭 공정은 약 0°C 내지 약 60°C의 온도에서 수행될 수 있다. 제거 중, 게이트 스페이서(86)가 에칭될 때 게이트 밀봉 스페이서(80)는 에칭 정지층으로서 사용될 수 있다. 제거 공정은 소스/드레인 영역(82)과 게이트 구조물 사이에 리세스를 형성한다.
도 12a 및 도 12b에서, 게이트 구조물, 게이트 밀봉 스페이서(80), 및 소스/드레인 영역(82) 위에 보호층(88)이 형성된다. 보호층(88)은, 도 11a 및 도 11b의 구조물 상에 절연 물질을 컨포멀하게 퇴적시킴으로써 형성될 수 있다. 보호층(88)은 산소 전구체를 사용하지 않고서 형성되며, 산화에 의해 야기되는 손상으로부터 소스/드레인 영역(82)을 보호함으로써, 산소를 포함하지 않는 로우-k 스페이서가 후속적으로 형성되도록 한다. 보호층(88)은 SiCN 등으로 제조될 수 있다. 보호층(88)은 ALD, CVD 등, 또는 이들의 조합에 의해 퇴적될 수 있으며, 약 10옹스트롬 내지 약 20옹스트롬의 두께를 갖도록 형성될 수 있다. ALD 예에서, 디클로로실란(DCS)(SiH4Cl2)과 같은 실리콘 전구체, 프로펜(C3H6)과 같은 탄소 전구체, 및 암모니아(NH3)와 같은 질소 전구체를 마스크(74), 게이트 밀봉 스페이서(80), 및/또는 소스/드레인 영역(82)에 도입시킴으로써 공정이 시작될 수 있다. 실시예에서, 실리콘 전구체는 약 800sccm 내지 약 1200sccm, 예를 들면 약 1000sccm의 유량으로 도입되고, 탄소 전구체는 약 800sccm 내지 약 1200sccm, 예를 들면 약 1000sccm의 유량으로 도입되고, 질소 전구체는 약 3500sccm 내지 약 5500sccm, 예를 들면 약 3500sccm의 유량으로 도입된다. 또한, 퇴적은 약 600˚C 내지 약 700˚C, 예를 들면 약 620˚C의 온도, 및 약 66파스칼과 약 931파스칼 사이, 예를 들면 약 530파스칼의 압력에서 수행될 수 있다. 보호층(88)을 위한 퇴적 공정은 4시간 내지 8시간, 예를 들면 약 6시간의 지속시간을 가질 수 있다. 보호층(88)은, 약 40% 내지 약 60%의 범위, 예를 들면 약 50%의 실리콘 원자 농도; 약 5% 내지 약 15%의 범위, 예를 들면 약 10%의 탄소 원자 농도; 및 약 30% 내지 약 45%의 범위, 예를 들면 약 37%의 질소 원자 농도를 갖도록 형성될 수 있다. 일부 실시예에서, 보호층(88)은 약 6.0 내지 약 8.0, 예를 들면 약 7.0의 k 값을 갖는다.
도 13a 및 도 13b에서, 보호층(88) 위에 대체 스페이서층(90)이 형성된다. 대체 스페이서층(90)은, 보호층(88) 상에 절연 물질을 컨포멀하게 퇴적시킴으로써 형성될 수 있다. 대체 스페이서층(90)은, SiOCN 또는 SiOC 등과 같은 로우-k층일 수 있다. 대체 스페이서층(90)은 ALD, CVD 등, 또는 이들의 조합에 의해 퇴적될 수 있으며, 약 25옹스트롬 내지 약 50옹스트롬의 두께를 갖도록 형성될 수 있다. ALD 예에서, 헥사클로로디실란(HCD)(Si2Cl6), 디클로로실란(DCS)(SiH4Cl2) 등, 또는 이들의 조합과 같은 실리콘 전구체, 프로펜(C3H6)과 같은 탄소 전구체, 암모니아(NH3)와 같은 질소 전구체, 및 O2와 같은 산소 전구체를 게이트 밀봉 스페이서층(80)에 도입시킴으로써 공정이 시작될 수 있다. 대체 스페이서층(90)은, 약 20% 내지 약 40%의 범위, 예를 들면 약 30%의 실리콘 원자 농도; 약 50% 내지 약 65%의 범위, 예를 들면 약 57%의 산소 원자 농도; 약 0% 내지 약 5%의 범위, 예를 들면 약 2.5%의 탄소 원자 농도; 및 약 0% 내지 약 15%의 범위, 예를 들면 약 7.5%의 질소 원자 농도를 갖도록 형성될 수 있다. 일부 실시예에서, 대체 스페이서층(90)은 약 3.5 이하의 k 값을 갖는다.
도 14a 및 도 14b에서, 대체 게이트 스페이서(92)를 형성하기 위해 소스/드레인 영역(82) 및 마스크(74)의 상단 표면으로부터 대체 스페이서층(90) 및 보호층(88)이 제거된다. 대체 게이트 스페이서(92)를 형성하기 위해, 대체 스페이서층(90) 및 보호층(88)은, 이방성 에칭 공정과 같은, 에칭 공정에 의해 제거될 수 있다. 대체 게이트 스페이서(92)는 로우-k 물질로부터 형성될 수 있으며 로우-k 게이트 스페이서(92)로서 지칭될 수 있다.
대체 게이트 스페이서층(90)이 로우-k 물질로 형성되도록 함으로써, 디바이스의 게이트와 소스/드레인 영역 사이의 커패시턴스의 감소로 인해 FinFET 디바이스의 성능이 개선될 수 있다. 또한, 보호층(88)은, 디바이스의 성능을 저하시킬, 소스/드레인 영역(82)에 대한 손상을 야기하지 않으면서, 감소된 커패시턴스를 가능케 한다. 특히, 게이트 전극과 소스/드레인 영역(82) 사이의 커패시턴스를 감소시키기 위하여, 소스/드레인 영역(82)은 에피택셜 구조물이고, 게이트 전극의 측벽 상에 형성되는 스페이서(92)는 로우-k 스페이서로서 형성된다. 보호층은 소스/드레인 영역을 보호하고, 로우-k 스페이서(92)의 형성 중에 소스/드레인 영역이 손상되는 것을 방지한다.
도 15a 및 도 15b에서, 도 14a 및 도 14b에 도시된 구조물 위에 제1 ILD(94)가 퇴적된다. 제1 ILD(94)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(PECVD, plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 물질은 인규산염 유리(PSG), 붕소규산염 유리(BSG), 붕소 도핑 인규산염 유리(BPSG), 또는 무도핑 규산염 유리(USG) 등을 포함할 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수도 있다. 일부 실시예에서, 제1 ILD(94)와 에피택셜 소스/드레인 영역(82), 마스크(74), 게이트 밀봉 스페이서(80), 및 대체 게이트 스페이서(92) 사이에 콘택트 에칭 정지층(CESL, contact etch stop layer)(93)이 배치된다. CESL(93)은, 그 위에 놓이는 제1 ILD(94)의 물질과는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화질화물 등과 같은, 유전체 물질을 포함할 수 있다.
도 16a 및 도 16b에서, 제1 ILD(94)의 상단 표면이 더미 게이트(72) 또는 마스크(74)의 상단 표면과 수평을 이루게 하기 위하여, CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은, 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따르는 대체 스페이서(92) 및 게이트 밀봉 스페이서(80)의 부분도 제거할 수 있다. 평탄화 공정 후, 더미 게이트(72), 게이트 밀봉 스페이서(80), 대체 게이트 스페이서(92), 및 제1 ILD(94)의 상단 표면은 평평하다. 따라서, 더미 게이트(72)의 상단 표면은 제1 ILD(94)를 통해 노출된다. 일부 실시예에서, 마스크(74)가 잔존할 수 있으며, 이러한 경우 평탄화 공정은 제1 ILD(94)의 상단 표면이 마스크(74)의 상단 표면과 수평을 이루게 한다.
도 17a 및 도 17b에서, 더미 게이트(72)가, 그리고 존재하는 경우에는 마스크(74)가, 에칭 단계(들) 중에 제거되어, 리세스(96)가 형성되도록 한다. 리세스(96) 내의 더미 유전체층(60)의 부분도 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만 제거되고 더미 유전체층(60)은 잔존하여 리세스(96)에 의해 노출된다. 일부 실시예에서, 더미 유전체층(60)은 다이의 제1 영역(예컨대, 코어 로직 영역) 내의 리세스(96)로부터는 제거되고 다이의 제2 영역(예컨대, 입력/출력 영역) 내의 리세스(96) 내에는 잔존한다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예컨대, 에칭 공정은, 제1 ILD(94), 게이트 밀봉 스페이서(80), 또는 대체 게이트 스페이서(92)를 에칭하지 않으면서 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각 리세스(96)는 각 핀(52)의 채널 영역(58)을 노출시킨다. 각 채널 영역(58)은, 이웃하는 에피택셜 소스/드레인 영역(82) 쌍 사이에 배치된다. 제거 중, 더미 게이트(72)가 에칭될 때 더미 유전체층(60)은 에칭 정지층으로서 사용될 수 있다. 이후, 더미 게이트(72)의 제거 후에 더미 유전체층(60)이 선택적으로 제거될 수 있다.
도 18a 및 도 18b에서, 대체 게이트를 위해 게이트 유전체층(98) 및 게이트 전극(100)이 형성된다. 도 18c는 도 18b의 영역(99)의 상세도를 도시한다. 게이트 유전체층(98)은 리세스(96) 내에, 예를 들면 핀(52)의 측벽 및 상단 표면 상에 그리고 게이트 밀봉 스페이서(80)/대체 게이트 스페이서(92)의 측벽 상에, 컨포멀하게 퇴적된다. 게이트 유전체층(98)은 제1 ILD(94)의 상단 표면 상에도 형성될 수 있다. 일부 실시예에 따라서, 게이트 유전체층(98)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층을 포함한다. 일부 실시예에서, 게이트 유전체층(98)은 하이-k 유전체 물질을 포함하며, 이들 실시예에서, 게이트 유전체층(98)은 약 7.0보다 더 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 규화물 또는 금속 산화물, 및 이들의 조합을 포함할 수 있다. 게이트 유전체층(98)의 형성 방법은 분자 빔 퇴적(MBD, Molecular-Beam Deposition), ALD, 및 PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 부분이 리세스(96) 내에 잔존하는 실시예에서, 게이트 유전체층(98)은 더미 게이트 유전체(60)의 물질(예컨대, SiO2)을 포함한다.
게이트 전극(100)은 게이트 유전체층(98) 위에 각각 퇴적되고, 리세스(96)의 나머지 부분을 충전시킨다. 게이트 전극(100)은, TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합, 또는 이들의 다중층과 같은, 금속 함유 물질을 포함할 수 있다. 예컨대, 도 18b에는 단일층 게이트 전극(100)이 도시되어 있지만, 도 18c에 의해 도시된 바와 같이, 게이트 전극(100)은 임의의 수의 라이너층(100A), 임의의 수의 일함수 튜닝층(100B), 및 충전 물질(100C)을 포함할 수 있다. 게이트 전극(100)의 충전 후, ILD(94)의 상단 표면 위에 있는, 게이트 전극(100)의 물질 및 게이트 유전체층(98)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 게이트 유전체층(98) 및 게이트 전극(100)의 물질의 잔존 부분은 따라서 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(100) 및 게이트 유전체층(98)은 "게이트 스택"으로서 총칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라서 연장될 수 있다.
영역(50N) 및 영역(50P) 내의 게이트 유전체층(98)의 형성은 동시에 발생하여, 각 영역 내의 게이트 유전체층(98)이, 동일한 물질로부터 형성되도록 할 수 있고, 게이트 전극(100)의 형성은 동시에 발생하여, 각 영역 내의 게이트 전극(100)이, 동일한 물질로부터 형성되도록 할 수 있다. 일부 실시예에서, 각 영역 내의 게이트 유전체층(98)은 별개의 공정에 의해 형성되어, 게이트 유전체층(98)이, 상이한 물질이도록 할 수 있고, 그리고/또는 각 영역 내의 게이트 전극(100)은 별개의 공정에 의해 형성되어, 게이트 전극(100)이, 상이한 물질이도록 할 수 있다. 별개의 공정을 사용할 때, 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 19a 및 도 19b에서, 제1 ILD(94) 위에 제2 ILD(108)가 퇴적된다. 일부 실시예에서, 제2 ILD(108)는, 유동가능 CVD 방법에 의해 형성되는 유동가능 필름이다. 일부 실시예에서, 제2 ILD(108)는, PSG, BSG, BPSG, 또는 USG 등과 같은, 유전체 물질로 형성되며, CVD 및 PECVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에 따라서, 제2 ILD(108)의 형성 이전에, (게이트 유전체층(98) 및 그 위에 놓이는 대응하는 게이트 전극(100)을 포함하는) 게이트 스택이 리세싱되어, 도 19a 및 도 19b에 도시된 바와 같이, 게이트 스택 바로 위에 그리고 대체 게이트 스페이서(92)와 게이트 밀봉 스페이서(80)의 양측 부분 사이에 리세스가 형성되도록 한다. 실리콘 질화물 또는 실리콘 산화질화물 등과 같은, 하나 이상의 유전체 물질의 층을 포함하는 게이트 마스크(106)가 리세스 내에 충전되고, 이어서, 제1 ILD(94) 위에서 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 공정이 수행된다. 후속적으로 형성되는 게이트 콘택트(110)(도 16a 및 도 16b)는 게이트 마스크(106)를 관통하여, 리세싱된 게이트 전극(100)의 상단 표면에 접촉한다.
도 20a 및 도 20b에서, 일부 실시예에 따라서, 제2 ILD(108) 및 제1 ILD(94)를 관통하여 게이트 콘택트(110) 및 소스/드레인 콘택트(112)가 형성된다. 소스/드레인 콘택트(112)를 위한 개구가 제1 및 제2 ILD(94 및 108)를 관통하여 형성되고, 게이트 콘택트(110)를 위한 개구가 제2 ILD(108) 및 게이트 마스크(106)를 관통하여 형성된다. 개구는, 허용가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있다. 확산 배리어층 또는 접착층 등과 같은 라이너, 및 전도성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. ILD(108)의 표면으로부터 과잉 물질을 제거하기 위하여, CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔존 라이너 및 전도성 물질은 개구 내에 소스/드레인 콘택트(112) 및 게이트 콘택트(110)를 형성한다. 에피택셜 소스/드레인 영역(82)과 소스/드레인 콘택트(112) 사이의 계면에 규화물을 형성하기 위하여 어닐링 공정이 수행될 수 있다. 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(82)에 물리적 및 전기적으로 커플링되고, 게이트 콘택트(110)는 게이트 전극(106)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택트(112) 및 게이트 콘택트(110)는, 상이한 공정에서 형성될 수 있거나, 동일한 공정에서 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있으나, 소스/드레인 콘택트(112) 및 게이트 콘택트(110) 각각은, 상이한 단면에 형성될 수 있으며, 이는 콘택트의 단락을 회피할 수 있다는 것이 이해되어야 한다.
도 21a 내지 도 25b는, 대체 스페이서(92)를 형성하는 실시예를 도시한다. 이 실시예에서는 게이트 스페이서(86)가 제거되는 대신에 리세싱된다는 점을 제외하면, 이 실시예는 도 2 내지 도 20b의 전술한 실시예와 유사하다. 전술한 실시예에 대한 세부사항과 유사한 이 실시예에 관한 세부사항은 여기서 설명을 반복하지 않을 것이다.
도 21a 및 도 21b는 도 10a 및 도 10b로서의 처리의 등가 중간 단계이고 여기서는 설명을 반복하지 않는다.
도 22a 및 도 22b에서, 게이트 스페이서(86)가 리세싱되어, 마스크(74) 및 더미 게이트(72)의 측벽을 따라서 게이트 밀봉 스페이서(80)의 부분을 노출시킨다. 리세싱된 게이트 스페이서(86)는 스페이서 푸팅(footings)(86)으로서 지칭될 수 있다. 일부 실시예에서, 게이트 스페이서(86)는 건식 에칭 공정에 의해 리세싱된다. 예컨대, 에칭 공정은, 게이트 밀봉 스페이서(80) 및 소스/드레인 영역(82)을 에칭하지 않으면서 로우-k 게이트 스페이서(86)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 일부 실시예에서, 건식 에칭 공정에서의 반응 가스(들)는 NF3, HF, 및 H2O를 포함하며, 에칭 공정은 약 0°C 내지 약 60°C의 온도에서 수행될 수 있다. 리세싱 중, 게이트 스페이서(86)가 에칭될 때 게이트 밀봉 스페이서(80)는 에칭 정지층으로서 사용될 수 있다.
도 23a 및 도 23b에서, 게이트 구조물, 게이트 밀봉 스페이서(80), 리세싱된 게이트 스페이서(86), 및 소스/드레인 영역(82) 위에 보호층(88)이 형성된다. 보호층(88)은, 전술한 실시예를 위한 보호층(88)과 유사하며, 여기서는 설명을 반복하지 않을 것이다.
도 24a 및 도 24b에서, 보호층(88) 위에 대체 스페이서층(90)이 형성된다. 대체 스페이서층(90)은, 전술한 실시예를 위한 대체 스페이서층(90)과 유사하며, 여기서는 설명을 반복하지 않을 것이다. 이 실시예에서, 대체 게이트 스페이서(92)는 보호층(88), 대체 게이트 스페이서층(90), 및 리세싱된 게이트 스페이서(86)를 포함할 것이다.
도 25a 및 도 25b는 도 24a 및 도 24b의 구조물에 대한 추가적인 처리를 도시한다. 이들 도면 사이의 처리는, 도 13a 내지 도 20b에 도시되어 있고 이들 도면을 참조하여 전술한 처리와 유사하며, 도 25a 및 도 25b는 도 20a 및 도 20b로서의 등가 중간 단계이고 여기서는 설명을 반복하지 않는다.
도 26a 내지 도 30b는, 대체 스페이서(92)를 형성하는 또 다른 실시예를 도시한다. 이 실시예에서는 대체 스페이서(92)가 로우-k 스페이서층 및 에어 스페이서층을 포함한다는 점을 제외하면, 이 실시예는 도 2 내지 도 20b의 전술한 실시예와 유사하다. 전술한 실시예에 대한 세부사항과 유사한 이 실시예에 관한 세부사항은 여기서 설명을 반복하지 않을 것이다.
도 26a 및 도 26b는 도 11a 및 도 11b로서의 처리의 등가 중간 단계이고 여기서는 설명을 반복하지 않는다.
도 27a 및 도 27b에서, 게이트 밀봉 스페이서(80), 마스크(74), 및 소스/드레인 영역(82) 위에 대체 스페이서층(122)이 형성된다. 더미 게이트(72)의 측벽 상의 게이트 밀봉 스페이서(80)와 소스/드레인 영역(82) 사이에 에어 갭(120)이 형성되도록, 게이트 밀봉 스페이서(80), 마스크(74), 및 소스/드레인 영역(82) 상에 절연 물질을 컨포멀하게 퇴적시킴으로써 대체 스페이서층(90)이 형성될 수 있다. 대체 스페이서층(122)은 더미 게이트(72)의 측벽 상의 게이트 밀봉 스페이서(80)와 소스/드레인 영역(82) 사이의 영역을 커버하고 밀봉하여 에어 갭(120)을 형성한다. 대체 스페이서층(122)은, SiCN 등과 같은 로우-k층일 수 있다. 대체 스페이서층(122)은 ALD, CVD 등, 또는 이들의 조합에 의해 퇴적될 수 있으며, 약 25옹스트롬 내지 약 50옹스트롬의 두께를 갖도록 형성될 수 있다.
ALD 예에서, 헥사클로로디실란(HCD)(Si2Cl6), 디클로로실란(DCS)(SiH4Cl2) 등, 또는 이들의 조합과 같은 실리콘 전구체, 프로펜(C3H6)과 같은 탄소 전구체, 및 암모니아(NH3)와 같은 질소 전구체를 게이트 밀봉 스페이서층(80)에 도입시킴으로써 공정이 시작될 수 있다. 실시예에서, 실리콘 전구체는 약 300sccm 내지 약 600sccm, 예를 들면 약 450sccm의 유량으로 도입되고, 탄소 전구체는 약 4000sccm 내지 약 6000sccm, 예를 들면 약 5000sccm의 유량으로 도입되고, 질소 전구체는 약 3000sccm 내지 약 6000sccm, 예를 들면 약 4500sccm의 유량으로 도입된다. 또한, 퇴적은 약 600˚C 내지 약 700˚C, 예를 들면 약 630˚C의 온도, 및 약 110파스칼과 약 4650파스칼 사이, 예를 들면 약 530파스칼의 압력에서 수행될 수 있다. 게이트 밀봉 스페이서층(80)을 위한 퇴적 공정은 4시간 내지 8시간, 예를 들면 약 6시간의 지속시간을 가질 수 있다. 대체 스페이서층(122)은, 약 40% 내지 약 60%의 범위, 예를 들면 약 50%의 실리콘 원자 농도; 약 5% 내지 약 15%의 범위, 예를 들면 약 10%의 탄소 원자 농도; 및 약 30% 내지 약 40%의 범위, 예를 들면 약 35%의 질소 원자 농도를 갖도록 형성될 수 있다.
도 28a 및 도 28b에서, 대체 스페이서층(122) 상에 처리가 수행되어, 처리된 대체 스페이서층(124)을 형성하도록 한다. 일부 실시예에서, 처리는 산화 공정이다. 일부 실시예에서, 산화 처리 공정은 약 300와트 내지 약 500와트, 예를 들면 약 400와트의 바이어스 전력; 약 2파스칼 내지 약 6파스칼, 예를 들면 약 4파스칼의 압력; 및 약 30˚C 내지 약 50˚C, 예를 들면 약 40˚C의 온도에서 수행된다. 일부 실시예에서, 산화 처리 공정은 활성 산소 종(종종 산소 라디칼로서 지칭됨)만 사용한다. 처리 후, 처리된 대체 스페이서층(124)은 SiOCN으로 구성된다. 일부 실시예에서, 처리된 대체 스페이서층(124)은 약 3.5 이하의 k 값을 갖는다.
도 29a 및 도 29b에서, 처리된 대체 스페이서층(124)은 소스/드레인 영역(82) 및 마스크(74)의 상단 표면으로부터 제거되어, 대체 게이트 스페이서(92)를 형성하도록 한다. 처리된 대체 스페이서층(124)은, 이방성 에칭 공정과 같은, 에칭 공정에 의해 제거되어, 대체 게이트 스페이서(92)를 형성하도록 할 수 있다. 처리된 대체 스페이서층(124) 및 에어 갭(120)은 대체 게이트 스페이서(92)를 형성한다. 대체 게이트 스페이서(92)는 로우-k 물질 및 에어 갭(120)으로부터 형성될 수 있고 로우-k 게이트 스페이서(92)로서 지칭될 수 있다.
대체 게이트 스페이서(92)가 에어 갭 및 로우-k 물질로 형성되도록 함으로써, 디바이스의 게이트와 소스/드레인 영역 사이의 커패시턴스의 감소로 인해 FinFET 디바이스의 성능이 개선될 수 있다. 또한, 소스/드레인 영역(82)이 층(122)에 의해 커버될 때까지 산소가 층(122) 내에 도입되지 않기 때문에, 산소는, 디바이스의 성능을 저하시킬 소스/드레인 영역(82)에 대한 손상을 야기하지 않는다.
도 30a 및 도 30b는 도 29a 및 도 29b의 구조물에 대한 추가적인 처리를 도시한다. 이들 도면 사이의 처리는, 도 14a 내지 도 20b에 도시되어 있고 이들 도면을 참조하여 전술한 처리와 유사하며, 도 30a 및 도 30b는 도 20a 및 도 20b로서의 등가 중간 단계이고 여기서는 설명을 반복하지 않는다.
도 31a 내지 도 35b는, 대체 스페이서(92)를 형성하는 또 다른 실시예를 도시한다. 이 실시예에서는 대체 스페이서(92)가, 에어 스페이서층 대신, 리세싱된 게이트 스페이서(86)를 포함한다는 것을 제외하면, 이 실시예는 도 26a 내지 도 30b의 전술한 실시예와 유사하다. 전술한 실시예에 대한 세부사항과 유사한 이 실시예에 관한 세부사항은 여기서 설명을 반복하지 않을 것이다.
도 31a 및 도 31b는 도 22a 및 도 22b로서의 처리의 등가 중간 단계이고 여기서는 설명을 반복하지 않는다.
도 32a 및 도 32b에서, 게이트 구조물, 게이트 밀봉 스페이서(80), 리세싱된 게이트 스페이서(86), 및 소스/드레인 영역(82) 위에 대체 스페이서층(122)이 형성된다. 대체 스페이서층(122)은, 전술한 실시예를 위한 대체 스페이서층(122)과 유사하며, 여기서는 설명을 반복하지 않을 것이다.
도 33a 및 도 33b에서, 처리된 대체 스페이서층(124)이 형성된다. 처리된 대체 스페이서층(124)은, 전술한 실시예를 위한 처리된 대체 스페이서층(124)과 유사하며, 여기서는 설명을 반복하지 않을 것이다.
도 34a 및 도 34b에서, 처리된 대체 스페이서층(124)이 패터닝되어, 리세싱된 게이트 스페이서(86) 및 처리된 대체 스페이서층(124)을 포함하는 대체 게이트 스페이서(92)를 형성하도록 한다. 처리된 대체 스페이서층(124)의 패터닝은, 전술한 실시예를 위한 처리된 대체 스페이서층(124)의 패터닝과 유사하며, 여기서는 설명을 반복하지 않을 것이다.
도 35a 및 도 35b는 도 34a 및 도 34b의 구조물에 대한 추가적인 처리를 도시한다. 이들 도면 사이의 처리는, 도 13a 내지 도 20b에 도시되어 있고 이들 도면을 참조하여 전술한 처리와 유사하며, 도 35a 및 도 35b는 도 20a 및 도 20b로서의 등가 중간 단계이고 여기서는 설명을 반복하지 않는다.
대체 게이트 스페이서(92)가 로우-k 물질로 형성되도록 함으로써, 디바이스의 게이트와 소스/드레인 영역 사이의 커패시턴스의 감소로 인해 FinFET 디바이스의 성능이 개선될 수 있다. 또한, 보호층(88)은, 디바이스의 성능을 저하시킬, 소스/드레인 영역(82)에 대한 손상을 야기하지 않으면서, 감소된 커패시턴스를 가능케 한다. 특히, 게이트 전극과 소스/드레인 영역(82) 사이의 커패시턴스를 감소시키기 위하여, 소스/드레인 영역(82)은 에피택셜 구조물이고, 게이트 전극의 측벽 상에 형성되는 스페이서(92)는 로우-k 스페이서로서 형성된다. 보호층은 소스/드레인 영역을 보호하고, 로우-k 스페이서(92)의 형성 중에 소스/드레인 영역이 손상되는 것을 방지한다.
전술한 내용은, 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 동일한 목적을 수행하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 및/또는 본 명세서에 소개된 실시예들의 동일한 이점을 달성하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.
<부기>
1. 디바이스에 있어서,
기판으로부터 연장되는 제1 핀;
상기 제1 핀 위에 있고 상기 제1 핀의 측벽을 따르는 제1 게이트 스택;
상기 제1 게이트 스택의 측벽을 따라서 배치된 제1 게이트 스페이서;
상기 제1 핀 내에 있고 상기 제1 게이트 스페이서에 인접한 제1 에피택셜 소스/드레인 영역; 및
상기 제1 에피택셜 소스/드레인 영역과 상기 제1 게이트 스페이서 사이의 보호층
을 포함하며, 상기 보호층은 상기 제1 게이트 스페이서와 상기 제1 게이트 스택 사이에 있는, 디바이스.
2. 제1항에 있어서, 상기 보호층은 절연층이며 상기 제1 에피택셜 소스/드레인 영역과 물리적으로 접촉하는, 디바이스.
3. 제1항에 있어서, 상기 제1 게이트 스페이서는 3.5 이하의 유전 상수를 갖는, 디바이스.
4. 제3항에 있어서, 상기 보호층은 제1 부분, 제2 부분, 및 제3 부분을 가지며, 상기 제1 부분은 상기 제1 게이트 스페이서의 제1 측벽을 따라서 연장되고, 상기 제2 부분은 상기 제1 게이트 스페이서의 제2 측벽을 따라서 연장되고, 상기 제1 측벽은 상기 제1 게이트 스택을 향하고, 상기 제2 측벽은 상기 제1 측벽과는 반대 방향을 향하고, 상기 보호층의 제3 부분은 상기 제1 게이트 스페이서의 하단 표면을 따라서 연장되고, 상기 제3 부분은 상기 제1 부분으로부터 상기 제2 부분까지 연장되는, 디바이스.
5. 제1항에 있어서,
상기 제1 에피택셜 소스/드레인 영역 위의 에칭 정지층을 더 포함하며, 상기 보호층은 상기 에칭 정지층과 물리적으로 접촉하는, 디바이스.
6. 제1항에 있어서,
상기 보호층 아래에 놓이는 제1 게이트 밀봉 스페이서를 더 포함하며, 상기 제1 게이트 밀봉 스페이서는 상기 보호층과 상기 제1 게이트 스택 사이에 있는, 디바이스.
7. 제6항에 있어서, 상기 보호층은 SiCN으로 제조되고, 상기 제1 게이트 스페이서는 SiOCN으로 제조되며, 상기 제1 게이트 밀봉 스페이서는 SiCN으로 제조되는, 디바이스.
8. 제6항에 있어서,
상기 보호층 아래에 놓이는 제1 스페이서 푸팅(footing)을 더 포함하며, 상기 제1 스페이서 푸팅은 상기 제1 게이트 밀봉 스페이서와 상기 제1 에피택셜 소스/드레인 영역 사이에 있고, 상기 보호층은 상기 제1 에피택셜 소스/드레인 영역 위에서 연장되는, 디바이스.
9. 제8항에 있어서, 상기 제1 스페이서 푸팅은 SiOCN으로 이루어져 있고, 상기 제1 스페이서 푸팅은 상기 제1 게이트 스페이서와는 상이한 물질 조성을 갖는, 디바이스.
10. 방법에 있어서,
기판으로부터 위를 향해 연장되는 제1 핀 위에 그리고 상기 제1 핀의 측벽을 따라서 제1 게이트를 형성하는 단계;
상기 제1 게이트의 측벽을 따라서 제1 로우-k 게이트 스페이서를 형성하는 단계;
상기 제1 로우-k 게이트 스페이서에 인접하게 상기 제1 핀 내에 제1 리세스를 에칭하는 단계;
상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계;
상기 제1 로우-k 게이트 스페이서를 제거하는 단계 - 상기 제1 로우-k 게이트 스페이서를 제거하는 단계는 상기 제1 게이트와 상기 제1 소스/드레인 영역 사이에 제2 리세스를 형성함 -;
상기 제1 게이트와 상기 제1 소스/드레인 영역 위 및 상기 제2 리세스 내에 보호층을 형성하는 단계;
상기 보호층 위에 로우-k층을 형성하는 단계; 및
상기 제2 리세스 내에 제2 로우-k 게이트 스페이서를 형성하기 위해 상기 로우-k층을 에칭하는 단계 - 상기 제2 로우-k 게이트 스페이서는, 상기 제1 게이트의 측벽을 따라서 연장되는 상기 보호층을 따라서 연장됨 -
를 포함하는, 방법.
11. 제10항에 있어서, 상기 보호층은 절연층이고 상기 제1 소스/드레인 영역과 물리적으로 접촉하는, 방법.
12. 제10항에 있어서,
상기 제1 게이트, 상기 제2 로우-k 게이트 스페이서, 및 상기 제1 소스/드레인 영역 위에 에칭 정지층을 형성하는 단계;
상기 에칭 정지층 위에 제1 유전체층을 형성하는 단계;
상기 제1 게이트와 수평을 이루는 상단 표면을 갖도록 상기 제1 유전체층을 평탄화하는 단계;
상기 제1 게이트를 제2 게이트로 대체하는 단계;
상기 제2 게이트 및 상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계; 및
상기 제1 및 제2 유전체층을 관통하여 상기 제1 소스/드레인 영역에 대한 전도성 콘택트를 형성하는 단계를 더 포함하는, 방법.
13. 제12항에 있어서, 상기 에칭 정지층은 상기 보호층과 물리적으로 접촉하고, 상기 보호층은 상기 제1 소스/드레인 영역과 물리적으로 접촉하는, 방법.
14. 제10항에 있어서,
상기 제1 게이트의 측벽 상에 그리고 상기 제1 핀 상에 제1 게이트 밀봉 스페이서를 형성하는 단계를 더 포함하며, 상기 제1 로우-k 게이트 스페이서는 상기 제1 게이트 밀봉 스페이서 상에 형성되는, 방법.
15. 제14항에 있어서, 상기 보호층은 SiCN으로 구성되어 있고, 상기 제1 로우-k 게이트 스페이서는 SiOCN으로 구성되어 있고, 상기 제1 게이트 밀봉 스페이서는 SiCN으로 구성되어 있는, 방법.
16. 방법에 있어서,
기판으로부터 위를 향해 연장되는 제1 핀의 위에 그리고 상기 제1 핀의 측벽을 따라서 제1 게이트를 형성하는 단계;
상기 제1 게이트의 측벽을 따라서 제1 로우-k 게이트 스페이서를 형성하는 단계;
상기 제1 로우-k 게이트 스페이서에 인접하게 상기 제1 핀 상에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계;
상기 제1 로우-k 게이트 스페이서를 에칭하는 단계;
상기 제1 게이트 및 상기 제1 소스/드레인 영역 위에 유전체층을 형성하는 단계;
상기 유전체층 상에 산소 처리를 수행하는 단계; 및
상기 제1 게이트의 측벽을 따라서 제2 게이트 스페이서를 형성하기 위해, 상기 처리된 유전체층을 에칭하는 단계
를 포함하는, 방법.
17. 제16항에 있어서, 상기 제1 로우-k 게이트 스페이서를 에칭하는 단계는 상기 제1 로우-k 게이트 스페이서를 리세싱하며, 상기 유전체층은 상기 리세싱된 제1 로우-k 게이트 스페이서 위에 형성되는, 방법.
18. 제17항에 있어서, 상기 리세싱된 제1 로우-k 게이트 스페이서는 SiOCN으로 이루어져 있고, 상기 제2 게이트 스페이서는 SiOCN으로 이루어져 있으며, 상기 리세싱된 제1 로우-k 스페이서는 상기 제2 게이트 스페이서와는 상이한 물질 조성을 갖는, 방법.
19. 제16항에 있어서, 상기 제1 로우-k 게이트 스페이서를 에칭하는 단계는 상기 제1 로우-k 게이트 스페이서를 제거하고 제2 리세스를 형성하며, 상기 유전체층은, 상기 제2 리세스 위에서 연장되고 상기 제1 소스/드레인 영역과 상기 제1 게이트 사이에 에어 갭을 형성하도록 형성되는, 방법.
20. 제16항에 있어서, 상기 제2 게이트 스페이서는 상기 제1 소스/드레인 영역과 물리적으로 접촉하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판으로부터 연장되는 제1 핀;
    상기 제1 핀 위에 있고 상기 제1 핀의 측벽을 따르는 제1 게이트 스택;
    상기 제1 게이트 스택의 측벽을 따라서 배치된 제1 게이트 스페이서;
    상기 제1 핀 내에 있고 상기 제1 게이트 스페이서에 인접한 제1 에피택셜 소스/드레인 영역; 및
    상기 제1 에피택셜 소스/드레인 영역과 상기 제1 게이트 스페이서 사이의 보호층
    을 포함하며, 상기 보호층은 상기 제1 게이트 스페이서와 상기 제1 게이트 스택 사이에 있는, 디바이스.
  2. 제1항에 있어서, 상기 보호층은 절연층이며 상기 제1 에피택셜 소스/드레인 영역과 물리적으로 접촉하는, 디바이스.
  3. 제1항에 있어서, 상기 제1 게이트 스페이서는 3.5 이하의 유전 상수를 갖는, 디바이스.
  4. 제3항에 있어서, 상기 보호층은 제1 부분, 제2 부분, 및 제3 부분을 가지며, 상기 제1 부분은 상기 제1 게이트 스페이서의 제1 측벽을 따라서 연장되고, 상기 제2 부분은 상기 제1 게이트 스페이서의 제2 측벽을 따라서 연장되고, 상기 제1 측벽은 상기 제1 게이트 스택을 향하고, 상기 제2 측벽은 상기 제1 측벽과는 반대 방향을 향하고, 상기 보호층의 제3 부분은 상기 제1 게이트 스페이서의 하단 표면을 따라서 연장되고, 상기 제3 부분은 상기 제1 부분으로부터 상기 제2 부분까지 연장되는, 디바이스.
  5. 제1항에 있어서,
    상기 제1 에피택셜 소스/드레인 영역 위의 에칭 정지층을 더 포함하며, 상기 보호층은 상기 에칭 정지층과 물리적으로 접촉하는, 디바이스.
  6. 제1항에 있어서,
    상기 보호층 아래에 놓이는 제1 게이트 밀봉 스페이서를 더 포함하며, 상기 제1 게이트 밀봉 스페이서는 상기 보호층과 상기 제1 게이트 스택 사이에 있는, 디바이스.
  7. 제6항에 있어서, 상기 보호층은 SiCN으로 제조되고, 상기 제1 게이트 스페이서는 SiOCN으로 제조되며, 상기 제1 게이트 밀봉 스페이서는 SiCN으로 제조되는, 디바이스.
  8. 제6항에 있어서,
    상기 보호층 아래에 놓이는 제1 스페이서 푸팅(footing)을 더 포함하며, 상기 제1 스페이서 푸팅은 상기 제1 게이트 밀봉 스페이서와 상기 제1 에피택셜 소스/드레인 영역 사이에 있고, 상기 보호층은 상기 제1 에피택셜 소스/드레인 영역 위에서 연장되는, 디바이스.
  9. 방법에 있어서,
    기판으로부터 위를 향해 연장되는 제1 핀 위에 그리고 상기 제1 핀의 측벽을 따라서 제1 게이트를 형성하는 단계;
    상기 제1 게이트의 측벽을 따라서 제1 로우-k 게이트 스페이서를 형성하는 단계;
    상기 제1 로우-k 게이트 스페이서에 인접하게 상기 제1 핀 내에 제1 리세스를 에칭하는 단계;
    상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계;
    상기 제1 로우-k 게이트 스페이서를 제거하는 단계 - 상기 제1 로우-k 게이트 스페이서를 제거하는 단계는 상기 제1 게이트와 상기 제1 소스/드레인 영역 사이에 제2 리세스를 형성함 -;
    상기 제1 게이트와 상기 제1 소스/드레인 영역 위 및 상기 제2 리세스 내에 보호층을 형성하는 단계;
    상기 보호층 위에 로우-k층을 형성하는 단계; 및
    상기 제2 리세스 내에 제2 로우-k 게이트 스페이서를 형성하기 위해 상기 로우-k층을 에칭하는 단계 - 상기 제2 로우-k 게이트 스페이서는, 상기 제1 게이트의 측벽을 따라서 연장되는 상기 보호층을 따라서 연장됨 -
    를 포함하는, 방법.
  10. 방법에 있어서,
    기판으로부터 위를 향해 연장되는 제1 핀의 위에 그리고 상기 제1 핀의 측벽을 따라서 제1 게이트를 형성하는 단계;
    상기 제1 게이트의 측벽을 따라서 제1 로우-k 게이트 스페이서를 형성하는 단계;
    상기 제1 로우-k 게이트 스페이서에 인접하게 상기 제1 핀 상에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계;
    상기 제1 로우-k 게이트 스페이서를 에칭하는 단계;
    상기 제1 게이트 및 상기 제1 소스/드레인 영역 위에 유전체층을 형성하는 단계;
    상기 유전체층 상에 산소 처리를 수행하는 단계; 및
    상기 제1 게이트의 측벽을 따라서 제2 게이트 스페이서를 형성하기 위해, 상기 처리된 유전체층을 에칭하는 단계
    를 포함하는, 방법.
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