KR102284473B1 - 반도체 디바이스 및 방법 - Google Patents

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이-시에 웡
테-엔 쳉
융-후이 린
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웨이-양 리
치-훙 니엔
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Abstract

방법은, 기판으로부터 연장되는 제1 핀을 형성하는 단계, 제1 핀 위에 그리고 제1 핀의 측벽을 따라 제1 게이트 스택을 형성하는 단계, 제1 게이트 스택의 측벽을 따라 제1 스페이서를 형성하는 단계로서, 제1 스페이서는 실리콘 산화탄화물의 제1 조성물을 포함하는, 제1 스페이서를 형성하는 단계, 제1 스페이서의 측벽을 따라 제2 스페이서를 형성하는 단계로서, 제2 스페이서는 실리콘 산화탄화물의 제2 조성물을 포함하는, 제2 스페이서를 형성하는 단계, 제2 스페이서의 측벽을 따라 제3 스페이서를 형성하는 단계로서, 제3 스페이서는 실리콘 질화물을 포함하는, 제3 스페이서를 형성하는 단계, 및 제1 핀 내에 그리고 제3 스페이서에 인접하게 제1 에피택셜 소스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 청구 및 상호-참조]
본 특허 출원은, 2018년 9월 28일에 출원되고 발명의 명칭이 "Semiconductor Device and Method(반도체 디바이스 및 방법)"인 미국 가특허 출원 제62/738,881호에 대한 우선권을 청구하며, 이 미국 가특허 출원은 마치 복제되는 것과 같이 그 전체가 본 명세서에 참조로서 통합된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 애플리케이션에 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연체 또는 유전체층, 도전층 및 반도체 물질층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 물질층을 패터닝하여 회로 구성 요소 및 소자를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선하여, 더 많은 구성 요소가 소정의 영역에 통합될 수 있게 한다. 그러나 최소 피처 크기가 줄어들면 해결해야 할 추가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다. 또한, 도면은 본 발명의 실시예의 예로서 예시적인 것이며 제한하려는 것이 아니다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도로 도시한 것이다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a 및 도 9b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계의 단면도이다.
도 10은 일부 실시예에 따른 FinFET 디바이스의 스페이서의 유전 상수에 대한 FinFET 디바이스의 기생 커패시턴스의 변화의 시뮬레이션 데이터를 도시한 그래프이다.
도 11a 및 도 11b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계의 단면도이다.
도 12a 및 도 12b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계에서 제1 습식 세정 공정의 단면도이다.
도 13a, 도 13b, 도 14a 및 도 14b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계의 단면도이다.
도 15a 및 도 15b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계에서의 제2 습식 세정 공정의 단면도이다.
도 16a, 도 16b, 도 17a, 도 17b, 도 18a 및 도 18b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계의 단면도이다.
도 19a 및 도 19b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계에서 에피택셜 소스/드레인 영역의 형성의 단면도이다.
도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24, 도 25a, 도 25b, 도 26a 및 도 26b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계의 단면도이다.
도 27은 일부 실시예에 따른 FinFET 디바이스의 스페이서층의 탄소 농도 변화의 실험 데이터를 나타내는 그래프이다.
아래의 개시는 본 개시의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다. 본 개시를 간단히 하기 위해 구성 요소 및 배치 중 소정의 예가 이하에 설명된다. 물론, 이는 단지 예일뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지 않는다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시되는 하나의 소자 또는 피처와 다른 소자(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 상이한 방향을 망라한다. 장비는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용되는 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
다양한 실시예는 FinFET 디바이스에서 게이트 스페이서를 형성하고 에피택셜 소스/드레인 영역을 형성하기 위한 공정을 제공한다. 일부 실시예에서, 실리콘 산화탄화물과 같은 저-k 물질이 게이트 스페이서의 일부 또는 전부에 사용될 수 있다. 게이트 스페이서에 실리콘 산화탄화물을 사용하면 FinFET 디바이스에서 기생 커패시턴스를 줄일 수 있다. 또한, 디바이스 영역을 선택적으로 마스킹하고 각각의 디바이스 영역에서 에피택셜 소스/드레인 영역을 위해 리세스를 개별적으로 에칭하는 것은 동일한 에피택셜 형성 공정을 사용하여 각 디바이스 영역에서 상이한 에피택셜 소스/드레인 영역을 동시에 형성할 수 있다. 따라서, 상이한 유형의 디바이스들을 위한 에피택셜 소스/드레인 영역들이, 각 유형의 디바이스에 대한 특성을 가지도록 동시에 형성될 수 있다. 가열된 황산 및 과산화수소의 습식 화학 공정을 사용하여, 각각의 다중 패터닝 단계 전에 표면을 세정 및 준비함으로써, 실리콘 산화탄화물층에 대한 손상이 감소될 수 있다. 따라서, 실리콘 산화탄화물의 이점 및 다중 패터닝의 이점 둘 다가, 처리 결함의 가능성이 낮은 공정 흐름에서 달성될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도로 도시한 것이다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(52)을 포함한다. 격리 영역(56)은 기판(50)에 배치되고, 핀(52)은 이웃하는 격리 영역(56) 사이로부터 위로 돌출된다. 격리 영역(56)은 기판(50)으로부터 분리된 것으로 설명/도시되지만, 본 개시에서 사용되는 용어 "기판"은 격리 영역을 포함하는 반도체 기판, 또는 반도체 기판만을 지칭하는 데 사용될 수 있다. 또한, 핀(52)은 기판(50)과 단일의 연속적인 물질로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 게이트 유전체층(92)은 핀(52)의 측벽을 따라 그리고 상부 표면 위에 위치하고, 게이트 전극(94)은 게이트 유전체층(92) 위에 위치한다. 소스/드레인 영역(82)은 게이트 유전체층(92) 및 게이트 전극(94)을 기준으로 핀(52)의 양측에 배치된다.
도 1은 이하의 도면에서 사용되는 기준 단면을 추가로 도시한다. 단면(A-A)은 게이트 전극(94)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름 방향에 수직인 방향으로 위치한다. 단면(B-B)은 단면(A-A)에 수직하고, 핀(52)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향으로 위치한다. 단면(C-C)은 단면(A-A)에 평행하고 FinFET의 소스/드레인 영역을 통해 연장된다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
본 개시에서 논의된 일부 실시예는 게이트 라스트 공정을 사용하여 형성되는 FinFET의 컨텍스트에서 논의된다. 다른 실시예에서, 게이트 우선 공정이 사용될 수 있다. 또한, 일부 실시예는 평면형 FET와 같은 평면형 디바이스에 사용되는 양태를 고려한다.
도 2 내지 도 9b 및 도 11a 내지 도 26b는 일부 실시예에 따른 FinFET의 제조 과정의 중간 단계의 단면도이다. 도 2 내지 도 7은, 다중 핀/FinFET을 제외하고, 도 1에 도시된 기준 단면(A-A)을 도시한다. 도 8a 내지 도 9b, 도 11a 및 도 11b 및 도 20a 내지 도 26b에서, 다중 핀/FinFET을 제외하고, "a" 명칭으로 끝나는 도면은 도 1에 도시된 기준 단면(A-A)을 따라 도시되고, "b" 명칭으로 끝나는 도면은 도 1에 도시된 유사한 단면(B-B)을 따라 도시된다. 도 12a 내지 도 19b에서, 다중 핀/FinFET을 제외하고, "a" 명칭으로 끝나는 도면은 도 1에 도시된 기준 단면(C-C)을 따라 도시되고, "b" 명칭으로 끝나는 도면은 도 1에 도시된 유사한 단면(B-B)을 따라 도시된다. 도 24는, 다중 핀/FinFET을 제외하고, 도 1에 도시된 기준 단면(B-B)을 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체, 반도체 상 인슐레이터(Semiconductor-On-Insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 물질의 층이다. 절연체층은 예를 들어 매립 산화물(Buried Oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n형 디바이스, 예를 들어 n형 FinFET을 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p형 디바이스, 예를 들어 p형 FinFET을 형성하기 위한 것일 수 있다. 영역(50N)은 (디바이더(51)에 의해 도시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다. 일부 실시예에서, 영역(50N) 및 영역(50P) 둘 다가 동일한 유형의 디바이스를 형성하는 데 사용된다(예를 들어 두 영역 다가 n형 디바이스 또는 p형 디바이스를 위한 영역임).
일부 실시예에서, 둘 이상의 유형의 n형 디바이스가 영역(50N)에 형성될 수 있거나, 또는 둘 이상의 유형의 p형 디바이스가 영역(50P)에 형성될 수 있다. 예를 들어, 일부 실시예에서, 영역(50P)은 제1 p형 디바이스(예를 들어, 제1 설계의 p형 FinFET)가 형성되는 서브 영역(50P-1) 및 제2 p형 디바이스(예를 들어, 제2 설계의 p형 FinFET)가 형성되는 서브 영역(50P-2)을 포함할 수 있다. (예를 들어, 도 12a 내지 도 19b와 관련하여 후술하는 실시예를 참조한다.) 일부 실시예에서, 상이한 서브 영역 내의 상이한 디바이스는 다중 패터닝 공정(예를 들어, "2P2E" 공정 또는 다른 유형의 다중 패터닝 공정)을 사용하여 형성될 수 있다. 영역(50N)은 상이한 n형 디바이스들이 형성되는 서브 영역들을 유사하게 포함할 수 있다. 일부 실시예에서, 영역(50N) 또는 영역(50P)은 하나의 영역만을 포함하거나 둘 이상의 서브 영역을 포함할 수 있다. 서브 영역은 다른 서브 영역으로부터 물리적으로 분리될 수 있으며, 임의의 수의 디바이스 피처가 서브 영역 사이에 배치될 수 있다.
도 3에서, 핀(52)이 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50)의 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(Reactive Ion Etch; RIE), 중성 빔 에칭(Neutral Beam Etch; NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 만들 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 이어서 희생층을 제거하고, 나머지 스페이서를 사용하여 핀을 패터닝할 수 있다.
도 4에서, 절연 물질(54)이 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 형성된다. 절연 물질(54)은 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition; HDP-CVD), 유동성 CVD(Flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 물질을 퇴적시키고, 이를 사후 경화에 의해 산화물과 같은 다른 물질로 변환시킴) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질(54)은 FCVD 공정에 의해 형성되는 실리콘 산화물이다. 절연 물질이 일단 형성되면 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 물질(54)은 과잉의 절연 물질(54)이 핀(52)을 덮도록 형성된다. 절연 물질(54)은 단일층으로서 도시되어 있지만, 일부 실시예는 다중층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(도시하지 않음)가 먼저 기판(50) 및 핀(52)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성될 수 있다.
도 5에서, 제거 공정이 절연 물질(54)에 적용되어, 핀(52) 위에서 과잉 절연 물질(54)을 제거한다. 일부 실시예에서, 화학적 기계적 연마(Chemical Mechanical Polish; CMP), 에치 백 공정, 이들의 조합 등의 평탄화 공정이 이용될 수 있다. 평탄화 공정은 핀(52)을 노출시켜, 평탄화 공정이 완료된 후 핀(52) 및 절연 물질(54)의 상부 표면이 수평이 되도록 한다.
도 6에서, 절연 물질(54)은 리세싱되어, 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역(56)을 형성한다. 영역(50N) 및 영역(50P)에서 핀(52)의 상부가 이웃하는 STI 영역(56) 사이로부터 돌출되도록, 절연 물질(54)이 리세싱된다. 또한, STI 영역(56)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예를 들어 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 예를 들어 절연 물질(54)의 재료에 선택적으로 허용 가능한 에칭 공정을 사용하여 (예를 들어, 핀(52)의 재료보다 빠른 속도로 절연 물질(54)의 재료를 에칭하여) 리세싱될 수 있다. 예를 들어, 희석한 불화 수소(dilute hydrofluoric; dHF) 산을 사용하는 적절한 에칭 공정으로 화학 산화물이 제거될 수 있다.
도 2 내지 도 6과 관련하여 설명된 공정은 핀(52)이 형성되는 방법의 일례일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭되어 아래에 위치하는 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물은 트렌치에서 에피택셜 성장할 수 있고, 유전체층이 리세싱되어 호모에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 한다. 또한, 일부 실시예에서, 헤테로에피택셜 구조물이 핀(52)에 사용될 수 있다. 예를 들어, 도 5의 핀(52)이 리세싱될 수 있고, 핀(52)과는 상이한 물질이 리세싱된 핀(52) 위에 에피택셜 성장할 수 있다. 이러한 실시예에서, 핀(52)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜 성장 물질을 포함한다. 또 다른 실시예에서, 유전체층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭될 수 있다. 다음으로, 헤테로에피택셜 구조물이 기판(50)과는 상이한 물질을 사용하여 트렌치에서 에피택셜 성장될 수 있고, 유전체층이 리세싱되어 헤테로에피택셜 구조물이 유전체층으로부터 돌출되어 핀(52)을 형성하도록 할 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장하는 일부 실시예에서, 에피택셜 성장 물질은 성장하는 동안 인시츄(in situ) 도핑될 수 있으며, 인시츄 및 주입(implantation) 도핑이 함께 사용될 수 있지만, 이로 인해 사전 및 후속 주입을 배제할 수 있다.
또한, 영역(50P)(예를 들어, PMOS 영역)의 물질과는 상이한, 영역(50N)(예를 들어, NMOS 영역)의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 제한되지는 않는다.
또한, 도 6에서, 적절한 웰(도시하지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰이 영역(50N)에 형성될 수 있고, N 웰이 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 영역(50N) 및 영역(50P) 둘 다에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계가 포토레지스트 또는 다른 마스크(도시하지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물의 주입이 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이 NMOS 영역과 같은 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입되는 인, 비소 등일 수 있다. 주입 후에, 포토레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다.
영역(50P)의 주입 후에, 영역(50P)의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물의 주입이 영역(50N)에서 수행되고, 포토레지스트는 p형 불순물이 PMOS 영역과 같은 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은 1018 cm-3 이하, 예컨대 약 1017 cm-3 내지 약 1018 cm-3의 농도로 영역에 주입되는 붕소, BF2 등일 수 있다. 주입 후에, 포토레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다.
영역(50N) 및 영역(50P)의 주입 후에, 어닐링이 수행되어 주입된 p형 및/또는 n형 불순물을 활성화시킬 수 있다. 일부 실시예에서, 에피택셜 성장 물질은 성장하는 동안 인시츄 도핑될 수 있으며, 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 이로 인해 주입을 배제할 수 있다.
도 7에서, 더미 유전체층(60)이 핀(52) 상에 형성된다. 더미 유전체층(60)은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장할 수 있다. 더미 게이트층(62)은 더미 유전체층(60) 위에 형성되고, 마스크층(64)은 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 후에, CMP 등에 의해 평탄화될 수 있다. 마스크층(64)이 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 물질일 수 있고, 다결정 실리콘(polysilicon), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 일 실시예에서, 비정질 실리콘이 퇴적되고 재결정화되어 폴리실리콘을 생성한다. 더미 게이트층(62)은 물리 기상 증착(Physical Vapor Deposition; PVD), CVD, 스퍼터 퇴적, 또는 당해 기술 분야에서 공지되고 전도성 물질을 퇴적시키기 위해 사용되는 그 밖의 기술에 의해 퇴적될 수 있다. 더미 게이트층(62)은 격리 영역의 에칭으로부터 높은 에칭 선택성을 갖는 다른 물질로 만들어질 수 있다. 마스크층(64)은 예를 들어 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 본 예시에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 일부 실시예에서, 영역(50N) 및 영역(50P)에는 별도의 더미 게이트층이 형성될 수 있고, 영역(50N) 및 영역(50P)에는 별도의 마스크층이 형성될 수 있다. 더미 유전체층(60)은 단지 예시의 목적으로 핀(52)만을 덮는 것으로 도시된다. 일부 실시예에서, 더미 유전체층(60)은, 더미 유전체층(60)이 더미 게이트층(62)과 STI 영역(56) 사이에서 연장되어 STI 영역(56)을 덮도록 퇴적될 수 있다.
도 8a 내지 도 9b, 도 11a 및 도 11b는 디바이스 실시예의 제조 과정에서 다양한 추가 단계를 도시한다. 도 8a 내지 도 9b, 도 11a 및 도 11b는 영역(50N) 및 영역(50P) 중 하나의 피처를 설명한다. 예를 들어, 도시된 구조물은 영역(50N) 및 영역(50P) 둘 다에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물에서의 차이점(있는 경우)은 각 도면에 동반하는 텍스트에 기술된다.
도 8a 및 8b에서, 마스크층(64)은 마스크(74)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 다음으로, 마스크(74)의 패턴이 더미 게이트층(62)으로 전사될 수 있다. 일부 실시예에서, 마스크(74)의 패턴은 또한 허용 가능한 에칭 기술에 의해 더미 유전체층(60)으로 전사될 수 있고, 더미 유전체층(60)의 나머지 부분 위에 더미 게이트(72)를 형성할 수 있다. 일부 실시예(별도로 도시되지 않음)에서, 더미 유전체층(60)은 패터닝되지 않을 수 있다. 더미 게이트(72)는 핀(52)의 각각의 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 각각의 더미 게이트(72)를 인접한 더미 게이트로부터 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(72)는 또한 각각의 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 8a 및 8b에서, 제1 스페이서 물질(78)은 더미 게이트(72), 마스크(74) 및/또는 핀(52)의 노출된 표면 상에 형성된다. 제1 스페이서 물질(78)은 제1 스페이서(80)(도 11a 및 도 11b 참조)를 형성하는 데 사용된다. 일부 실시예에서, 제1 스페이서 물질(78)은 산화물, 질화물, 실리콘 산화질화물, 실리콘 산화탄화질화물, 실리콘 산화탄화물 등 또는 이들의 조합과 같은 물질일 수 있다. 일부 실시예에서, 제1 스페이서 물질(78)은 열 산화, CVD, PE-CVD, ALD, PVD, 스퍼터링 등과 같은 공정을 사용하여 형성될 수 있다. 도 8b에서, 제1 스페이서 물질(78)은 수직으로 연장되어 더미 게이트(72) 및 마스크(74) 위에 위치하고, 핀(52) 위에서 측 방향으로 연장되는 것으로 도시된다. 일부 실시예에서, 제1 스페이서 물질(78)은 하나 이상의 물질의 다층을 포함할 수 있다. 일부 실시예에서, 제1 스페이서 물질(78)은 약 3 nm 내지 약 5 nm의 두께를 갖도록 형성될 수 있다.
일부 경우에, 더 작은 유전 상수(k)를 갖는 물질을 사용함으로써 디바이스(예를 들어, FinFET 디바이스)의 기생 커패시턴스가 감소될 수 있다. 예를 들어, 제1 스페이서(80)를 형성하기 위해 더 작은 유전 상수를 갖는 제1 스페이서 물질(78)을 사용하면, 예를 들어 게이트 전극(94)과 소스/드레인 콘택트(112)(도 26a 및 도 26b 참조) 사이의 FinFET 디바이스에서 기생 커패시턴스를 감소시킬 수 있다. 일부 실시예에서, 제1 스페이서 물질(78)은 약 k=3.9 미만, 예컨대 약 k=3.5 이하의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 일부 실시예에서, 실리콘 산화탄화물 물질이 제1 스페이서 물질(78)로 사용될 수 있다. 실리콘 산화탄화물은 약 k=3.5 이하의 유전 상수를 가지므로, 제1 스페이서 물질(78)로 실리콘 산화탄화물을 사용하면 FinFET 디바이스 내의 기생 커패시턴스를 감소시킬 수 있다. 일부 실시예에서, 실리콘 산화탄화물 물질은 ALD 등과 같은 기술을 사용하여 퇴적될 수 있다. 일부 실시예에서, 실리콘 산화탄화물 물질은 약 50℃ 내지 약 80℃의 공정 온도 및 약 5 torr 내지 약 10 torr의 공정 압력을 사용하여 퇴적될 수 있다. 일부 실시예에서, 실리콘 산화탄화물은 약 40원자% 내지 약 46원자%의 실리콘, 약 45원자% 내지 약 50원자%의 산소, 또는 약 5원자% 내지 약 18원자%의 탄소를 갖도록 형성될 수 있다. 일부 실시예에서, 제1 스페이서 물질(78)의 상이한 영역 또는 상이한 층은 실리콘 산화탄화물의 상이한 조성물을 함유할 수 있다.
제1 스페이서 물질(78)의 형성 후에, 경도핑 소스/드레인(Lightly Doped Source/Drain; LDD) 영역(명확하게 도시하지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 6에서 전술한 주입과 유사하게, 영역(50P)을 노광하는 동안, 포토레지스트와 같은 마스크가 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, n형 또는 p형)의 불순물이 제1 스페이서 물질(78)을 통해 영역(50P) 내의 핀(52)에 주입될 수 있다. 이후에, 마스크는 제거될 수 있다. 이어서, 영역(50N)을 노광하는 동안, 포토레지스트와 같은 마스크가 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물이 제1 스페이서 물질(78)을 통해 영역(50N) 내의 핀(52)에 주입될 수 있다. 이후에, 마스크는 제거될 수 있다. n형 불순물은 도 6에서 전술한 n형 불순물 중 하나이거나 다른 n형 불순물일 수 있으며, p형 불순물은 도 6에서 전술한 p형 불순물 중 하나이거나 다른 p형 불순물일 수 있다. 경도핑 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다. LDD 도펀트 주입은 제1 스페이서 물질(78)을 통해 수행되기 때문에, 제1 스페이서 물질(78)의 일부 (및 제1 스페이서(80)의 일부)는 또한 주입된 불순물로 도핑될 수 있다. 이와 같이, 일부 실시예에서, 제1 스페이서 물질(78)은 불순물이 주입된 후에 형성되는 제2 스페이서 물질(79)(도 9a 및 도 9b 참조)보다 더 높은 농도의 불순물을 가질 수 있다.
도 9a 및 9b에서, 제2 스페이서 물질(79)이 제1 스페이서 물질(78) 상에 형성된다. 제2 스페이서 물질(79)은 제2 스페이서(81)(도 11a 및 도 11b 참조)를 형성하기 위해 사용된다. 일부 실시예에서, 제2 스페이서 물질(79)은 산화물, 질화물, 실리콘 산화질화물, 실리콘 산화탄화질화물, 실리콘 산화탄화물 등 또는 이들의 조합과 같은 물질일 수 있다. 일부 실시예에서, 제2 스페이서 물질(79)은 CVD, PE-CVD, ALD, PVD, 스퍼터링 등과 같은 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 스페이서 물질(79)은 하나 이상의 물질의 다층을 포함할 수 있다. 일부 실시예에서, 제2 스페이서 물질(79)은 약 3 nm 내지 약 5 nm의 두께를 갖도록 형성될 수 있다. 제2 스페이서 물질(79)은 불순물의 주입 후에 형성되기 때문에, 제2 스페이서 물질(79)은 제1 스페이서 물질(78)보다 낮은 불순물의 농도를 가질 수 있다. 일부 실시예에서, 제2 스페이서 물질(79) 및 제2 스페이서(81)는 생략된다(별도로 도시되지 않음).
전술한 제1 스페이서 물질(78)(도 8b 참조)과 유사하게, 낮은 유전 상수를 갖는 제2 스페이서 물질(79)로부터 제2 스페이서(81)(도 11b 참조)를 형성함으로써, 디바이스(예를 들어, FinFET 디바이스)에서 기생 커패시턴스가 줄어들 수 있다. 일부 실시예에서, 제2 스페이서 물질(79)은 실리콘 산화탄화물을 포함할 수 있고, 따라서 약 k=3.9 미만, 예컨대 약 k=3.5 이하의 유전 상수를 가질 수 있다. 제2 스페이서 물질(79)의 실리콘 산화탄화물 물질은 제1 스페이서 물질(78)의 실리콘 산화탄화물을 형성하기 위해 전술한 것과 유사한 방식으로 형성될 수 있지만, 다른 실시예에서는 제2 스페이서 물질(79)이 상이하게 형성될 수 있다. 제2 스페이서 물질(79)의 실리콘 산화탄화물의 조성물은 제1 스페이서 물질(78)의 실리콘 산화탄화물에 대해 전술한 것과 유사할 수 있다.
일부 실시예에서, 제1 스페이서(80)의 제1 스페이서 물질(78) 및 제2 스페이서(81)의 제2 스페이서 물질(79) 둘 다는 실리콘 산화탄화물로 형성될 수 있다. 제1 스페이서 물질(78) 및 제2 스페이서 물질(79)은 대략 동일한 실리콘 산화탄화물 조성을 갖거나 상이한 조성을 가질 수 있다. 예를 들어, 제1 스페이서 물질(78)은 약 45원자% 내지 약 48원자%의 산소 및/또는 약 12원자% 내지 약 15원자%의 탄소의 조성을 가질 수 있다. 제2 스페이서 물질(79)은 약 47원자% 내지 약 50원자%의 산소 및/또는 약 10원자% 내지 약 13원자%의 탄소의 조성을 가질 수 있다. 제1 스페이서 물질(78) 또는 제2 스페이서 물질(79)은 이들 예 이외의 다른 조성을 가질 수 있다. 일부 경우에, 실리콘 산화탄화물로 제1 스페이서(80)의 제1 스페이서 물질(78) 및 제2 스페이서(81)의 제2 스페이서 물질(79) 둘 다를 형성하는 것은, 더 높은 유전 상수를 가지는 물질 등의 상이한 물질로 제1 스페이서(80) 또는 제2 스페이서(81) 중 하나 또는 둘 다를 형성하는 것보다 기생 커패시턴스를 더 감소시킬 수 있다.
도 10을 참조하면, 그래프는 제2 스페이서(81)의 유전 상수(k)(X축)에 대한 FinFET 디바이스의 기생 커패시턴스 변화율(Y축)의 시뮬레이션 데이터를 도시한다. 기생 커패시턴스의 변화는 약 k=5의 유전 상수를 갖는 제1 스페이서(80)의 제1 스페이서 물질(78)과 제2 스페이서(81)의 제2 스페이서 물질(79) 둘 다를 나타내는 포인트(121)에 대한 것이다. 포인트(122)는 약 k=5의 유전 상수를 갖는 제1 스페이서 물질(78) 및 약 k=4의 유전 상수를 갖는 제2 스페이서 물질(79)로 인한 커패시턴스의 변화를 나타낸다. 도시된 바와 같이, 제2 스페이서 물질(79)의 더 작은 유전 상수는 기생 커패시턴스를 약 2% 감소시킨다.
다시 도 10을 참조하면, 포인트(123)는 약 k=5의 유전 상수를 갖는 제1 스페이서(80)의 제1 스페이서 물질(78) 및 약 k=3.5의 유전 상수를 갖는 실리콘 산화탄화물로 형성되는 제2 스페이서(81)의 제2 스페이서 물질(79)로 인한 커패시턴스의 변화를 나타낸다. 도시된 바와 같이, 실리콘 산화탄화물의 더 작은 유전 상수는 기생 커패시턴스를 약 3.5% 감소시킨다. 포인트(124)는 약 k=3.5의 유전 상수를 갖는 실리콘 산화탄화물로 형성되는 제1 스페이서 물질(78) 및 제2 스페이서 물질(79) 둘 다로 인한 커패시턴스의 변화를 나타낸다. 도시된 바와 같이, 실리콘 산화탄화물로부터 제1 스페이서 물질(78) 및 제2 스페이서 물질(79) 둘 다를 형성함으로써, 기생 커패시턴스가 약 6.5% 감소될 수 있다. 따라서, 도 10의 그래프에 도시된 바와 같이, 실리콘 산화탄화물로 제1 스페이서(80)의 제1 스페이서 물질(78) 및 제2 스페이서(81)의 제2 스페이서 물질(79) 둘 다를 형성하는 것은 FinFET 디바이스와 같은 디바이스의 기생 커패시턴스를 감소시킬 수 있다. 도 10에 도시된 그래프 및 시뮬레이션 데이터는 예시를 위한 것이며, 다른 경우에 제1 스페이서 물질(78) 또는 제2 스페이서 물질(79)의 유전 상수는 상이하거나, 다른 경우에 제1 스페이서 물질(78) 및 제2 스페이서 물질(79)의 다양한 물질에 대한 커패시턴스의 변화가 상이할 수 있다.
도 11a 및 도 11b를 참조하면, 제1 스페이서(80), 제2 스페이서(81) 및 측벽 스페이서(86)가 형성된다. 측벽 스페이서(86)는 예를 들어, 제2 스페이서 물질(79) 위에 절연 물질을 컨포멀하게 퇴적하고 이어서 절연 물질을 이방성으로 에칭함으로써 형성될 수 있다. 일부 실시예에서, 절연 물질의 이방성 에칭은 또한 제1 스페이서 물질(78)을 에칭하여 제1 스페이서(80)를 형성하고 제2 스페이서 물질(79)을 에칭하여 제2 스페이서(81)를 형성한다. 제2 스페이서 물질(79) 및 제1 스페이서 물질(78)에 대해 전술한 바와 같이, 제2 스페이서(81)는 제1 스페이서(80)보다 주입 불순물의 농도가 낮을 수 있다. 일부 실시예에서, 측벽 스페이서(86)의 절연 물질은, 포스포실리케이트 유리(Phosphosilicate Glass; PSG), 보로포스포실리케이트 유리(BoroPhosphoSilicate Glass; BPSG), 불화 실리케이트 유리(Fluorinated Silicate Glass; FSG), 실리콘 질화물, 실리콘 산화탄화물, 실리콘 탄화물, 실리콘 탄화질화물 등 또는 이들의 조합과 같은 저-k 유전체 물질일 수 있다. 측벽 스페이서(86)의 물질은 CVD, PE-CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 측벽 스페이서(86)는 약 3 nm 내지 약 5 nm의 두께를 가질 수 있다.
도 12a 내지 도 19b를 참조하면, 일부 실시예에 따라, 에피택셜 소스/드레인 영역(82A 및 82B)이 핀(52)에 형성된다. 도 12a 내지 도 19b는 서브 영역(50P-1)에서 에피택셜 소스/드레인 영역(82A)의 형성 및 서브 영역(50P-2)에서 에피택셜 소스/드레인 영역(82B)의 형성을 도시한다. 서브 영역(50P-1) 및 서브 영역(50P-2)은 기판(50)의 영역(50P)의 서브 영역일 수 있다. 영역(50N) 및 영역(50P)의 에피택셜 소스/드레인 영역(에피택셜 소스/드레인 영역(82A 및 82B) 포함)은 본 개시에서 에피택셜 소스/드레인 영역(82)으로 총괄적으로 지칭될 수 있다. 도 12A, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a 및 도 19a는 도 1에 도시된 기준 단면(C-C)을 따라 도시되고, 도 12B, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b 및 도 19b는 도 1에 도시된 기준 단면(B-B)을 따라 도시된다. 에피택셜 소스/드레인 영역(82)은 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(82)의 각각의 이웃한 쌍 사이에 배치되도록 핀(52)에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)이 핀(52)으로 연장된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)이 이후 결과적으로 생성되는 FinFET의 게이트를 단락시키지 않도록, 측벽 스페이서(86)가 적절한 측 방향 거리만큼 더미 게이트(72)로부터 에피택셜 소스/드레인 영역(82)을 분리하는 데 사용된다.
도 12a 및 도 12b를 참조하면, 제1 습식 세정 공정(95A)이 수행된다. 제1 습식 세정 공정(95B)은 표면으로부터 잔여물을 제거하는 습식 화학 세정 공정(예를 들어, "디스컴(descum)"공정)일 수 있다. 제1 습식 세정 공정(95A)은 또한 산소 원자가 측벽 스페이서(86)의 표면에 결합되도록 하는 표면 처리를 포함할 수 있으며, 이는 후속 공정 단계 동안 질소 또는 수소와 같은 종의 가스 방출을 감소시킨다. 일부 경우에, 가스 제거(예를 들어, NHx 가스 제거)는 포토레지스트 현상 동안 결함(때로는 "포토레지스트 포이즌"이라고 함)을 야기할 수 있다. 마스크(91A)(도 13a 및 도 13b 참조)의 형성을 위한 구조물을 준비하기 위해 제1 습식 세정 공정(95A)이 수행될 수 있다.
일부 실시예에서, 제1 습식 세정 공정(95A)은 황산(H2SO4)과 과산화수소(H2O2)의 가열된 혼합물을 포함할 수 있다. 혼합물은 예를 들어 약 2:1 내지 약 5:1의 몰비로 혼합된 황산 및 과산화수소일 수 있다. 혼합물은 약 80℃ 내지 약 180℃의 온도로 가열될 수 있다. 제1 습식 세정 공정(95A) 동안, 구조물은 예를 들어 가열된 혼합물에 침지될 수 있다. 본 개시에 기술된 이러한 혼합물은 잔여물을 제거할 수 있고, 또한 "포토레지스트 포이즌"으로 인한 결함과 같은, 포토레지스트 패터닝 동안의 포토리소그래피 관련 결함의 가능성을 감소시킬 수 있다.
또한, 제1 습식 세정 공정(95A)에 사용되는 황산 및 과산화수소의 가열된 혼합물은 플라즈마 기반 기술(예를 들어, 수소 플라즈마, 산소 플라즈마 등을 사용하는 것)과 같은 다른 세정 기술보다 제1 스페이서(80) 및 제2 스페이서(81)를 덜 손상시킬 수 있다. 예를 들어, 일부 산소 플라즈마 세정 기술은 탄소의 실리콘 산화탄화물층을 고갈시켜서 층에 손상을 줄 수 있고, 따라서 가능한 처리 문제 또는 결함을 또한 야기할 수 있다. 따라서, 본 개시에 기술된 혼합물의 사용은 실리콘 산화탄화물 물질이 사용될 때 포토리소그래피 관련 결함(예를 들어, "포토레지스트 포이즌")을 감소시킬 뿐만 아니라, 손상 관련 결함을 감소시킬 수 있다. 예를 들어, 제1 습식 세정 공정(95A)에 대해 본 개시에 기술된 혼합물을 사용함으로써, 제1 스페이서(80) 및 제2 스페이서(81) 둘 다는 처리 문제 또는 결함의 전반적인 가능성이 감소된 실리콘 산화탄화물 물질로 형성될 수 있다. 이러한 방식으로, 세정 공정(예를 들어, 개선된 포토리소그래피) 및 실리콘 산화탄화물 물질(예를 들어, 감소된 기생 커패시턴스) 둘 다를 사용하는 이점이 실현될 수 있다.
도 13a 및 도 13b를 참조하면, 마스크(91A)가 서브 영역(50P-2) 위에 형성된다. 마스크(91A)는 단일층을 포함하거나 다층 구조물(예를 들어, 이중층 구조물, 삼중층 구조물 또는 세 개 초과의 층을 갖는 구조물)일 수 있다. 마스크(91A)는 포토레지스트 물질, 산화물 물질, 질화물 물질, 그 밖의 유전체 물질 등, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 일부 실시예에서, 마스크(91A)는 바닥 반사 방지 코팅(Bottom Anti-Reflective Coating; BARC)을 포함한다. 마스크(91A)는 스핀-온 기술, CVD, PE-CVD, ALD, PVD, 스퍼터링 등 또는 이들의 조합과 같은 하나 이상의 적절한 기술을 사용하여 형성될 수 있다. 마스크(91A)는 적절한 포토리소그래피 및 에칭 공정을 사용하여 서브 영역(50P-1)의 일부를 노출시키도록 패터닝될 수 있다. 예를 들어, 마스크(91A)를 에칭하도록 하나 이상의 습식 에칭 공정 또는 이방성 건식 에칭 공정이 사용될 수 있다.
도 14a 및 도 14b를 참조하면, 일부 실시예에 따라, 리세스(84A)가 서브 영역(50P-1)의 핀(52)에 형성된다. 리세스(84A)는 예를 들어 이방성 건식 에칭 공정을 사용하여 형성될 수 있다. 일부 경우에, 제1 스페이서(80), 제2 스페이서(81) 또는 측벽 스페이서(86)의 일부는 또한 이방성 건식 에칭 공정에 의해 에칭될 수 있다. 도 14a에 도시된 스페이서(80, 81 및 86)의 예시적인 에칭은 예시적인 것으로 의도되며, 이방성 건식 에칭 공정은 다른 실시예에서 스페이서(80, 81 또는 86)를 상이하게 에칭할 수 있다. 예를 들어, 다른 실시예에서, 하나 이상의 스페이서(80, 81 또는 86)가 다른 하나의 스페이서(80, 81 또는 86)보다 STI 영역(56) 위로 더 높이 연장되도록, 이방성 건식 에칭 공정은 스페이서(80, 81 및 86)의 부분들을 상이한 양으로 에칭할 수 있다. 이러한 그리고 그 밖의 변형은 본 개시의 범위 내에 있는 것으로 의도된다. 일부 실시예에서, 이방성 건식 에칭 공정의 공정 파라미터는 리세스(84A) 또는 스페이서(80, 81 또는 86)가 원하는 특성을 갖도록 에칭하기 위해 제어될 수 있다. 공정 파라미터는 예를 들어 공정 가스 혼합물, 전압 바이어스, RF 전력, 공정 온도, 공정 압력, 그 밖의 파라미터 또는 이들의 조합을 포함할 수 있다. 일부 경우에, 리세스(84A) 또는 스페이서(80, 81 또는 86)의 에칭을 이러한 방식으로 제어함으로써, 리세스(84A)에 형성되는 에피택셜 소스/드레인 영역(82A)(도 18a 및 도 18b 참조)의 형상, 부피, 크기 또는 그 밖의 특성이 제어될 수 있다.
도 15a 및 도 15b를 참조하면, 마스크(91A)가 제거되고 제2 습식 세정 공정(95B)이 수행된다. 마스크(91A)는 습식 화학 공정 또는 건식 공정과 같은 적절한 공정을 사용하여 제거될 수 있다. 마스크(91A)를 제거한 후에, 잔여물을 제거하고 마스크(91B)(도 16a 및 도 16b 참조)를 형성하기 위한 구조물의 표면을 준비하기 위해 제2 습식 세정 공정(95B)이 수행된다. 일부 실시예에서, 마스크(91A)는 제2 습식 세정 공정(95B)을 수행하는 것의 일부로서 제거된다. 제2 습식 세정 공정(95B)은 제1 습식 세정 공정(95A)(도 12a 및 도 12b 참조)과 유사할 수 있다. 예를 들어, 제2 습식 세정 공정(95B)은 황산 및 과산화수소의 가열된 혼합물을 사용할 수 있다. 혼합물은 제1 습식 세정 공정(95A)에 대해 기재된 것과 유사한 조성을 가질 수 있고, 유사한 온도로 가열될 수 있다. 다른 경우에, 제2 습식 세정 공정(95B)은, 제1 습식 세정 공정(95A)에 사용된 것과 상이하고, 상이한 온도로 가열될 수 있는 황산 및 과산화수소의 혼합물일 수 있다. 제1 습식 세정 공정(95A)과 유사하게, 황산과 과산화수소의 가열된 혼합물을 사용하면, 제1 스페이서(80) 및/또는 제2 스페이서(81)가 실리콘 산화탄화물로 형성되는 실시예와 같이, 실리콘 산화탄화물층에 대한 손상을 감소시킬 수 있다.
도 16a 및 도 16b를 참조하면, 마스크(91B)가 서브 영역(50P-1) 위에 형성된다. 마스크(91B)는 단일층을 포함하거나 다층 구조물(예를 들어, 이중층 구조물, 삼중층 구조물 또는 세 개 초과의 층을 갖는 구조물)일 수 있다. 마스크(91B)는 포토레지스트 물질, 산화물 물질, 질화물 물질, 그 밖의 유전체 물질 등, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 일부 실시예에서, 마스크(91B)는 바닥 반사 방지 코팅(Bottom Anti-Reflective Coating; BARC)을 포함한다. 마스크(91B)는 스핀-온 기술, CVD, PE-CVD, ALD, PVD, 스퍼터링 등 또는 이들의 조합과 같은 하나 이상의 적절한 기술을 사용하여 형성될 수 있다. 마스크(91B)는 적절한 포토리소그래피 및 에칭 공정을 사용하여 서브 영역(50P-1)의 일부를 노출시키도록 패터닝될 수 있다. 예를 들어, 마스크(91B)를 에칭하도록 하나 이상의 습식 에칭 공정 또는 이방성 건식 에칭 공정이 사용될 수 있다. 마스크(91B)는 마스크(91A)(도 13a 및 도 13b 참조)와 유사하거나, 마스크(91A)와 상이할 수 있다.
도 17a 및 도 17b를 참조하면, 일부 실시예에 따라, 리세스(84B)가 서브 영역(50P-2)의 핀(52)에 형성된다. 리세스(84B)는 예를 들어 이방성 건식 에칭 공정을 사용하여 형성될 수 있다. 일부 경우에, 제1 스페이서(80), 제2 스페이서(82) 또는 측벽 스페이서(86)의 일부는 또한 이방성 건식 에칭 공정에 의해 에칭될 수 있다. 일부 실시예에서, 이방성 건식 에칭 공정의 공정 파라미터는 리세스(84B) 또는 스페이서(80, 81 또는 86)가 원하는 특성을 갖도록 에칭하기 위해 제어될 수 있다. 서브 영역(50P-2)에 대한 에칭의 공정 파라미터는 서브 영역(50P-1)에 대한 에칭의 공정 파라미터와 상이할 수 있다. 공정 파라미터는 예를 들어 공정 가스 혼합물, 전압 바이어스, RF 전력, 공정 온도, 공정 압력, 그 밖의 파라미터 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 서브 영역(50P-2)의 리세스(84B)가 서브 영역(50P-1)의 리세스(84A)와는 상이하도록(예를 들어, 상이한 높이, 폭, 형상 등을 갖도록) 공정 파라미터가 제어될 수 있다. 공정 파라미터는 또한 서브 영역(50P-2)의 스페이서(80, 81 또는 86)가 서브 영역(50P-1)의 스페이서(80, 81 또는 86)와는 상이하도록(예를 들어, 상이한 높이, 폭, 형상 등을 갖도록) 제어될 수 있다. 이들은 예시이며, 이러한 그리고 그 밖의 변형은 본 개시의 범위 내에 있는 것으로 의도된다. 일부 경우에, 리세스(84B) 또는 스페이서(80, 81 또는 86)의 에칭을 이러한 방식으로 제어함으로써 리세스(84B)에 형성되는 에피택셜 소스/드레인 영역(82B)(도 19a 및 도 19b 참조)의 형상, 부피, 크기 또는 그 밖의 특성이 제어될 수 있다. 서브 영역(50P-1) 및 서브 영역(50P-2)에서 별도의 상이한 에칭 공정을 사용함으로써, 각각의 서브 영역 내의 에피택셜 소스/드레인 영역은 상이한 특성을 갖도록 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 마스크(91B)가 제거된다. 마스크(91B)는 습식 화학 공정 또는 건식 공정과 같은 적절한 공정을 사용하여 제거될 수 있다. 이러한 방식으로, 서브 영역(50P-1 및 50P-2)의 소스/드레인 영역은 에피택셜 소스/드레인 영역(82A 및 82B)(도 19a 및 도 19b 참조)의 형성을 위해 준비될 수 있다. 도 12a 내지 도 18b에 설명된 바와 같이, 다중 패터닝 공정은 상이한 서브 영역들을 상이하게 에칭하기 위해 사용될 수 있다. 일부 실시예에서, 다중 패터닝 공정은 도 12a 내지 도 18b에 기술된 것과 같은 "2P2E" 공정일 수 있으며, 여기서 제2 서브 영역(예를 들어, 서브 영역(50P-1))이 에칭되는 동안 제1 서브 영역(예를 들어, 서브 영역(50P-2))이 마스킹되고, 이후에 제1 서브 영역이 에칭되는 동안 제2 서브 영역이 마스킹된다. 다른 실시예에서, 서브 영역(50P-2)이 마스킹되고 서브 영역(50P-1)이 에칭되기 전에, 먼저 서브 영역(50P-1)이 마스킹되고 서브 영역(50P-2)이 에칭될 수 있다. 적절한 서브 영역을 순차적으로 마스킹 및 에칭함으로써, 두 개 이상의 서브 영역이 이러한 방식으로 상이한 에칭 공정을 사용하여 에칭될 수 있다. 또한, 습식 세정 공정(95A 및 95B)과 유사한 습식 세정 공정을 사용함으로써, 각 마스킹 단계 전에 습식 세정 공정이 실리콘 산화탄화물로 형성되는 층에 손상 가능성을 줄이면서 수행될 수 있다.
도 19a 및 도 19b를 참조하면, 일부 실시예에 따라, 에피택셜 소스/드레인 영역(82)이 영역(50P)에 형성된다. 일부 실시예에서, 리세스(84A 및 84B)로부터 산화물(예를 들어, 자연 산화물)을 제거하도록 사전 세정 공정이 먼저 수행될 수 있다. 사전 세정 공정은 습식 화학 공정(예를 들어, 희석한 HF), 플라즈마 공정 또는 이들의 조합을 포함할 수 있다. 동일한 에피택셜 공정을 사용하여, 에피택셜 소스/드레인 영역(82A)이 서브 영역(50P-1)의 리세스(84A)에 형성되고, 에피택셜 소스/드레인 영역(82B)이 서브 영역(50P-2)의 리세스(84B)에 형성된다. 일부 실시예에서, 추가적인 에피택셜 소스/드레인 영역이 만일 존재한다면, 이는 에피택셜 소스/드레인 영역(82A 및 82B)에서와 동일한 에피택셜 공정을 사용하여 상이한 서브 영역에 형성될 수 있다. 에피택셜 소스/드레인 영역(82A 및 82B)은, 예를 들어 p형 FinFET에 적절한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘 또는 SiGe인 경우, 에피택셜 소스/드레인 영역(82A 및 82B)은 SiGe, SiGeB, Ge, GeSn, 그 밖의 물질 등 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 단일 에피택셜 공정은 상이한 서브 영역에서 상이한 에피택셜 소스/드레인 영역을 형성할 수 있다. 서브 영역에서 리세스(예를 들어, 리세스(84A 및 84B))의 차이 또는 스페이서(예를 들어, 스페이서(80, 81 또는 86))의 차이를 형성하는, 서브 영역에서 수행되는 상이한 에칭 공정으로 인해 에피택셜 소스/드레인 영역이 상이할 수 있다. 예를 들어, 도 19a에 도시된 바와 같이, 서브 영역(50P-1)의 리세스(84A)에 형성되는 에피택셜 소스/드레인 영역(82A)은 에피택시 동안 단일 에피택셜 소스/드레인 영역(82A)으로 병합되지만, 서브 영역(50P-2)의 리세스(84B)에 형성되는 에피택셜 소스/드레인 영역(82B)은 병합되지 않은 상태로 유지된다. 이러한 방식으로, 에피택셜 소스/드레인 영역(82A)은 에피택셜 소스/드레인 영역(82B)보다 큰 부피를 갖도록 형성된다.
도 19a 및 도 19b에 도시된, 병합된 에피택셜 소스/드레인 영역(82A) 및 병합되지 않은 에피택셜 소스/드레인 영역(82B)은, 동일한 에피택셜 공정을 사용하여 상이한 서브 영역에 형성되는 상이한 에피택셜 소스/드레인 영역의 예시이며, 이러한 그리고 그 밖의 변형 또한 본 개시의 범위 내에 있는 것으로 의도된다. 다른 실시예에서, 상이한 서브 영역에 형성되는 에피택셜 소스/드레인 영역은 높이, 폭, 형상, 부피, 프로파일과 같이 다른 면에서 상이할 수 있다. 이러한 방식으로, 상이한 에피택셜 소스/드레인 영역을 갖는 FinFET 디바이스가 상이한 서브 영역에서 동일한 에피택셜 공정을 사용하여 형성될 수 있다. 예를 들어, 논리 디바이스는 제1 서브 영역(예를 들어, 서브 영역(50P-1))에 형성될 수 있고, SRAM 디바이스는 제2 서브 영역(예를 들어, 서브 영역(50P-2))에 형성될 수 있다. 이들은 예시이며 다른 유형의 디바이스도 가능하다.
영역(50N), 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역(82)은, 영역(50P), 예를 들어 PMOS 영역을 마스킹하고, 영역(50N)에서 핀(52)의 소스/드레인 영역을 에칭함으로써 형성되어 핀(52)에 리세스를 형성할 수 있다. 다음으로, 영역(50N)의 에피택셜 소스/드레인 영역(82)은 리세스에서 에피택셜 성장할 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역(82)은 영역(50P)에 에피택셜 소스/드레인 영역(82)을 형성하기 전 또는 후에(예를 들어, 도 19a 및 도 19b에 도시된 에피택셜 소스/드레인 영역(82A 및 82B)을 형성하기 전 또는 후에) 형성될 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역(82)은 n형 FinFET에 적절한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, 영역(50N)의 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 영역(50N)의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있거나, 병합되거나 병합되지 않을 수 있거나, 패싯(facet)을 가질 수 있다.
일부 실시예에서, 영역(50N)은 서브 영역을 포함할 수 있고, 영역(50N)에서 에피택셜 소스/드레인 영역(82)을 형성하기 전에 별도의 서브 영역을 마스킹 및 에칭하는 다중 패터닝 공정이 사용될 수 있다. 다중 패터닝 공정은 도 12a 내지 도 18b에 기술된 바와 같은, 영역(50P)의 서브 영역(50P-1 및 50P-2)에 대해 수행된 다중 패터닝 공정과 유사할 수 있다. 이러한 방식으로, 동일한 에피택셜 공정을 사용하여 상이한 에피택셜 소스/드레인 영역이 상이한 서브 영역에 형성될 수 있고, 따라서 상이한 FinFET 디바이스(예를 들어, SRAM 디바이스, 논리 디바이스 등)가 상이한 서브 영역에 형성될 수 있다. 일부 실시예에서, 다중 패터닝 공정은 전술한 습식 세정 공정(95A 및 95B)과 유사한 하나 이상의 습식 세정 공정을 포함할 수 있다. 이러한 방식으로, 다중 패터닝 공정 동안, 실리콘 산화탄화물은 낮은 손상 가능성을 가지고 영역(50N)의 제1 스페이서(80) 및 제2 스페이서(81)에 사용될 수 있다. 일부 실시예에서, 영역(50N 또는 50P) 또는 그 서브 영역에서 에피택셜 소스/드레인 영역을 형성한 후에, 측벽 스페이서(86)가 제거될 수 있다. 측벽 스페이서(86)는 예를 들어 이방성 건식 에칭을 사용하여 제거될 수 있다.
경도핑 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게, 에피택셜 소스/드레인 영역(82) 및/또는 핀(52)에 도펀트가 주입되어 소스/드레인 영역을 형성할 수 있으며, 그 후에 어닐링된다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 성장하는 동안 인시츄 도핑될 수 있다.
도 20a 및 도 20b를 참조하면, ILD(88)가 영역(50N) 및 영역(50P) 위에 퇴적된다. 도 20a 및 도 20b에 도시된 구조물은 에피택셜 소스/드레인 영역(82)의 형성에 따른 예시적인 구조물이며, 설명된 처리 단계는 전술한 구조물, 실시예 또는 디바이스 중 임의의 것에 적용 가능할 수 있다. ILD(88)는 유전체 물질 또는 반도체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(Plasma-Enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질은 포스포실리케이트 유리(Phosphosilicate Glass; PSG), 보로실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포실리케이트 유리(Boron-doped PhosphoSilicate Glass; BPSG), 무도핑 실리케이트 유리(Undoped Silicate Glass; USG) 등을 포함할 수 있다. 반도체 물질은 비정질 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있음), 순수 게르마늄 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 또는 반도체 물질이 사용될 수 있다. 일부 실시예에서, 콘택트 에칭 정지층(Contact Etch Stop Layer; CESL)(87)은 ILD(88)와 에피택셜 소스/드레인 영역(82), 하드 마스크(74) 및 측벽 스페이서(86) 사이에 배치된다. CESL(87)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 물질 또는 이들의 조합을 포함할 수 있다.
도 21a 및 도 21b에서, 더미 게이트(72)의 상부 표면과 ILD(88)의 상부 표면을 평탄화하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(72) 상의 마스크(74)를 제거할 수 있고, 마스크(74)의 측벽을 따라 제1 스페이서(80), 제2 스페이서(81) 및 측벽 스페이서(86)의 일부를 또한 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(72), 제1 스페이서(80), 제2 스페이서(81), 측벽 스페이서(86), 및 ILD(88)의 상부 표면은 수평이다. 따라서, 더미 게이트(72)의 상부 표면은 ILD(88)를 통해 노출된다.
도 22a 및 도 22b에서, 더미 게이트(72) 및 노출된 더미 게이트(72) 바로 아래에 위치하는 더미 유전체층(60)의 일부가 하나 이상의 에칭 단계에서 제거되어, 리세스(90)가 형성된다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않고 더미 게이트(72)를 선택적으로 에칭하는 하나 이상의 공정 가스를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 리세스(90)는 각각의 핀(52)의 채널 영역을 노출시킨다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역(82)의 이웃하는 쌍들 사이에 배치된다. 제거하는 동안, 더미 게이트(72)가 에칭될 때 더미 유전체층(60)이 에칭 정지층으로 사용될 수 있다. 더미 유전체층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 23a 및 도 23b에서, 일부 실시예에 따라, 게이트 유전체층(92) 및 게이트 전극(94)이 대체 게이트를 위해 형성된다. 표시된 바와 같이, 도 24는 도 23b의 상세도를 도시한다. 게이트 유전체층(92)은, 핀(52)의 상부 표면 및 측벽 상에 그리고 제1 스페이서(80)의 측벽 상에 등의 리세스(90)에 컨포멀하게 퇴적된다. 게이트 유전체층(92)은 또한 제1 ILD(88)의 상부 표면에 형성될 수 있다. 일부 실시예에 따르면, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체층(92)은 고-k 유전체 물질이고, 이들 실시예에서, 게이트 유전체층(92)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트 및 이들의 조합을 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 원자 빔 퇴적(Molecular-Beam Deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 일부가 리세스(90)에 남아있는 실시예에서, 게이트 유전체층(92)은 더미 게이트 유전체(60)의 물질(예를 들어, 실리콘 산화물)을 포함한다.
게이트 전극(94)은 각각 게이트 유전체층(92) 위에 퇴적되고, 리세스(90)의 나머지 부분을 채운다. 게이트 전극(94)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W와 같은 금속 함유 물질, 이들의 조합, 또는 이들의 다중층일 수 있다. 예를 들어, 단일층 게이트 전극(94)이 도 23b에 도시되어 있지만, 게이트 전극(94)은 도 24에 도시된 바와 같이 임의의 수의 라이너층(94A), 임의의 수의 일 함수 조정층(94B) 및 충전 물질(94C)을 포함할 수 있다. 게이트 전극(94)의 충전 후에, CMP와 같은 평탄화 공정이 수행되어 게이트 전극(94)의 물질 및 게이트 유전체층(92)의 과잉 부분을 제거할 수 있으며, 이러한 과잉 부분은 ILD(88)의 상부 표면 위에 있다. 게이트 전극(94) 및 게이트 유전체층(92)의 물질의 나머지 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체층(92)은 총괄적으로 "게이트 스택"으로 지칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
영역(50N) 및 영역(50P)에서의 게이트 유전체층(92)의 형성은, 각 영역에서 게이트 유전체층(92)이 동일한 물질로 형성되도록 동시에 일어날 수 있으며, 게이트 전극(94)의 형성은, 각 영역의 게이트 전극(94)이 동일한 물질로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체층(92)이 별개의 공정에 의해 형성되어, 게이트 유전체층(92)은 상이한 물질일 수 있고, 그리고/또는 각 영역의 게이트 전극(94)이 별개의 공정에 의해 형성되어, 게이트 전극(94)은 상이한 물질일 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 25a 및 25b에서, ILD(108)는 ILD(88) 위에 퇴적된다. 일 실시예에서, ILD(108)는 유동성 CVD 방법에 의해 형성되는 유동성 필름이다. 일부 실시예에서, ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD, PE-CVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 26a 및 도 26b에서, 일부 실시예에 따라, 콘택트(110 및 112)는 ILD(108) 및 ILD(88)를 통해 형성된다. 일부 실시예에서, 콘택트(112)가 형성되기 전에 에피택셜 소스/드레인 영역(82) 및 콘택트(112) 사이의 계면에 실리사이드를 형성하도록 어닐링 공정이 수행될 수 있다. 콘택트(110)는 게이트 전극(94)에 물리적으로 그리고 전기적으로 연결되고, 콘택트(112)는 에피택셜 소스/드레인 영역(82)에 물리적으로 그리고 전기적으로 연결된다. 도 26a 및 도 26b는 동일한 단면의 콘택트(110 및 112)를 도시한다. 그러나, 다른 실시예에서, 콘택트(110 및 112)는 상이한 단면에 배치될 수 있다. 또한, 도 26a 및 도 26b의 콘택트(110 및 112)의 위치는 단지 예시적인 것이며 어떤 식으로든 제한하려는 것은 아니다. 예를 들어, 콘택트(110)는 도시된 바와 같이 핀(52)과 수직으로 정렬될 수 있거나, 게이트 전극(94) 상의 상이한 위치에 배치될 수 있다. 또한, 콘택트(112)는 콘택트(110)를 형성하기 전에, 동시에 또는 후에 형성될 수 있다.
도 27을 참조하면, 그래프는 실리콘 산화탄화물 물질로 형성되는 제1 스페이서(80) 및 제2 스페이서(81)에 존재하는 탄소 농도의 측정 실험 데이터를 도시한다. 도 27은 단계(A, B, C 및 D)로 지정된 상이한 처리 단계 후에 측정된 탄소 농도를 보여준다. 도 27에서, 포인트(125A 내지 125D)는 제1 샘플의 탄소 농도를 나타내고, 포인트(126A 내지 126D)는 제2 샘플의 탄소 농도를 나타내며, 포인트(127A 내지 127D)는 제3 샘플의 탄소 농도를 나타낸다. 아래에 더 상세히 설명되는 바와 같이, 제1 샘플(포인트(125A 내지 125D)) 및 제2 샘플(포인트(126A 내지 126D))을 세정하는 데 제1 습식 세정 공정(95A) 및 제2 습식 세정 공정(95B)이 사용되지만, 제3 샘플(포인트(127A 내지 127D))을 세정하는 데 산소 플라즈마 공정이 사용된다. 처리 단계(A)는 제1 스페이서(80) 및 제2 스페이서(81)의 형성 후의 단계에 대응하고, 이러한 포인트(125A, 126A 및 127A)는 샘플의 초기 탄소 농도를 나타낸다(예를 들어, 도 11a 및 도 11b에서와 같이).
처리 단계(B)는 도 12a 내지 18b에 설명된 2P2E 다중 패터닝 공정이 수행된 후의 단계에 대응한다. 그러나, 제1 샘플(포인트(125A 내지 125D)) 및 제2 샘플(포인트(126A 내지 126D))은 전술한 제1 습식 세정 공정(95A) 및 제2 습식 세정 공정(95B)을 사용한 반면, 제3 샘플(포인트(127A 내지 127D))은 제1 습식 세정 공정(95A) 및 제2 습식 세정 공정(95B) 대신 별도의 산소 플라즈마 공정을 사용하였다. 포인트(125B 및 126B)에 의해 도시된 바와 같이, 제1 샘플 및 제2 샘플에 수행된 습식 세정 공정(95A 및 95B)은 제1 및 제2 샘플의 제1 스페이서(80) 및 제2 스페이서(81)의 탄소 농도를 초기 탄소 농도(포인트(125A 및 126A))의 약 50%로 감소시켰다. 포인트(127B)에 의해 도시된 바와 같이, 제3 샘플에 수행된 산소 플라즈마 처리는 제1 스페이서(80) 및 제2 스페이서(81)의 탄소 농도를 초기 탄소 농도(포인트(127A))의 약 10% 미만으로 감소시켰다. 탄소 농도의 감소는 산소 플라즈마 공정으로 인한 제1 스페이서(80) 및 제2 스페이서(81)에 대한 손상의 증가를 나타낸다. 따라서, 도 27은 습식 세정 공정(95A 및 95B)의 사용이 다른 유형의 세정 공정보다 실리콘 산화탄화물 물질의 탄소 농도를 덜 감소시킬 수 있음을 보여준다. 도 27에 도시된 데이터는 예시적인 예이며, 습식 세정 공정(95A 및 95B)의 사용은 다른 경우에 탄소 농도를 더 크게 또는 더 적게 감소시킬 수 있다.
처리 단계(C)는 도 19a 및 도 19b에 기술된 바와 같은 사전 세정 공정이 수행되기 전의 단계에 해당한다. 도시된 바와 같이, 제1 샘플(포인트(125C)), 제2 샘플(포인트(126C)) 및 제3 샘플(포인트(127C))은 처리 단계(B)에서와 대략 동일한 탄소 농도를 유지한다. 처리 단계(D)는 도 19a 및 도 19b에 기술된 바와 같은 에피택셜 소스/드레인 영역(82A 및 82B)이 형성되기 이전 단계에 해당한다. 도시된 바와 같이, 제1 샘플(포인트(125D)), 제2 샘플(포인트(126D)) 및 제3 샘플(포인트(127D))은 처리 단계(B) 및 처리 단계(C)와 대략 동일한 탄소 농도를 유지한다. 따라서, 일부 경우에, 추가 처리는 습식 세정 공정(95A 및 95B)을 수행한 후에 탄소 농도를 추가로 감소시키지 않는다.
본 개시에 기술된 실시예는 이점을 달성할 수 있다. 황산과 과산화수소의 가열된 혼합물을 포함하는 습식 세정 공정을 사용함으로써, 실리콘 산화탄화물 물질은 실리콘 산화탄화물 물질에 대한 낮은 손상 위험을 가지고 FinFET 디바이스의 일부로서 사용될 수 있다. 예를 들어, 실리콘 산화탄화물 물질은 처리 동안 더미 게이트의 측벽 상에 형성되는 하나, 둘 또는 그 이상의 스페이서에 사용될 수 있다. 실리콘 산화탄화물은 비교적 낮은 유전 상수를 가지므로, FinFET 디바이스에서 (예를 들어, 스페이서의 물질로서) 실리콘 산화탄화물을 사용하면 FinFET 디바이스의 기생 커패시턴스를 감소시킬 수 있다. 예를 들어, 금속 게이트와 소스/드레인 콘택트 사이의 기생 커패시턴스가 감소될 수 있다. 기생 커패시턴스를 줄임으로써, FinFET 디바이스의 성능, 특히 고주파수 작동에서 성능을 향상시킬 수 있다. 또한, 본 개시에 기술된 습식 세정 공정 혼합물의 사용은 다중 패터닝 기술에 더하여 실리콘 산화탄화물이 보다 신뢰성 있게 사용될 수 있도록 한다. 예를 들어, 다중 패터닝은, 상이한 디바이스들에 대한 선택적 마스킹 및 상이한 에칭 공정들을 사용함으로써, 상이한 에피택셜 영역을 갖는 디바이스를 동일한 에피택셜 단계를 사용하여 형성하는데 사용될 수 있다. 이는 실리콘 산화탄화물 사용의 이점을 제공하는 동시에, 전반적인 처리 단계를 줄이고, 처리 효율을 개선하며, 제조 비용을 절감할 수 있다.
일 실시예에서, 방법은, 기판 위에 제1 핀 및 제2 핀을 형성하는 단계, 제1 핀 위에 제1 더미 게이트 구조물을 형성하고 제2 핀 위에 제2 더미 게이트 구조물을 형성하는 단계, 제1 핀 상에, 제2 핀 상에, 제1 더미 게이트 구조물 상에, 그리고 제2 더미 게이트 구조물 상에 실리콘 산화탄화물 물질의 제1층을 퇴적하는 단계, 실리콘 산화탄화물 물질의 제1층을 통해 제1 핀 내에 그리고 제2 핀 내에 불순물을 주입하는 단계, 불순물을 주입한 후에, 실리콘 산화탄화물 물질의 제1층 위에 실리콘 산화탄화물 물질의 제2층을 퇴적하는 단계, 실리콘 산화탄화물 물질의 제2층을 퇴적한 후에, 제1 핀 및 제2 핀에 습식 세정 공정을 수행하는 단계, 제2 핀 및 제2 더미 게이트 구조물 위에 제1 마스크를 형성하는 단계, 제1 더미 게이트 구조물에 인접한 제1 핀을 리세싱하여, 제1 핀 내에 제1 리세스를 형성하는 단계, 제1 핀을 리세싱한 후에, 제1 핀 및 제2 핀에 습식 세정 공정을 수행하는 단계, 제1 핀 및 제1 더미 게이트 구조물 위에 제2 마스크를 형성하는 단계, 제2 더미 게이트 구조물에 인접한 제2 핀을 리세싱하여, 제2 핀 내에 제2 리세스를 형성하는 단계, 및 에피택시 공정을 수행하여, 제1 리세스 내에 제1 에피택셜 소스/드레인 영역을 그리고 제2 리세스 내에 제2 에피택셜 소스/드레인 영역을 동시에 형성하는 단계를 포함한다. 일 실시예에서, 방법은, 실리콘 산화탄화물 물질의 제1층에 이방성 에칭 공정을 수행하여, 제1 더미 게이트 구조물 상에 제1 스페이서를 형성하고, 실리콘 산화탄화물 물질의 제2층에 이방성 에칭 공정을 수행하여, 제2 더미 게이트 구조물 상에 제2 스페이서를 형성하는 단계를 포함한다. 일 실시예에서, 실리콘 산화탄화물 물질의 제1층은 실리콘 산화탄화물 물질의 제2층보다 불순물 농도가 더 높다. 일 실시예에서, 습식 세정 공정은, 황산과 과산화수소의 가열된 혼합물을 사용하는 것을 포함한다. 일 실시예에서, 황산과 과산화수소의 혼합물은 2:1과 5:1 사이의 몰비로 혼합된다. 일 실시예에서, 가열된 혼합물은 80℃와 180℃ 사이의 온도이다. 일 실시예에서, 방법은, 실리콘 산화탄화물 물질의 제2층 위에 측벽 스페이서를 형성하는 단계를 포함하며, 측벽 스페이서는 실리콘 산화탄화물 물질과는 상이한 유전체 물질을 포함한다. 일 실시예에서, 적어도 두 개의 제1 에피택셜 소스/드레인 영역이 서로 병합된다. 일 실시예에서, 제1 리세스는 제1 깊이를 갖고 제2 리세스는 제1 깊이와는 상이한 제2 깊이를 갖는다.
일 실시예에서, 방법은, 기판을 패터닝하여, 다수의 제1 핀 및 다수의 제2 핀을 형성하는 단계, 다수의 제1 핀 상에 다수의 제1 더미 게이트 구조물을 형성하는 단계, 다수의 제2 핀 상에 다수의 제2 더미 게이트 구조물을 형성하는 단계, 다수의 제1 더미 게이트 구조물 상에 다수의 제1 스페이서 구조물을 형성하는 단계, 다수의 제2 더미 게이트 구조물 상에 다수의 제2 스페이서 구조물을 형성하는 단계로서, 다수의 제1 스페이서 구조물 및 다수의 제2 스페이서 구조물은 저-k 유전체 물질을 포함하는, 다수의 제2 스페이서 구조물을 형성하는 단계, 다수의 제1 핀 내에 제1 리세스를 형성하는 단계로서, 제1 습식 디스컴(descum) 공정을 수행하는 단계, 및 제1 이방성 에칭 공정을 수행하여, 다수의 제1 핀 내에 제1 리세스를 형성하는 단계를 포함하는 제1 리세스를 형성하는 단계, 다수의 제1 핀 내에 제1 리세스를 형성한 후에, 다수의 제2 핀 내에 제2 리세스를 형성하는 단계로서, 제2 습식 디스컴 공정을 수행하는 단계, 및 제2 이방성 에칭 공정을 수행하여, 다수의 제2 핀 내에 제2 리세스를 형성하는 단계를 포함하는 제2 리세스를 형성하는 단계, 및 제1 리세스 내에 제1 소스/드레인 구조물을 에피택셜 성장시키고 제2 리세스 내에 제2 소스/드레인 구조물을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 제1 소스/드레인 구조물 및 제2 소스/드레인 구조물은 동일한 에피택셜 성장 공정에 의해 동시에 형성된다. 일 실시예에서, 제1 이방성 에칭 공정은 제2 이방성 에칭 공정과는 상이하다. 일 실시예에서, 저-k 유전체 물질은 실리콘 산화탄화물이다. 일 실시예에서, 다수의 제1 스페이서 구조물을 형성하는 단계는, 제1 퇴적 공정을 사용하여 저-k 유전체 물질의 제1층을 퇴적하는 단계, 저-k 유전체 물질의 제1층에 주입 공정을 수행하는 단계, 및 주입 공정을 수행한 후에, 제2 퇴적 공정을 사용하여 저-k 유전체 물질의 제2층을 퇴적하는 단계를 포함한다. 일 실시예에서, 제1 습식 디스컴 공정을 수행하는 단계는, 80℃와 180℃ 사이의 온도로 황산과 과산화수소의 혼합물을 가열하는 단계를 포함한다. 일 실시예에서, 제1 소스/드레인 구조물은 제2 소스/드레인 구조물보다 더 큰 부피를 갖는다. 일 실시예에서, 제1 이방성 에칭 공정은, 제2 이방성 에칭 공정이 다수의 제2 스페이서 구조물을 에칭하는 것보다, 다수의 제1 스페이서 구조물을 더 에칭한다.
일 실시예에서, 방법은, 기판으로부터 연장되는 제1 핀을 형성하는 단계, 제1 핀 위에 그리고 제1 핀의 측벽을 따라 제1 게이트 스택을 형성하는 단계, 제1 게이트 스택의 측벽을 따라 제1 스페이서를 형성하는 단계로서, 제1 스페이서는 실리콘 산화탄화물의 제1 조성물을 포함하는, 제1 스페이서를 형성하는 단계, 제1 스페이서의 측벽을 따라 제2 스페이서를 형성하는 단계로서, 제2 스페이서는 실리콘 산화탄화물의 제2 조성물을 포함하는, 제2 스페이서를 형성하는 단계, 제2 스페이서의 측벽을 따라 제3 스페이서를 형성하는 단계로서, 제3 스페이서는 실리콘 질화물을 포함하는, 제3 스페이서를 형성하는 단계, 및 제1 핀 내에 그리고 제3 스페이서에 인접하게 제1 에피택셜 소스/드레인 영역을 형성하는 단계를 포함한다. 일 실시예에서, 방법은, 기판으로부터 연장되는 제2 핀을 형성하는 단계, 제2 핀 위에 그리고 제2 핀의 측벽을 따라 제2 게이트 스택을 형성하는 단계, 제2 게이트 스택의 측벽을 따라 제4 스페이서를 형성하는 단계로서, 제4 스페이서는 실리콘 산화탄화물의 제1 조성물을 포함하는, 제4 스페이서를 형성하는 단계, 제4 스페이서의 측벽을 따라 제5 스페이서를 형성하는 단계로서, 제5 스페이서는 실리콘 산화탄화물의 제2 조성물을 포함하는, 제5 스페이서를 형성하는 단계, 제5 스페이서의 측벽을 따라 제6 스페이서를 형성하는 단계로서, 제6 스페이서는 실리콘 질화물을 포함하는, 제6 스페이서를 형성하는 단계, 및 제2 핀 내에 그리고 제6 스페이서에 인접하게 제2 에피택셜 소스/드레인 영역을 형성하는 단계를 포함하며, 제2 에피택셜 소스/드레인 영역은 제1 에피택셜 소스/드레인 영역과는 상이한 부피를 갖는다. 일 실시예에서, 제1 핀은 실리콘 게르마늄을 포함한다.
전술한 바는 몇몇 실시예의 피처를 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 디자인 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
<부기>
1. 방법에 있어서,
기판 위에 제1 핀 및 제2 핀을 형성하는 단계;
상기 제1 핀 위에 제1 더미 게이트 구조물을 형성하고 상기 제2 핀 위에 제2 더미 게이트 구조물을 형성하는 단계;
상기 제1 핀 상에, 상기 제2 핀 상에, 상기 제1 더미 게이트 구조물 상에, 그리고 상기 제2 더미 게이트 구조물 상에 실리콘 산화탄화물 물질의 제1층을 퇴적하는 단계;
상기 실리콘 산화탄화물 물질의 제1층을 통해 상기 제1 핀 내에 그리고 상기 제2 핀 내에 불순물을 주입하는 단계;
불순물을 주입한 후에, 상기 실리콘 산화탄화물 물질의 제1층 위에 실리콘 산화탄화물 물질의 제2층을 퇴적하는 단계;
상기 실리콘 산화탄화물 물질의 제2층을 퇴적한 후에, 상기 제1 핀 및 상기 제2 핀에 습식 세정 공정을 수행하는 단계;
상기 제2 핀 및 상기 제2 더미 게이트 구조물 위에 제1 마스크를 형성하는 단계;
상기 제1 더미 게이트 구조물에 인접한 상기 제1 핀을 리세싱하여, 상기 제1 핀 내에 제1 리세스를 형성하는 단계;
상기 제1 핀을 리세싱한 후에, 상기 제1 핀 및 상기 제2 핀에 상기 습식 세정 공정을 수행하는 단계;
상기 제1 핀 및 상기 제1 더미 게이트 구조물 위에 제2 마스크를 형성하는 단계;
상기 제2 더미 게이트 구조물에 인접한 상기 제2 핀을 리세싱하여, 상기 제2 핀 내에 제2 리세스를 형성하는 단계; 및
에피택시 공정을 수행하여, 상기 제1 리세스 내에 제1 에피택셜 소스/드레인 영역을 그리고 상기 제2 리세스 내에 제2 에피택셜 소스/드레인 영역을 동시에 형성하는 단계
를 포함하는, 방법.
2. 제1항에 있어서, 상기 실리콘 산화탄화물 물질의 제1층에 이방성 에칭 공정을 수행하여, 상기 제1 더미 게이트 구조물 상에 제1 스페이서를 형성하고, 상기 실리콘 산화탄화물 물질의 제2층에 상기 이방성 에칭 공정을 수행하여, 상기 제2 더미 게이트 구조물 상에 제2 스페이서를 형성하는 단계를 더 포함하는, 방법.
3. 제1항에 있어서, 상기 실리콘 산화탄화물 물질의 제1층은 상기 실리콘 산화탄화물 물질의 제2층보다 불순물 농도가 더 높은, 방법.
4. 제1항에 있어서, 상기 습식 세정 공정은, 황산과 과산화수소의 가열된 혼합물을 사용하는 것을 포함하는, 방법.
5. 제4항에 있어서, 상기 황산과 과산화수소의 혼합물은 2:1과 5:1 사이의 몰비로 혼합되는, 방법.
6. 제4항에 있어서, 상기 가열된 혼합물은 80℃와 180℃ 사이의 온도인, 방법.
7. 제1항에 있어서, 상기 실리콘 산화탄화물 물질의 제2층 위에 측벽 스페이서를 형성하는 단계를 더 포함하며, 상기 측벽 스페이서는 상기 실리콘 산화탄화물 물질과는 상이한 유전체 물질을 포함하는, 방법.
8. 제1항에 있어서, 적어도 두 개의 제1 에피택셜 소스/드레인 영역이 서로 병합되는, 방법.
9. 제1항에 있어서, 상기 제1 리세스는 제1 깊이를 갖고 상기 제2 리세스는 상기 제1 깊이와는 상이한 제2 깊이를 갖는, 방법.
10. 방법에 있어서,
기판을 패터닝하여, 복수의 제1 핀 및 복수의 제2 핀을 형성하는 단계;
상기 복수의 제1 핀 상에 복수의 제1 더미 게이트 구조물을 형성하는 단계;
상기 복수의 제2 핀 상에 복수의 제2 더미 게이트 구조물을 형성하는 단계;
상기 복수의 제1 더미 게이트 구조물 상에 복수의 제1 스페이서 구조물을 형성하는 단계;
상기 복수의 제2 더미 게이트 구조물 상에 복수의 제2 스페이서 구조물을 형성하는 단계로서, 상기 복수의 제1 스페이서 구조물 및 상기 복수의 제2 스페이서 구조물은 저-k 유전체 물질을 포함하는, 상기 복수의 제2 스페이서 구조물을 형성하는 단계;
상기 복수의 제1 핀 내에 제1 리세스를 형성하는 단계로서,
제1 습식 디스컴(descum) 공정을 수행하는 단계; 및
제1 이방성 에칭 공정을 수행하여, 상기 복수의 제1 핀 내에 제1 리세스를 형성하는 단계
를 포함하는 상기 제1 리세스를 형성하는 단계;
상기 복수의 제1 핀 내에 상기 제1 리세스를 형성한 후에, 상기 복수의 제2 핀 내에 제2 리세스를 형성하는 단계로서,
제2 습식 디스컴 공정을 수행하는 단계; 및
제2 이방성 에칭 공정을 수행하여, 상기 복수의 제2 핀 내에 제2 리세스를 형성하는 단계
를 포함하는 상기 제2 리세스를 형성하는 단계; 및
상기 제1 리세스 내에 제1 소스/드레인 구조물을 에피택셜 성장시키고 상기 제2 리세스 내에 제2 소스/드레인 구조물을 에피택셜 성장시키는 단계
를 포함하는, 방법.
11. 제10항에 있어서, 상기 제1 소스/드레인 구조물 및 상기 제2 소스/드레인 구조물은 동일한 에피택셜 성장 공정에 의해 동시에 형성되는, 방법.
12. 제10항에 있어서, 상기 제1 이방성 에칭 공정은 상기 제2 이방성 에칭 공정과는 상이한, 방법.
13. 제10항에 있어서, 상기 저-k 유전체 물질은 실리콘 산화탄화물인, 방법.
14. 제10항에 있어서, 상기 복수의 제1 스페이서 구조물을 형성하는 단계는,
제1 퇴적 공정을 사용하여 상기 저-k 유전체 물질의 제1층을 퇴적하는 단계;
상기 저-k 유전체 물질의 제1층에 주입 공정을 수행하는 단계; 및
상기 주입 공정을 수행한 후에, 제2 퇴적 공정을 사용하여 상기 저-k 유전체 물질의 제2층을 퇴적하는 단계를 포함하는, 방법.
15. 제10항에 있어서, 상기 제1 습식 디스컴 공정을 수행하는 단계는, 80℃와 180℃ 사이의 온도로 황산과 과산화수소의 혼합물을 가열하는 단계를 포함하는, 방법.
16. 제10항에 있어서, 상기 제1 소스/드레인 구조물은 상기 제2 소스/드레인 구조물보다 더 큰 부피를 갖는, 방법.
17. 제10항에 있어서, 상기 제1 이방성 에칭 공정은, 상기 제2 이방성 에칭 공정이 상기 복수의 제2 스페이서 구조물을 에칭하는 것보다, 상기 복수의 제1 스페이서 구조물을 더 에칭하는, 방법.
18. 방법에 있어서,
기판으로부터 연장되는 제1 핀을 형성하는 단계;
상기 제1 핀 위에 그리고 상기 제1 핀의 측벽을 따라 제1 게이트 스택을 형성하는 단계;
상기 제1 게이트 스택의 측벽을 따라 제1 스페이서를 형성하는 단계로서, 상기 제1 스페이서는 실리콘 산화탄화물의 제1 조성물을 포함하는, 상기 제1 스페이서를 형성하는 단계;
상기 제1 스페이서의 측벽을 따라 제2 스페이서를 형성하는 단계로서, 상기 제2 스페이서는 실리콘 산화탄화물의 제2 조성물을 포함하는, 상기 제2 스페이서를 형성하는 단계;
상기 제2 스페이서의 측벽을 따라 제3 스페이서를 형성하는 단계로서, 상기 제3 스페이서는 실리콘 질화물을 포함하는, 상기 제3 스페이서를 형성하는 단계; 및
상기 제1 핀 내에 그리고 상기 제3 스페이서에 인접하게 제1 에피택셜 소스/드레인 영역을 형성하는 단계
를 포함하는, 방법.
19. 제18항에 있어서,
상기 기판으로부터 연장되는 제2 핀을 형성하는 단계;
상기 제2 핀 위에 그리고 상기 제2 핀의 측벽을 따라 제2 게이트 스택을 형성하는 단계;
상기 제2 게이트 스택의 측벽을 따라 제4 스페이서를 형성하는 단계로서, 상기 제4 스페이서는 상기 실리콘 산화탄화물의 제1 조성물을 포함하는, 상기 제4 스페이서를 형성하는 단계;
상기 제4 스페이서의 측벽을 따라 제5 스페이서를 형성하는 단계로서, 상기 제5 스페이서는 상기 실리콘 산화탄화물의 제2 조성물을 포함하는, 상기 제5 스페이서를 형성하는 단계;
상기 제5 스페이서의 측벽을 따라 제6 스페이서를 형성하는 단계로서, 상기 제6 스페이서는 실리콘 질화물을 포함하는, 상기 제6 스페이서를 형성하는 단계; 및
상기 제2 핀 내에 그리고 상기 제6 스페이서에 인접하게 제2 에피택셜 소스/드레인 영역을 형성하는 단계를 더 포함하며, 상기 제2 에피택셜 소스/드레인 영역은 상기 제1 에피택셜 소스/드레인 영역과는 상이한 부피를 갖는, 방법.
20. 제18항에 있어서, 상기 제1 핀은 실리콘 게르마늄을 포함하는, 방법.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제1 핀 및 제2 핀을 형성하는 단계;
    상기 제1 핀 위에 제1 더미 게이트 구조물을 형성하고 상기 제2 핀 위에 제2 더미 게이트 구조물을 형성하는 단계;
    상기 제1 핀 상에, 상기 제2 핀 상에, 상기 제1 더미 게이트 구조물 상에, 그리고 상기 제2 더미 게이트 구조물 상에 실리콘 산화탄화물 물질의 제1층을 퇴적하는 단계;
    상기 실리콘 산화탄화물 물질의 제1층을 통해 상기 제1 핀 내에 그리고 상기 제2 핀 내에 불순물을 주입하는 단계;
    불순물을 주입한 후에, 상기 실리콘 산화탄화물 물질의 제1층 위에 실리콘 산화탄화물 물질의 제2층을 퇴적하는 단계;
    상기 실리콘 산화탄화물 물질의 제2층을 퇴적한 후에, 상기 제1 핀 및 상기 제2 핀에 제1 습식 세정 공정을 수행하는 단계;
    상기 제2 핀 및 상기 제2 더미 게이트 구조물 위에 제1 마스크를 형성하는 단계;
    상기 제1 습식 세정 공정을 수행한 후에, 상기 제1 더미 게이트 구조물에 인접한 상기 제1 핀을 리세싱하여, 상기 제1 핀 내에 제1 리세스를 형성하는 단계;
    상기 제1 핀을 리세싱한 후에, 상기 제1 핀 및 상기 제2 핀에 제2 습식 세정 공정을 수행하는 단계;
    상기 제1 핀 및 상기 제1 더미 게이트 구조물 위에 제2 마스크를 형성하는 단계;
    상기 제2 더미 게이트 구조물에 인접한 상기 제2 핀을 리세싱하여, 상기 제2 핀 내에 제2 리세스를 형성하는 단계; 및
    에피택시 공정을 수행하여, 상기 제1 리세스 내에 제1 에피택셜 소스/드레인 영역을 그리고 상기 제2 리세스 내에 제2 에피택셜 소스/드레인 영역을 동시에 형성하는 단계
    를 포함하고, 상기 제1 에피택셜 소스/드레인 영역은 제1 트랜지스터의 구성요소(component)를 형성하고, 상기 제2 에피택셜 소스/드레인 영역은 제2 트랜지스터의 구성요소를 형성하며, 상기 제1 에피택셜 소스/드레인 영역과 상기 제2 에피택셜 소스/드레인 영역은 동일한 도전형을 갖는 것인, 방법.
  2. 제1항에 있어서, 상기 실리콘 산화탄화물 물질의 제1층에 이방성 에칭 공정을 수행하여, 상기 제1 더미 게이트 구조물 상에 제1 스페이서를 형성하고, 상기 실리콘 산화탄화물 물질의 제2층에 상기 이방성 에칭 공정을 수행하여, 상기 제2 더미 게이트 구조물 상에 제2 스페이서를 형성하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 실리콘 산화탄화물 물질의 제1층은 상기 실리콘 산화탄화물 물질의 제2층보다 불순물 농도가 더 높은, 방법.
  4. 제1항에 있어서, 상기 제1 습식 세정 공정과 상기 제2 습식 세정 공정은, 황산과 과산화수소의 가열된 혼합물을 사용하는 것을 포함하는, 방법.
  5. 제1항에 있어서, 상기 실리콘 산화탄화물 물질의 제2층 위에 측벽 스페이서를 형성하는 단계를 더 포함하며, 상기 측벽 스페이서는 상기 실리콘 산화탄화물 물질과는 상이한 유전체 물질을 포함하는, 방법.
  6. 제1항에 있어서, 적어도 두 개의 제1 에피택셜 소스/드레인 영역이 서로 병합되는, 방법.
  7. 제1항에 있어서, 상기 제1 리세스는 제1 깊이를 갖고 상기 제2 리세스는 상기 제1 깊이와는 상이한 제2 깊이를 갖는, 방법.
  8. 방법에 있어서,
    기판을 패터닝하여, 복수의 제1 핀 및 복수의 제2 핀을 형성하는 단계;
    상기 복수의 제1 핀 상에 복수의 제1 더미 게이트 구조물을 형성하는 단계;
    상기 복수의 제2 핀 상에 복수의 제2 더미 게이트 구조물을 형성하는 단계;
    상기 복수의 제1 더미 게이트 구조물 상에 복수의 제1 스페이서 구조물을 형성하는 단계;
    상기 복수의 제2 더미 게이트 구조물 상에 복수의 제2 스페이서 구조물을 형성하는 단계로서, 상기 복수의 제1 스페이서 구조물 및 상기 복수의 제2 스페이서 구조물은 저-k 유전체 물질을 포함하는, 상기 복수의 제2 스페이서 구조물을 형성하는 단계;
    상기 복수의 제1 핀 내에 제1 리세스를 형성하는 단계로서,
    제1 습식 디스컴(descum) 공정을 수행하는 단계; 및
    상기 제 1 습식 디스컴 공정을 수행한 후에, 제1 이방성 에칭 공정을 수행하여, 상기 복수의 제1 핀 내에 상기 제1 리세스를 형성하는 단계
    를 포함하는 상기 제1 리세스를 형성하는 단계;
    상기 복수의 제1 핀 내에 상기 제1 리세스를 형성한 후에, 상기 복수의 제2 핀 내에 제2 리세스를 형성하는 단계로서,
    제2 습식 디스컴 공정을 수행하는 단계; 및
    제2 이방성 에칭 공정을 수행하여, 상기 복수의 제2 핀 내에 제2 리세스를 형성하는 단계
    를 포함하는 상기 제2 리세스를 형성하는 단계; 및
    상기 제1 리세스 내에 제1 소스/드레인 구조물을 에피택셜 성장시키고 상기 제2 리세스 내에 제2 소스/드레인 구조물을 에피택셜 성장시키는 단계
    를 포함하고, 상기 제1 소스/드레인 구조물은 동일한 도전형을 갖는 것인, 방법.
  9. 방법에 있어서,
    기판으로부터 연장되는 제1 핀 및 제2 핀을 형성하는 단계;
    상기 제1 핀 위에서 상기 제1 핀의 측벽을 따라 제1 게이트 스택을, 그리고 상기 제2 핀 위에서 상기 제2 핀의 측벽을 따라 제2 게이트 스택을 형성하는 단계;
    상기 제1 게이트 스택의 측벽을 따라 제1 스페이서를, 그리고 상기 제2 게이트 스택의 측벽을 따라 제4 스페이서를 형성하는 단계로서, 상기 제1 스페이서 및 상기 제4 스페이서는 실리콘 산화탄화물의 제1 조성물을 포함하는, 상기 제1 스페이서 및 상기 제4 스페이서를 형성하는 단계;
    상기 제1 스페이서의 측벽을 따라 제2 스페이서를, 그리고 상기 제4 스페이서의 측벽을 따라 제5 스페이서를 형성하는 단계로서, 상기 제2 스페이서 및 상기 제5 스페이서는 실리콘 산화탄화물의 제2 조성물을 포함하는, 상기 제2 스페이서 및 상기 제5 스페이서를 형성하는 단계;
    상기 제2 스페이서의 측벽을 따라 제3 스페이서를, 상기 제5 스페이서의 측벽을 따라 제6 스페이서를 형성하는 단계로서, 상기 제3 스페이서 및 상기 제6 스페이서는 실리콘 질화물을 포함하는, 상기 제3 스페이서 및 상기 제6 스페이서를 형성하는 단계; 및
    상기 제1 핀 내에서 상기 제3 스페이서에 인접하게 제1 에피택셜 소스/드레인 영역을, 그리고 상기 제2 핀 내에서 상기 제6 스페이서에 인접하게 제2 에피택셜 소스/드레인 영역을 형성하는 단계
    를 포함하고, 상기 제1 에피택셜 소스/드레인 영역은 제1 트랜지스터의 구성요소를 형성하고, 상기 제2 에피택셜 소스/드레인 영역은 제2 트랜지스터의 구성요소를 형성하며, 상기 제1 에피택셜 소스/드레인 영역과 상기 제2 에피택셜 소스/드레인 영역은 동일한 도전형을 갖는 것인, 방법.
  10. 제9항에 있어서, 상기 제2 에피택셜 소스/드레인 영역은 상기 제1 에피택셜 소스/드레인 영역과는 상이한 부피를 갖는, 방법.
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