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Die
Erfindung bezieht sich auf ein Verfahren zur Herstellung von Trench-DRAM-Speicherzellen mit
Stegfeldeffekttransistoren als Auswahltransistoren sowie auf ein
Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit
gekrümmtem
Kanal (CFET) als Auswahltransistoren.
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Speicherzellen
dynamischer Schreib-Lesespeicher (dynamic random access memories, DRAMs)
umfassen jeweils einen Speicherkondensator zur Speicherung elektrischen
Ladung, die einen Informationsgehalt der Speicherzelle charakterisiert, sowie
einen Auswahltransistor zur Adressierung des Speicherkondensators.
Bei Trench-DRAM-Speicherzellen sind die Speicherkondensatoren als
Trenchkondensatoren vorgesehen, die an in ein Halbleitersubstrat
von einer Substratoberfläche
aus eingebrachten Lochgräben
orientiert ausgebildet sind. Eine erste Elektrode oder Innenelektrode
ist dabei als Füllung
des Lochgrabens ausgeführt.
Die Gegen- oder Außenelektrode
ist als dotiertes Gebiet in einem Abschnitt des Halbleitersubstrats
ausgebildet, der einen unteren Abschnitt des Lochgrabens umfängt. In einem
zwischen der Substratoberfläche
und dem unteren Abschnitt ausgebildeten oberen Abschnitt des Lochgrabens
ist die Füllung
des Lochgrabens durch einen Kragenisolator gegen das umfangende
Halbleitersubstrat isoliert. Die Innenelektrode ist von der Außenelektrode
durch ein an der Wandung des Lochgrabens vorgesehenes Kondensatordielektrikum
isoliert.
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Der
Auswahltransistor der Speicherzelle ist als Feldeffekttransistor
vorgesehen, dessen aktives Gebiet im Halbleiter substrat ausgebildet
ist. Das aktive Gebiet weist zwei von einem Bodybereich beabstandete
Source/Drain-Bereiche auf. Eine Gateelektrode steuert die Ladungsträgerverteilung
im Bodybereich zwischen den beiden Source/Drain-Bereichen.
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Im
nicht adressierten Zustand der Speicherzelle sind die beiden Source/Drain-Bereiche
voneinander isoliert. Im adressierten Zustand der Speicherzelle
werden durch ein geeignetes Potential an der Gateelektrode in einem
an das Gatedielektrikum anschließenden Kanalbereich des Bodybereichs
bewegliche Ladungsträger
angereichert, so dass ein leitfähiger
Kanal zwischen den beiden Source/Drain-Bereichen entsteht.
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Die
Isolationseigenschaften des Auswahltransistors im nicht adressierten
Zustand der Speicherzelle sind abhängig von der Länge des
die beiden Source/Drain-Bereiche im adressierten Zustand der Speicherzelle
verbindenden Kanals.
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Bei
herkömmlichen
Zellenfeld-Feldeffekttransistoren mit gekerbtem Kanal (recess channel
array transistor, RCAT) sind die beiden Source/Drain-Bereiche in
einer zur Substratoberfläche horizontalen
Ebene angeordnet. Die Gateelektrode ist in einem Recess-Graben vorgesehen,
der zwischen den beiden Source/Drain-Bereichen des Feldeffekttransistors
in das Halbleitersubstrat eingebracht wird. Eine effektive Kanallänge Leff
ergibt sich aus dem Abstand der beiden Source/Drain-Bereiche sowie aus
der Tiefe, bis zu der der Recess-Graben in das Halbleitersubstrat
eingebracht wird.
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Eine
Anordnung mit DRAM-Trench-Speicherzellen und mit Stegfeldeffekttransistoren
mit in das Halbleitersubstrat eingekerbter Gateelektrode als Auswahltransistoren
ist in der
US 5,945,707 beschrieben.
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In
der
DE 103 61 695
B3 ist ein Feldeffekttransistor mit gekrümmtem Kanal
(curved FET) offenbart, der im Folgenden anhand der
1 beschrieben wird.
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Die 1 zeigt links einen Längsschnitt durch
einen CFET und rechts einen dazu orthogonalen Querschnitt.
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Ein
aktives Gebiet 12 des CFETs ist in einem aus dem Halbleitersubstrat 1 gebildeten
Halbleitersteg 11 ausgebildet. Das aktive Gebiet 12 umfasst zwei
Source/Drain-Bereiche 121, 122 sowie einen Bodybereich 123.
Die beiden Source/Drain-Bereiche 121, 122 sind
jeweils als dotierte Gebiete an einander gegenüber liegenden Enden des Halbleiterstegs
und anschließend
an eine Substratoberfläche 10 des Halbleitersubstrats 1 ausgebildet.
Zwischen den beiden Source/Drain-Bereiche 121, 122 ist
eine Gategrabenstruktur oder Groove-Füllung 14 in den Halbleitersteg 11 eingebracht.
Die Kanallänge
des CFETs ergibt sich aus der Tiefe, bis zu der die Groove-Füllung 14 eingebracht
ist. Der Bodybereich 123 schließt an die beiden Source/Drain-Bereiche 121, 122 an und
erstreckt sich bis unter die Unterkante der Groove-Füllung 14.
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Eine
Gateelektrode des CFETs 4 umfasst zwei einander an den
Längsseiten
des Halbleiterstegs 11 gegenüberliegende Gateelektrodenabschnitte 23, 23', die jeweils
durch ein Gatedielektrikum 20 gegen den Halbleitersteg 11 isoliert
sind. Der CFET 4 ist durch Isolatorstrukturen 2 gegen
orthogonal zu den Längsseiten
benachbarte Strukturen isoliert. Im Längsschnitt sind die Gateelektrodenabschnitte 23, 23' in einer zur
Schnittebene parallelen Ebene angeordnet und strichliert dargestellt.
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In
einem Trench-DRAM-Speicherzellenfeld werden die Auswahltransistoren
zusammen mit den Speicherkondensatoren jeweils hintereinander und voneinander
elektrisch isoliert zu Zellenzeilen angeordnet. Die Zellenzeilen
sind jeweils durch eine der Isolatorstrukturen 2 voneinander
beabstandet.
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In
Betrieb des CFETs 4 wird durch ein geeignetes Potential
an den Gateelektrodenabschnitten 23, 23' in einem an
das Gatedielektrikum 20 anschließenden Kanalbereich 15 des
Bodybereichs 123 ein leitfähiger Kanal ausgebildet, der
die beiden Source/Drain-Bereiche 121, 122 miteinander
verbindet. Durch den Kanal fließt
ein Zellenstrom 16. Die Länge des Kanals wird im Wesentlichen
durch die Tiefe bestimmt, bis zu der die Gategrabenstruktur 14 eingebracht
ist. Eine effektive Kanalbreite wird durch die Ausdehnung der Gateelektrodenabschnitte 23, 23' in zur Substratoberfläche 10 vertikaler
Richtung bestimmt.
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Bei
einer Trench-DRAM-Speicherzelle wird jeweils ein Trenchkondensator
anschließend
an eines der Stirnenden des Halbleiterstegs angeordnet. Zur Verbindung
der Innenelektrode des Trenchkondensators mit dem ersten Source/Drain-Bereich
wird der Kragenisolator in einem an den Halbleitersteg anschließenden Abschnitt
zurückgebildet,
so dass die Innenelektrode im Bereich eines Buried-Strap-Fensters
unmittelbar an das aktive Gebiet des jeweils zugeordneten CFETS
anschließt.
In der Regel durch Ausdiffusion eines Dotierstoffs aus einem Dotierstoffträger wird
ein hochdotiertes Gebiet als vergrabene Verbindung (buried strap)
zwischen der Innenelektrode und dem ersten Source/Drain-Bereich
ausgebildet.
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Der
ohmsche bzw. resistive Widerstand des Buried-Straps ist vergleichsweise
hoch. Der störende Einfluss
des vergleichsweise hohen resistiven Widerstandes wird um so ausgeprägter, je
kleiner die absoluten Abmessungen der Speicherzelle sind, etwa da die
Querschnittsfläche
des Buried-Strap-Fensters abnimmt.
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Ferner
sind in den Isolatorstrukturen jeweils zwei Stränge einander benachbarter Wortleitungen vorgesehen,
die jeweils abschnittsweise die Gateelektrodenabschnitte der Auswahltransistorenausbilden
ausbilden und die zuverlässig
voneinander zu isolieren sind. Aufgrund des geringen Abstands der beiden
Wortleitungsstränge
wirkt zwischen einander benachbarten Wortleitungen eine hohe Koppelkapazität. Zur Verringerung
des Wortleitungslängswiderstandes
sind die Isolatorstrukturen mit einem hohen Aspektverhältnis vorzusehen,
das technologisch schwer beherrschbar sind.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung
von Trench-DRAM-Speicherzellen mit CFETs als Auswahltransistoren
zur Verfügung
zu stellen, mit dem sich eine Reduzierung des Verbindungswiderstands zwischen
der Innenelektrode des Trenchkondensators und dem mit der Innenelektrode
verbundenen Source/Drain-Bereich erzielen lässt. Die Erfindung umfasst
ein Trench-DRAM-Speicherzellenfeld mit Speicherzellen mit jeweils
einem CFET als Auswahltransistor und einem geringen und stabilen
Verbindungswiderstand zwischen dem Auswahltransistor und dem jeweiligen
Trenchkondensator.
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Ein
die Aufgabe lösendes
Verfahren ist im Patentanspruch 1 und ein die Aufgabe lösendes Trench-DRAM-Speicherzellenfeld
im Patentanspruch 13 angegeben. Vorteilhafte Weiterbildungen ergeben
sich aus den jeweiligen Unteransprüchen.
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Gemäß dem erfindungsgemäßen Verfahren zur
Herstellung von Trench-DRAM-Speicherzellen wird zunächst ein
Halbleitersubstrat bereitgestellt.
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In
das Halbleitersubstrat werden Trenchkondensatoren eingebracht, die
in zueinander parallelen Zellenzeilen und in regelmäßiger Weise,
etwa äquidistant,
angeordnet werden. Die Trenchkondensatoren werden jeweils an einem
Lochgraben orientiert ausgebildet. Die Innenelektroden der Trenchkondensatoren
werden jeweils als Füllung
der von einer Substratoberfläche
her in das Halbleitersubstrat eingebrachten Lochgräben vorgesehen
und werden gegen das Halbleitersubstrat isoliert.
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Die
Zellenzeilen werden durch jeweils eine zwischen jeweils zwei Zellenzeilen
vorgesehene, streifenartige Isolatorstruktur voneinander separiert. In
die Isolatorstrukturen werden vergrabene Wortleitungen eingebettet.
Aus dem Halbleitersubstrat gehen innerhalb der Zellenzeilen jeweils
durch zwei benachbarte Trenchkondensatoren in Längsrichtung und zwei benachbarte
Isolatorstrukturen in Querrichtung begrenzte Halbleiterstege hervor.
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Jeweils
anschließend
an die Trenchkondensatoren werden äußere Abschnitte der Halbleiterstege
definiert. Zwischen den zwei äußeren Abschnitten der
Halbleiterstege wird ein mittlerer Abschnitt des Halbleiterstegs
definiert. In den mittleren Abschnitt des jeweiligen Halbleiterstegs
wird eine Gategrabenstruktur eingebracht, die an die zwei an den
jeweiligen Halbleitersteg anschließenden Isolatorstrukturen anschließt.
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In
einem erfindungswesentlichen Schritt wird selektiv auf den Innenelektroden
und auf den äußeren Abschnitten
der Halbleiterstege Halbleitermaterial aufgewachsen. Dabei gehen
aus dem aufgewachsenen Halbleitermaterial Vorläuferverbindungen her vor, die
jeweils die Innenelektrode eines Trenchkondensators mit den beiden
jeweils in der Zellenzeile dem Trenchkondensator benachbarten Halbleiterstegen
verbinden, wobei die Vorläuferverbindungen oberhalb
der Isolatorstrukturen und oberhalb der Gategrabenstrukturen voneinander
separiert bleiben.
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Die
Vorläuferverbindungen
werden zwischen den Innenelektroden und jeweils einem der beiden benachbarten
Halbleiterstege unterbrochen oder entfernt, so dass aus den Vorläuferverbindungen
Oberflächenverbindungen
(Surface-Straps) hervorgehen, über
die jeweils ein Trenchkondensator bzw. die Innenelektrode eines
Trenchkondensators mit genau einem Halbleitersteg verbunden wird.
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Durch
das erfindungsgemäße Verfahren
wird der Verbindungswiderstand zwischen der Innenelektrode des Trenchkondensators
der Speicherzelle und dem Auswahltransistor in vorteilhafter Weise
verringert.
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Bevorzugt
werden die Vorläuferverbindungen
jeweils lediglich unterbrochen, so dass jeweils neben der Oberflächenverbindung
eine auf dem zweiten Source/Drain-Bereich aufliegende Bitkontakt-Verbindung
(BC-Strap) aus der jeweiligen Vorläuferverbindung hervorgeht.
Die Bitkontakt-Verbindung liegt in einem Abschnitt des Halbleiterstegs
auf, in dem der zweite Source/Drain-Bereich des CFETs ausgebildet
wird. Der zweite Source/Drain-Bereich wird über einen Bitkontakt mit einer
Bitleitung bzw. Datenleitung verbunden. Durch die Bitkontakt-Verbindung wird der Übergangswiderstand
zwischen dem im monokristallinen Halbleitersubstrat ausgebildeten
zweiten Source/Drain-Bereich und dem Bitkontakt in vorteilhafter
Weise verringert.
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In
einem an die Substratoberfläche
anschließenden
oberen Abschnitt der Trenchkondensatoren wird jeweils ein Kragenisolator
ausgebildet, durch den die Innenelektrode des jeweiligen Trenchkondensators
gegen das Halbleitersubstrat isoliert wird. In bevorzugter Weise
werden die Kragenisolatoren vor dem Vorsehen der Innenelektroden
in einem an die Substratoberfläche
anschließenden
oberflächennahen
Abschnitt gedünnt,
so dass das Überwachsen der
Kragenisolatoren durch das aufwachsende bzw. abgeschiedene Halbleitermaterial
ermöglicht,
bzw. verbessert wird.
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In
bevorzugter Weise wird vor dem Einbringen der Trenchkondensatoren
und der Isolatorstrukturen eine Schutzschicht vorgesehen, durch
die hindurch die Trenchkondensatoren, die Isolatorstrukturen und
die Gategrabenstrukturen in das Halbleitersubstrat eingebracht werden.
Nach einem Entfernen der Schutzschicht werden dann genau diejenigen Abschnitte
des Halbleitersubstrats freigelegt, die neben den Innenelektroden
zum Aufwachsen des Halbleitermaterials der Surface-Straps bzw. BC-Straps vorgesehen
sind.
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Zum
Einbringen der Gategrabenstrukturen in das Halbleitersubstrat wird
bevorzugt zunächst
auf der abschnittsweise von der Schutzschicht, den Isolatorstrukturen
und der Füllung
der Trenchkondensatoren gebildeten Prozessoberfläche eine Maskenschicht aufgebracht
und photolithographisch strukturiert. Aus der Maskenschicht geht
eine Groove-Maske mit zu jeweils den mittleren Abschnitten der Halbleiterstege
korrespondierenden Fensteröffnungen hervor.
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Die
Groove-Maske wird in die Schutzschicht abgebildet, wobei unterhalb
der Fensteröffnungen der
Groove-Maske angeordnete Abschnitte der Schutzschicht bis zur Substratoberfläche zurückgebildet
bzw. entfernt werden.
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Die
Struktur der Schutzschicht wird in das Halbleitersubstrat abgebildet,
wobei in die mittleren Abschnitte der Halbleiterstege Gategräben eingebracht
werden.
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Die
Gategräben
werden mit den Gategrabenstrukturen gefüllt.
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Das
Füllen
der Gategräben
umfasst bevorzugt ein Anoxidieren des Halbleitersubstrats, das Abscheiden
von Oxynitrid sowie das Zurückätzen des Oxynitrids
bis zur Oberkante der Schutzschicht.
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Das
Vorgehen beim Einbringen der Isolatorstrukturen ist abhängig von
der angestrebten Bitleitungs-Architektur.
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Nach
einer ersten bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
wird eine so genannte Folded-Bitline-Architektur realisiert. Dazu werden
durch die Schutzschicht Isolatorgräben in das Halbleitersubstrat
eingebracht. Unterhalb einer Unterkante der Wortleitungen werden
in den Isolatorgräben
Bodenisolatorstrukturen ausgebildet.
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Entlang
der freigelegten vertikalen Seitenwände der Halbleiterstege wird
ein Gatedielektrikum vorgesehen, etwa durch Oxidation des Halbleitersubstrats
oder durch Abscheiden eines dielektrischen Materials.
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In
den Isolatorgräben
werden etwa durch konforme Abscheidung und anisotrope Rückbildung eines
leitfähigen
Materials Stränge
von Spacer-Wortleitungen entlang der Längswände der Halbleiterstege ausgebildet.
Ein dielektrisches Material wird aufgebracht, durch das die Isolatorgräben gefüllt und
die jeweils im selben Isolatorgraben vorgesehenen Spacer-Wortleitungen voneinander
isoliert werden.
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Jeweils
eine Wortleitung wird durch zwei Spacer-Wortleitungen oder Wortleitungsstränge gebildet,
die einander jeweils an der zugeordneten Zellenzeile bzw. den Halbleiterstegen
der zugeordneten Zellenzeile gegenüberliegen. Die jeweils in zwei Wortleitungssträngen ausgebildeten
Wortleitungen adressieren alle entlang der jeweils zugeordneten Zellenzeile
ausgebildeten Speicherzellen. Die beiden im selben Isolatorgraben
ausgebildeten Wortleitungsstränge
sind zwei unterschiedlichen und voneinander unabhängig steuerbaren
Wortleitungen zugeordnet.
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Jeweils
benachbarte Zellenzeilen werden um eine halbe Zellenlänge gegeneinander
versetzt vorgesehen. Die Bit- oder Datenleitungen werden orthogonal
zu den Wortleitungen ausgebildet. Jede Wortleitung adressiert lediglich
jede zweite Bitleitung, so dass einander benachbarte Bitleitungen
im Sinne einer Folded-Bitline-Architektur auf einen gemeinsamen
Leseverstärker
geführt
werden können,
wobei die eine, nicht adressierte Bitleitung in bevorzugter Weise
als Referenzbitleitung für
die andere, adressierte Bitleitung herangezogen wird. Die adressierte Bitleitung
und die jeweils zugeordnete Referenzbitleitungen sind gut einander
angepasst. Der Einfluss von Störungen
und Rauschphänomenen
auf das Ergebnis des Lesevorgangs ist reduziert.
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Nach
einer zweiten bevorzugten Ausführungsform
zum Einbringen der Isolatorstrukturen werden die Wortleitungen im
Sinne einer offenen Bitleitungs-Architektur (open bitline) ausgeführt. Die Isolatorgräben werden
in das Halbleitersubstrat eingebracht und mit Vorläuferstrukturen
aus einem dielektrischen Material gefüllt. Selektiv auf dem Füllmaterial
der Innenelektroden der Trenchkondensatoren wird Halbleitermaterial
aufgewachsen. Das Halbleitermaterial wächst vertikal und aus gehend
von der freiliegenden Oberfläche
des Trenchkondensators bzw. dessen Füllung auch in horizontaler
Richtung auf. Durch das aufwachsende Halbleitermaterial wird eine
Trench-Hilfsmaske
mit zu den Trenchkondensatoren justierten Maskenabschnitten ausgebildet. Durch
die Maskenabschnitte werden jeweils an die Trenchkondensatoren anschließende Abschnitte
der Vorläuferstrukturen
abgedeckt.
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Die
Vorläuferstrukturen
werden außerhalb der
Maskenabschnitte anisotrop zurückgebildet.
Dabei werden an die Halbleiterstege anschließende Abschnitte der Vorläuferstrukturen
bis zur Unterkante der Wortleitungen zurückgebildet. An die Trenchkondensatoren
anschließende
Abschnitte unterhalb der Maskenabschnitte bleiben erhalten und bilden
jeweils einem Trenchkondensator zugeordnete Wortleitungs-Trenchisolatoren.
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An
den freigelegten vertikalen Seitenwänden der Halbleiterstege wird
ein Gatedielektrikum vorgesehen. Die Isolatorgräben werden im freigelegten Bereich
bis zur Oberkante der Wortleitungen mit einem leitfähigen Material
gefüllt.
Durch das leitfähige Material
wird pro Isolatorgraben eine Wortleitung ausgebildet.
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Die
Wortleitungen sind dabei jeweils beiden vom jeweiligen Isolatorgraben
voneinander beabstandeten Zellenzeilen zugeordnet. Jede Wortleitung adressiert
entlang ihrer Ausdehnung längs
der Zellenzeilen abwechselnd Speicherzellen der einen Zellenzeile
und Speicherzellen der anderen Zellenzeile. Zur Adressierung der
Speicherzellen ist nur jede zweite Wortleitung notwendig. Die anderen
Wortleitungen werden als Backgate-Leitungen angesteuert.
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Da
jede Wortleitung alle Bitleitungen des betreffenden Zellenfeldes
adressiert, können
die Lesesignale nicht mehr auf die jeweils benachbarte Bitleitung
referenziert werden. Es ergibt sich eine offene Bitleitungs-Architektur.
Die Wortleitungen sind in vorteilhafter Weise durch die Zellenzeilen
gut voneinander isoliert und entkoppelt. Das Aspektverhältnis bei der
Prozessierung in den Isolatorgräben
ist reduziert. Der Abstand zwischen den Wortleitungen und den jeweils
angrenzenden Trenchkondensatoren wird vergrößert und dadurch die Koppelkapazität zwischen den
Wortleitungen und den Innenelektroden der angrenzenden Trenchkondensatoren
reduziert.
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Werden
die Wortleitungen bei der Folded-Bitline-Struktur durch eine im
Zuge der Ausbildung des Gateoxids auf der polykristallinen Innenelektrode
aufgewachsene, vergleichsweise dünne Oxidschicht
von den an die jeweilige Wortleitung angrenzenden Trenchkondensatoren
isoliert, so tritt an deren Stelle bei der Open-Bitline-Struktur
in vorteilhafter Weise der Wortleitungs-Trenchisolator als verstärkte Isolationsschicht.
Die elektrische Isolation zwischen den Trenchkondensatoren und den
Wortleitungen wird verbessert.
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In
bevorzugter Weise wird nach dem Entfernen der Schutzschicht das
Halbleitersubstrat mit einem Opferoxid versehen. Nach Vorsehen des
Opferoxids werden Implantationen zur Ausbildung dotierter Wannen
im Bereich der Source/Drain-Bereiche der CFETs ausgeführt.
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In
weiter bevorzugter Weise wird das Opferoxid vor dem Aufwachsen des
Halbleitermaterials entfernt. Durch das Dotieren der äußeren Abschnitte der
Halbleiterstege vor dem Aufwachsen der Oberflächenverbindungen geht aus den
Halbleiterstegen jeweils ein Halbleiterkörper eines Feldeffekttransistors mit
gekrümmtem
Kanal hervor, dessen Gateelektrode als Abschnitt einer Wortleitungen
ausgebildet ist.
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Zur
Verringerung des resistiven Widerstandes der Oberflächenverbindungen
bzw. eines Übergangswiderstands
zu den Oberflächenverbindungen werden
die Oberflächenverbindungen
silizidiert. Die Silizidierung kann in vorteilhafter Weise vor dem
Unterbrechen der Vorläuferverbindungen
materialselektiv in selbstjustierter Weise erfolgen.
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Das
erfindungsgemäße Trench-DRAM-Speicherzellenfeld
umfasst in streifenartige Isolatorstrukturen eingebettete und abschnittsweise
Gateelektroden von Auswahltransistoren ausbildende Wortleitungen
sowie jeweils zu einer Mehrzahl in durch die parallelen Isolatorstrukturen
voneinander beabstandeten Zellenzeilen angeordnete Speicherzellen.
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Die
Speicherzellen umfassen jeweils einen Trenchkondensator zur Speicherung
einer einen Dateninhalt der Speicherzelle charakterisierenden elektrischen
Ladung und einen Auswahltransistor zur Adressierung des Trenchkondensators.
Der Trenchkondensator ist an einem Lochgraben orientiert ausgebildet,
der von einer Substratoberfläche
her in das Halbleitersubstrat eingebracht ist. Eine Innenelektrode
des Trenchkondensators ist als Füllung
des Lochgrabens vorgesehen und gegen das Halbleitersubstrat isoliert.
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Ein
aktives Gebiet des Auswahltransistors ist in einem Halbleitersteg
ausgebildet, der von jeweils zwei benachbarten Isolatorstrukturen
und zwei innerhalb derselben Zellenzeile benachbarten Trenchkondensatoren
begrenzt ist. Das aktive Gebiet umfasst einen ersten mit der Innenelektrode
des Trenchkondensators verbundenen Source/Drain-Bereich und einer
vom ersten Source/Drain-Bereich beabstandeten zweiten Source/Drain-Bereich,
die jeweils als dotierte Gebiete innerhalb des Halbleiterstegs vorgesehen
sind. Zwischen den beiden Source/Drain-Bereichen ist eine Gategrabenstruktur
in den Halbleitersteg eingebracht, so dass im durchgeschalteten
Zustand des Auswahltransistors ein leitfähiger Kanal zwischen den beiden
Source/Drain-Bereichen entlang mindestens einer vertikalen Seitenwand
des Halbleiterstegs und unterhalb der Gategrabenstruktur verlaufen
ausgebildet wird.
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Erfindungsgemäß sind die
Innenelektrode des Trenchkondensators und der erste Source/Drain-Bereich
des Auswahltransistors mit einer oberhalb der Substratoberfläche angeordneten,
elektrisch leitenden Oberflächenverbindung
aus einem Halbleitermaterial verbunden.
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Das
Halbleitermaterial ist bevorzugt Silizium oder enthält Silizium
oder eine Siliziumverbindung.
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Der
elektrische Widerstand zwischen dem ersten Source/Drain-Bereich und der Innenelektrode ist
durch die Ausbildung als Oberflächenverbindung stabil
reduziert.
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In
bevorzugter Weise sind die Oberflächenverbindungen mindestens
teilweise aus einem Metallsilizid vorgesehen. Dadurch wird in vorteilhafter Weise
der resistive Widerstand der Oberflächenverbindung weiter reduziert.
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In
bevorzugter Weise ist auf der Substratoberfläche oberhalb des zweiten Source/Drain-Bereichs
eine in der Art der Oberflächenverbindung ausgebildete
Bitkontaktverbindung vorgesehen. Der Übergangswiderstand zwischen
dem zweiten Source/Drain-Bereich und einem Bitkontakt, der eine
Verbindung zur jeweils zugeordneten Bitleitung vermittelt, ist reduziert.
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Bei
einem Trench-DRAM-Speicherzellenfeld in offener Bitleitungs-Architektur
ist pro Isolatorgraben jeweils genau eine Wortleitung vorgesehen.
Die Kapazität
zwischen benachbarten Wortleitungen ist daher deutlich reduziert.
Das Isolieren der Wortleitungen voneinander ist vereinfacht und
der Widerstand der Wortleitungen kann reduziert werden. Bei der Prozessierung
der Isolatorgräben
sind die Aspektverhältnisse
reduziert.
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Der
Abstand zwischen den Wortleitungen und den jeweils angrenzenden
Trenchkondensatoren ist vergrößert und
dadurch die Koppelkapazität
zwischen den Wortleitungen und den Innenelektroden der jeweils angrenzenden
Trenchkondensatoren reduziert.
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Durch
einen von der Ausbildung des Gateoxids unabhängigen Wortleitungs-Trenchisolator
als verstärkte
Isolationsschicht zwischen den Wortleitungen und den Innenelektroden
der jeweils benachbarten Trenchkondensatoren ist die elektrische
Isolation zwischen den Trenchkondensatoren und den Wortleitungen
verbessert.
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Nachfolgend
werden die Erfindung und deren Vorteile anhand von Zeichnungen näher erläutert, wobei
einander entsprechende Komponenten jeweils mit denselben Bezugszeichen
bezeichnet sind. Es zeigen in jeweils vereinfachter, nicht maßstabsgetreuer
und schematischer Darstellung:
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1:
einen Längsschnitt
und einen Querschnitt durch einen CFET;
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2:
eine Draufsicht auf einen Maskenstapel zur Ausbildung eines Trench-DRAM-Speicherzellenfeldes
mit einer Schnittlinie A-D entsprechend den 4 und 6;
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3:
ein topographisches Schaltbild eines Trench-DRAM-Speicherzellenfeldes gemäß der 4 mit Folded-Bitline-Architektur;
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4: ein erstes Ausführungsbeispiel des erfindungsgemäßen Verfahrens
zur Herstellung eines Trench-DRAM-Speicherzellenfeldes in Folded-Bitline-Architektur
in Querschnitten;
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5:
ein topographisches Schaltbild eines Trench-DRAM-Speicherzellenfeldes gemäß der 6 mit Open-Bitline-Architektur; und
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6: ein zweites Ausführungsbeispiel des erfindungsgemäßen Verfahrens
zur Herstellung eines Trench-DRAM-Speicherzellenfeldes mit Open-Bitline-Architektur
in Querschnitten.
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Die 1 wurde
bereits eingangs erläutert.
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In
der 2 ist ein Stapel von Masken zur Ausbildung eines
Trench-DRAM-Speicherzellenfeldes in einem Halbleitersubstrat dargestellt,
aus dem sich eine Draufsicht auf einen Ausschnitt des Trench-DRAM-Speicherzellenfeldes
ergibt. Dabei sind von Lochmasken die Öffnungen und von Streifenmasken
aus den Streifenmasken resultierende Stegstrukturen oder Grabenstrukturen
dargestellt. Im Bereich einer Speicherzelle 100 wird auf
die anhand der Masken ausgebildeten Strukturen verwiesen.
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Den
Fensteröffnungen 91 einer
Trenchmaske entsprechen im Halbleitersubstrat ausgebildete Trenchkondensatoren 3.
Die Trenchkondensatoren 3 sind innerhalb von Zellenzeilen 110 jeweils
im Abstand einer Zellenlänge
angeordnet. Jeweils be nachbarte Zellenzeilen 110 sind um
die halbe Zellenlänge gegeneinander
versetzt vorgesehen. Entsprechend einer Isolatorgrabenmaske mit
Stegabschnitten 92 werden zwischen den Zellenzeilen 110 streifenartig parallele
Isolatorgräben
gleichmäßiger Breite
eingebracht. Korrespondierend zu den Stegabschnitten 92 werden
dabei innerhalb der Zellenzeile 110 zwischen jeweils zwei
benachbarten Trenchkondensatoren 3 Halbleiterstege 11 ausgebildet.
Im Bereich von Fensteröffnungen 93 einer
Gategraben- oder Groove-Maske werden mittlere Abschnitte der Halbleiterstege 11 zurück- und
dabei in den Halbleiterstegen 11 Gategräben (Grooves) 13 ausgebildet.
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In
einem nicht photolithographischen Verfahren werden auf den Halbleiterstegen 11 Vorläuferverbindungen
vorgesehen, die sich in der Verlängerung der
Halbleiterstege 11 über
die Öffnungen
der Trenchkondensatoren 3 erstrecken und oberhalb der Gategräben 13 unterbrochen
sind.
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Im
Bereich von Fensteröffnungen 94 einer Cut-Maske
werden die Vorläuferverbindungen
abschnittsweise zurückgebildet
bzw. entfernt.
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Aus
den Vorläuferverbindungen
gehen jeweils eine Oberflächenverbindung
bzw. Surface-Strap 7 zwischen jeweils einem Trenchkondensator 3 und
einem in diesem Beispiel links anschließenden Halbleitersteg 11 sowie
eine Bitkontaktverbindung bzw. BC-Strap 7' zwischen dem Trenchkondensator 3 und
dem Gategraben 13 der in der selben Zellenzeile 110 nach
rechts anschließenden
Speicherzelle hervor. Korrespondierend zu Fensteröffnungen 95 einer
Bitkontaktmaske werden auf den Bitkontaktverbindungen aufliegende
Bitkontakte 82 ausgebildet. Die Bitkontakte 82 werden
durch Bitleitungen verbunden, die jeweils entsprechend Stegabschnitten 96 einer
Bitleitungsmaske orthogonal zu den Zellenzeilen 110 verlaufen.
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In
der 2 sind jeweils der Trenchkondensator 3,
der an den Trenchkondensator 3 nach links anschließende Halbleitersteg 11 sowie
der Bitkontakt 82 einer der Speicherzellen 100 gezeigt.
Der Halbleitersteg 11 ist zwischen dem Trenchkondensator 3 und
dem Bitkontakt 82 durch den Gategraben 13 eingekerbt.
Der Halbleitersteg 11 bildet ein aktives Gebiet eines als
CFET ausgebildeten Auswahltransistors der Speicherzelle 100.
Eine Gateelektrode des CFETs wird durch Abschnitte einer Wortleitung
bzw. Gateleiterstruktur ausgebildet, die beiderseits entlang den
Längsseiten
des Halbleiterstegs 11 ausgebildet sind.
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Ein
erster Source/Drain-Bereich des CFETs ist unterhalb des Surface-Straps 7 zwischen
dem Gategraben 13 und dem Trenchkondensator 3 im Halbleitersteg 11 ausgebildet
und mit einer Innenelektrode des Trenchkondensators 3 verbunden.
Ein zweiter Source/Drain-Bereich des CFETs ist unterhalb des Bitkontaktes 82 im
Halbleitersteg 11 ausgebildet. In Abhängigkeit eines Potentials der
Gateelektrode wird im aktiven Gebiet des CFETs ein leitfähiger Kanal
ausgebildet, der den ersten Source/Drain-Bereich mit dem zweiten
Source/Drain-Bereich verbindet und dabei unter den Gategraben 13 hindurch
geführt
ist.
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Die 3 zeigt
das schematisierte Schaltbild eines Trench-DRAM-Speicherzellenfeldes gemäß der 2 in
Folded-Bitline-Architektur.
Die Wortleitungen WL1, WL2, WL3 sind mit jeweils zwei parallelen,
einander an den Zellenzeilen gegenüberliegenden Wortleitungssträngen WLnA,
WLnB vorgesehen. Dabei sind innerhalb desselben Isolatorgrabens
jeweils zwei Wortleitungsstränge
WLnB, WL(n+1)A verschiedener Wortleitungen WLn, WL(n+1) angeordnet.
Die beiden Wortleitungsstränge
WLnA, WLnB einer Wortleitung WLn steuern als doppelseitige Gateelektrode
Auswahltransistoren 4 von Speicherzellen 100.
Die Auswahl transistoren 4 steuern ein Laden und Entladen
eines als Trenchkondensator ausgebildeten Speicherkondensators 3.
Die Ladung der Trenchkondensatoren 3 wird über Daten- bzw.
Bitleitungen BLn, BLn/ zu- bzw. abgeführt. Die Speicherzellen 100 jeweils
benachbarter Zellenzeilen sind um jeweils eine halbe Zellenlänge gegeneinander
versetzt angeordnet, so dass jeweils benachbarte Bitleitungen BLn,
BLn/, BLn+1 jeweils benachbarten Wortleitungen WLn, WLn+1 zugeordnet
sind. Von zwei einander benachbarten Bitleitungen BLn, BLn/ wird
jeweils nur eine adressiert, so dass die jeweils andere beim Lesevorgang
der ersten als Referenzleitung herangezogen werden.
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Die 4A bis 4I stellen
Querschnitte entlang der Linie A-B-C-D der 2 in verschiedenen
Phasen eines Ausführungsbeispiels
des erfindungsgemäßen Verfahrens
zur Herstellung eines Trench-DRAM-Speicherzellenfeldes mit CFETs
als Auswahltransistoren dar. Den Querschnitten sind jeweils Draufsichten
auf die jeweiligen Strukturen mit Kennzeichnung der Schnittlinien
beigefügt.
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Ein
Halbleitersubstrat 1 wird bereitgestellt und auf einer
Substratoberfläche 10 des
Halbleitersubstrats 1 eine Schutzschicht 6 aufgebracht.
Die Schutzschicht 6 wird aus Siliziumnitrid vorgesehen. Der
Schutzschicht 6 (pad nitride) können weitere Schichten, wie
etwa eine Spannungsausgleichsschicht, unterliegen.
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Im
Halbleitersubstrat 1 werden Trenchkondensatoren 3 ausgebildet.
Die Trenchkondensatoren 3 werden dabei jeweils an einem
Lochgraben orientiert ausgebildet, der durch die Schutzschicht 6 hindurch
in das Halbleitersubstrat 1 eingebracht wird. Außerhalb
des dargestellten Bereichs ist eine Außenelektrode des Trenchkondensators 3 als
dotiertes Gebiet in einem Abschnitt des Halbleitersubstrats 1 ausgebildet,
der einen unteren Abschnitt des Lochgrabens umfängt. Eine Füllung des Lochgrabens mit einem
leitfähigen
Material definiert eine Innenelektrode 31 des Trenchkondensators 3.
Die Füllung
ist im unteren Abschnitt des Lochgrabens durch ein an der Wandung
des Lochgrabens vorgesehenes Kondensatordielektrikum 35 gegen
die Außenelektrode
isoliert. Zwischen der Substratoberfläche 10 und dem unteren
Abschnitt ist der Lochgraben mit einem Kragenisolator 32 ausgekleidet,
der die Innelektrode 31 des Trenchkondensators 3 gegen
das umfangende Halbleitersubstrat 1 isoliert und entkoppelt.
Der Kragenisolator 32 ist oberhalb der Substratoberfläche 10 zurückgebildet
bzw. in der Dicke reduziert und gedünnt.
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Zwischen
die zu Zellenzeilen 110 angeordneten Trenchkondensatoren 3 werden
streifenartig parallele Isolatorgräben 2 gleichmäßiger Breite
eingebracht und mit einem dielektrischen Material gefüllt.
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Gemäß dem in
der 4A dargestellten Querschnitt B-C entlang einer
Zellenzeile wird ein aus dem Halbleitersubstrat 1 ausgebildeter
Halbleitersteg 11 innerhalb der Zellenzeile durch zwei
einander benachbarte Trenchkondensatoren 3 begrenzt. Der
Halbleitersteg 11 ist gegen beide Trenchkondensatoren 3 durch
die jeweiligen Kragenisolatoren 32 isoliert. Aus dem Abschnitt
C-D des Querschnitts durch den Mittelpunkt eines Trenchkondensators 3 senkrecht
zur Zellenzeile ergibt sich, dass die Trenchkondensatoren 3 jeweils
durch Isolatorstrukturen 2 von Halbleiterstegen 11 isoliert
sind, die in den jeweils benachbarten Zellenzeilen angeordnet sind.
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Neben
dem Querschnitt durch ein Zellenfeld 51 ist ein Querschnitt
durch einen simultan prozessierten Unterstützungsschaltungsbereich 52 eines DRAMs
dargestellt. Im Unterstützungsschaltungsbereich 52 sind
Flachgrabenisolatorstrukturen 21 ausgebildet, außerhalb
derer das Halbleitersubstrat 1 durch die Schutzschicht 6 abgedeckt
wird.
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In
der beigefügten
Draufsicht ist die Schutzschicht 6 gezeigt, die innerhalb
der Zellenzeilen 110 durch die Füllungen der Trenchkondensatoren 3 und zwischen
den Zellenzeilen 110 durch Isolatorstrukturen 2 in
einzelne Felder gegliedert wird. Die Felder der Schutzschicht 6 liegen
jeweils im Bereich der Halbleiterstege 11 auf der Substratoberfläche 10 auf.
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Auf
die abschnittsweise aus den Feldern der Schutzschicht 6,
den Isolatorstrukturen 2 und den Füllungen 31 der Trenchkondensatoren 3 gebildete Prozessfläche wird
eine Groove-Maskenschicht
aufgebracht und photolithographisch strukturiert. Dabei geht aus
der Groove-Maskenschicht eine Groove-Maske 71 mit Fensteröffnungen 71' in der Projektion
von mittleren Abschnitten der Halbleiterstege 11 hervor.
Im Bereich der Fensteröffnungen 71' werden die
Schutzschicht 6 in der Projektion der mittleren Abschnitte
der Halbleiterstege 11 sowie an die mittleren Abschnitte
anschließende
Abschnitte der Isolatorstrukturen 2 freigelegt.
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Das
Material der Schutzschicht 6 wird selektiv gegen das Material
der Groove-Maske 71 und das Material der Isolatorstrukturen 2 bis
zur Substratoberfläche 10 zurückgebildet,
wobei die mittleren Abschnitte der Halbleiterstege 11 freigelegt
werden. Die freigelegten mittleren Abschnitte der Halbleiterstege 11 werden
zurückgebildet,
wobei Gategräben 13 in die
Halbleiterstege 11 eingebracht werden.
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Entsprechend
der 4B sind jeweils in die mittleren Abschnitte der
Halbleiterstege 11 Gategräben 13 eingebracht.
Die Gategräben 13 werden
jeweils innerhalb der Zellenzeile durch die nicht zurück geätzten Abschnitte
der Halbleiterstege 11 und senkrecht zur Zellenzeile entsprechend
dem Abschnitt C-D des Querschnitts durch die Isolatorstrukturen 2 begrenzt.
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Die
Groove-Maske 71 wird entfernt und das freiliegende Halbleitersubstrat 1 anoxidiert.
Oxynitrid wird abgeschieden, wobei die Gategräben 13 gefüllt werden.
Das abgeschiedene Oxynitrid wird bis zur Oberkante der Schutzschicht 6 zurückgebildet.
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Gemäß 4C sind
die Gategräben 13 jeweils
mit Gategrabenstrukturen 14 gefüllt.
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Der
Unterstützungsschaltungsbereich 52 wird
durch eine Hilfsmaske 72 abgedeckt. Im Zellenfeld 51 werden
die Isolatorstrukturen 2 selektiv gegen Silizium und Siliziumnitrid
bis zur Unterkante der vorzusehenden Wortleitungen zurückgebildet.
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Entsprechend
der 4D verbleiben in den Isolatorgräben unterhalb
der Unterkante der vorzusehenden Wortleitungen Bodenisolatoren 22.
Der Unterstützungsschaltungsbereich 52 ist
durch die Hilfsmaske 72 abgedeckt. Wie in den Abschnitten
A-B und C-D des Querschnitts dargestellt, sind die Längsseiten
der Halbleiterstege 11 freigelegt.
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Spacer-Wortleitungen
werden formiert. Dazu wird an den freiliegenden Längsseiten
der Halbleiterstege 11 ein Gatedielektrikum 20 vorgesehen,
etwa durch Oxidation des Halbleitersubstrats 1 oder durch Abscheiden
eines dielektrischen Materials. Ein leitfähiges Material wird mit hoher
Konformität
abgeschieden und anisotrop zurückgeätzt, wobei
entlang der Seitenwände
der Halbleiterstege 11 und der freigelegten obe ren Abschnitte
der Trenchkondensatoren 3 verlaufende Stränge von
Wortleitungen 23, 23' ausgebildet werden. Die Wortleitungen 23, 23' werden bis
unter die Substratoberfläche 10 zurückgebildet.
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Ausgehend
von den Isolatorgräben 2 werden die
Halbleiterstege 11 oberhalb der Oberkante der Wortleitungen 23, 23' dotiert, wobei
erste und zweite Source/Drain-Bereiche 121, 122 ausgebildet
werden. Das Dotieren erfolgt etwa durch Schrägionenimplantation, durch Dotierung
aus der Gasphase oder durch das Abscheiden eines hochdotierten Materials
(doped glass) mit anschließendem
Austreiben des Dotierstoffs aus dem hochdotierten Material in das
angrenzende Halbleitersubstrat 1.
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Ein
dielektrisches Material, etwa Siliziumoxid wird abgeschieden. Dabei
werden die Isolatorgräben gefüllt. Das
abgeschiedene dielektrische Material wird bis zur Oberkante der
Schutzschicht 6 abgetragen und planarisiert.
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Es
ergibt sich die in der 4E dargestellte Struktur. Im
Abschnitt A-B des Querschnitts sind zwei Isolatorgräben 2 mit
einem dazwischenliegenden Halbleitersteg 11 dargestellt.
In den Isolatorgräben 2 sind
jeweils Paare von Wortleitungssträngen 23, 23' angeordnet.
Eine Wortleitung wird dabei durch zwei einander am Halbleitersteg 11 gegenüberliegende Wortleitungsstränge 23, 23' ausgebildet.
Die Wortleitungen sind jeweils durch eine Bodenisolatorstruktur 22 gegen
das unterliegende Halbleitersubstrat 1 isoliert. Oberhalb
der Wortleitungsstränge 23, 23' sind die Isolatorgräben bis
zur Oberkante der Schutzschicht 6 mit einer dielektrischen
Füllung 25 gefüllt, durch
die auch die Wortleitungsstränge 23, 23' im selben Isolatorgraben
voneinander isoliert sind.
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Oberhalb
der Oberkante der Wortleitungen 23, 23' sind im gezeigten
Halbleitersteg 11 ausgehend von den Isolatorgräben 2 erste
und zweite Source/Drain-Bereiche 121, 122 als
dotierte Gebiete eingebracht.
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Im
Abschnitt B-C sind die Wortleitungen 23, 23' in zur Schnittebene
parallelen Ebenen ausgebildet und in der 4E strichliert
dargestellt.
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In
der beigefügten
Draufsicht sind die Wortleitungsstränge 23, 23' durch die dielektrische
Füllung 25 abgedeckt
und deren Umrisse strichliert dargestellt.
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Die
Schutzschicht 6 wird entfernt und dabei die Substratoberfläche 10 des
Halbleitersubstrats 1 im Bereich der Halbleiterstege 11 freigelegt.
Bevorzugt werden dabei das Siliziumnitrid der Schutzschicht 6 sowie
das Siliziumoxid der dielektrischen Füllung 25 im selben Ätzschritt
zurückgeätzt. Die
freiliegenden Abschnitte des Halbleitersubstrats 1 werden
mit einem Opferoxid 111 abgedeckt. Wannenimplantationen
werden ausgeführt.
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Nach
den Wannenimplantationen wird das Opferoxid 111 entfernt
und ein Support-Gateoxid aufgewachsen. Aus dem Support-Gateoxid
geht das Gateoxid für
Transistoren im Unterstützungsschaltungsbereich 52 hervor.
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Eine
Schicht aus Polysilizium wird abgeschieden. Durch Strukturierung
des abgeschiedenen Polysiliziums werden im Unterstützungsschaltungsbereich 52 auf
dem Support-Gateoxid aufliegende Gateleiterstrukturen 80 erzeugt.
Durch die Ausbildung von Seitenwand-Isolatorstrukturen 81 sowie das
Dotieren von Source/Drain-Bereichen 86 im Unterstützungsschaltungsbereich 52 werden
im Unterstützungsschaltungsbereich Transistoren
formiert. Das Zellenfeld 51 kann während der Prozessierung des
Unterstützungsschaltungbereichs 52 durch
eine Blockmaske abgedeckt werden.
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Gemäß der 4F sind
im Unterstützungsschaltungsbereich 52 durch
vertikale Seitenwand-Isolatorstrukturen 81 vertikal eingekapselte Gateleiterstrukturen 80 sowie
Support-Dotierungen 86 ausgebildet.
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Im
Zellenfeld 51 sind erste und zweite Source/Drain-Bereiche 121, 122 ausgebildet,
deren Unterkanten jeweils zu den Oberkanten der Wortleitungen 23, 23' justiert sind.
In den vormals von der Schutzschicht 6 bedeckten Abschnitten
ist das Halbleitersubstrat 1 von der Schutzschicht 111 abgedeckt. Die
Gategrabenstrukturen 14, die dielektrische Füllung 25 sowie
die Füllung 31 der
Lochgrabenkondensatoren 3 sind zurückgebildet. In diesem Ausführungsbeispiel
werden dabei die Oberkanten der zurückgebildeten dielektrischen
Füllungen 25', der Gateleiterstrukturen 14 sowie
der Füllungen 31 der Trenchkondensatoren 3 jeweils
mit der Oberkante oberhalb der Substratoberfläche 10 vorgesehen.
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Der
beigefügten
Draufsicht ist zu entnehmen, dass jeweils zwei freigelegte und danach
mit dem Opferoxid 111 abgedeckte Abschnitte des Halbleitersubstrats 1 in
der Zellenzeile an einander gegenüberliegenden Seiten eines Trenchkondensators an
dessen Füllung 31 anschließen. Die
Füllung 31 wird
in der Regel aus dotiertem Polysilizium vorgesehen. Das Halbleitersubstrat 1 ist
monokristallines Silizium. Jeweils zwei freigelegte Abschnitte und
die von den beiden Abschnitten eingefasste Füllung 31 bilden eine
zusammenhängende
Basisstruktur aus Silizium. Innerhalb derselben Zellenzeile 110 sind
die Basisstrukturen durch die Gategrabenstrukturen 14 aus
Oxynitrid voneinander getrennt. Einander benachbarte Zellenzei len 110 sind
durch die zurückgebildete
dielektrische Füllung 25' voneinander
separiert.
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Im
Zellenfeld 51 wird das Support-Gateoxid entfernt und auf
die in der 4F in der Draufsicht dargestellte
Struktur materialselektiv Silizium aufgewachsen. Das Silizium wächst auf
der Füllung 31 sowie
auf den freigelegten Abschnitten der Halbleiterstege 1 in
vertikaler Richtung und in geringerem Umfang auch in horizontaler
Richtung auf. Ein eventuell zwischen der Füllung 31 und den benachbarten
freigelegten Abschnitten noch vorgesehener Kragenisolator 32 wird überwachsen.
Das aufgewachsene Silizium bildet auf den Basisstrukturen aufliegende
Vorläuferverbindungen 73.
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Die
Vorläuferverbindungen 73 sind
in der 4G dargestellt. Die Vorläuferverbindungen 73 liegen
auf den aus Silizium gebildeten Basisstrukturen auf. In den Zellenzeilen
werden die Vorläuferverbindungen
durch die Gategrabenstrukturen 14 und zu benachbarten Zellenzeilen
durch die dielektrische Füllung 25' voneinander
separiert.
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Entsprechend
des Abschnitts B-C der Schnittdarstellung liegen die Vorläuferverbindungen 73 jeweils
auf beiden an die Füllung 31 anschließenden freigelegten
Abschnitten des Halbleitersubstrats 1 auf, die einander
benachbarten Speicherzellen zugeordnet sind.
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Eine
Cut-Maskenschicht wird aufgebracht und in einem photolithographischen
Schritt strukturiert, wobei aus der Cut-Maskenschicht eine Cut-Maske 74 mit
Cut-Öffnungen 74' hervorgeht. Durch
die Cut-Öffnungen 74' wird jeweils
ein Abschnitt einer Vorläuferverbindung 73 jeweils
zwischen der Füllung 31 und
dem Halbleitersteg der in derselben Zellenzeile benachbarten Speicherzelle freigelegt.
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Die
Vorläuferverbindungen 73 und
darunter liegende Abschnitte des Halbleitersubstrats 1 bzw. der
Füllungen 31 werden
abschnittsweise entfernt bzw. bis mindestens zur Oberkante des nicht
gedünnten
Abschnitts des Kragenisolators 32 oder darunter zurückgebildet.
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Wie
in der 4H dargestellt, sind die vormaligen
Vorläuferverbindungen 73 jeweils
durch einen Cut 70 in eine Oberflächenverbindung bzw. einen Surface-Strap 7 und
eine Bitkontaktverbindung bzw. einen BC-Strap 7' getrennt. Der
Surface-Strap 7 verbindet
die Füllung 31 mit
dem ersten Source/Drain-Bereich 121 des
in derselben Zellenzeile links benachbarten Auswahltransistors.
Der aus derselben Vorläuferverbindung
hervorgegangene Bitkontakt-Strap 7' liegt auf dem zweiten Source/Drain-Bereich 122 des
Auswahltransistors der rechts benachbarten Speicherzelle auf.
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In
der beigefügten
Draufsicht sind durch die Cut-Öffnungen 74' der Cut-Maske 74 jeweils
die Füllung 31 eines
Trenchkondensators sowie die Oberfläche des Halbleiterstegs 11 des
in der Zellenzeile rechts benachbarten Auswahltransistors zu erkennen,
die durch einen Abschnitt des Kragenisolators 32 des Trenchkondensators
voneinander separiert sind.
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Dem
selektiven Aufwachsen von Silizium folgt eine selbstjustierte Silizidierung
(Salizidierung).
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Eine
dielektrische Schicht wird als eine erste Teillage eines Zwischenlagendielektrikums 84 aufgebracht
und planarisiert. Durch einen photolithographischen Schritt werden
Kontaktlöcher
durch die dielektrische Schicht zu den BC-Straps 7' geätzt und
mit einem leitfähigem
Material gefüllt.
Durch Abscheiden einer weiteren Teillage des Zwischenlagendielektri kums 84 und
einen weiteren photolithographischen Schritt werden Bitleitungen 83 ausgebildet,
die senkrecht zu den Zellenzeilen verlaufen.
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Ein üblicher
BEOL-Prozess zur Komplettierung eines DRAM-Halbleiterbauelements schließt an.
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Das
aus dem erfindungsgemäßen Verfahren hervorgegangene
Trench-DRAM-Speicherzellenfeld ist in der 4I dargestellt.
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Im
Abschnitt B-C der Schnittdarstellung ist dabei eine Speicherzelle 100 im
Längsschnitt
dargestellt. Die Speicherzelle 100 umfasst einen Trenchkondensator 3' und links an
diesen anschließend
einen CFET als Auswahltransistor 4' mit einem aktiven Gebiet 12,
das in einem Halbleitersteg 11 ausgebildet ist. Das aktive
Gebiet 12 umfasst einen ersten Source/Drain-Bereich 121,
der über
eine aufliegende Oberflächenverbindung
bzw. Surface-Strap 7 mit der Füllung 31 des zugeordneten
Trenchkondensators 3' verbunden
ist. Das aktive Gebiet 12 umfasst ferner einen zweiten
Source/Drain-Bereich 122, der durch einen Kragenisolator 32 sowie
durch eine dielektrische Füllung
des Cuts 70 vom Trenchkondensator 3 der in derselben
Zellenzeile links anschließenden Speicherzelle 100 isoliert
ist. Zwischen die beiden Source/Drain-Bereiche 121, 122 ist
eine Gategrabenstruktur 14 aus einem dielektrischen Material
eingebracht. Ferner umfasst das aktive Gebiet 12 einen Bodybereich 123,
durch den die beiden Source/Drain-Bereiche 121, 122 unter
der Gategrabenstruktur 14 hindurch miteinander verbunden
sind.
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Entlang
der Längsseiten
des Halbleiterstegs 11 verlaufen Stränge von Wortleitungen 23, 23'. Zwischen den
Wortleitungssträngen 23, 23' und den Halbleiterstegen 11 ist
jeweils ein Gatedielektrikum 20 ausgebildet. Im Abschnitt
B-C der Schnittdarstellung verlaufen die Wortleitungsstränge 23, 23' in zur Schnittebene
parallelen Ebenen und sind strichliert dargestellt.
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Auf
den zweiten Source/Drain-Bereichen 122 liegt jeweils ein
BC-Strap 7' aus
aufgewachsenem Silizium auf. Die Bitleitungen 83 sind jeweils über Bitkontakte 82 und
die Bitkontakt-Straps 7' mit den
zweiten Source/Drain-Bereich 122 verbunden.
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Die
Wortleitungsstränge 23, 23' bilden abschnittsweise
einander gegenüberliegende
Gateelektroden der von den Wortleitungen 23, 23' passierten
Auswahltransistoren 4 aus.
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Bei
Anlegen eines geeigneten Potentials an einander zugeordneten Wortleitungssträngen 23, 23' wird entlang
den Längsseiten
der Halbleiterstege 11 jeweils eine leitfähiger Kanal
in den Bodybereichen 125 der adressierten Auswahltransistoren 4 ausgebildet.
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Durch
den Surface-Strap 7 ist jeweils der Widerstand zwischen
der Füllung 31 des
Trenchkondensators 3, 3' und dem ersten Source/Drain-Bereich 121 des
dem Trenchkondensator 3, 3' jeweils zugeordneten Auswahltransistors 4 verringert.
Der BC-Strap 7' verringert
den Übergangswiderstand zwischen
dem Bitkontakt 82 und dem jeweils zweiten Source/Drain-Bereich 122.
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In
der 5 ist die Führung
der Wortleitungen für
die Realisierung einer offenen Bitleitungs-Architektur dargestellt.
Die in einem Isolatorgraben längs
der Zellenzeile verlaufende Wortleitung WL2 fungiert als Gateelektrode
von jeweils abwechselnd in den beiden der Isolatorstruktur benachbarten
Zellenzeilen angeordneten Auswahltransistoren 4. Jede Wortleitung
WL1, WL2, WLn adressiert Speicherzellen jeder Bitlei tung BL1, BL2,
BLn. Jede zweite Wortleitung ist als Backgate oder rückwärtige Gateelektrode
ausgeführt.
Die rückwärtigen Gateelektroden sind
an ein geeignetes Potential angeschlossen. Da jeweils durch eine
Wortleitung WLn jede Bitleitung BLn adressiert wird, wird das jeweilige
Referenzsignal für
den Leseverstärker üblicherweise
nicht aus dem Zellenfeld selbst gewonnen.
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Aus
den Zeichnungen der 6 ergibt sich eine
Prozessierung für
ein Trench-DRAM-Speicherzellenfeld mit vergrabenen Wortleitungen
und CFETs als Auswahltransistoren in offener Bitleitungs-Architektur.
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Die
Prozessierung folgt dabei bis zur Ausbildung der Gategrabenstrukturen 14 der
in der 4 dargestellten Prozessierung.
Die 6A entspricht dabei der bereits beschriebenen 4C.
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Ausgehend
von der in der 6A dargestellten Struktur wird
eine Trench-Hilfsmaske mit zu den Füllungen 31 der Trenchkondensatoren 3 selbstjustierten
Maskenabschnitten 75 erzeugt. Von den Maskenabschnitten 75 werden
dabei ausgehend von der freiliegenden Oberfläche der Füllung 31 jeweils an die
Füllung 31 anschließende Abschnitte
der Isolatorstrukturen 2 in gleichmäßiger Breite überwachsen. Die
Isolatorstrukturen 2 werden dabei ausgehend von den Füllungen 31 bis
maximal zur Hälfte
des Abstands zwischen zwei Zellenzeilen 110 überdeckt. Jeweils
an die Halbleiterstege 11 anschließende Abschnitte der Isolatorstrukturen 2 bleiben
unbedeckt.
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Die
teilweise abgedeckten Isolatorstrukturen 2 werden in den
nicht abgedeckten Abschnitten anisotrop und selektiv zum Silizium
der Maske 75 und dem Siliziumnitrid der Schutzschicht 6 bzw.
dem Material der Gategrabenstrukturen 14 zurückgebil det. Von
den Maskenabschnitten 75 abgedeckte und an die Trenchkondensatoren
anschließende
Abschnitte der Isolatorstrukturen 2 bleiben erhalten und
bilden Wortleitungs/Trench-Isolatoren 26.
Jeweils an die Halbleiterstege 11 anschließende Abschnitte
der Isolatorstrukturen 2 werden zurückgebildet. Der Unterstützungsschaltungsbereich 52 ist
dabei durch eine Blochmaske abgedeckt.
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In
der 6B sind in der beigefügten Draufsicht die Maskenabschnitte 75 der
Hilfs-Trenchmaske 75 zu erkennen. Die Maskenabschnitte 75 sind
zu den Füllungen 31 der
Trenchkondensatoren 3 justiert und überlappen die an die Füllung 31 anschließenden Abschnitte
der Isolatorstrukturen 2 sowie der Schutzschicht 6.
In den nicht von den Maskenabschnitten 75 abgedeckten Abschnitten
sind die Isolatorstrukturen 2 bis unter eine Unterkante
der auszubildenden Wortleitungen zurückgebildet und bilden Bodenisolatoren 22.
Unterhalb der von den Maskenabschnitten 75 abgedeckten
Abschnitten sind aus den vormaligen Isolatorstrukturen 2 Wortleitungs/Trench-Isolatoren 26 hervorgegangen.
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An
den durch die Rückätzung der
Isolatorstrukturen 2 freigelegten Längsseiten der Halbleiterstege 11 wird
ein Gatedielektrikum vorgesehen. Ein leitfähiges Material zur Ausbildung
der Wortleitungen wird abgeschieden und bis unter die Substratoberfläche 10 des
Halbleitersubstrats 1 zurückgebildet. Die Ausbildung
von Source/Drain-Bereichen 121, 122 erfolgt analog
der bereits beschriebenen 4E.
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Die 6C entspricht
mit Ausnahme der Ausbildung der Wortleitungen 27, 28 sowie
des Wortleitungs/Trench-Isolators 26 der 4E.
Pro Isolatorstruktur 2 ist lediglich eine Wortleitung 27, 28 vorgesehen.
Jede zweite Wortleitung 28 ist als Backgate ausgebildet
und mit einem definierten Potential verbunden.
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Der
beigefügten
Draufsicht ist zu entnehmen, dass die Wortleitungen 27, 28 die
Isolatorgräben
zwischen zwei Zellenzeilen 110 vollständig füllen und dabei durch Wortleitungs/Trench-Isolatoren 26 gegen
die Füllung 31 der
Trenchkondensatoren 3 isoliert sind.
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Die
in den 6D bis 6G dargestellte Prozessierung
entspricht im Wesentlichen der bereits anhand der 4F bis 4I beschriebenen
Prozessierung.
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- 1
- Halbleitersubstrat
- 10
- Substratoberfläche
- 11
- Halbleitersteg
- 111
- Opferoxid
- 12
- aktives
Gebiet
- 121
- erster
S/D-Bereich
- 122
- zweiter
S/D-Bereich
- 123
- Bodybereich
- 13
- Gategraben
- 14
- Gategrabenstruktur
- 2
- Isolatorstruktur
- 2'
- Vorläuferisolatorstruktur
- 20
- Gatedielektrikum
- 21
- Flachgrabenisolatorstruktur
- 22
- Bodenisolator
- 23
- Wortleitung
- 23'
- Wortleitung
- 25
- dielektrische
Füllung
- 25'
- zurückgebildete
dielektrische Füllung
- 26
- Wortleitungs/Trench-Isolator
- 27
- Wortleitung
- 28
- Backgate
- 3
- Trenchkondensator
- 31
- Trench-Füllung
- 32
- Kragenisolator
- 35
- Kondensatordielektrikum
- 4
- Auswahltransistor
- 51
- Zellenfeldbereich
- 52
- Unterstützungsschaltungsbereich
- 6
- Schutzschicht
- 7
- Oberflächenverbindung
- 7'
- Bitkontaktverbindung
- 70
- Cut
- 71
- Groove-Maske
- 71'
- Fensteröffnungen
der Groove-Maske
- 72
- Hilfsmaske
- 73
- Vorläuferverbindung
- 74
- Cut-Maske
- 74'
- Fensteröffnung der
Cut-Maskenschicht
- 75
- Maskenabschnitte
der Trench-Hilfsmaske
- 76
- Bitkontaktmaske
- 80
- Gateleiterstruktur
- 81
- Seitenwand-Isolatorstruktur
- 82
- Bitkontakt
- 82'
- Bitkontakt
- 83
- Bitleitung
- 83'
- Bitleitung
- 84
- Zwischenlagendielektrikum
- 85
- Isolatorkappe
- 86
- Support-Dotierung
- 91
- Fensteröffnung Trenchmaske
- 92
- Stegabschnitt
Isolatorgrabenmaske
- 93
- Fensteröffnung Groove-Maske
- 94
- Fensteröffnung Cut-Maske
- 95
- Fensteröffnung Bitkontaktmaske
- 96
- Stegabschnitt
Bitleitungsmaske
- 100
- Speicherzelle
- 110
- Zellenzeile
- BLn
- Bitleitung
- WLn
- Wortleitung
- WLnA
- erster
Wortleitungsast
- WLnB
- zweiter
Wortleitungsast
- BG
- Backgate