DE102006025956B3

DE102006025956B3 - Nicht-flüchtiges Speicherzellenfeld

Info

Publication number: DE102006025956B3
Application number: DE102006025956A
Authority: DE
Inventors: Walter Von Emden; Georg Dr. Tempel
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-05-15
Filing date: 2006-06-02
Publication date: 2007-12-13
Anticipated expiration: 2026-06-03
Also published as: US20070263445A1; CN101075618B; CN101075618A

Abstract

Die Erfindung betrifft ein nicht-flüchtiges Speicherzellenfeld und ein Verfahren zu dessen Herstellung. Das nicht-flüchtige Speicherzellenfeld weist in einer ersten Richtung (1) parallel zueinander verlaufende erste Wortleitungen (2, 201) und in einer zweiten Richtung (3) parallel zueinander verlaufende zweite Wortleitungen (4, 401) auf. Die ersten Wortleitungen (2, 201) stellen Gateelektroden für einen ersten Teil von entlang der zweiten Richtung (3) angeordneten nicht-flüchtigen Speicherzellen dar, wobei die zweiten Wortleitungen (4, 401) Gateelektroden für einen zweiten Teil von entlang der ersten Richtung (1) angeordneten Speicherzellen darstellen.

Description

Die Erfindung betrifft ein nicht-flüchtiges Speicherzellenfeld und ein Verfahren zu dessen Herstellung.
Die Entwicklung gegenwärtiger und zukünftiger nicht-flüchtiger Speicherzellenfelder wird von der Nachfrage nach vergrößerter Speicherkapazität pro Speicherchip-Einheitsfläche getrieben, um die mittleren Kosten pro Bit zu reduzieren. Abgesehen von der Verkleinerung der minimalen Strukturgrößen unter Verwendung fortgeschrittener Lithografie sind insbesondere Speicherzellendesigns wünschenswert, die eine erhöhte Anzahl von Speicherbits pro Speicherzelleneinheit ermöglichen.
Die Erfindung ist in den unabhängigen Patentansprüchen 1, 11, 13 und 23 definiert. Vorteilhafte Ausführungsformen der Erfindung sind Gegenstand der abhängigen Patentansprüche.
In US 2002/0060927 A1 ist ein nichtflüchtiger Nur-Lesespeicher und sein Herstellungsverfahren beschrieben. Hierbei werden Lücken zwischen Wortleitungen in den Speicherzellentransistoren ausgebildet als auch zwei n+-Diffusionsgebiete. N+-Fremdstoffe werden in diese Lücken gemäß den quaternären Schreibdaten beim Schreiben derselben dotiert. Ein Strom verläuft zwischen diesen Diffusionsgebieten lediglich dann, falls eines dieser Gebiete, in welches Fremdstoffe dotiert wurden, als Drain verwendet wird. Somit können quaternäre Daten gelesen werden, durch einmaliges Lesen, wenn das Diffusionsgebiet als Source und das andere Diffusionsgebiet als Drain verwendet wird, und durch erneutes Lesen, wenn das Diffusionsgebiet als Drain und das andere als Source genutzt wird.
Ein Beispiel gibt an: eine Mehrzahl von Speicherzellentransistoren, die in einen ersten Teil von Speicherzellentransistoren und in einen zweiten Teil von Speicherzellentransistoren unterteilt sind, wobei jeder der Mehrzahl von Speicherzellentransistoren Source/Drain-Gebiete aufweist; eine Mehrzahl von parallel zueinander in einer ersten Richtung verlaufenden ersten Wortleitungen und eine Mehrzahl von parallel zueinander in einer zweiten Richtung verlaufenden zweiten Wortleitungen, wobei die ersten Wortleitungen Gateelektroden für den ersten Teil der Speicherzellentransistoren bereitstellen und wobei die zweiten Wortleitungen Gateelektroden für den zweiten Teil der Speicherzellentransistoren bereitstellen; ein zwischen die ersten und die zweiten Wortleitungen im Bereich deren Überschneidungen eingelegtes dielektrisches Material und eine Mehrzahl von parallel zueinander in einer dritten Richtung verlaufenden Bitleitungen, wobei die Mehrzahl von Bitleitungen in elektrischem Kontakt mit den Source/Drain-Gebieten ist.
Gemäß einer bevorzugten Ausführungsform der Erfindung weist ein Verfahren zum Ausbilden eines nicht-flüchtigen Speicherzellenfeldes die Schritte auf: Ausbilden einer isolierenden Struktur innerhalb eines Halbleitersubstrats, wobei die isolierende Struktur ein Feld von isolierenden Gebieten aufweist, die isolierenden Gebiete aufeinander folgend entlang parallel zueinander in einer ersten Richtung verlaufenden ersten Bahnen als auch entlang parallel zueinander in einer zweiten Richtung verlaufenden zweiten Bahnen angeordnet sind; Ausbilden von parallelen Bahnen entlang der ersten Richtung mit einem ersten dielektrischen Schichtstapel auf dem Halbleitersubstrat und den isolierenden Gebieten, einer den ersten dielektrischen Schichtstapel bedeckenden ersten dielektrischen Schicht und einer die erste leitfähige Schicht umgebenden ersten isolierenden Abdeckungsstruktur; Ausbilden von parallelen Bahnen entlang der zweiten Richtung mit einem zweiten dielektrischen Schichtstapel auf dem Halbleitersubstrat, einer den zweiten dielektrischen Schichtstapel bedeckenden zweiten leitfähigen Schicht und einer die zweite leitfähige Schicht umgebenden zweiten isolierenden Abdeckungsstruktur, so dass Bereiche von Überschneidungen der entlang der ersten und zweiten Richtung verlaufenden Bahnen deckungsgleich zu den isolierenden Gebieten sind; Ausbilden von dotierten Halbleiterzonen innerhalb des Halbleitersubstrats in Gebieten, in denen das Halbleitersubstrat nicht von den ersten oder zweiten dielektrischen Schichtstapeln bedeckt ist; Ausbilden von Kontaktstöpseln auf den dotierten Halbleiterzonen; und Ausbilden von entlang einer dritten Richtung verlaufenden parallelen Bitleitungen, wobei die Bitleitungen die Kontaktstöpsel elektrisch kontaktieren.
Gemäß einem Aspekt der Erfindung weist ein nicht-flüchtiges Speicherzellenfeld auf: eine Mehrzahl von Speicherzellentransistoren mit Source/Drain-Gebieten, die entlang von parallel zueinander in einer ersten Richtung verlaufenden ersten Bahnen und entlang von parallel zueinander in einer zweiten Richtung verlaufenden zweiten Bahnen positioniert sind; eine Mehrzahl von parallel zueinander in der ersten Richtung verlaufenden ersten Wortleitungen, wobei die ersten Wortleitungen Gateelektroden für diejenigen der Mehrzahl von Speicherzellentransistoren bereitstellen, die entlang der zweiten Richtung verlaufen; eine Mehrzahl von parallel zueinander in der zweiten Richtung verlaufenden zweiten Wortleitungen, wobei die zweiten Wortleitungen Gateelektroden für diejenigen der Mehrzahl von Speicherzellentransistoren bereitstellen, die entlang der ersten Richtung verlaufen, wobei die zweiten Wortleitungen oberhalb der ersten Wortleitungen im Bereich deren Überschneidung ausgebildet sind; ein zwischen die ersten und die zweiten Wortleitungen im Bereich der Überschneidungen eingelegtes dielektrisches Material und eine Mehrzahl von parallel zueinander in einer dritten Richtung verlaufenden Bitleitungen, wobei die Mehrzahl von Bitleitungen elektrischen Kontakt zu den Source/Drain-Gebieten aufweist.
Die ersten und zweiten Wortleitungen und die Bitleitungen sind vorzugsweise über einer Oberfläche eines Halbleitersubstrats angeordnet, wobei die Source/Drain-Gebiete innerhalb des Halbleitersubstrats liegen.
Ein einzelner entlang der ersten Richtung verlaufender Speicherzellentransistor weist innerhalb des Halbleitersubstrats entlang der ersten Richtung ein Source/Drain-Gebiet, ein Kanalgebiet und ein weiteres Source/Drain-Gebiet auf. Ebenso weist ein entlang der zweiten Richtung angeordneter einzelner Speicherzellentransistor innerhalb des Halbleitersubstrats und entlang der zweiten Richtung angeordnet ein Source/Drain-Gebiet, ein Kanalgebiet und ein weiteres Source/Drain-Gebiet auf.
Das dielektrische Material isoliert die ersten und zweiten Wortleitungen im Bereich deren Überschneidungen elektrisch voneinander. Die Bitleitungen können beispielsweise oberhalb der ersten und zweiten Wortleitungen vorgesehen sein. Als Ladungsspeichergebiet der Mehrzahl von Speicherzellentransistoren können dielektrische Schichtstapel bereitgestellt werden, die zwischen entsprechende Kanalgebiete und Gateelektroden eingelegt sind.
Gemäß einem weiteren Aspekt der Erfindung weist ein nichtflüchtiges Speicherzellenfeld auf: eine Mehrzahl von Speicherzellentransistoren, die in einen ersten Teil von Speicherzellentransistoren und in einen zweiten Teil von Speicherzellentransistoren unterteilt sind, wobei jeder der Mehrzahl von Speicherzellentransistoren Source/Drain-Gebiete aufweist; eine Mehrzahl von parallel zueinander in einer ersten Richtung verlaufenden ersten Wortleitungen und eine Mehrzahl von parallel zueinander in einer zweiten Richtung verlaufenden zweiten Wortleitungen, wobei die ersten Wortleitungen Gateelektroden für den ersten Teil der Speicherzellentransistoren bereitstellen und die zweiten Wortleitungen Gateelektroden für den zweiten Teil der Speicherzellentransistoren bereitstellen; ein zwischen die ersten und die zweiten Wortleitungen im Bereich deren Überschneidungen eingelegtes dielektrisches Material und eine Mehrzahl von parallel zueinander in einer dritten Richtung verlaufenden Bitleitungen, wobei die Mehrzahl von Bitleitungen in elektrischem Kontakt zu den Source/Drain-Gebieten ist.
Obwohl die Speicherzellentransistoren des ersten Teils und des zweiten Teils denselben strukturellen Aufbau aufweisen können, unterscheiden sich diese jedoch hinsichtlich deren Ausrichtung. Die ersten, zweiten und dritten Richtungen liegen vorzugsweise parallel zu einer Oberfläche des Halbleitersubstrats, wobei diese Richtungen jedoch zueinander geneigt sind.
Ebenso kann ein Ladungsspeichergebiet für die Mehrzahl von Speicherzellentransistoren über einen zwischen entsprechende Kanalgebiete und Gateelektroden eingelegten dielektrischen Schichtstapel bereitgestellt werden. Elektrischer Kontakt der Bitleitungen zu den Source/Drain-Gebieten kann beispielsweise über Kontaktstöpseln bereitgestellt werden.
Es ist insbesondere von Vorteil, falls der erste Teil von Speicherzellentransistoren entlang der ersten Richtung verläuft und der zweite Teil von Speicherzellentransistoren entlang der zweiten Richtung verläuft. Falls folglich entlang der ersten Richtung angeordnete Speicherzellentransistoren und entlang der zweiten Richtung angeordnete Speicherzellentransistoren über getrennte Wortleitungen angesteuert werden, lässt sich ein kompaktes Speicherzellendesign bereitstellen, das eine vergrößerte Bitspeicherkapazität ermöglicht.
Eine Ausführungsform der Erfindung weist zudem in vorteilhafterweise eine Mehrzahl von isolierenden Gebieten auf, die innerhalb eines Halbleitersubstrats deckungsgleich zu den Bereichen der Überschneidungen ausgebildet sind. Somit liegen die isolierenden Gebiete unterhalb der Kreuzungspunkte der ersten und zweiten Wortleitungen. Die isolierenden Gebiete stellen eine elektrische Isolation zwischen Kanalgebieten von zwei entlang der ersten Richtung verlaufenden und benachbart angeordneten Speicherzellentransistoren als auch von zwei entlang der zweiten Richtung verlaufenden und benachbart angeordneten Speicherzellentransistoren bereit. Somit sind die isolierenden Gebiete zwischen Kanalgebieten von zwei benachbarten Speicherzellentransistoren ausgebildet, die entlang derselben Richtung positioniert sind.
Es ist insbesondere von Vorteil, falls das nicht-flüchtige Speicherzellenfeld als isolierende Gebiete Shallow-Trench-Isolation (STI) und/oder LOCOS (local oxidation of silicon) und/oder Deep-Trench-Isolation aufweisen. Die isolierenden Gebiete können isolierendes Material, z. B. ein Oxid von Silizium aufweisen. Jedoch können weitere isolierende Materialien verwendet werden und diese werden vom Fachmann auf geeignete Weise ausgewählt. Eine Auswahl der isolierenden Materialien kann beispielsweise vom Material des Halbleitersubstrats abhängen. Das Halbleitersubstrat kann beispielsweise aus Si, Ge, SiGe, III-V Verbindungshalbleitern wie GaAs bestehen. Jedoch können weitere Halbleitermaterialien verwendet werden.
Es ist insbesondere von Vorteil, falls jeder der Mehrzahl von Speicherzellentransistoren zwei Source/Drain-Gebiete aufweist, wobei jedes der Source/Drain-Gebiete zwischen zwei benachbarten der Mehrzahl von in der ersten Richtung verlaufenden Speicherzellentransistoren als auch zwischen zwei benachbarten der Mehrzahl von in der zweiten Richtung verlaufenden Speicherzellentransistoren gemeinsam verwendet wird, wobei jedes der Source/Drain-Gebiete innerhalb des Halbleitersubstrats lateral zwischen zwei benachbarten der ersten Wortleitungen und zwischen zwei benachbarten der zweiten Wortleitungen positioniert ist. Somit dient jedes der Source/Drain-Gebiete als Source/Drain-Gebiet für vier Speicherzellentransistoren, so dass ein kompaktes Speicherzellendesign bereitgestellt werden kann. Betrachtet man ein einzelnes Source/Drain-Gebiet innerhalb des nicht-flüchtigen Speicherzellenfeldes, so grenzt ein erstes Kanalgebiet an eine erste Seite des Source/Drain-Gebiets (z. B. von oben bei einer Aufsicht) an, ein zweites Kanalgebiet grenzt an eine zweite Seite des Source/Drain-Gebiets an (z. B. rechts bei einer Aufsicht), ein drittes Kanalgebiet grenzt an eine dritte Seite des Source/Drain-Gebiets an (z. B. von hinten bei einer Aufsicht) und ein viertes Kanalgebiet grenzt an eine vierte Seite des Source/Drain-Gebiets an (z. B. von links bei einer Aufsicht). Somit wird eine einzelne Speicherzelleneinheit in vier Speicherzellenteile unterteilt, wobei ein erster Teil einem Source/Drain-Gebiet entspricht, ein zweiter Teil entspricht einem Kanalgebiet eines entlang der ersten Richtung angeordneten Speicherzellentransistors, ein dritter Teil entspricht einem Kanalgebiet eines entlang der zweiten Richtung angeordneten Speicherzellentransistors und ein vierter Teil entspricht dem isolierenden Gebiet.
Werden die Speicherzellen als NROM (Nitrided-Read-Only-Memory-Speicherzellen) ausgebildet, können zwei Bits in jedem Kanalgebiet gespeichert werden. Somit können erfindungsgemäß vier Bits innerhalb einer einzelnen Speicherzelleneinheit gespeichert werden.
Gemäß einer Ausführungsform der Erfindung weist ein nichtflüchtiges Speicherzellenfeld auf: eine zwischen einer Oberfläche des Halbleitersubstrats und die ersten Wortleitungen eingelegte erste dielektrische Schichtstapelstruktur, wobei die erste dielektrische Schichtstapelstruktur deckungsgleich zu den ersten Wortleitungen liegt und ein Ladungsspeichergebiet für diejenigen der Speicherzellentransistoren bereitstellt, die entlang der zweiten Richtung verlaufen; und eine zwischen die Oberfläche des Halbleitersubstrats und die zweiten Wortleitungen eingelegte zweite dielektrische Schichtstapelstruktur, wobei die zweite dielektrische Schichtstapelstruktur deckungsgleich zu den zweiten Wortleitungen liegt und ein Ladungsspeichergebiet für diejenigen der Speicherzellentransistoren bereitstellt, die entlang der ersten Richtung verlaufen.
Die erste dielektrische Schichtstapelstruktur kann parallele Bahnen von ersten dielektrischen Schichten aufweisen, die Kanalgebiete von entlang der zweiten Richtung angeordneten Speicherzellentransistoren sowie isolierende Gebiete bedecken. Folglich dient lediglich derjenige Teil des ersten dielektrischen Schichtstapels, welcher ein entsprechendes Kanalgebiet bedeckt, als Ladungsspeichergebiet. Ebenso kann die zweite dielektrische Schichtstapelstruktur parallele Bahnen von entlang der zweiten Richtung verlaufenden dielektrischen Schichten aufweisen, die entsprechende Kanalgebiete bedecken, d. h. entsprechende Oberflächenbereiche des Halbleitersubstrats, als auch Teile der ersten Wortleitungen im Bereich der Überschneidungen zwischen ersten und zweiten Wortleitungen.
Es ist insbesondere von Vorteil, falls die ersten und zweiten dielektrischen Schichtstapelstrukturen ONO (Oxid-Nitrid-Oxid)-Stapel aufweisen. Somit ist es möglich, nicht-flüchtige NROM-Speicherzellen anzugeben.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung liegen die ersten und zweiten Richtungen senkrecht zueinander, wobei die dritte Richtung gegenüber der ersten und zweiten Richtung jeweils um einen Winkel von 45° geneigt ist. Somit verlaufen die Bitleitungen entlang einer Diagonalen der ersten und zweiten Wortleitungen. Elektrischer Kontakt zu den Source/Drain-Gebieten kann mittels Kontaktstöpseln zu den Bitleitungen bereitgestellt werden.
Jedoch können die ersten, zweiten und dritten Richtungen weitere Winkel relativ zueinander aufweisen. Darüber hinaus können die ersten und zweiten Wortleitungen als auch die Bitleitungen geradlinig ausgebildet werden, obwohl weitere Bahnformationen wie Mäander oder wellenförmige Bahnen ebenso realisiert werden können.
Es ist insbesondere von Vorteil, falls das nicht-flüchtige Speicherzellenfeld NROM-Speicherzellen aufweist. Damit ist es möglich, zwei Bits pro Speicherzellentransistor zu speichern, was zu einer gesamten Speicherkapazität von vier Bits pro Speicherzelleneinheit gemäß einer Ausführungsform der Erfindung führt.
Gemäß einem weiteren Aspekt der Erfindung wird ein nichtflüchtiges Speicherzellenfeld angegeben mit: einer Mehrzahl von parallel zueinander in einer ersten Richtung verlaufenden ersten Wortleitungen, einer Mehrzahl von parallel zueinander in einer zweiten Richtung verlaufenden zweiten Wortleitungen, wobei die ersten und zweiten Wortleitungen im Bereich deren Überschneidungen durch ein dazwischen eingelegtes dielektrisches Material voneinander isoliert sind; einer Mehrzahl von Source/Drain-Gebieten, wobei jedes der Mehrzahl von Source/Drain-Gebieten innerhalb eines Halbleitersubstrats ausgebildet ist und lateral zwischen zwei benachbarten der ersten Wortleitungen und zwischen zwei benachbarten der zweiten Wortleitungen positioniert ist und wobei zwei benachbarte Source/Drain-Gebiete in der ersten Richtung Source und Drain eines Speicherzellentransistors definieren, der eine der zweiten Wortleitungen als Gateelektrode aufweist, und wobei zwei benachbarte Source/Drain-Gebiete in der zweiten Richtung Source und Drain eines Speicherzellentransistors definieren, der eine der ersten Wortleitungen als Gateelektrode aufweist; sowie einer Mehrzahl von parallel zueinander in einer dritten Richtung verlaufenden Bitleitungen, wobei die Mehrzahl von Bitleitungen einen elektrischen Kontakt zu der Mehrzahl von Source/Drain-Gebieten bereitstellt.
Es ist insbesondere von Vorteil, falls eine erste dielektrische Schichtstapelstruktur zwischen das Halbleitersubstrat und die ersten Wortleitungen eingelegt ist, wobei die erste dielektrische Schichtstapelstruktur deckungsgleich zu den ersten Wortleitungen liegt und ein Ladungsspeichergebiet für diejenigen Speicherzellentransistoren bereitstellt, die in der zweiten Richtung verlaufen und falls eine zweite dielektrische Schichtstapelstruktur zwischen der Oberfläche des Halbleitersubstrats und die zweiten Wortleitungen eingelegt ist, wobei die zweite dielektrische Schichtstapelstruktur deckungsgleich zu den zweiten Wortleitungen liegt und ein Ladungsspeichergebiet für diejenigen Speicherzellentransistoren bereitstellt, die entlang der ersten Richtung verlaufen.
Das Bereitstellen der dielektrischen Schichtstapelstrukturen deckungsgleich zu den Wortleitungen lässt sich beispielsweise durch Strukturieren des dielektrischen Schichtstapels unter Verwendung der ersten und zweiten Wortleitungen als Maskenstruktur realisieren. An Überschneidungsbereichen zwischen ersten und zweiten Wortleitungen wird der zweite dielektrische Schichtstapel vorzugsweise über den ersten Wortleitungen ausgebildet.
Gemäß einem weiteren Aspekt der Erfindung wird ein nichtflüchtiges Speicherzellenfeld angegeben mit: einer Mehrzahl von innerhalb eines Halbleitersubstrats ausgebildeten Source/Drain-Gebieten, wobei die Mehrzahl von Source/Drain-Gebieten entlang a) parallel zueinander in einer ersten Richtung verlaufenden ersten Bahnen und b) parallel zueinander in einer zweiten Richtung verlaufenden zweiten Bahnen angeordnet sind, wobei zwei beliebige, zueinander benachbarte Source/Drain-Gebiete entlang der ersten Richtung ein zwischen diesen ausge bildetes erstes Kanalgebiet aufweisen und zwei beliebige, zueinander benachbarte Source-Drain-Gebiete entlang der zweiten Richtung ein zwischen diesen ausgebildetes zweites Kanalgebiet aufweisen; einem auf jedem der ersten und zweiten Kanalgebiete als Ladungsspeichergebiet ausgebildeten dielektrischen Schichtstapel; einer Mehrzahl von parallel zueinander entlang der ersten Richtung verlaufenden ersten Wortleitungen, die den dielektrischen Schichtstapel der zweiten Kanalgebiete bedecken und Gateelektroden bereitstellen; einer Mehrzahl von parallel zueinander in der zweiten Richtung verlaufenden zweiten Wortleitungen, die den dielektrischen Schichtstapel der ersten Kanalgebiete bedecken und Gateelektroden bereitstellen; einem zwischen den ersten und zweiten Wortleitungen im Bereich deren Überschneidungen eingelegten dielektrischen Material; und einer Mehrzahl von parallel zueinander entlang einer dritten Richtung verlaufenden Bitleitungen, wobei die Mehrzahl von Bitleitungen in elektrischem Kontakt zu der Mehrzahl von Source/Drain-Gebieten ist.
Zwei benachbarte der Mehrzahl von Source/Drain-Gebieten entlang der ersten Richtung, zwischen denen das erste Kanalgebiet ausgebildet ist, stellen einen Teil eines entlang der ersten Richtung angeordneten Speicherzellentransistors dar. Ebenso stellen zwei benachbarte der Mehrzahl von Source/Drain-Gebieten entlang der zweiten Richtung, zwischen denen das zweite Kanalgebiet ausgebildet ist, einen Teil eines entlang, der zweiten Richtung angeordneten Speicherzellentransistors dar. Zu beachten gilt, dass jedes Source/Drain-Gebiet von vier Speicherzellentransistoren gemeinsam verwendet werden kann, d. h., von zwei entlang der ersten Richtung benachbarten Speicherzellentransistoren sowie von zwei entlang der zweiten Richtung benachbarten Speicherzellentransistoren. Somit kann ein sehr kompaktes Speicherzellendesign bereitgestellt werden, das eine erhöhte Speicherdichte ermöglicht.
Gemäß einer bevorzugten Ausführungsform stellen die auf den ersten Kanalgebieten ausgebildeten dielektrischen Schichtstapel einen Teil einer zwischen das Halbleitersubstrat und die ersten Wortleitungen eingelegten ersten dielektrischen Schichtstapelstruktur dar, wobei die erste dielektrische Schichtstapelstruktur deckungsgleich zu den ersten Wortleitungen liegt und jeder der auf den zweiten Kanalgebieten ausgebildeten dielektrischen Schichtstapel stellt einen Teil einer zwischen das Halbleitersubstrat und die zweiten Wortleitungen eingelegten zweiten dielektrischen Schichtstapelstruktur dar, wobei die zweite dielektrische Schichtstapelstruktur deckungsgleich zu den zweiten Wortleitungen liegt.
Das deckungsgleiche Ausbilden der dielektrischen Schichtstapelstrukturen zu den Wortleitungen lässt sich beispielsweise unter Verwendung der Wortleitungen als Maske beim Strukturieren der dielektrischen Schichtstapelstrukturen erzielen. Es gilt zu beachten, dass lediglich diejenigen Teile der dielektrischen Schichtstapelstruktur, welche die ersten und zweiten Kanalgebiete bedecken, Ladungsspeichergebiete für entsprechende Speicherzellentransistoren darstellen.
Gemäß einer weiteren bevorzugten Ausführungsform ist eine Mehrzahl von innerhalb des Halbleitersubstrats ausgebildeten isolierenden Gebieten deckungsgleich zu den Bereichen der Überschneidungen ausgebildet. Somit sind die isolierenden Gebiete unterhalb von Kreuzungspunkten der ersten und zweiten Wortleitungen ausgebildet. Die isolierenden Gebiete können benachbarte Kanalgebiete elektrisch voneinander isolieren, z. B. erste Kanalgebiete, die in der zweiten Richtung nebeneinander liegen als auch zweite Kanalgebiete, die in der ersten Richtung nebeneinander liegen.
Es ist insbesondere von Vorteil, falls die isolierenden Gebiete als Shallow-Trench-Isolation und/oder LOCOS und/oder Deep-Trench-Isolation ausgebildet sind. Ein Oxid von Silizium kann beispielsweise als Material für die isolierenden Gebiete dienen. Jedoch können weitere isolierende Materialien verwendet werden und diese werden von einem Fachmann geeignet ausgewählt.
Gemäß einer weiteren bevorzugten Ausführungsform weist das Halbleitersubstrat Aussparungsgebiete im Bereich der ersten Kanalgebiete auf und die ersten Kanalgebiete liegen tiefer im Halbleitersubstrat als die zweiten Kanalgebiete. Somit liegen die ersten Kanalgebiete unterhalb der zweiten Kanalgebiete. Derartige Aussparungsgebiete werden ausgebildet, falls die isolierenden Gebiete zunächst als parallele Bahnen entlang der zweiten Richtung ausgebildet werden, gefolgt von einem selbstjustierten Strukturierungsschritt, bei dem ein Teil der isolierenden Gebiete entfernt wird und lediglich die isolierenden Gebiete an den später auftretenden Bereichen der Überschneidungen zwischen ersten und zweiten Wortleitungen aufrechterhalten werden. Das Strukturieren kann beispielsweise mit einem Ätzprozess durchgeführt werden. Die Aussparungsgebiete weisen vorzugsweise eine mit der Tiefe der isolierenden Gebiete übereinstimmende Tiefe auf.
Es ist insbesondere von Vorteil, falls die ersten und zweiten dielektrischen Schichtstapelstrukturen ONO-Stapel aufweisen. Dadurch lassen sich vorteilhafte nicht-flüchtige Speicherzellen angeben, z. B. NROM-Speicherzellen.
Es ist insbesondere von Vorteil, falls die ersten und zweiten Richtungen senkrecht zueinander liegen und die dritte Richtung gegenüber der ersten und zweiten Richtung jeweils um einen Winkel von 45° geneigt ist. Die ersten, zweiten und dritten Richtungen liegen vorzugsweise parallel zu einer Oberfläche des Halbleitersubstrats. Die dritte Richtung stellt eine Diagonale zu den ersten und zweiten Richtungen dar. Es gilt zu beachten, dass die ersten, zweiten und dritten Richtungen relativ zueinander auf vielfältige Weise ausgerichtet werden können. Obwohl es von Vorteil ist, die ersten und zweiten Wortleitungen als auch die Bitleitungen geradlinig auszubilden, ist es ebenso möglich, eine oder mehrere der ersten und zweiten Wortleitungen und der Bitleitungen als mäanderförmige oder wellenförmige Bahnen auszubilden.
Es ist insbesondere von Vorteil, falls das nicht-flüchtige Speicherzellenfeld NROM-Speicherzellen aufweist. Dadurch wird es möglich, zwei Bits pro Kanalgebiet zu speichern. Da eine einzelne Speicherzelleneinheit gemäß der Erfindung zwei Kanalgebiete aufweist, nämlich ein erstes Kanalgebiet eines entlang der ersten Richtung angeordneten ersten Speicherzellentransistors und ein zweites Kanalgebiet eines entlang der zweiten Richtung angeordneten zweiten Speicherzellentransistors, wird es möglich, vier Bits pro Speicherzelleneinheit zu speichern.
Es ist insbesondere von Vorteil, falls eine Breite der ersten und zweiten Wortleitungen als auch ein lateraler Abstand zwischen benachbarten ersten oder zweiten Wortleitungen einer minimalen Strukturgröße des nicht-flüchtigen Speicherzellenfeldes entspricht. Bezeichnet man die minimale Strukturgröße mit F, so ermöglicht diese Ausführungsform das Bereitstellen einer 4F²-Speicherzelleneinheit zum Speichern von vier Bits pro Speicherzelleneinheit. Zwei der vier Bits können in einer entlang der ersten Richtung angeordneten Speicherzelle gespeichert werden, die anderen beiden Bits können in einer entlang der zweiten Richtung angeordneten Speicherzelle gespeichert werden, wobei die Speicherzellen ein gemeinsames Source/Drain-Gebiet teilen.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Ausbilden eines nicht-flüchtigen Speicherzellenfeldes angegeben mit den Schritten: Ausbilden einer isolierenden Struktur innerhalb eines Halbleitersubstrats, wobei die isolierende Struktur ein Feld von isolierenden Gebieten aufweist, die isolierenden Gebiete aufeinander folgend entlang parallel zueinander in einer ersten Richtung verlaufenden ersten Bahnen als auch entlang parallel zueinander in einer zweiten Richtung verlaufenden zweiten Bahnen angeordnet sind; Ausbilden von parallelen Bahnen entlang der ersten Richtung mit einem ersten dielektrischen Schichtstapel auf dem Halbleitersubstrat und den isolierenden Gebieten, einer den ersten dielektrischen Schichtstapel bedeckenden ersten leitfähigen Schicht und einer die erste leitfähige Schicht umgebenden ersten isolierenden Abdeckungsstruktur; Ausbilden von parallelen Bahnen entlang der zweiten Richtung mit einem zweiten dielektrischen Schichtstapel auf dem Halbleitersubstrat, einer den zweiten dielektrischen Schichtstapel bedeckenden zweiten leitfähigen Schicht und einer die zweite leitfähige Schicht umgebenden zweiten isolierenden Abdeckungsstruktur, so dass Bereiche von Überschneidungen der entlang der ersten und zweiten Richtungen verlaufenden Bahnen deckungsgleich zu den isolierenden Gebieten sind; Ausbilden von dotierten Halbleiterzonen innerhalb des Halbleitersubstrats in Gebieten, in denen das Halbleitersubstrat nicht von den ersten oder zweiten dielektrischen Schichtstapeln bedeckt wird; Ausbilden von Kontaktstöpseln auf den dotierten Halbleiterzonen und Ausbilden von entlang einer dritten Richtung verlaufenden parallelen Bitleitungen, wobei die Bitleitungen die Kontaktstöpsel elektrisch kontaktieren.
Die dotierten Halbleiterzonen sind lateral zwischen benachbarten zwei der entlang der ersten Richtung verlaufenden Wortleitungen und zwischen benachbarten zwei der entlang der zweiten Richtung verlaufenden Wortleitungen ausgebildet. Die isolierenden Abdeckungsstrukturen, dielektrischen Schichtstapel, isolierenden Gebiete als auch leitfähige Schichten können beispielsweise durch Lithografie und Strukturierungsschritte definiert werden.
Es ist insbesondere von Vorteil, falls die ersten und zweiten isolierenden Abdeckungsstrukturen unter Verwendung von isolierenden Spacern ausgebildet werden. Die isolierenden Spacer können durch Abscheidung einer isolierenden Schicht, gefolgt von einer teilweisen Rückätzung der isolierenden Schicht mit Zurücklassen der isolierenden Spacer ausgebildet werden.
Gemäß einer bevorzugten Ausführungsform werden die isolierenden Gebiete als Shallow-Trench-Isolation und/oder LOCOS und/oder Deep-Trench-Isolation ausgebildet. Die isolierenden Gebiete können mit einem isolierenden Material wie einem Oxid von Silizium aufgefüllt werden. Jedoch können weitere isolie rende Materialien oder Materialkombinationen verwendet werden und diese werden von einem Fachmann geeignet ausgewählt.
Es ist insbesondere von Vorteil, falls die isolierende Struktur anfänglich aus parallel zueinander entlang der zweiten Richtung verlaufenden isolierenden Bahnen ausgebildet wird, wobei die isolierenden Gebiete, nach Bereitstellen der Bahnen des ersten dielektrischen Schichtstapels, durch Entfernen freiliegender Bereiche der isolierenden Struktur ausgebildet werden, so dass Aussparungsgebiete im Halbleitersubstrat ausgebildet werden. Somit ist es möglich, eine selbstjustierte Strukturierung der isolierenden Struktur in der zweiten Richtung anzugeben. Die Aussparungsgebiete sind zwischen zwei benachbarten isolierenden Gebieten entlang der zweiten Richtung positioniert und entsprechen somit Kanalgebieten von in der ersten Richtung auszubildenden Speicherzellentransistoren.
Es ist zudem vorteilhaft, falls die dotierten Halbleiterzonen die Source/Drain-Gebiete des nicht-flüchtigen Speicherzellenfeldes darstellen, durch Implantation von Dotierstoffen in das Halbleitersubstrat erzeugt werden. Diese Dotierstoffe können selbstjustiert implantiert werden, indem beispielsweise die ersten und zweiten Schichten als Maskenstruktur verwendet werden.
Es ist insbesondere von Vorteil, falls die Dotierstoffe in einem Stadium implantiert werden, in dem die parallelen Bahnen der zweiten leitfähigen Schicht schon bereitgestellt sind und bevor die zweite isolierende Abdeckungsstruktur vervollständigt wird. Somit sind Seitenwände der zweiten leitfähigen Schicht beim Implantieren der Dotierstoffe zum Bereitstellen der Halbleiterzonen noch nicht mit isolierenden Spacern bedeckt.
Vorzugsweise werden die isolierenden Abdeckungsstrukturen aus Nitrid gebildet.
Es ist insbesondere vorteilhaft, falls ein Material des isolierenden Gebiets als ein Oxid von Silizium gewählt wird.
Es ist zudem von Vorteil, falls die ersten und zweiten leitfähigen Schichten, die erste und zweite Wortleitungen darstellen, aus dotiertem polykristallinen Silizium ausgebildet werden.
Gemäß einer weiteren vorteilhaften Ausführungsform sind die ersten und zweiten dielektrischen Schichtstapel als ONO-Schichtstapel ausgebildet, die Ladungsspeichergebiete des nicht-flüchtigen Speicherzellenfeldes darstellen. Somit können NROM-Speicherzellen angegeben werden, die eine vorteilhafte Speicherkapazität von zwei Bits pro Speicherzellentransistor aufweisen. Da diese Ausführungsform zwei Kanalgebiete pro Speicherzelleneinheit bereitstellt, ist es möglich, vier Bits pro Speicherzelleneinheit zu speichern, wodurch eine signifikante Steigerung der Ladungsspeicherkapazität erzielt wird.
Gemäß einer weiteren bevorzugten Ausführungsform sind die ersten und zweiten Wortleitungen elektrisch voneinander isoliert. Die ersten und zweiten Wortleitungen können ebenso unabhängig voneinander angesteuert werden. Die Bitleitungen können aus Metall ausgebildet sein. Die ersten und zweiten Kanalgebiete können eine minimale Strukturgröße der jeweils zur Herstellung eingesetzten Technologie aufweisen. Darüber hinaus können die ersten und zweiten Kanalgebiete in selbstjustierter Form vollständig und definiert über ein Steuergate, z. B. die leitfähige Schicht, bedeckt werden. Die isolierenden Gebiete können selbstjustiert und rechteckfömig ausgebildet sein, wodurch eine definierte elektrische Isolation zwischen benachbarten Kanalgebieten bereitgestellt wird. Die ersten und zweiten Wortleitungen können eine minimale Strukturgröße der jeweils zur Herstellung eingesetzten Technologie aufweisen und ein Abstand zwischen benachbarten Wortleitungen kann ebenso der minimalen Strukturgröße entsprechen.
Die obigen vorteilhaften Merkmale und Ausführungsformen lassen sich auf beliebige Weise kombinieren.
Die Erfindung und insbesondere bestimmte Merkmale, Aspekte und Vorteile der Erfindung werden anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verdeutlicht.
1 zeigt eine schematische Aufsicht eines nichtflüchtigen Speicherzellenfeldes gemäß einer Ausführungsform der Erfindung;
2 zeigt eine schematische Aufsicht einer einzelnen Speicherzelleneinheit gemäß der in 1 gezeigten Ausführungsform;
3 zeigt eine schematische Seitenansicht der in 1 gezeigten Ausführungsform;
4 zeigt eine schematische Aufsicht der in 1 gezeigten Ausführungsform zum Zeitpunkt des Ansteuerns einer entlang einer ersten Richtung verlaufenden Speicherzelle;
5 zeigt eine schematische Aufsicht der in 1 gezeigten Ausführungsform zum Zeitpunkt des Ansteuerns einer entlang einer zweiten Richtung verlaufenden Speicherzelle;
6A bis 6D zeigen schematische Ansichten zur Erläuterung der Betriebsbedingungen beim Programmieren von verschiedenen Bits einer einzelnen Speicherzelleneinheit gemäß einer bevorzugten Ausführungsform der Erfindung;
7 bis 19 zeigen schematische Querschnittsansichten während des Herstellens des in 1 gezeigten nicht-flüchtigen Speicherzellenfeldes.
Funktionell oder strukturell ähnliche, vergleichbare oder übereinstimmende Komponenten werden mit denselben Bezugskennzeichen gekennzeichnet, und auf eine erneute Beschreibung bei jeder Wiederholung wird verzichtet.
1 zeigt eine schematische Aufsicht eines nicht-flüchtigen Speicherzellenfeldes gemäß einer bevorzugten Ausführungsform der Erfindung.
Das in 1 gezeigte nicht-flüchtige Speicherzellenfeld weist entlang einer ersten Richtung 1 eine Mehrzahl von ersten Wortleitungen 2 auf, die entlang der ersten Richtung 1 parallel zueinander verlaufen. Ebenso sind entlang einer zweiten Richtung 3, die senkrecht zur ersten Richtung 1 liegt, eine Mehrzahl von 'parallel zueinander entlang der zweiten Richtung 2 verlaufenden zweiten Wortleitungen 4 bereitgestellt. Die ersten und zweiten Wortleitungen 2, 4 kreuzen einander in Bereichen von Überschneidungen 5. Die ersten und zweiten Wortleitungen 2, 4 sind voneinander im Bereich der Überschneidungen 5 durch ein zwischen diesen eingelegtes dielektrisches Material elektrisch isoliert.
Zwischen zwei benachbarten ersten Wortleitungen 2 und zwischen zwei benachbarten zweiten Wortleitungen 4 sind Source/Drain-Gebiete 6 innerhalb eines Halbleitersubstrats vorgesehen (nicht dargestellt). Die Source/Drain-Gebiete 6 sind elektrisch über Kontaktstöpsel 7 mit einer Mehrzahl von entlang einer dritten Richtung 9 verlaufenden Bitleitungen 8 verbunden. Die dritte Richtung ist zu den ersten und zweiten Richtungen 1, 3 jeweils um einen Winkel von 45° geneigt, so dass diese eine Diagonale in Bezug auf die ersten und zweiten Richtungen 1, 3 ausbildet. Es ist zu beachten, dass die Neigungswinkel zwischen den ersten, zweiten und dritten Richtungen 1, 3, 9 ebenso von dem in 1 gezeigten Zusammenhang abweichen können. Darüber hinaus können die ersten und zweiten Wortleitungen 2, 4 als auch die Bitleitungen 8 geradlinig ausgebildet werden, oder diese können weitere Bahnformationen wie Mäander oder wellenförmige Bahnen darstellen.
Eine Speicherzelleneinheit wird mit dem Bezugszeichen 10 gekennzeichnet.
Zur weiteren Erläuterung des nicht-flüchtigen Speicherzellenfeldes wird Bezug auf ein beliebig ausgewähltes Source/Drain-Gebiet 61 genommen. Das Source/Drain-Gebiet 61 stellt ein Source/Drain-Gebiet dar, das von vier Speicherzellentransistoren gemeinsam verwendet wird. Diese vier Speicherzellentransistoren sind wie folgt angeordnet. Ein erster Speicherzellentransistor wird durch das Source/Drain-Gebiet 61 und ein hierzu entlang der ersten Richtung links benachbartes weiteres Source/Drain-Gebiet 62 ausgebildet. Ein Kanalgebiet des Speicherzellentransistors liegt in der ersten Richtung 1 und ist zwischen den Source/Drain-Gebieten 61, 62 ausgebildet (nicht dargestellt, da dieses unterhalb der entsprechenden zweiten Wortleitung liegt). Eine Gateelektrode des Speicherzellentransistors wird durch diejenige der zweiten Wortleitung 4 bereitgestellt, die entlang der zweiten Richtung 3 oberhalb des zugehörigen Kanalgebiets verläuft. In diesem Beispiel wird die entsprechende Wortleitung mit dem Bezugskennzeichen 401 gekennzeichnet. Ein entlang der ersten Richtung 1 angeordneter zweiter Speicherzellentransistor wird durch das Source/Drain-Gebiet 61 und ein ebenso zum Source/Drain-Gebiet 61 in Bezug zur ersten Richtung 1 benachbart positioniertes Source/Drain-Gebiet 63 ausgebildet. Darüber hinaus stellt das Source/Drain-Gebiet 61 einen Teil eines dritten Speicherzellentransistors dar, der entlang der zweiten Richtung 3 ausgebildet ist. Dieser zusätzliche Speicherzellentransistor weist das Source/Drain-Gebiet 61 und ein zum Source/Drain-Gebiet 61 entlang der zweiten Richtung 3 benachbartes Source/Drain-Gebiet 64 auf. Darüber hinaus stellt das Source/Drain-Gebiet 61 einen Teil eines weiteren vierten Speicherzellentransistors dar, der entlang der dritten Richtung 3 angeordnet ist, wobei der vierte Speicherzellentransistor das Source/Drain-Gebiet 61 und ein zum Source/Drain-Gebiet 61 entlang der zweiten Richtung 3 be nachbart positioniertes Source/Drain-Gebiet 65 aufweist. in Bezug auf die entlang der zweiten Richtung 3 angeordneten Speicherzellentransistoren wird eine Gateelektrade durch entlang der ersten Richtung 1 verlaufende zugeordnete erste Wortleitungen 2 bereitgestellt. Jede der Speicherzellen wird über zwei benachbarte Bitleitungen 8 als auch über eine der ersten oder zweiten Wortleitungen 2, 4 angesteuert werden.
Die Aufsicht von 1 kennzeichnet ebenso Schnittlinien AA', BB', CC' und DD'. Diese Schnittlinien kennzeichnen schematische Querschnittsansichten zur weiteren Erläuterung von Ausführungsformen der Erfindung.
In 2 ist eine schematische Aufsicht einer Speicherzelleneinheit 10 dargestellt. Die Speicherzelleneinheit 10 weist beispielsweise das Source/Drain-Gebiet 61 als auch ein erstes Kanalgebiet 11 auf, die Teil eines entlang der ersten Richtung 1 angeordneten Speicherzellentransistors sind, nämlich des Speicherzellentransistors mit dem Source/Drain-Gebiet 61, dem ersten Kanalgebiet 11 und dem Source/Drain-Gebiet 63 (siehe 1). Die Speicherzelleneinheit 10 weist zudem ein zweites Kanalgebiet 12 auf, wobei das zweite Kanalgebiet 12 Teil eines entlang der zweiten Richtung angeordneten Speicherzellentransistors ist, nämlich eines Speicherzellentransistors mit dem Source/Drain-Gebiet 61, dem zweiten Kanalgebiet 12 und dem Source/Drain-Gebiet 64 (siehe 1). Die Speicherzelleneinheit 10 weist zudem ein isolierendes Gebiet 13 auf. In 1 liegen die isolierenden Gebiete 13 unterhalb der Überschneidungen 5 im Halbleitersubstrat (nicht dargestellt). Das isolierende Gebiet 13 kann beispielsweise als Shallow-Trench-Isolation, LOCOS und/oder Deep-Trench-Isolation ausgebildet werden. Das isolierende Gebiet 13 stellt eine elektrische Isolation zwischen benachbarten Kanalgebieten bereit. Das Source/Drain-Gebiet 61 ist mit einer der Bitleitungen 8 über einen der Kontaktstöpsel 7 elektrisch verbunden. Es gilt zu beachten, dass Ladungsspeichergebiete oberhalb der ersten Kanalgebiete 11, 12 ausgebildet sind (nicht dargestellt). Falls das nicht-flüchtige Speicherzellenfeld NROM (Nitrided-Read-Only- Memory)-Speicherzellen aufweist, können zwei Bits pro Speicherzellentransistor gespeichert werden. Da jede Speicherzelleneinheit 10 zwei Kanalgebiete aufweist, nämlich die ersten und zweiten Kanalgebiete 11, 12 in diesem Beispiel, lässt sich jede Speicherzelleneinheit 10 zum Speichern von vier Bits verwenden. Falls die ersten und zweiten Kanalgebiete 11, 12, das isolierende Gebiet 13 als auch das beispielhafte Source/Drain-Gebiet 61 derart dimensioniert sind, dass diese der minimalen Strukturgröße F entsprechen, so weist die Speicherzelleneinheit 10 entlang der ersten Richtung Dimensionen von 2F als auch entlang der zweiten Richtung Dimensionen von 2F auf, wodurch eine Speicherzelleneinheit von 4F² bereitgestellt wird.
In 3 ist eine schematische Seitenansicht der in 1 gezeigten Ausführungsform dargestellt.
Die Source/Drain-Gebiete 6 sind innerhalb eines Halbleitersubstrats 14 ausgebildet. Die Source/Drain-Gebiete können beispielsweise als Halbleiterzonen bereitgestellt sein. Zwischen zwei entlang der ersten Richtung positionierten benachbarten Source/Drain-Gebieten 6 ist ein erstes Kanalgebiet 11 vorgesehen. Es gilt zu beachten, dass die Aussparungsgebiete 15 innerhalb des Halbleitersubstrats 14 derart ausgebildet sind, dass deren Positionen deckungsgleich zu den ersten Kanalgebieten 11 liegen. (Es ist zu berücksichtigen, dass die Wortleitung 4 im rechten Teil der 3 der Anschaulichkeit halber weggelassen wurde). Diese Aussparungsgebiete 15 sind auf einen selbstjustierten Strukturierungsschritt zur Definition der isolierenden Gebiete 13 zurückzuführen. Werden die isolierenden Gebiete 13 lediglich durch einen einzelnen Strukturierungsschritt ausgebildet, z. B. vor dem Ausbilden der ersten und zweiten Wortleitungen 2, 4, so können die Aussparungsgebiete 15 auch vermieden werden. In dieser Ausführungsform sind unterhalb der Aussparungsgebiete 15 die ersten Kanalgebiete 11 im Oberflächenbereich des Halbleitersubstrats 14 vorgesehen. Jeder entlang der ersten Richtung 1 angeordnete Speicherzellentransistor weist zudem einen zweiten dielektrischen Schichtstapel auf, der oberhalb des ersten Kanalgebiets 11 po sitioniert ist. Der zweite dielektrische Schichtstapel 16 kann ebenso aus entlang der zweiten Richtung 3 verlaufenden parallelen Bahnen ausgebildet sein. Oberhalb des zweiten dielektrischen Schichtstapels 16 ist eine zweite leitfähige Schicht 17 angeordnet, die Teil der zweiten Wortleitungen 4 darstellt. Die zweite leitfähige Schicht 17 stellt eine Gateelektrode eines entlang der ersten Richtung 1 angeordneten Speicherzellentransistors dar. Indem eine Speicherzelle über zwei entlang der ersten Richtung benachbart angeordnete Source/Drain-Gebiete 6 als auch diejenige der zweiten Wortleitungen 4, die über einem entsprechenden ersten Kanalgebiet 11 positioniert ist, angesteuert wird, lässt sich Ladung in dem entsprechenden als Ladungsspeichergebiet dienenden Teil des zweiten dielektrischen Schichtstapels 16 speichern oder auch löschen. Somit lässt sich Information in eine entlang der ersten Richtung angeordnete nicht-flüchtige Speicherzelle schreiben oder auch von dieser auslesen. Die Source/Drain-Gebiete sind erneut mit entsprechenden Bitleitungen 8 über Kontaktstöpsel 7 elektrisch verbunden. Eine zweite isolierende Abdeckungsstruktur 18 ist derart ausgebildet, dass sie die zweite leitfähige Schicht 17 umgibt. Die zweite isolierende Abdeckungsstruktur 18 kann ein isolierendes Material, z. B. ein Nitrid, aufweisen. Jedoch lassen sich weitere isolierende Materialien verwenden. Ebenso weisen die ersten Wortleitungen 2 eine erste leitfähige Schicht 19 auf, die eine Gateelektrode für die entlang der zweiten Richtung 3 angeordneten Speicherzellentransistoren bereitstellt. Erste dielektrische Schichtstapel 20 sind zwischen die ersten leitfähigen Schichten 19 und das Halbleitersubstrat 14 (d. h. die zweiten Kanalgebiete 12 (nicht in 3 dargestellt) und die isolierenden Gebiete 13) eingelegt und diese geben Ladungsspeichergebiete für die entlang der zweiten Richtung 3 angeordneten Speicherzellentransistoren an. Erneut umgibt eine erste isolierende Abdeckungsstruktur 21 die entsprechenden ersten leitfähigen Schichten 19.
Mit Bezug zu 4 wird ein Programmierprozess einer entlang der ersten Richtung angeordneten Speicherzelle beschrieben. In diesem Beispiel wird die Speicherzelle anhand der Sour ce/Drain-Gebiete 61, 63 und dem zwischen diesen ausgebildeten ersten Kanalgebiet 11 (nicht dargestellt) identifiziert. Elektrischer Kontakt zu den Source/Drain-Gebieten 61 und 63 wird mittels ausgewählter Bitleitungen 801 und 802 sowie zugeordneten Kontaktstöpseln 7 bereitgestellt. Die Auswahl der Wortleitung 401 ermöglicht es, ein Ladungsspeichergebiet zu laden oder entladen, wobei das Ladungsspeichergebiet einem entsprechenden Teil des über dem ersten Kanalgebiet 11 (nicht dargestellt) der ausgewählten Speicherzelle ausgebildeten zweiten dielektrischen Schichtstapels entspricht. Im gegebenen Beispiel sind die nicht-flüchtigen Speicherzellen als NROM-Speicherzellen ausgebildet, die ein Speichern von zwei Bits pro Speicherzellentransistor ermöglichen. Abhängig von den relativen Spannungen der ausgewählten Bitleitungen 801, 802 sowie der ausgewählten Wortleitung 401, kann ein Speichergebiet eines ersten Bits 22, das in der Nähe des Source/Drain-Gebiets 61 liegt, oder ein Speichergebiet eines zweiten Bits 23, das in der Nähe des Source/Drain-Gebiets 63 liegt, zum Programmieren der entsprechenden Speicherzelle oder zum Auslesen von dieser verwendet werden. Da die ausgewählten Bitleitungen 801 und 802 ebenso entlang der dritten Richtung 3 angeordnete Speicherzellen ansteuern, z. B. eine Speicherzelle bestehend aus dem Source/Drain-Gebiet 61 und dem Source/Drain-Gebiet 64 als auch eine weitere Speicherzelle bestehend aus dem Source/Drain-Gebiet 63 und einem Source/Drain-Gebiet 66, sind entsprechende Wortleitungen dieser Speicherzellen auf einer geeigneten Spannung zu halten, z. B. einer Inhibit-Spannung, um den in diesen Speicherzellen gespeicherten Informationsinhalt nicht zu verändern.
Mit Bezug zu 5 wird ein Programmierprozess einer entlang der zweiten Richtung 3 angeordneten Speicherzelle beschrieben. Die in 4, 5 angesteuerten Speicherzellen können erste und zweite Kanalgebiete 11, 12 aufweisen, die einer einzelnen Speicherzelleneinheit 10 zugeordnet sind (siehe 2). Somit werden Speichergebiete von vier Bits pro Speicherzelleneinheit in 4, 5 angesteuert. In diesem Beispiel wird die Speicherzelle durch die Source/Drain-Gebiete 61, 64 und das zwi schen diesen ausgebildete zweite Kanalgebiet 12 (nicht dargestellt) identifiziert. Elektrischer Kontakt zu den Source/Drain-Gebieten 61 und 64 wird über ausgewählte Bitleitungen 801 und 802 sowie zugeordnete Kontaktstöpsel 7 bereitgestellt. Eine Auswahl der Wortleitung 201 ermöglicht es, ein Ladungsspeichergebiet zu laden oder zu entladen, wobei das Ladungsspeichergebiet einen Teil des ersten dielektrischen Schichtstapels 20 darstellt, der über dem entsprechenden zweiten Kanalgebiet 12 der ausgewählten Speicherzelle liegt. Abhängig von den relativen Spannungen der ausgewählten Bitleitungen 801, 802 sowie der ausgewählten Wortleitung 201 kann ein Speichergebiet eines dritten Bits 24, das sich in der Nähe des Source/Drain-Gebiets 61 befindet, oder ein Speichergebiet eines vierten Bits 23, das sich in der Nähe des Source/Drain-Gebiets 64 befindet, zum Schreiben oder Lesen angesteuert werden. Da die ausgewählten Bitleitungen 801 und 802 ebenso entlang der ersten Richtung 1 angeordnete Speicherzellen ansteuern, insbesondere eine Speicherzelle bestehend aus dem Source/Drain-Gebiet 61 und dem Source/Drain-Gebiet 63 als auch eine weitere Speicherzelle bestehend aus dem Source/Drain-Gebiet 64 und einem Source/Drain-Gebiet 67, sind entsprechende Wortleitungen dieser Speicherzellen auf einer geeigneten Spannung zu halten, z. B. einer Inhibit-Spannung, um den in diesen Speicherzellen gespeicherten Informationsinhalt nicht zu verändern.
In 6A bis 6D ist ein vereinfachter Aufbau einer Ausführungsform eines nicht-flüchtigen Speicherzellenfeldes gemäß der Erfindung dargestellt. Es gilt zu beachten, dass die in 6A, 6B erläuterten Programmiervorgänge eine alternative Darstellung des in 4 beschriebenen Programmierprozesses geben. Ebenso geben die 6C, 6D eine alternative Darstellung des in 5 beschriebenen Programmierprozesses. Somit können diese Figuren ebenso zum Verständnis der oben stehenden Details herangezogen werden.
In 6A wird die Speicherzelleneinheit 10 über die ausgewählte zweite Wortleitung 401 und die ausgewählten Bitleitun gen 801 und 802 angesteuert (siehe 4). Ein Vorwärts-Programmierzyklus zum Ansteuern des Speichergebiets des ersten Bits 22 kann durch Anlegen einer ersten Spannung an die ausgewählte Bitleitung 801 und einer zweiten Spannung an die ausgewählte Bitleitung 802 ausgeführt werden.
In 6B wird die Speicherzelleneinheit 10 erneut über die zweite Wortleitung 401 und die ausgewählten Bitleitungen 801 und 802 angesteuert (siehe 4). Ein Rückwärts-Programmierzyklus zum Ansteuern des Ladungsgebiets des zweiten Bits 23 lässt sich durch Anlegen der zweiten Spannung an die ausgewählte Bitleitung 801 und der ersten Spannung an die ausgewählte Bitleitung 802 durchführen.
In 6C wird die Speicherzelleneinheit 10 über die ausgewählte erste Wortleitung 201 und die ausgewählten Bitleitungen 801 und 802 angesteuert (siehe 5). Ein Vorwärts-Programmierzyklus zum Ansteuern des Speichergebiets des dritten Bits 24 lässt sich durch Anlegen der ersten Spannung an die ausgewählte Bitleitung 801 und der zweiten Spannung an die ausgewählte Bitleitung 802 durchführen.
In 6D wird die Speicherzelleneinheit 10 erneut über die erste Wortleitung 201 und die ausgewählten Bitleitungen 801 und 802 angesteuert (siehe 5). Ein Rückwärts-Programmierzyklus zum Ansteuern des Speichergebiets des vierten Bits 25 lässt sich durch Anlegen der zweiten Spannung an die ausgewählte Bitleitung 801 und der ersten Spannung an die ausgewählte Bitleitung 802 durchführen.
Mit Bezug zu 7 bis 19 werden aufeinander folgende Prozessschritte eines Verfahrens zum Ausbilden eines nichtflüchtigen Speicherzellenfeldes gemäß einer Ausführungsform der Erfindung beschrieben. Die hierin erläuterten Prozessschritte beziehen sich. auf die in 1 und 3 gezeigte Ausführungsform. Die aufeinander folgenden Prozessschritte werden mit Bezug zu schematischen Querschnittsansichten während verschiedener Prozessstadien erläutert. Diese Querschnittsansich ten sind mit dem auszubildenden nicht-flüchtigen Speicherzellenfeld über in 1 und 3 gezeigte entsprechende Schnittlinien verknüpft.
In 7 ist eine Querschnittsansicht des auszubildenden Feldes entlang der Schnittlinie AA' (siehe 1, 3) am Anfang des Herstellungsprozesses gezeigt. Innerhalb des Halbleitersubstrats 14 werden isolierende Gebiete 13 ausgebildet. Das Halbleitersubstrat 14 kann beispielsweise aus Silizium bestehen. Die isolierenden Gebiete 13 können als Shallow-Trench-Isolationsgebiete mit einem Oxid des Siliziums als isolierendes Material ausgebildet werden. Jedoch sind diese Materialauswahlen als auch weitere unten stehend gegebene Materialauswahlen lediglich beispielhaft und keinesfalls beschränkend, In einem nachfolgenden Prozessschritt, der in 8A als Querschnittsansicht entlang der Schnittlinie AA' gezeigt ist, wird der erste dielektrische Schichtstapel 20 auf der Oberfläche 26 des Halbleitersubstrats 14 ausgebildet.
In 8B ist eine Querschnittsansicht entlang der Schnittlinie CC' gezeigt. Wie der 8B entnommen werden kann, werden die isolierenden Gebiete 13 als entlang der zweiten Richtung 3 verlaufende parallele Bahnen ausgebildet.
In 8C ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Hierbei sind die isolierenden Gebiete 13 nicht vorhanden und der erste dielektrische Schichtstapel 20 wird direkt auf dem Halbleitersubstrat 14 ausgebildet. Der erste dielektrische Schichtstapel 20 gibt ein Ladungsspeichergebiet für entlang der zweiten Richtung 3 auszubildende Speicherzellen an.
In 9 ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Ausbildung der ersten leitfähigen Schicht 19 gezeigt. Die erste leitfähige Schicht 19 kann beispielsweise aus dotiertem Silizium bestehen und diese stellt eine Gatee lektrode für entlang der zweiten Richtung 3 auszubildende Speicherzellen dar.
In 10A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Ausbildung einer ersten isolierenden Abdeckungsstruktur 21 auf der ersten leitfähigen Schicht 19 gezeigt. Die erste isolierende Abdeckungsstruktur 21 kann beispielsweise Nitrid aufweisen.
In 10B ist eine Querschnittsansicht entlang der Schnittlinie CC' gezeigt. Wie dieser Figur entnommen werden kann, werden die erste leitfähige Schicht 19 als auch die erste isolierende Abdeckungsstruktur 21, welche die erste leitfähige Schicht 20 umgibt, in der Form von entlang der ersten Richtung 1 verlaufenden parallelen Bahnen strukturiert. Das Ausbilden der ersten isolierenden Abdeckungsstruktur 21 kann beispielsweise mehrere Abscheide- und Strukturierungsschritte aufweisen. Es ist zudem möglich, einen gemeinsamen Strukturierungsschritt zur Definition der ersten leitfähigen Schicht 19 als auch wenigstens eines Teils der ersten isolierenden Abdeckungsstruktur 21 einzusetzen.
In 10C ist eine schematische Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Im Gegensatz zur Ansicht von 10B wird der erste dielektrische Schichtstapel 20 unmittelbar auf der Halbleiteroberfläche ausgebildet. Die Querschnittsansicht von 10C stellt somit eine Querschnittsansicht eines entlang der zweiten Richtung 3 des auszubildenden Speicherzellentransistors dar (wobei die Source/Drain-Gebiete noch nicht prozessiert sind).
In 11A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Strukturierung des ersten dielektrischen Schichtstapels 20 und der isolierenden Gebiete 13 gezeigt. Dieser Strukturierungsschritt erfolgt selbstjustiert in Bezug zur ersten Wortleitung mit der ersten leitfähigen Schicht 19 und der ersten isolierenden Abdeckungsstruktur 21. Somit ist ein teilweises Entfernen des ersten dielektrischen Schichtsta pels 20 und der isolierenden Gebiete 13 lediglich in Bezug auf eine entlang der Schnittlinie BB' gezeigte Querschnittsansicht wirksam (nicht ersichtlich aus 11A).
Eine solche Querschnittsansicht entlang der Schnittlinie BB' nach Strukturieren des ersten dielektrischen Schichtstapels 20 und der isolierenden Gebiete 13 ist in 11B gezeigt. Hierbei ist die Oberfläche 26 des Halbleitersubstrats 14 zur weiteren Definition der entlang der zweiten Richtung 3 angeordneten Speicherzellen freigelegt.
Ebenso sind Aussparungsgebiete 15 vorgesehen, die aufgrund des teilweisen Entfernens der isolierenden Gebiete 13 ausgebildet werden. Eine Strukturierung der isolierenden Gebiete 13, des ersten dielektrischen Schichtstapels 20, der ersten leitfähigen Schicht 19 und der ersten isolierenden Abdekkungsstruktur 21 kann beispielsweise mittels geeigneter Ätzprozesse erfolgen.
In 11C ist eine Querschnittsansicht entlang der Schnittlinie CC' gezeigt. Diese Querschnittsansicht betrifft die entlang der ersten Richtung 1 verlaufenden ersten Wortleitungen 2. Erneut ist die leitfähige Schicht 19 von der ersten isolierenden Abdeckungsstruktur 21 umgeben und auf dem ersten dielektrischen Schichtstapel 20 ausgebildet. Jedoch stellt der hier dargestellte Teil des dielektrischen Schichtstapels 20 kein Ladungsspeichergebiet einer Speicherzelle dar, da das isolierende Gebiet 13 zwischen den ersten dielektrischen Schichtstapel 20 und das Halbleitersubstrat 14 eingelegt ist.
In 11D ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Im Gegensatz zu 11C ist der erste dielektrische Schichtstapel 20 unmittelbar auf dem Halbleitersubstrat 14 ausgebildet. Somit bildet der dielektrische Schichtstapel 20 ein Ladungsspeichergebiet in diesem Bereich der Wortleitung 2 aus.
In 12A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Ausbildung des zweiten dielektrischen Schichtstapels 16 dargestellt. Der zweite dielektrische Schichtstapel 16 ist zur Realisierung eines Ladungsspeichergebiets von entlang der ersten Richtung 1 angeordneten Speicherzellentransistoren vorgesehen.
In 12B ist eine Querschnittsansicht entlang der Schnittlinie BB' gezeigt. Hier ist der zweite dielektrische Schichtstapel 16 unmittelbar auf dem Halbleitersubstrat 14 ausgebildet. Es gilt zu beachten, dass lediglich diejenigen Teile des zweiten dielektrischen Schichtstapels 16, die innerhalb der Aussparungsgebiete 15 liegen, Ladungsspeichergebiete von entlang der ersten Richtung auszubildenden Speicherzellen darstellen.
In 12C ist eine Querschnittsansicht entlang der Schnittlinie CC' gezeigt. Im Vergleich zu 11C ist der zweite dielektrische Schichtstapel 16 jedoch über dem Halbleitersubstrat 14 als auch über den ersten Wortleitungen 2 ausgebildet.
In 12D ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Im Vergleich zu 11D ist der zweite dielektrische Schichtstapel 16 jedoch über dem Halbleitersubstrat 14 als auch über den ersten Wortleitungen 2 ausgebildet.
In 13A ist eine Querschnittsansicht entlang der Schnittlinie AA' gezeigt. Hierbei ist die zweite leitfähige Schicht 17 über dem zweiten dielektrischen Schichtstapel 16 ausgebildet.
Da der zweite dielektrische Schichtstapel 16 in diesem Gebiet mit den ersten Wortleitungen überlappt, werden die Überschneidungen 5 später deckungsgleich zu den isolierenden Gebieten 13 ausgebildet.
In 13B ist eine Querschnittsansicht entlang der Schnittlinie BB' gezeigt. Erneut ist die zweite leitfähige Schicht 17 unmittelbar auf dem zweiten dielektrischen Schichtstapel 16 ausgebildet. Jedoch ist der zweite dielektrische Schichtstapel 16 unmittelbar auf dem Halbleitersubstrat 14 ausgebildet. Es gilt zu beachten, dass diejenigen Teile der zweiten leitfähigen Schicht 17, die oberhalb der Aussparungsgebiete 15 liegen, später Gateelektroden von entlang der ersten Richtung 1 auszubildenden Speicherzellentransistoren darstellen.
In 13C ist eine Querschnittsansicht entlang der Schnittlinie CC' gezeigt. Zusätzlich zur Darstellung von 12C ist die zweite leitfähige Schicht 17 über dem zweiten dielektrischen Schichtstapel 16 ausgebildet.
In 13D ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Zusätzlich zur Darstellung von 12D ist die zweite leitfähige Schicht 17 oberhalb des zweiten dielektrischen Schichtstapels 16 bereitgestellt.
In 14A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Strukturierung der zweiten leitfähigen Schicht 17 in der Form von entlang der Richtung 3 verlaufenden parallelen Bahnen dargestellt.
In 14B ist eine Querschnittsansicht entlang der Schnittlinie BB' gezeigt. Hierbei ist die zweite leitfähige Schicht lediglich über denjenigen Bereichen des zweiten dielektrischen Schichtstapels 16 ausgebildet, die innerhalb der Aussparungsgebiete 15 liegen, wobei die entsprechenden Bereiche des zweiten dielektrischen Schichtstapels 16 Ladungsspeichergebiete für die entlang der ersten Richtung 1 angeordneten Speicherzellen bereitstellen.
In 14C ist eine Querschnittsansicht entlang der Schnittlinie CC' dargestellt. Es gilt zu beachten, dass die Überschneidungen 5, welche Kreuzungspunkte der ersten und zweiten leitfähigen Schichten 19, 17 darstellen, d. h. der ersten und zweiten Wortleitungen 2, 4, deckungsgleich zu den ersten isolierenden Gebieten 13 liegen.
In 14D ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Hierbei wird die zweite leitfähige Schicht 17 entfernt. Wieder betrifft diese Querschnittsansicht einen entlang der zweiten Richtung 3 auszubildenden Speicherzellentransistor (Source/DrainGebiete sind noch zu definieren).
In 15A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach dem Strukturieren des zweiten dielektrischen Schichtstapels 16 dargestellt. Hierbei wird der dielektrische Schichtstapel 16 unter Verwendung der zweiten leitfähigen Schicht 19 als Maske strukturiert. Somit ist der zweite dielektrische Schichtstapel 16 deckungsgleich zur zweiten leitfähigen Schicht 17 ausgebildet.
In 15B ist eine Querschnittsansicht entlang der Schnittlinie BB' gezeigt. Hierbei ist der zweite dielektrische Schichtstapel 16 unmittelbar auf dem Halbleitersubstrat innerhalb der Aussparungsgebiete 15 ausgebildet und stellt ein Ladungsspeichergebiet für die entlang der ersten Richtung angeordneten Speicherzellen dar. Darüber hinaus stellt die zweite leitfähige Schicht 17 Gateelektroden für entlang der ersten Richtung 1 auszubildende Speicherzellentransistoren bereit.
In 15C ist eine Querschnittsansicht entlang der Schnittlinie CC' gezeigt. Da der zweite dielektrische Schichtstapel 16 lediglich in solchen Bereichen entfernt wird, die nicht von der zweiten Schicht 17 bedeckt sind, entspricht diese Querschnittsansicht derjenigen von 14C.
In 15D ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Zusätzlich zur Querschnittsansicht von 14D ist der zweite dielektrische Schichtstapel 16 im gezeigten Bereich des Speicherzellenfeldes entfernt.
In 16A ist eine Querschnittsansicht entlang der Schnittlinie AA' gezeigt. Aufgrund des teilweisen Entfernens des zweiten dielektrischen Schichtstapels 16 wird ein Teil des Halbleitersubstrats 14 freigelegt. Hierbei werden unter Ver wendung der zweiten leitfähigen Schicht 17 und der ersten Wortleitungen 2 als Maske Dotierstoffe in das Halbleitersubstrat 14 zur Bereitstellung von Source/Drain-Gebieten in der Form von dotierten Halbleiterzonen implantiert. Zwei benachbarte Source/Drain-Gebiete 6 in 16A definieren einen entlang der ersten Richtung 1 angeordneten Speicherzellentransistor, wobei der Speicherzellentransistor ein erstes Kanalgebiet 11 aufweist, das innerhalb des Halbleitersubstrats 14 unterhalb des zweiten dielektrischen Schichtstapels 16 ausgebildet wird. Der zweite dielektrische Schichtstapel 16 dient in diesem Gebiet als Ladungsspeichergebiet, das über den entsprechenden Teil der darüber ausgebildeten zweiten leitfähigen Schicht 17 angesteuert wird.
In 16B ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Im Gegensatz zu 16A ist eine Querschnittsansicht eines entlang der zweiten Richtung 3 angeordneten Speicherzellentransistors dargestellt. Hierbei dient ein entsprechender Teil des ersten dielektrischen Schichtstapels 20 als Ladungsspeichergebiet, das über einen entsprechenden Teil der von der ersten isolierenden Abdeckungsstruktur 21 umgebenden ersten leitfähigen Schicht 19 angesteuert wird. Das zweite Kanalgebiet 12 ist zwischen zwei benachbarten Source/Drain-Gebieten 6, die entlang der zweiten Richtung 3 positioniert sind, ausgebildet.
In 17A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Ausbildung der zweiten isolierenden Abdeckungsstruktur 18, die die leitfähige Schicht 17 umgibt, dargestellt. Folglich sind die zweiten Wortleitungen 4 fertiggestellt und diese stellen Gateelektroden für die entlang der ersten Richtung 1 angeordneten Speicherzellentransistoren bereit.
In 17B ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt. Da die Ausbildung der zweiten isolierenden Abdeckungsstruktur 18 lediglich die zweite leitfähige Schicht 17 betrifft, stimmt die Querschnittsansicht in 17B mit derjenigen in 16B überein.
In 18A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Ausbildung von Kontaktstöpseln 7, welche die Source/Drain-Gebiete 6 elektrisch kontaktieren, dargestellt. Somit wird ein elektrischer Kontakt zu den entlang der ersten Richtung 1 angeordneten Speicherzellentransistoren bereitgestellt.
Jedoch stellen die Kontaktstöpsel 7 ebenso einen elektrischen Kontakt zu entlang der zweiten Richtung 3 angeordneten Speicherzellentransistoren bereit, wie in der Querschnittsansicht entlang der Schnittlinie DD' in 18B schematisch gezeigt ist. Hierbei betrifft die Querschnittsansicht einen entlang der zweiten Richtung 3 ausgebildeten Speicherzellentransistor.
Erneut sei angemerkt, dass die ersten Wortleitungen 2 Gateelektroden für die entlang der zweiten Richtung 3 angeordneten Speicherzellentransistoren bereitstellen (siehe z. B. 18B), wobei die zweiten Wortleitungen 4 Gateelektroden für die entlang der ersten Richtung 1 angeordneten Speicherzellentransistoren bereitstellen (siehe z. B. 18A).
In 19A ist eine Querschnittsansicht entlang der Schnittlinie AA' nach der Ausbildung der Bitleitungen 8 dargestellt. Die Bitleitungen 8 sind als parallel zueinander entlang der dritten Richtung verlaufende Bahnen ausgebildet (nicht ersichtlich aus 19A, siehe z. B. 1).
In 19B ist eine Querschnittsansicht entlang der Schnittlinie DD' gezeigt, die einen entlang der zweiten Richtung 3 angeordneten Speicherzellentransistor darstellt.
Wie den 19A und 19B entnommen werden kann, kann eine entlang der zweiten Richtung 3 angeordnete Speicherzelle durch Auswahl von zwei benachbarten Bitleitungen 8 als auch einer ersten Wortleitung 2 angesteuert werden und eine entlang der ersten Richtung 1 angeordnete Speicherzelle kann durch Auswahl einer der zweiten Wortleitungen 4 angesteuert werden.
Es gilt zu beachten, dass weitere isolierende Schichten zwischen benachbarten Bitleitungen 8 ausgebildet sein können. Auf eine Beschreibung derselbigen wird jedoch zur Stärkung wichtigerer Aspekte der Erfindung verzichtet.
Obwohl in dieser Beschreibung spezifische Ausführungsformen erläutert wurden, erkennt ein Fachmann, dass eine Vielzahl von alternativen und/oder äquivalenten Ausführungen die hierin beschriebenen spezifischen Ausführungsformen ersetzen können, ohne vom Schutzbereich der Erfindung abzuweichen. Dieser Schutzbereich der Erfindung wird durch die Ansprüche und deren Äquivalente definiert.

1: erste Richtung
2, 201: erste Wortleitungen
3: zweite Richtung
4, 401: zweite Wortleitungen
5: Überschneidung
6, 61, 62, 63, 64, 65, 66, 67: Source/Drain-Gebiete
7: Kontaktstöpsel
8, 801, 802: Bitleitungen
9: dritte Richtung
10: Speicherzelleneinheit
11: erstes Kanalgebiet
12: zweites Kanalgebiet
13: isolierendes Gebiet
14: Halbleitersubstrat
15: Aussparungsgebiet
16: zweiter dielektrischer Schichtstapel
17: zweite leitfähige Schicht
18: zweite isolierende Abdeckungsstruktur
19: erste leitfähige Schicht
20: erster dielektrischer Schichtstapel
21: erste isolierende Abdeckungsstruktur
22: Speichergebiet eines ersten Bits
23: Speichergebiet eines zweiten Bits
24: Speichergebiet eines dritten Bits
25: Speichergebiet eines vierten Bits
26: Oberfläche des Halbleitersubstrats

Claims

Nicht-flüchtiges Speicherzellenfeld mit: einer Mehrzahl von Speicherzellentransistoren, die in einen ersten Teil von Speicherzellentransistoren und einen zweiten Teil von Speicherzellentransistoren unterteilt sind, wobei jeder der Mehrzahl von Speicherzellentransistoren Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) aufweist; einer Mehrzahl von parallel zueinander in einer ersten Richtung (1) verlaufenden ersten Wortleitungen (2, 201) und einer Mehrzahl von parallel zueinander in einer zweiten Richtung (3) verlaufenden zweiten Wortleitungen (4, 401), wobei die ersten Wortleitungen (2, 201) Gateelektroden für den ersten Teil der Speicherzellentransistoren bereitstellen und wobei die zweiten Wortleitungen (4, 401) Gateelektroden für den zweiten Teil der Speicherzellentransistoren bereitstellen; einem zwischen die ersten und die zweiten Wortleitungen im Bereich deren Überschneidungen (5) eingelegten dielektrischen Material; und einer Mehrzahl von parallel zueinander in einer dritten Richtung (9) verlaufenden Bitleitungen (8, 801, 802), wobei die Mehrzahl von Bitleitungen (8, 801, 802) in elektrischem Kontakt zu den Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67) ist.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 1, wobei der erste Teil von Speicherzellentransistoren entlang der ersten Richtung (1) verläuft, und wobei der zweite Teil von Speicherzellentransistoren entlang der zweiten Richtung (3) verläuft.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 1 bis 2, zusätzlich umfassend eine Mehrzahl von isolierenden Gebieten (13), die innerhalb eines Halbleitersubstrats (14) deckungsgleich zu den Bereichen der Überschneidungen (5) ausgebildet sind.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 3, wobei die isolierenden Gebiete (13) als Shallow-Trench Isolation und/oder LOCOS und/oder Deep-Trench-Isolation ausgebildet sind.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 4, wobei jeder der Mehrzahl von Speicherzellentransistoren zwei Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) aufweist, jedes der Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) zwischen zwei benachbarten der Mehrzahl von in der ersten Richtung (1) verlaufenden Speicherzellentransistoren als auch zwischen zwei benachbarten der Mehrzahl von in der zweiten Richtung (3) verlaufenden Speicherzellentransistoren geteilt wird, und wobei jedes der Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) innerhalb des Halbleitersubstrats (14) lateral zwischen zwei benachbarten der ersten Wortleitungen (2, 201) und zwischen zwei benachbarten der zweiten Wortleitungen (4, 401) positioniert ist.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 5, mit zusätzlich: einer zwischen eine Oberfläche (26) des Halbleitersubstrats (14) und den ersten Wortleitungen (2, 201) eingelegten ersten dielektrischen Schichtstapelstruktur (20), wobei die erste dielektrische Schichtstapelstruktur (20) deckungsgleich zu den ersten Wortleitungen (2, 201) liegt und ein Ladungsspeichergebiet für diejenigen Speicherzellentransistoren bereitstellt, die entlang der zweiten Richtung (3) verlaufen; und einer zwischen die Oberfläche (26) des Halbleitersubstrats (14) und den zweiten Wortleitungen (4, 401) eingelegten zweiten dielektrischen Schichtstapelstruktur (16), wobei die zweite dielektrische Schichtstapelstruktur (16) deckungsgleich zu den zweiten Wortleitungen (4, 401) liegt und ein Ladungsspeichergebiet für diejenigen der Speicherzellentransistoren bereitstellt, die entlang der ersten Richtung (1) verlaufen.
Nicht-flüchtiges Speicherzellenfeld nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten dielektrischen Schichtstapelstrukturen ONO-Stapel (20, 16) aufweisen.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 6 oder 7, wobei die ersten und zweiten Richtungen (1, 2) senkrecht zueinander liegen und die dritte Richtung (9) gegenüber der ersten und zweiten Richtung (1, 2) jeweils um einen Winkel von 45° geneigt ist.
Nicht-flüchtiges Speicherzellenfeld nach einem der vorangehenden Ansprüche, wobei das Speicherzellenfeld NROM-Speicherzellen aufweist.
Nicht-flüchtiges Speicherzellenfeld nach einem der vorangehenden Ansprüche, wobei eine Breite der ersten und zweiten Wortleitungen (2, 201, 4, 401) als auch ein lateraler Abstand zwischen benachbarten ersten (2, 201) oder zweiten (4, 401) Wortleitungen einer minimalen Strukturgröße des nichtflüchtigen Speicherzellenfeldes entspricht.
Nicht-flüchtiges Speicherzellenfeld mit: einer Mehrzahl von parallel zueinander in einer ersten Richtung (1) verlaufenden ersten Wortleitungen (2, 201); einer Mehrzahl von parallel zueinander in einer zweiten Richtung 3 verlaufenden zweiten Wortleitungen (4, 401), wobei die ersten und zweiten Wortleitungen (2, 201, 4, 401) im Bereich deren Überschneidungen (5) durch ein dazwischen eingelegtes dielektrisches Material voneinander elektrisch isoliert sind; einer Mehrzahl von Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67), wobei jedes der Mehrzahl von Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67) innerhalb eines Halbleitersubstrats (14) ausgebildet ist und lateral zwischen zwei benachbarten der ersten Wortleitungen (2, 201) und zwischen zwei benachbarten der zweiten Wortleitungen (4, 401) positioniert ist; und wobei benachbarte zwei der Mehrzahl von Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67) in der ers ten Richtung (1) Source und Drain eines Speicherzellentransistors definieren, der eine der zweiten Wortleitungen (4, 401) als Gateelektrode aufweist; und wobei benachbarte zwei der Mehrzahl von Source/Drain-Gebieten ((6, 61, 62, 63, 64, 65, 66, 67) in der zweiten Richtung (3) Source und Drain eines Speicherzellentransistors definieren, der eine der ersten Wortleitungen (2, 201) als Gateelektrode aufweist; und einer Mehrzahl von parallel zueinander in einer dritten Richtung (9) verlaufenden Bitleitungen (8, 801, 802), wobei die Mehrzahl von Bitleitungen (8, 801, 802) einen elektrischen Kontakt zu der Mehrzahl von Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67) bereitstellt.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 11 mit zusätzlich: einer zwischen das Halbleitersubstrat (14) und die ersten Wortleitungen (2, 201) eingelegten ersten dielektrischen Schichtstapelstruktur (20), wobei die erste dielektrische Schichtstapelstruktur (20) deckungsgleich zu den ersten Wortleitungen (2, 201) liegt und ein Ladungsspeichergebiet für diejenigen Speicherzellentransistoren bereitstellt, die entlang der zweiten Richtung (3) verlaufen; und einer zwischen eine Oberfläche (26) des Halbleitersubstrats (14) und den zweiten Wortleitungen (4, 401) eingelegten zweiten dielektrischen Schichtstapelstruktur (16), wobei die zweite dielektrische Schichtstapelstruktur (16) deckungsgleich zu den zweiten Wortleitungen (4, 401) liegt und ein Ladungsspeichergebiet für diejenigen Speicherzellentransistoren bereitstellt, die entlang der ersten Richtung (1) verlaufen.
Nicht-flüchtiges Speicherzellenfeld mit: einer Mehrzahl von innerhalb eines Halbleitersubstrats (14) ausgebildeten Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67), wobei die Mehrzahl von Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67) entlang a) parallel zueinander in einer ersten Richtung (1) verlaufenden ersten Bahnen und b) parallel zueinander in einer zweiten Richtung (3) verlaufenden zweiten Bahnen angeordnet sind, zwei beliebige, zueinander be nachbarte Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) entlang der ersten Richtung ein zwischen diesen ausgebildetes erstes Kanalgebiet (11) aufweisen und zwei beliebige, zueinander benachbarte Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) entlang der zweiten Richtung (3) ein zwischen diesen ausgebildetes zweites Kanalgebiet (12) aufweisen; einem auf jedem der ersten (11) und zweiten (12) Kanalgebiete als Ladungsspeichergebiet ausgebildeten dielektrischen Schichtstapel (16, 20); einer Mehrzahl von parallel zueinander entlang der ersten Richtung (1) verlaufenden ersten Wortleitungen (2, 201), die den dielektrischen Schichtstapel (16) der zweiten Kanalgebiete (12) bedecken und Gateelektroden bereitstellen; einer Mehrzahl von parallel zueinander in der zweiten Richtung (3) verlaufenden zweiten Wortleitungen (4, 401), die den dielektrischen Schichtstapel (20) der ersten Kanalgebiete (11) bedecken und Gateelektroden bereitstellen; einem zwischen den ersten (2, 201) und zweiten (4, 401) Wortleitungen im Bereich deren Überschneidungen (5) eingelegten dielektrischen Material; und einer Mehrzahl von parallel zueinander entlang einer dritten Richtung (9) verlaufenden Bitleitungen (8, 801, 802), wobei die Mehrzahl von Bitleitungen (8, 801, 802) in elektrischem Kontakt zu der Mehrzahl von Source/Drain-Gebieten (6, 61, 62, 63, 64, 65, 66, 67) ist.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 13, wobei jeder der auf den ersten Kanalgebieten (11) ausgebildeten dielektrischen Schichtstapel (20) einen Teil einer zwischen das Halbleitersubstrat (14) und die ersten Wortleitungen (2, 201) eingelegten ersten dielektrischen Schichtstapelstruktur (20) darstellt, wobei die erste dielektrische Schichtstapelstruktur (20) deckungsgleich zu den ersten Wortleitungen (2, 201) liegt; und wobei jeder der auf den zweiten Kanalgebieten (12) ausgebildeten dielektrischen Schichtstapel (16) einen Teil einer zwischen das Halbleitersubstrat (14) und die zweiten Wortlei tungen (4, 401) eingelegten zweiten dielektrischen Schichtstapelstruktur (16) darstellt, wobei die zweite dielektrische Schichtstapelstruktur (16) deckungsgleich zu den zweiten Wortleitungen (4, 401) liegt.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 11 bis 14, zusätzlich umfassend eine Mehrzahl von isolierenden Gebieten (13), die innerhalb des Halbleitersubstrats (14) deckungsgleich zu den Bereichen der Überschneidungen (5) ausgebildet sind.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 11 bis 15, wobei die isolierenden Gebiete (13) als Shallow-Trench-Isolation und/oder LOCOS und/oder Deep-Trench-Isolation ausgebildet sind.
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 16, wobei das Halbleitersubstrat (14) Aussparungsgebiete (15) im Bereich der ersten Kanalgebiete (11) aufweist und die ersten Kanalgebiete (11) tiefer innerhalb im Halbleitersubstrat (14) liegen als die zweiten Kanalgebiete (12).
Nicht-flüchtiges Speicherzellenfeld nach Anspruch 17, wobei die Aussparungsgebiete (15) eine Tiefe aufweisen, die mit derjenigen der isolierenden Gebiete (13) übereinstimmt.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 11, bis 18, wobei die ersten (20) und zweiten (16) dielektrischen Schichtstapelstrukturen einen ONO-Stapel aufweisen.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 11 bis 19, wobei die ersten (1) und zweiten (3) Richtungen senkrecht zueinander liegen und die dritte Richtung (9) gegenüber der ersten (1) und zweiten (3) Richtung jeweils um einen Winkel von 45° geneigt ist.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 11 bis 20, wobei das Speicherzellenfeld NROM-Speicherzellen aufweist.
Nicht-flüchtiges Speicherzellenfeld nach einem der Ansprüche 11 bis 21, wobei eine Breite der ersten (2, 201) und zweiten (4, 401) Wortleitungen als auch ein lateraler Abstand zwischen benachbarten ersten (2, 201) oder zweiten (4, 401) Wortleitungen einer minimalen Strukturgröße des nicht-flüchtigen Speicherzellenfeldes entspricht.
Verfahren zum Ausbilden eines nicht-flüchtigen Speicherzellenfeldes mit den Schritten: Ausbilden einer isolierenden Struktur innerhalb eines Halbleitersubstrats (14), wobei die isolierende Struktur ein Feld von isolierenden Gebieten (13) aufweist, die isolierenden Gebiete (13) aufeinander folgend entlang parallel zueinander in einer ersten Richtung (1) verlaufenden ersten Bahnen als auch entlang parallel zueinander in einer zweiten Richtung (3) verlaufenden zweiten Bahnen angeordnet sind; Ausbilden von parallelen Bahnen entlang der ersten Richtung (1) mit einem ersten dielektrischen Schichtstapel (20) auf dem Halbleitersubstrat (14) und den isolierenden Gebieten (13), einer den ersten dielektrischen Schichtstapel (20) bedeckenden ersten leitfähigen Schicht (19) und einer die erste leitfähige Schicht (19) umgebenden ersten isolierenden Abdeckungsstruktur (21); Ausbilden von parallelen Bahnen entlang der zweiten Richtung (3) mit einem zweiten dielektrischen Schichtstapel (16) auf dem Halbleitersubstrat (14), einer den zweiten dielektrischen Schichtstapel (16) bedeckenden zweiten leitfähigen Schicht (17) und einer die zweite leitfähige Schicht (17) umgebenden zweiten isolierenden Abdeckungstruktur (18), so dass Bereiche von Überschneidungen (5) der entlang der ersten (1) und zweiten (3) Richtung verlaufenden Bahnen deckungsgleich zu den isolierenden Gebieten (13) sind; Ausbilden von dotierten Halbleiterzonen innerhalb des Halbleitersubstrats (14) in Gebieten, in denen das Halbleiter substrat (14) nicht von den ersten (20) oder zweiten (16) dielektrischen Schichtstapeln bedeckt ist; Ausbilden von Kontaktstöpseln (7) auf den dotierten Halbleiterzonen; und Ausbilden von entlang einer dritten Richtung (9) verlaufenden parallelen Bitleitungen (8, 801, 802), wobei die Bitleitungen (8, 801, 802) die Kontaktstöpsel (7) elektrisch kontaktieren.
Verfahren nach Anspruch 23, wobei die ersten und zweiten isolierenden Abdeckungsstrukturen (21, 18) unter Verwendung von isolierenden Spacern ausgebildet werden.
Verfahren nach Anspruch 23 oder 24, wobei die isolierenden Gebiete (13) als Shallow-Trench-Isolation und/oder LOCOS und/oder Deep-Trench-Isolation ausgebildet werden.
Verfahren nach einem der Ansprüche 23 bis 25, wobei die isolierende Struktur anfänglich aus parallel zueinander entlang der zweiten Richtung (3) verlaufenden isolierenden Bahnen ausgebildet wird und wobei die isolierenden Gebiete (13) nach Bereitstellen der Bahnen des ersten dielektrischen Schichtstapels (20) durch Entfernen freiliegender Bereiche der isolierenden Struktur ausgebildet werden, so dass Aussparungsgebiete (15) im Halbleitersubstrat (14) ausgebildet werden.
Verfahren nach einem der Ansprüche 23 bis 26, wobei die die Source/Drain-Gebiete (6, 61, 62, 63, 64, 65, 66, 67) des nicht-flüchtigen Speicherzellenfeldes darstellenden dotierten Halbleiterzonen durch Implantation von Dotierstoffen in das Halbleitersubstrat (14) erzeugt werden.
Verfahren nach Anspruch 27, wobei die Dotierstoffe in einem Stadium implantiert werden, in dem die parallelen Bahnen der zweiten leitfähigen Schicht (17) schon bereitgestellt sind und bevor die zweite isolierende Abdeckungsstruktur (18) fertiggestellt wird.
Verfahren nach einem der Ansprüche 23 bis 28, wobei die isolierenden Abdeckungsstrukturen (21, 18) aus Nitrid gebildet werden.
Verfahren nach einem der Ansprüche 23 bis 29, wobei ein Material der isolierenden Gebiete (13) als ein Oxid von Silizium gewählt wird.
Verfahren nach einem der Ansprüche 23 bis 30, wobei die die ersten (2, 201) und zweiten (4, 401) Wortleitungen darstellenden ersten (19) und zweiten (17) leitfähigen Schichten aus dotiertem polykristallinen Silizium ausgebildet werden.
Verfahren nach einem der Ansprüche 23 bis 31, wobei die ersten (20) und zweiten (16) dielektrischen Schichtstapel als ONO-Schichtstapel ausgebildet werden, die Ladungsspeichergebiete der nicht-flüchtigen Speicherzellen darstellen.