DE102019214214A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung beinhaltet das Bilden von Löchern, die durch eine Stapelstruktur führen, umgebenden Kanalstrukturen und das Austauschen einiger der Materialien der Stapelstruktur durch die Löcher.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht die Priorität gemäß 35 U.S.C. § 119(a) der am 18. September 2018 am Koreanischen Patentamt eingereichten koreanischen Patentanmeldung Nr. 10-2018-0111826 , deren gesamte Offenbarung hier durch Bezugnahme Teil der vorliegenden Anmeldung ist.
  • HINTERGRUND
  • Technisches Gebiet
  • Verschiedene Ausführungsformen beziehen sich im Allgemeinen auf eine Halbleitervorrichtung und ein Herstellungsverfahren dafür, insbesondere auf eine dreidimensionale Halbleiterspeichervorrichtung und ein Herstellungsverfahren dafür.
  • Verwandter Stand der Technik
  • Eine Halbleitervorrichtung kann eine Speicherzellenanordnung (auch als Speicherzellenfeld bezeichnet) mit einer Vielzahl von Speicherzellen beinhalten. Die Speicherzellenanordnung kann Speicherzellen beinhalten, die in Form verschiedener Strukturen angeordnet sind. Die Speicherzellen können dreidimensional auf einem Substrat angeordnet werden, um die Integrationsdichte der Halbleitervorrichtung zu verbessern.
  • Bei der Herstellung einer dreidimensionalen Halbleiterspeichervorrichtung, einschließlich dreidimensional angeordneter Speicherzellen, kann ein Austauschverfahren verwendet werden, bei dem Opferschichten, die in einer Stapelstruktur enthalten sind, durch verschiedene Materialschichten ersetzt werden. Es kann jedoch schwierig sein, Opferschichten durch andere Materialschichten zu ersetzen, wenn die Opferschichten in einem zentralen Bereich eines Speicherblocks angeordnet sind.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform kann ein Verfahren zum Herstellen einer Halbleitervorrichtung das Bilden einer Stapelstruktur, das Bilden von Kanalstrukturen, die durch die Stapelstruktur verlaufen, das Bilden von Löchern, die durch die Stapelstruktur verlaufen, und das Bilden von Materialmustern beinhalten. Die gestapelte Struktur d.h. Stapelstruktur kann erste Materialschichten und zweite Materialschichten umfassen, die abwechselnd in vertikaler Richtung gestapelt sind. Die Materialmuster können die zweiten Materialschichten durch die Löcher ersetzen.
  • Gemäß einer Ausführungsform kann eine Halbleitervorrichtung Zwischenschichtisolierschichten und leitende Muster beinhalten, die abwechselnd in vertikaler Richtung gestapelt sind. Die Halbleitervorrichtung kann erste Löcher beinhalten, die in einer ersten horizontalen Richtung angeordnet sind, die die vertikale Richtung kreuzt, und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen. Die Halbleitervorrichtung kann zweite Löcher beinhalten, die in der ersten horizontalen Richtung angeordnet sind und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen. Die Halbleitervorrichtung kann Kanalstrukturen beinhalten, die zwischen den ersten Löchern und den zweiten Löchern angeordnet sind, wobei die Kanalstrukturen durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen. Die Halbleitervorrichtung kann vertikale Strukturen beinhalten, die die ersten Löcher und die zweiten Löcher füllen. Die vertikalen Strukturen beinhalten vorstehende Abschnitte, die in Richtung der angrenzenden leitenden Muster vorstehen.
  • Gemäß einer Ausführungsform kann eine Halbleitervorrichtung Zwischenschichtisolierschichten und leitende Muster beinhalten, die abwechselnd in vertikaler Richtung gestapelt sind. Die Halbleitervorrichtung kann erste Löcher beinhalten, die in einer ersten horizontalen Richtung angeordnet sind, die die vertikale Richtung kreuzt, und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen. Die Halbleitervorrichtung kann zweite Löcher beinhalten, die in der ersten horizontalen Richtung angeordnet sind und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen. Die Halbleitervorrichtung kann Kanalstrukturen beinhalten, die zwischen den ersten Löchern und den zweiten Löchern angeordnet sind, wobei die Kanalstrukturen durch die Zwischenschichtisolationsschichten und die leitenden Muster verlaufen. Die Halbleitervorrichtung kann eine Seitenwandisolierschicht beinhalten, die eine Seitenwand von jedem der ersten und zweiten Löcher bedeckt, und eine leitende Kontaktsäule, die jedes der ersten und zweiten Löcher füllt und auf der Seitenwandisolierschicht ausgebildet ist.
  • Figurenliste
    • 1A und 1B sind schematische Blockdiagramme, die Halbleitervorrichtungen gemäß den Ausführungsformen der vorliegenden Offenbarung darstellen;
    • 2 ist ein schematisches Querschnittsdiagramm, das eine periphere Schaltungsstruktur veranschaulicht;
    • 3 ist eine schematische perspektivische Ansicht, die eine Zellenanordnung veranschaulicht;
    • 4 ist eine Draufsicht, die Speicherblöcke einer Zellenanordnung gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt;
    • 5A bis 5D sind Diagramme, die verschiedene Querschnitte einer Halbleitervorrichtung entlang der Linie I-I' von 4 darstellen;
    • 6 ist ein Diagramm, das einen Querschnitt einer Halbleitervorrichtung entlang der Linie II-II' von 4 darstellt;
    • 7 ist eine vergrößerte Ansicht eines in 6 dargestellten Bereichs B;
    • 8A bis 8D, 9 und 10 sind Diagramme, die ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen;
    • 11 bis 13 sind Querschnittsdiagramme, die verschiedene Modifikationen von Prozessen nach einem Austauschprozess veranschaulichen;
    • 14A bis 14C sind Querschnittsdiagramme, die verschiedene untere Strukturen veranschaulichen, die sich unter einer Gate-Stapelstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung befinden;
    • 15 ist ein Blockdiagramm, das die Konfiguration eines Speichersystems gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, und
    • 16 ist ein Blockdiagramm, das die Konfiguration eines Computersystems gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Nachstehend werden verschiedene Beispiele für Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen ausführlich beschrieben. Die Figuren werden zur Verfügung gestellt, damit Durchschnittsfachleute in dem technischen Gebiet den Umfang der Ausführungsformen der Erfindung verstehen können. Die vorliegende Erfindung kann jedoch in verschiedenen Ausbildungen ausgeführt werden und sollte nicht als auf die dargelegten Ausführungsformen beschränkt ausgelegt werden. Vielmehr werden diese Ausführungsformen so bereitgestellt, dass diese Offenbarung ausführlich und vollständig ist. Darüber hinaus werden die Ausführungsformen bereitgestellt, um den Umfang der Erfindung Durchschnittsfachleuten in dem technischen Gebiet vollständig zu vermitteln.
  • Während Begriffe wie „erste“ und „zweite“ zur Beschreibung verschiedener Komponenten verwendet werden können, dürfen diese Komponenten nicht als auf die oben genannten Begriffe beschränkt verstanden werden. Die oben genannten Begriffe werden verwendet, um eine Komponente von der anderen Komponente zu unterscheiden, z.B. kann eine erste Komponente als zweite Komponente bezeichnet werden, ohne von einem Umfang gemäß dem Konzept der vorliegenden Offenbarung abzuweichen, und ebenso kann eine zweite Komponente als erste Komponente bezeichnet werden.
  • Es sei darauf hingewiesen, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt werden kann oder auch dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu, wenn ein Element als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden. Zudem können andere Ausdrücke, die Beziehungen zwischen Komponenten wie „~ zwischen“, „unmittelbar - zwischen“ oder „angrenzend an ∼“ und „direkt angrenzend an ∼“ beschreiben, ähnlich ausgelegt werden.
  • Die in der vorliegenden Anwendung verwendeten Begriffe dienen lediglich der Beschreibung bestimmter Ausführungsformen und sollen die vorliegende Offenbarung nicht einschränken. Singuläre Formen in der vorliegenden Offenbarung sollen auch die Pluralformen umfassen, es sei denn, der Kontext zeigt deutlich etwas anderes. Es sei darauf hingewiesen, dass in der vorliegenden Beschreibung Begriffe „einschließen“ oder „aufweisen“ darauf hinweisen, dass ein Merkmal, eine Zahl, ein Schritt, eine Operation, eine Komponente, ein Teil oder die Kombination der in der Beschreibung beschriebenen Merkmale, vorhanden ist, die aber nicht im Voraus ausschließt, dass ein oder mehrere andere Merkmale, Zahlen, Schritte, Operationen, Komponenten, Teile oder Kombinationen davon vorhanden sind oder hinzugefügt werden können.
  • Nachstehend wird die vorliegende Offenbarung beschrieben, indem Beispiele für Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen erläutert werden.
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleitervorrichtung mit verbesserter Stabilität des Herstellungsprozesses und ein Herstellungsverfahren dafür bereit.
  • 1A und 1B sind schematische Blockdiagramme, die Halbleitervorrichtungen gemäß den Ausführungsformen der vorliegenden Offenbarung darstellen.
  • Unter Bezugnahme auf die 1A und 1B, kann jede der Halbleitervorrichtungen gemäß den Ausführungsformen der vorliegenden Offenbarung einen peripheren Schaltungsaufbau PC und eine Zellenanordnung (d.h. ein Zellenarray) CAR beinhalten, die auf einem Substrat SUB angeordnet sind.
  • Das Substrat SUB kann eine einkristalline Halbleiterschicht (Einzelkristall-Halbleiterschicht) sein. So kann das Substrat SUB beispielsweise ein Massen-Siliziumsubstrat, ein Silizium-auf-Isolator-Substrat, ein Germanium-Substrat, ein Germanium-auf-Isolator-Substrat, ein Silizium-Germanium-Substrat oder ein epitaktischer Dünnfilm sein, der durch ein selektives epitaktisches Wachstumsverfahren gebildet wird.
  • Die Zellenanordnung CAR kann eine Vielzahl von Speicherblöcken beinhalten. Jeder der Speicherblöcke kann eine Vielzahl von Zellenketten beinhalten. Jede der Zellenketten kann elektrisch mit einer Bitleitung, einer Sourceleitung, Wortleitungen und Auswahlleitungen gekoppelt sein. Jede der Zellenketten kann Speicherzellen und beinhalten und Transistoren auswählen, die in Reihe geschaltet sind. Jede der Auswahlleitungen kann als Gate-Elektrode einer entsprechenden der Auswahltransistoren dienen. Jede der Wortleitungen kann als Gate-Elektrode einer entsprechenden unter den Speicherzellen dienen.
  • Die periphere Schaltungsstruktur PC kann NMOS- und PMOS-Transistoren, einen Widerstand und einen Kondensator beinhalten, die elektrisch mit der Zellenanordnung CAR gekoppelt sind. Die NMOS- und PMOS-Transistoren, der Widerstand und der Kondensator der peripheren Schaltungsstruktur PC können als Elemente dienen, die einen Zeilendecoder, einen Spaltendecoder, einen Seitenpuffer und eine Steuerschaltung bilden.
  • Wie in 1A dargestellt, kann die periphere Schaltungsstruktur PC auf einem Bereich des Substrats SUB angeordnet werden. Der Bereich des Substrats SUB, der die periphere Schaltungsstruktur PC überlappt, überlappt nicht mit der Zellenanordnung CAR.
  • Alternativ kann, wie in 1B dargestellt, die periphere Schaltungsstruktur PC zwischen der Zellenanordnung CAR und dem Substrat SUB angeordnet werden. Da die periphere Schaltungsstruktur PC die Zellenanordnung CAR überlappt, kann ein Bereich auf dem Substrat SUB, der durch die Zellenanordnung CAR und die periphere Schaltungsstruktur PC belegt ist, reduziert werden.
  • 2 ist ein schematisches Querschnittsdiagramm, das die periphere Schaltungsstruktur PC veranschaulicht. Die periphere Schaltungsstruktur PC, wie in 2 dargestellt, kann die periphere Schaltungsstruktur PC, wie in 1A dargestellt, oder die periphere Schaltungsstruktur PC, wie in 1B dargestellt, bilden.
  • Unter Bezugnahme auf 2 kann die periphere Schaltungsstruktur PC periphere Gate-Elektroden PG, eine periphere Gate-Isolierschicht PGI, Übergänge Jn, periphere Schaltungsleitungen PCL, periphere Kontaktstecker PCP und eine periphere Schaltungsisolationsschicht PIL beinhalten.
  • Jede der peripheren Gate-Elektroden PG kann als Gate-Elektrode eines NMOS-Transistors oder eines PMOS-Transistors der peripheren Schaltungsstruktur PC dienen. Die periphere Gate-Isolierschicht PGI kann zwischen jeder der peripheren Gate-Elektroden PG und dem Substrat SUB angeordnet sein.
  • Die Übergänge Jn können definiert werden, indem n-Typ oder p-Typ Verunreinigungen in einen aktiven Bereich des Substrats SUB injiziert werden. Die Übergänge Jn können sich auf beiden Seiten jeder der peripheren Gate-Elektroden PG befinden und als Source-Übergang oder Drain-Übergang dienen. Der aktive Bereich des Substrats SUB kann durch eine im Substrat SUB gebildete Isolationsschicht ISO geteilt werden. Die Isolationsschicht ISO kann ein Isoliermaterial beinhalten.
  • Die peripheren Schaltungsleitungen PCL können über die peripheren Kontaktstecker PCP mit einer Schaltung der peripheren Schaltungsstruktur PC elektrisch gekoppelt werden.
  • Die Isolationsschicht PIL der Peripherie-Schaltung kann die Schaltung der Peripherie-Schaltungsstruktur PC, der Peripherie-Schaltungsleitungen PCL und der Peripheriekontaktstecker PCP abdecken. Die Isolationsschicht PIL der Peripherieschaltung kann eine Vielzahl von übereinander gestapelten Isolationsschichten beinhalten.
  • 3 ist eine schematische perspektivische Ansicht, die eine Zellenanordnung veranschaulicht. Die in 3 dargestellte Zellenanordnung kann in die in 1A dargestellte Zellenanordnung CAR oder die in 1B dargestellte Zellenanordnung CAR aufgenommen werden.
  • Unter Bezugnahme auf 3 kann die Zellenanordnung gemäß einer Ausführungsform der vorliegenden Offenbarung leitende Muster (WL und SEL) beinhalten, die getrennt voneinander in vertikaler Richtung Z gestapelt sind. Jedes der leitenden Muster WL und SEL kann sich in einer ersten horizontalen Richtung X, die die vertikale Richtung Z kreuzt, und einer zweiten horizontalen Richtung Y erstrecken. Die erste horizontale Richtung X und die zweite horizontale Richtung Y können sich kreuzen.
  • Die leitenden Muster WL und SEL können Wortleitungen WL und Auswahleitungen SEL beinhalten. Jede der Wortleitungen WL kann als Gate-Elektrode einer Speicherzelle dienen, und jede der Auswahlleitungen SEL kann als Gate-Elektrode eines Auswahltransistors dienen. Die Auswahlleitungen SEL können über den Wortleitungen WL angeordnet sein. Obwohl 3 die Auswahlleitungen SEL in zwei Schichten darstellt, ist die vorliegende Offenbarung darauf nicht beschränkt. So kann beispielsweise eine Auswahlleitung in mindestens einer Schicht über den Wortleitungen WL angeordnet sein. Genauer gesagt, kann eine Auswahlleitung, die sich in einer Schicht befindet, über den Wortleitungen WL angeordnet werden, Auswahlleitungen, die sich in zwei Schichten befinden, können wie in 3 dargestellt angeordnet werden, oder Auswahlleitungen, die sich in drei oder mehr Schichten befinden, können angeordnet werden. Obwohl in 3 nicht dargestellt, kann eine untere Auswahlleitung, in einer Schicht, unter den Wortleitungen WL angeordnet sein, oder untere Auswahlleitungen, in zwei oder mehr Schichten, können unter den Wortleitungen WL entsprechend dem Design der Halbleitervorrichtung angeordnet werden.
  • Kanalstrukturen CH können durch jedes der leitenden Muster WL und SEL verlaufen. Ein Mehrschichtfilm ML mit einer Datenspeicherschicht kann zwischen jedem der leitenden Muster WL und SEL und jeder der Kanalstrukturen CH angeordnet sein. Wie in 3 dargestellt, kann der Mehrschichtfilm ML entlang einer Grenze zwischen jedem der leitenden Muster WL und SEL und der dazu entsprechenden Kanalstruktur CH gebildet werden. Die Erfindung ist jedoch nicht darauf beschränkt. So kann sich die Mehrschichtfolie ML beispielsweise in der vertikalen Richtung Z entlang einer Seitenwand der entsprechenden Kanalstruktur CH erstrecken. Alternativ kann sich die Mehrschicht ML in der ersten horizontalen Richtung X und der zweiten horizontalen Richtung Y entlang einer oberen Oberfläche und einer unteren Oberfläche jedes der leitenden Muster WL und SEL erstrecken.
  • Angrenzende bzw. benachbarte Auswahlleitungen SEL, die sich auf der gleichen Ebene befinden, können durch einen Graben T voneinander getrennt werden. Die Kanalstrukturen CH, die durch jede der Wortleitungen WL verlaufen, können durch den Graben T in verschiedene Gruppen unterteilt werden. Die Kanalstrukturen CH, die in den verschiedenen Gruppen enthalten sind, können von verschiedenen Auswahlleitungen SEL umgeben sein. Die in derselben Gruppe enthaltenen Kanalstrukturen CH können durch die gleiche Auswahlleitung SEL verlaufen. Wie in 3 dargestellt, kann der Graben T in einem Wellenmuster ausgebildet sein, das sich in der zweiten horizontalen Richtung Y erstreckt. Die Erfindung ist jedoch nicht darauf beschränkt. So kann beispielsweise der Graben T auch in einem geraden Muster gebildet sein, das sich in der zweiten horizontalen Richtung Y erstreckt.
  • Obwohl in 3 nicht dargestellt, können die Kanalstrukturen CH, die durch dieselbe Auswahlleitung SEL verlaufen und in derselben Gruppe enthalten sind, mit verschiedenen Bitleitungen gekoppelt werden. Durch Auswahl einer der Auswahlleitungen SEL und einer der BitLeitungen kann eine einzelne Kanalstruktur ausgewählt werden.
  • Jeder der Speicherblöcke der Zellenanordnung kann die oben beschriebene Struktur d.h. den oben beschriebenen Aufbau aufweisen, mit Bezug auf 3 beschrieben wurde.
  • 4 ist eine Draufsicht, die Speicherblöcke einer Zellenanordnung gemäß einer Ausführungsform der vorliegenden Offenbarung darstellt. Die vertikale Richtung Z, die erste horizontale Richtung X und die zweite horizontale Richtung Y, wie in 4 dargestellt, sind die gleichen wie die oben mit Bezug auf 3 beschriebenen.
  • Unter Bezugnahme auf 4 können die Speicherblöcke BLKn-1, BLKn und BLKn+1 gemäß einer Ausführungsform der vorliegenden Offenbarung durch Schlitze SI voneinander getrennt sein. Die Speicherblöcke BLKn-1, BLKn und BLKn+1 können in der ersten horizontalen Richtung X angeordnet sein. Jeder der Schlitze SI kann zwischen den Speicherblöcken BLKn-1, BLKn und BLKn+1 benachbart zueinander in der ersten horizontalen Richtung X angeordnet sein und kann sich in der zweiten horizontalen Richtung Y erstrecken. Gemäß der oben beschriebenen Struktur kann jeder der Speicherblöcke BLKn-1, BLKn und BLKn+1 zwischen benachbarten Schlitzen SI in der ersten horizontalen Richtung X angeordnet sein.
  • In den Speicherblöcken BLKn-1, BLKn und BLKn+1 können Isolationsisolierschichten SEP angeordnet sein. Jede der Isolationsisolierschichten SEP kann den Graben T, wie vorstehend unter Bezugnahme auf 3 beschrieben, ausfüllen. Jede der Isolationsisolierschichten SEP und der Graben T, wie in 3 dargestellt, können verschiedene Formen aufweisen, wie z.B. wellenartige, gerade und zickzack-förmige Muster, die sich in der zweiten horizontalen Richtung Y erstrecken. Mindestens eine der Isolationsisolationsschichten SEP kann zwischen benachbarten Schlitzen SI in der ersten horizontalen Richtung X angeordnet sein. Die Anzahl der in jedem der Speicherblöcke BLKn-1, BLKn und BLKn+1 angeordneten Isolationsisolationsschichten SEP kann nicht auf die von 3 beschränkt werden. Die Anzahl der in jedem der Speicherblöcke BLKn-1, BLKn und BLKn+1 angeordneten Isolationsisolierschichten SEP kann je nach Anzahl der zu trennenden Auswahlleitungen variieren.
  • Die Isolationsisolierschichten SEP und der Graben T, wie vorstehend unter Bezugnahme auf 3 beschrieben, können unter Umständen nicht vollständig durch die Speicherblöcke BLKn-1, BLKn und BLKn+1 verlaufen. Genauer gesagt, kann jede der Isolationsisolierschichten SEP und der Graben T tief genug sein, um die Auswahlleitungen SEL wie in 3 dargestellt zu trennen, und kann unter Umständen nicht tief genug sein, um die Wortleitungen WL zu erreichen. Mit anderen Worten, jede der Isolationsisolierschichten SEP kann eine geringere Tiefe aufweisen als jeder der Schlitze SI, die die Speicherblöcke BLKn-1, BLKn und BLKn+1 voneinander trennen. Unter Ausnutzung der Tiefenunterschiede kann der Graben T, der mit jeder der Isolationsisolierschichten SEP gefüllt ist, schmaler sein als jeder der Schlitze SI. Mit anderen Worten, eine Breite W1 jeder der Isolationsisolierschichten SEP kann kleiner sein als eine Breite W2 jeder der Schlitze SI.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können Löcher H1 und H2 durch jeden der Speicherblöcke BLKn-1, BLKn und BLKn+1 verlaufen. Jedes der Löcher H1 und H2 kann mit einer ersten vertikalen Struktur VP1 gefüllt sein. Die Löcher H1 und H2 können die ersten Löcher H1 und die zweiten Löcher H2 beinhalten. Die ersten Löcher H1 können in der ersten horizontalen Richtung X nebeneinander angeordnet sein und die zweiten Löcher H2 können in der ersten horizontalen Richtung X nebeneinander angeordnet sein. Die ersten und zweiten Löcher H1 und H2 können in einem Zickzackmuster angeordnet sein. Die Anordnung der ersten Löcher H1 und der zweiten Löcher H2 kann unter Umständen nicht auf die in 3 beschränkt sein. Die Anzahl und Anordnung der ersten und zweiten Löcher H1 und H2 kann unterschiedlich bestimmt werden, um die Einführung von Austauschmaterialien zu erleichtern.
  • Jeder der Speicherblöcke BLKn-1, BLKn und BLKn+1 kann die zwischen den ersten Löchern H1 und den zweiten Löchern H2 angeordneten Kanalstrukturen CH beinhalten. Zwischen den Kanalstrukturen CH, die in jedem der Speicherblöcke BLKn-1, BLKn und BLKn+1 enthalten sind, kann mindestens eine der Isolationsisolierschichten SEP angeordnet sein. Die Kanalstrukturen CH können erste Kanalstrukturen 1, angrenzend an jede der Isolationsisolierschichten SEP, und zweite Kanalstrukturen 2, angrenzend an jeden der Schlitze SI, beinhalten.
  • Zwischen dem Schlitz SI und der Isolationsisolierschicht SEP können mindestens zwei Stützen oder Säulen der Kanalstrukturen CH angeordnet sein. Die erste Säule kann die ersten Kanalstrukturen (1) beinhalten, die in der zweiten horizontalen Richtung Y nebeneinander angeordnet sind, und die zweite Spalte kann die zweiten Kanalstrukturen (2) beinhalten, die in der zweiten horizontalen Richtung Y nebeneinander angeordnet sind. Mindestens eine Säule der Kanalstrukturen CH kann weiterhin zwischen der ersten Säule der ersten Kanalstrukturen (1) und der zweiten Säule der zweiten Kanalstrukturen (2) angeordnet sein. Zwischen benachbarten Isolationsisolationsschichten SEP können mindestens zwei Säulen der ersten Kanalstrukturen (1) angeordnet sein. Zwischen den ersten Kanalstrukturen (1) zwischen benachbarten Isolationsisolationsschichten SEP kann mindestens eine Säule der Kanalstrukturen CH weiter angeordnet sein.
  • Um die Anordnungsdichte der Kanalstrukturen CH zu verbessern, können die Kanalstrukturen CH in einem Zickzackmuster angeordnet werden. Die Erfindung ist jedoch nicht darauf beschränkt. Die Kanalstrukturen CH können in der ersten horizontalen Richtung X und in der zweiten horizontalen Richtung Y nebeneinander angeordnet werden.
  • Die Schlitze SI können sich in der zweiten horizontalen Richtung Y erstrecken, angrenzend an die ersten Löcher H1 und die zweiten Löcher H2. Jeder der Schlitze SI kann mit einer zweiten vertikalen Struktur VP2 gefüllt werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können die Schlitze SI an den Grenzen zwischen den Speicherblöcken BLKn-1, BLKn und BLKn+1 angeordnet sein. Mit anderen Worten, mindestens eine der Isolationsisolierschichten SEP kann zwischen den Kanalstrukturen CH angeordnet sein, die in jedem der Speicherblöcke BLKn-1, BLKn und BLKn+1 enthalten sind. Der Schlitz SI kann jedoch nicht zwischen den Kanalstrukturen CH angeordnet sein, die in jedem der Speicherblöcke BLKn-1, BLKn und BLKn+1 enthalten sind. Daher kann die Fläche bzw. der Bereich des Schlitzes SI in jedem der Speicherblöcke BLKn-1, BLKn und BLKn+1 reduziert werden. Gemäß einer Ausführungsform der vorliegenden Offenbarung, obwohl jeder der Speicherblöcke BLKn-1, BLKn und BLKn+1 nicht durch den Schlitz SI geteilt wird, können die Löcher H1 und H2 als ein Weg verwendet werden, auf dem ein Austauschmaterial eingeführt wird. Daher kann gemäß einer Ausführungsform der vorliegenden Offenbarung ein Austauschmaterial in einen zentralen Bereich jedes der Speicherblöcke BLKn-1, BLKn und BLKn+1 durch die Löcher H1 und H2 eingeführt werden. Nachstehend werden verschiedene Ausführungsformen der Speicherblöcke BLKn-1, BLKn und BLKn+1 anhand der 5A bis 5D und 6 näher beschrieben.
  • Die 5A bis 5D sind Diagramme, die verschiedene Querschnitte einer Halbleitervorrichtung entlang der Linie I-I' von 4 darstellen. 6 ist ein Diagramm, das einen Querschnitt einer Halbleitervorrichtung entlang der Linie II-II' von 4 darstellt.
  • Unter Bezugnahme auf die 5A bis 5D und 6 kann jeder der Speicherblöcke BLKn-1, BLKn und BLKn+1, wie in 4 dargestellt, eine Gate-Stapelstruktur GST beinhalten kann. Die Gate-Stapelstruktur GST kann Zwischenschichtisolierschichten ILD und Leiterbahnen CP, die abwechselnd in vertikaler Richtung Z gestapelt sind, beinhalten.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann jedes der leitenden Muster CP ein Elektrodenmuster E für niederohmige Leitungen (Leitungen mit niedrigem Widerstand) und ein Barrieremuster BM zum Verhindern eines direkten Kontakts zwischen dem Elektrodenmuster E und jeder der Zwischenschichtisolierschichten ILD beinhalten. Wolfram kann als Elektrodenmuster E für niederohmige Leitungen verwendet werden. Ein Titannitrid TiN kann für das Barrieremuster BM verwendet werden. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Die leitenden Muster CP können verschiedene andere leitende Materialien beinhalten. So können die leitenden Muster CP beispielsweise mindestens eines aus einer Siliziumschicht, einer Metallsilizidschicht, einer Metallschicht und einer Metallnitridschicht beinhalten.
  • Die Zwischenschichtisolierschichten ILD können verschiedene Isoliermaterialien beinhalten. So kann beispielsweise jede der Zwischenschichtisolierschichten ILD eine Siliziumoxidschicht beinhalten.
  • Die Zwischenschichtisolierschichten ILD und die leitenden Muster CP können von den Kanalstrukturen CH durchdrungen werden. Mit anderen Worten, die Kanalstrukturen CH können von den Zwischenschichtisolierschichten ILD und den leitenden Mustern CP umgeben sein. Der Mehrschichtfilm ML kann zwischen jeder der Kanalstrukturen CH und der Gate-Stapelstruktur GST angeordnet sein.
  • Eine erste blockierende Isolierschicht BI1 kann auf einer Oberfläche jedes der leitenden Muster CP gebildet sein. Die erste blockierende Isolierschicht BI1 kann sich entlang einer Seitenwand jeder der Zwischenschichtisolierschichten ILD erstrecken. Die erste blockierende Isolierschicht BI1 kann ein Isoliermaterial mit einer hohen Dielektrizitätskonstanten beinhalten. So kann die erste blockierende Isolierschicht BI1 beispielsweise ein Aluminiumoxid beinhalten. Die erste blockierende Isolierschicht BI1 kann jedoch entfernt werden.
  • Unter Bezugnahme auf die 5A bis 5D können die Zwischenschichtisolierschichten ILD und die Leiterbahnen CP von den Löchern H durchdrungen werden, wie in 4 dargestellt. Wie vorstehend unter Bezugnahme auf 4 beschrieben, können die Löcher H die ersten Löcher H1 und die zweiten Löcher H2 beinhalten.
  • Wenn die erste blockierende Isolierschicht BI1 gebildet wird, kann sich die erste blockierende Isolierschicht BI1 bis zur Seitenwand jeder der Zwischenschichtisolierschichten ILD in Richtung einer Seitenwand jedes der Löcher H erstrecken. Wenn jedes der leitenden Muster CP das Barrieremuster BM beinhaltet, kann das das Elektrodenmuster E umgebende Barrieremuster BM einen C-förmigen Querschnitt aufweisen, der zu jedem der Löcher H hin geöffnet ist.
  • Die Löcher H können einzeln mit den ersten vertikalen Kanälen VP1 gefüllt werden. Jede der ersten vertikalen Strukturen VP1 kann gemäß verschiedener Ausführungsformen gebildet werden.
  • Unter Bezugnahme auf die 5A und 5B, kann jede der ersten vertikalen Strukturen VP1 eine isolierende Säule IP sein, die jede der Löcher H füllt. Die isolierende Säule IP kann ein Isoliermaterial beinhalten, das jede der Löcher H vollständig füllt. Zum Beispiel kann die isolierende Säule IP eine Siliziumoxidschicht beinhalten.
  • Unter Bezugnahme auf die 5C und 5D, kann jede der ersten vertikalen Strukturen VP1 eine Seitenwandisolierschicht SWI beinhalten, die jedes der Löcher H abdeckt, und eine leitende Kontaktsäule CPL, die jedes der Löcher H füllt. Die leitende Kontaktsäule CPL kann von den leitenden Mustern CP durch die Seitenwandisolierschicht SWI isoliert werden. Die leitende Kontaktsäule CPL kann den mittleren Bereich jeder der Löcher H vollständig ausfüllen.
  • Unter Bezugnahme auf die 5B und 5D, kann jede der ersten vertikalen Strukturen VP1 vorstehende Abschnitte PP beinhalten, die in Richtung der leitenden Muster CP vorstehen. Die vorstehenden Abschnitte PP können hinterschnittene Abschnitte UC ausfüllen, die durch Seitenabschnitte der Zwischenschichtisolierschichten ILD definiert sind, die in Richtung der Löcher H weiter als die leitenden Muster CP vorstehen. Mit anderen Worten, jeder der vorstehenden Abschnitte PP kann einer Verlängerung zwischen benachbarten Zwischenlagenisolierschichten ILD in vertikaler Richtung Z entsprechen. Unter Bezugnahme auf 5B kann die Isoliersäule IP die vorstehenden Abschnitte PP beinhalten, die sich in Richtung der hinterschnittenen Abschnitte UC erstrecken. Unter Bezugnahme auf 5D kann die Seitenwandisolierschicht SWI die vorstehenden Abschnitte PP beinhalten, die sich in Richtung der hinterschnittenen Abschnitte UC erstrecken.
  • Unter Bezugnahme auf 6 kann die Gate-Stapelstruktur GST ausgewählte Stapelstrukturen SET beinhalten. Die ausgewählten gestapelten Strukturen SET können durch die Isolationsisolierschicht SEP voneinander getrennt sein, wie in dem in 4 dargestellten Layout angeordnet. Die Isolationsisolierschicht SEP kann durch mindestens ein oberstes leitendes Muster der leitenden Muster CP der Gate-Stapelstruktur GST verlaufen. Die Isolationsisolierschicht SEP kann weiterhin durch mindestens eine Schicht eines leitenden Musters verlaufen, das unter dem obersten leitenden Muster angeordnet ist. Die von der Isolationsisolierschicht SEP durchdrungenen leitenden Muster CP können als Auswahlleitungen dienen, wie vorstehend unter Bezugnahme auf 3 beschrieben. Die unter der Isolationsisolierschicht SEP angeordneten leitenden Muster CP können als Wortleitungen dienen, wie vorstehend unter Bezugnahme auf 3 beschrieben.
  • 7 ist eine vergrößerte Ansicht eines in 6 dargestellten Bereichs B. 7 ist ein ausführliches Diagramm, das die Kanalstruktur CH und den Mehrschichtfilm ML wie in den 5A bis 5D und 6 gezeigt, veranschaulicht.
  • Unter Bezugnahme auf 7 kann die Kanalstruktur CH eine Halbleiterschicht SE beinhalten. Die Halbleiterschicht SE kann konform auf einer Innenwand des Mehrschichtfilms ML ausgebildet sein oder einen zentralen Bereich des Mehrschichtfilms ML vollständig ausfüllen. Die Halbleiterschicht SE kann ein Halbleitermaterial, wie beispielsweise eine Siliziumschicht, beinhalten.
  • Wenn die Halbleiterschicht SE konform auf der Innenwand des Mehrschichtfilms ML ausgebildet ist, kann die Kanalstruktur CH weiterhin eine Kernisolierschicht CO und ein Abdeckmuster CAP beinhalten, die einen zentralen Bereich der Halbleiterschicht SE ausfüllen. Die Kernisolierschicht CO kann sich weniger in vertikaler Richtung Z erstrecken als die Halbleiterschicht SE. Das Abdeckmuster CAP kann von einem oberen Ende der Halbleiterschicht SE umgeben sein, das sich in vertikaler Richtung Z weiter als die Kernisolierschicht CO erstreckt und auf der Kernisolierschicht CO angeordnet sein kann. Das Abdeckmuster (oder Kappenmuster) CAP kann die Halbleiterschicht SE kontaktieren. Das Abdeckmuster CAP kann eine dotierte Halbleiterschicht beinhalten, die mit Verunreinigungen dotiert ist. So kann das Abdeckmuster CAP beispielsweise eine dotierte Siliziumschicht mit einer n-Typ Verunreinigung beinhalten. Das Abdeckmuster CAP kann sich so erstrecken, dass es angrenzend an das leitenden Muster CP der Auswahlstapelstruktur SET, wie in 6 dargestellt, verläuft.
  • Der Mehrschichtfilm ML kann sich entlang der Seitenwand der Kanalstruktur CH erstrecken. Wenn die erste blockierende Isolierschicht BI1 gebildet wird, kann sich die erste blockierende Isolierschicht BI1 entlang einer Schnittstelle d.h. eines Übergang zwischen dem Mehrschichtfilm ML und dem leitenden Muster CP erstrecken. Der Mehrschichtfilm ML kann eine die Kanalstruktur CH umgebende Tunnelisolierschicht TI, eine die Tunnelisolierschicht TI umgebende Datenspeicherschicht DL und eine zweite blockierende Isolierschicht BI2, die die Datenspeicherschicht DL umgibt, beinhalten.
  • Die Datenspeicherschicht DL kann eine Ladungsfallenschicht, eine Materialschicht mit leitenden Nanodots oder eine Phasenwechsel-Materialschicht beinhalten.
  • Die Datenspeicherschicht DL kann Daten speichern, die sich unter Verwendung eines Fowler-Nordheim-Tunnels ändern, verursacht durch die Spannungsdifferenz zwischen jeder der Wortleitungen WL und der dazu entsprechenden Kanalstruktur CH, wie vorstehend unter Bezug auf 3 beschrieben wurde. Die Datenspeicherschicht DL kann eine Siliziumnitridschicht beinhalten, die das Einfangen von Ladungen ermöglicht.
  • Die Datenspeicherschicht DL kann Daten auf der Grundlage eines anderen Funktionsprinzips als dem Fowler-Nordheimer-Tunnel speichern. So kann die Datenspeicherschicht DL beispielsweise eine Phasenwechsel-Materialschicht beinhalten und Daten entsprechend einer Phasenänderung speichern.
  • Die zweite blockierende Isolierschicht BI2 kann eine Oxidschicht beinhalten, die Ladungen blockieren kann. Die Tunnelisolierschicht TI kann eine Siliziumoxidschicht beinhalten, die einen Tunnelungsvorgang ermöglicht. Es kann jedoch eine der ersten blockierenden Isolierschicht BI1 und der zweiten blockierenden Isolierschicht BI2 entfernt werden.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung kann das Bilden einer gestapelten Struktur, die von Kanalstrukturen durchdrungen wird, und das Durchführen eines Austauschprozesses, bei dem einige der Materialschichten der gestapelten Struktur ersetzt werden, beinhalten.
  • Die 8A bis 8D, 9 und 10 sind Diagramme, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
  • 8A ist ein Querschnittsdiagramm, das einen Prozess der Bildung einer von Kanalstrukturen durchdrungenen Stapelstruktur veranschaulicht. Die 8B bis 8D sind Querschnittsdiagramme, die sequentiell Herstellungsprozesse zeigen, die in einen Austauschprozess einbezogen sind. Die 8A bis 8D zeigen Querschnitte, die eine Halbleitervorrichtung entlang der in 4 dargestellten Linien I-I', II-II' und III-III' darstellen.
  • Unter Bezugnahme auf 8A können die ersten Materialschichten 101 und die zweiten Materialschichten 103 abwechselnd in vertikaler Richtung Z zu einer Stapelstruktur 110 gestapelt werden. Die ersten Materialschichten 101 können ein anderes Material beinhalten als die zweiten Materialschichten 103.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können die ersten Materialschichten 101 ein Isoliermaterial für Zwischenschichtisolierschichten und die zweiten Materialschichten 103 Opfermaterialschichten mit einer anderen Ätzrate als die ersten Materialschichten 101 beinhalten. So können die ersten Materialschichten 101 beispielsweise Siliziumoxidschichten und die zweiten Materialschichten 103 Nitridschichten beinhalten.
  • Gemäß einer anderen Ausführungsform der vorliegenden Offenbarung können die ersten Materialschichten 101 ein leitendes Material für leitende Muster beinhalten, und die zweiten Materialschichten 103 können Opfermaterialschichten mit einer anderen Ätzrate als die ersten Materialschichten 101 beinhalten. In diesem Beispiel können die ersten Materialschichten 101 dotierte Siliziumschichten beinhalten, und die zweiten Materialschichten 103 können undotierte Siliziumschichten beinhalten.
  • Nachdem die Stapelstruktur 110 gebildet ist, können die Kanalstrukturen CH durch die ersten Materialschichten 101 und die zweiten Materialschichten 103 der Stapelstruktur 110 gebildet werden.
  • Das Bilden der Kanalstrukturen CH kann das Bilden von Kanallöchern 115 und das Füllen der Kanallöcher 115 mit den Kanalstrukturen CH beinhalten. Bevor die Kanalstrukturen CH in den Kanallöchern 115 gebildet werden, weiter kann auf jedem der Kanallöcher 115 ein Mehrschichtfilm 121 gebildet werden. Der Mehrschichtfilm 121 kann die gleichen Materialschichten beinhalten wie der vorstehend unter Bezugnahme auf 7 beschriebene Mehrschichtfilm ML.
  • Jede der Kanalstrukturen CH kann ein Halbleitermaterial beinhalten. Jede der Kanalstrukturen CH kann in einen ersten Bereich 123a und einen zweiten Bereich 123b auf dem ersten Bereich 123a unterteilt werden. Der erste Bereich 123a und der zweite Bereich 123b können auf einer inneren Seitenwand jedes der Kanallöcher 115 oder einer inneren Seitenwand der Mehrschichtfolie 121 ausgebildet werden. Ein zentraler Bereich des ersten Bereichs 123a kann mit einer Kernisolierschicht 125 gefüllt werden. Der zweite Bereich 123b kann auf dem ersten Bereich 123a und der Kernisolierschicht 125 angeordnet sein. Der zweite Bereich 123b kann eine Verunreinigung beinhalten. So kann der zweite Bereich 123b beispielsweise eine n-Typ Verunreinigung beinhalten. Der erste Bereich 123a und der zweite Bereich 123b können durch die Halbleiterschicht SE und das Abdeckmuster CAP gebildet werden, wie in 7 dargestellt.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann das Bilden der Kanalstrukturen CH das Bilden einer ersten Halbleiterschicht auf einer Oberfläche jedes der Kanallöcher 115 oder einer Oberfläche des Mehrschichtfilms 121 beinhalten. Die erste Halbleiterschicht kann gebildet werden, um jedes der Löcher 115 vollständig zu füllen oder den mittleren Bereich jedes der Kanallöcher 115 zu öffnen.
  • Wenn der mittlere Bereich der Kanallöcher 115 durch die erste Halbleiterschicht geöffnet wird, kann das Bilden der Kanalstrukturen CH das Füllen des mittleren Bereichs jedes der Kanallöcher 115 mit einer Kernisolierschicht 125, das Bilden eines Aussparungsbereichs, das Öffnen eines oberen Endes des mittleren Bereichs jedes der Kanallöcher 115 durch Ätzen eines oberen Endes der Kernisolierschicht 125 und das Füllen des Aussparungsbereichs mit einer zweiten Halbleiterschicht beinhalten. Die zweite Halbleiterschicht kann eine dotierte Halbleiterschicht sein. Eine Kanalschicht, die den ersten Bereich 123a und den zweiten Bereich 123b beinhaltet, kann durch die oben beschriebenen ersten und zweiten Halbleiterschichten gebildet werden.
  • Zwischen benachbarten Kanalstrukturen 1 unter den Kanalstrukturen CH kann eine Isolationsisolierschicht 131 angeordnet werden. Wie vorstehend unter Bezugnahme auf 4 beschrieben, kann sich die Isolationsisolierschicht 131 in der zweiten horizontalen Richtung Y, wie vorstehend unter Bezugnahme auf 4 beschrieben, erstrecken. Die Isolationsisolierschicht 131 durchdringt möglicherweise nicht vollständig die gestapelte Struktur 110 und kann sich bis zu einer Tiefe erstrecken, die geringer ist als die der Kanalstrukturen CH. Die Isolationsisolierschicht 131 kann mindestens eine der ersten Materialschichten 101 und mindestens eine der zweiten Materialschichten 103 durchdringen. Die Isolationsisolierschicht 131 kann vor oder nach der Bildung der Kanallöcher H gebildet werden.
  • Unter Bezugnahme auf 8B können, nachdem die Kanalstrukturen CH und die Isolationsisolierschicht 131 in der Stapelstruktur 110 gebildet sind, die Löcher H und die Schlitze SI durch die Stapelstruktur 110 gebildet werden. Die Löcher H und die Schlitze SI können vollständig durch die Stapelstruktur 110 hindurchgehen. Die Löcher H und die Schlitze SI können länger sein als die Isolationsisolierschicht 131. Die Löcher H und die Schlitze SI können durch Ätzen der ersten Materialschichten 101 und der zweiten Materialschichten 103 unter Verwendung eines Maskenmusters, das Öffnungen beinhaltet, die den Löchern H und den Schlitzen SI als Ätzbarriere entsprechen, gebildet werden.
  • Der Schlitz SI kann zwischen benachbarten Kanalstrukturen 2 unter den Kanalstrukturen CH angeordnet werden. Die Anordnung der Löcher H, der Schlitze SI und der Kanalstrukturen CH kann die gleiche sein wie oben unter Bezugnahme auf 4 beschrieben. Die Schlitze SI und die Löcher H können tiefer sein als die Isolationsisolierschicht 131. Jeder der Schlitze SI und die Löcher H können breiter sein als die Isolationsisolierschicht 131, so dass eine Unterseite jedes der Schlitze SI und der Löcher H nicht durch die gestapelte Struktur 110 blockiert werden kann. Die Löcher H können eine geringere Fläche als die Schlitze SI in einer Linienform aufweisen, die sich in eine Richtung erstreckt, wie in 4 dargestellt, und können entsprechend dem Layout der Kanalstrukturen CH angeordnet sein.
  • Unter Bezugnahme auf 8C können die zweiten Materialschichten 103, wie in 8B dargestellt, durch die Löcher H und die Schlitze SI mittels eines selektiven Ätzprozesses entfernt werden. Infolgedessen können zwischen den ersten Materialschichten 101 Zwischenschichtspalte 141 geöffnet werden. Jeder der Zwischenschichtspalte 141 kann zwischen den ersten Materialschichten 101 definiert werden, die in vertikaler Richtung Z aneinander angrenzen.
  • Unter Bezugnahme auf 8D kann eine dritte Materialschicht 149 durch die Löcher H und die Schlitze SI gebildet werden, um die Zwischenschichtspalte 141 zu füllen, wie in 8C dargestellt. Die dritte Materialschicht 149 kann jeden der Zwischenschichtspalte 141 vollständig ausfüllen und sich bis zu einer Seitenwand jedes der Löcher H und einer Seitenwand jedes der Schlitze SI erstrecken.
  • Bevor die dritte Materialschicht 149 gebildet wird, kann ferner eine erste blockierende Isolierschicht 143 auf einer Oberfläche jedes der Zwischenschichtspalte 141 gebildet werden, wie in 8C dargestellt. Die erste blockierende Isolierschicht 143 kann sich entlang der Oberflächen der Zwischenschichtspalte 141, der Seitenwände der Kanalstrukturen CH, der Seitenwand der Isolationsiolierschicht 131, der Oberflächen der Löcher H und der Oberflächen der Schlitze SI erstrecken. Die dritte Materialschicht 149 kann auf der ersten blockierenden Isolierschicht 143 gebildet werden. Die erste blockierende Isolierschicht 143 kann Isoliermaterial beinhalten, das Ladungen blockiert. Wenn der Mehrschichtfilm 121 eine zweite blockierende Isolierschicht, wie vorstehend unter Bezugnahme auf 7 beschrieben wurde, beinhaltet, kann die erste blockierende Isolierschicht 143 ein Isoliermaterial mit einer höheren Dielektrizitätskonstante als die zweite blockierende Isolierschicht des Mehrschichtfilms 121 beinhalten. So kann beispielsweise die erste blockierende Isolierschicht 143 ein Metalloxid wie ein Aluminiumoxid und ein Hafniumoxid beinhalten. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann eine der ersten blockierenden Isolierschichten 143 und die zweite blockierende Isolierschicht entfernt werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die dritte Materialschicht 149 ein leitendes Material beinhalten, wenn die ersten Materialschichten 101 ein Isoliermaterial für Zwischenschichtisolierschichten beinhalten und die entfernten zweiten Materialschichten Opfermaterialschichten sind. Wenn die dritte Materialschicht 149 ein leitendes Material beinhaltet, kann die dritte Materialschicht 149 eine Barriereschicht 145 und eine Elektrodenschicht 147 beinhalten.
  • Die Barriereschicht 145 kann verhindern, dass Metall aus dem Elektrodenmaterial 147 in die erste blockierende Isolierschicht 143, die ersten Materialschichten 101 oder den Mehrschichtfilm 121 diffundiert wird. Die Barriereschicht 145 kann ein Metallnitrid beinhalten. Beispiele für das Metallnitrid können ein Titannitrid, ein Wolframnitrid oder ein Tantalnitrid sein.
  • Die Elektrodenschicht 147 kann ein Metall für niederohmige Leitungen beinhalten. Insbesondere kann die Elektrodenschicht 147 mindestens eine aus einer Metallschicht und einer Metallsilizidschicht beinhalten. So kann die Metallschicht beispielsweise Wolfram beinhalten und die Metallsilizidschicht kann Wolframsilizid beinhalten. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt, und die Metallschicht oder die Metallsilizidschicht kann verschiedene Metalle beinhalten.
  • 8D zeigt ein Beispiel, in dem die dritte Materialschicht 149 ein leitendes Material beinhaltet. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Gemäß einer Ausführungsform der vorliegenden Offenbarung, wenn die ersten Materialschichten 101 ein leitendes Material für leitende Muster beinhalten und die entfernten zweiten Materialschichten Opfermaterialschichten sind, kann die dritte Materialschicht 149 ein Isoliermaterial für Zwischenschichtisolierschichten beinhalten.
  • 9 ist eine Draufsicht, die einen Weg darstellt, auf dem die dritte Materialschicht bewegt wird.
  • Wie vorstehend beschrieben, mit Bezug auf die 8B und 8C, können gemäß einer Ausführungsform der vorliegenden Offenbarung die zweiten Materialschichten der Stapelstruktur durch die dritte Materialschicht ersetzt d.h. ausgetauscht werden. Die in 9 dargestellten Pfeile können einen Bewegungspfad der dritten Materialschicht darstellen.
  • Wie in 9 dargestellt, kann sich jeder der Schlitze SI wie vorstehend unter Bezugnahme auf 4 beschrieben in die zweite horizontale Richtung Y erstrecken, und die Löcher H können in die ersten Löcher H1 und die zweiten Löcher H2, wie vorstehend unter Bezugnahme auf 4 beschrieben, unterteilt werden. Die ersten Löcher H1 können in der ersten horizontalen Richtung X nebeneinander angeordnet sein, und die zweiten Löcher H2 können in der ersten horizontalen Richtung X nebeneinander angeordnet sein.
  • Die Kanalstrukturen CH können zwischen den ersten Löchern H1 und den zweiten Löchern H2 angeordnet werden. Die ersten und zweiten Löcher H1 und H2 können in einem Zickzackmuster angeordnet sein. Ein Abstand zwischen den ersten Löchern H1 und ein Abstand zwischen den zweiten Löchern H2 kann auf verschiedene Werte eingestellt werden, um den Austausch der zweiten Materialschichten durch die dritte Materialschicht zu erleichtern. Gemäß einer Ausführungsform kann jedes der ersten Löcher H1 angrenzend zu geraden Kanalstrukturen in der zweiten horizontalen Richtung Y, unter den in dem Zickzackmuster in der ersten horizontalen Richtung X angeordneten Kanalstrukturen CH, angeordnet werden. Jedes der zweiten Löcher H2 kann angrenzend zu ungeraden Kanalstrukturen in der zweiten horizontalen Richtung Y, unter den in dem Zickzackmuster in der ersten horizontalen Richtung X angeordneten Kanalstrukturen CH angeordnet werden. Die ersten Löcher H1 können in einem Zickzackmuster mit den ungeraden Kanalstrukturen, unter den in einem Zickzackmuster angeordneten Kanalstrukturen CH angeordnet werden, und die zweiten Löcher H2 können in einem Zickzackmuster mit den geraden Kanalstrukturen, unter den in einem Zickzackmuster angeordneten Kanalstrukturen CH, angeordnet sein.
  • Jeder der Schlitze SI kann sich zwischen einem Paar der ersten Löcher H1 erstrecken, die diesem entsprechen. Jeder der Schlitze SI kann sich zwischen einem Paar der zweiten Löcher H2 entsprechend dazu erstrecken. Eine Isolationsisolierschicht 131 kann zwischen den Schlitzen SI benachbart zueinander in der ersten horizontalen Richtung X angeordnet sein, oder zwei oder mehr Isolationsisolierschichten 131 können dazwischen angeordnet sein.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die vorstehend mit Bezug auf 8D beschriebene dritte Materialschicht 149 durch jeden der Schlitze SI und die Löcher H in die unter Bezug auf 8C vorstehend beschriebenen Zwischenlagenspalte 141 eingebracht werden. Die dritte Materialschicht 149 kann in der ersten horizontalen Richtung X in Richtung der Isolationsisolierschicht 131 durch die Schlitze SI eingefügt werden und Räume zwischen den Kanalstrukturen CH füllen. Die dritte Materialschicht 149 kann in Richtung von Bereichen zwischen den ersten Löchern H1 und den zweiten Löchern H2 von den ersten Löchern H1 und den zweiten Löchern H2 eingesetzt werden und kann Räume zwischen den Kanalstrukturen CH füllen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die dritte Materialschicht auch dann, wenn der Schlitz SI nicht zwischen den Isolationsisolierschichten 131 angeordnet ist, leicht in einen zentralen Bereich CA eines Speicherblocks durch die Löcher H eingeführt werden.
  • Wenn jedoch beispielsweise der Zentralbereich CA des Speicherblocks zwischen den Isolationsisolierschichten 131 angeordnet ist und die Löcher H nicht gebildet werden, kann der Zentralbereich CA durch die Isolationsisolierschichten 131 blockiert werden, was das Einfügen der dritten Materialschicht nicht zulässt. Ein Hilfsschlitz mit der gleichen Tiefe wie der Schlitz SI kann zwischen den Isolationsisolierschichten 131 angeordnet werden, um das Einbringen der dritten Materialschicht zu erleichtern. Der Abstand zwischen den Kanalstrukturen CH kann jedoch um die Fläche des Hilfsschlitzes vergrößert werden. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die dritte Materialschicht auch dann, wenn der Hilfsschlitz nicht zwischen den Kanalstrukturen CH angeordnet ist, leicht durch die Löcher H in den Zentralbereich CA des Speicherblocks eingeführt werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann auch ein Ätzmaterial zum Entfernen der zweiten Materialschichten durch die Löcher H eingeführt werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können Dämpfe, die beim Entfernen der zweiten Materialschichten oder beim Bilden der dritten Materialschicht entstehen, durch die Löcher H sowie die Schlitze SI entfernt werden, so dass die Dämpfe leicht entfernt werden können. Daher kann verhindert werden, dass die Dämpfe in den Zwischenlagenspalten verbleiben, wie in 8C dargestellt, um einen Defekt zu verursachen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können die zweiten Materialschichten selbst dann, wenn die Anzahl der zwischen benachbarten Schlitzen SI angeordneten Isolationsisolierschichten 131 und die Anzahl der in der ersten horizontalen Richtung X angeordneten Kanalstrukturen CH nicht begrenzt ist, leicht durch die dritte Materialschicht im zentralen Bereich CA des Speicherblocks ersetzt d.h. ausgetauscht werden. Daher kann gemäß einer Ausführungsform der vorliegenden Offenbarung der Freiheitsgrad für die Anordnung der den Speicherblock bildenden Kanalstrukturen CH erhöht werden.
  • 10 ist ein Querschnittsdiagramm, das nachfolgende Prozesse zu einem Austauschprozess veranschaulicht.
  • Unter Bezugnahme auf 10 kann ein Abschnitt der dritten Materialschicht 149, die vorstehend mit Bezug auf 8D beschrieben wurde, geätzt werden, so dass die dritte Materialschicht 149 in dritte Materialmuster 149P1 unterteilt werden kann. Die dritte Materialschicht 149 kann von jedem der Schlitze SI und jedem der Löcher H entfernt werden, um die erste blockierende Isolierschicht 143 freizulegen.
  • Jedes der dritten Materialmuster 149P1 kann die Kanalstrukturen CH umgeben. Jedes der dritten Materialmuster 149P1 kann ein Barrieremuster 145P1 mit einem C-förmigen Querschnitt, der zu jedem der Löcher H hin geöffnet ist, und ein Elektrodenmuster 147P1, umgeben von dem Barrieremuster 145P1, beinhalten. Die dritten Materialmuster 149P1 können in vertikaler Richtung Z voneinander getrennt werden. Die dritten Materialmuster 149P1 können durch die Schlitze SI voneinander getrennt werden. Die dritten Materialmuster 149P1 können durch die Löcher H gebildet werden.
  • Jeder der Schlitze SI und jedes der Löcher H kann vollständig mit einem Isoliermaterial 151 gefüllt sein. Dadurch können in den Schlitzen SI und den Löchern H vertikale Strukturen, einschließlich des Isoliermaterials 151, gebildet werden.
  • Die 11 bis 13 sind Querschnittsdiagramme, die verschiedene Modifikationen von Prozessen nach einem Austauschprozess veranschaulichen. Die 11 bis 13 zeigen Querschnitte, die eine Halbleitervorrichtung entlang der in 4 dargestellten Linien I-I', II-II' und III-III' darstellen. Die 11 bis 13 sind Querschnittsansichten, die Folgeprozesse veranschaulichen, die nach den oben mit Bezug auf die 8A bis 8D und 9 beschriebenen Prozessen durchgeführt werden.
  • Gemäß einer in 11 dargestellten Ausführungsform können die dritten Materialmuster 149P1, die gleichen wie die vorstehend unter Bezugnahme auf 10 beschriebenen, mit dem gleichen Ätzverfahren wie das vorstehend unter Bezugnahme auf 10 beschriebene gebildet werden.
  • Eine Seitenwandisolierschicht 161, die eine Seitenwand von jedem der Schlitze SI und eine Seitenwand von jedem der Löcher H abdeckt, kann gebildet werden. Die Seitenwandisolierschicht 161 kann eine Oxidschicht beinhalten. Die Seitenwandisolierschicht 161 kann eine Unterseite jedes der Schlitze SI und der Löcher H öffnen. Jeder der Schlitze SI und der Löcher H, die durch die Seitenwandisolierschicht 161 geöffnet werden, können mit einem leitenden Material 163 gefüllt werden. Das leitende Material 163 kann mindestens eine von einer dotierten Halbleiterschicht, einem Metall und einer Metallsilizidschicht beinhalten. Daher kann in jedem der Schlitze SI und der Löcher H eine vertikale Struktur mit dem leitenden Material 163, umgeben von der Seitenwandisolierschicht 161, gebildet werden.
  • Gemäß der in 12 dargestellten Ausführungsform kann die dritte Materialschicht 149, die vorstehend unter Bezugnahme auf 8D beschrieben wurde, unter Verwendung des gleichen Ätzprozesses, wie vorstehend unter Bezugnahme auf 10 beschrieben, in dritte Materialmuster 149P2 unterteilt werden. Die dritte Materialschicht 149 kann jedoch im Vergleich zu der in 10 dargestellten Ausführungsform überätzt werden. Dadurch können die hinterschnittenen Abschnitte UC zwischen den ersten Materialschichten 101 definiert werden, angrenzend zueinander in vertikaler Richtung Z durch die Seitenwände der dritten Materialmuster 149P2 und der ersten Materialschichten 101.
  • Die hinterschnittenen Abschnitte UC können mit den Schlitzen SI und den Löchern H gekoppelt werden. Jeder der Schlitze SI und die Löcher H können vollständig mit einem Isoliermaterial 171 gefüllt sein. Infolgedessen können vertikale Strukturen, einschließlich des Isoliermaterials 171, in den Schlitzen SI und den Löchern H gebildet werden. Das Isoliermaterial 171, das jede der gestapelten Strukturen bildet, kann die vorstehenden Abschnitte PP beinhalten, die die hinterschnittenen Abschnitte UC füllen.
  • Gemäß der in 13 dargestellten Ausführungsform können die dritten Materialmuster 149P2, die gleichen wie die vorstehend mit Bezug auf 12 beschriebenen, mit dem gleichen Ätzverfahren wie vorstehend mit Bezug auf 12 gebildet werden. Eine Seitenwandisolierschicht 181, die eine Seitenwand von jedem der Schlitze SI und eine Seitenwand von jedem der Löcher H bedeckt, kann gebildet werden. Die Seitenwandisolierschicht 181 kann eine Oxidschicht beinhalten. Die Seitenwandisolierschicht 181 kann die Unterseite jedes der Schlitze SI und der Löcher H öffnen. Das Seitenwandisoliermaterial 181 kann die vorstehenden Abschnitte PP beinhalten, die die hinterschnittenen Abschnitte UC füllen.
  • Jeder der Schlitze SI und der Löcher H, die durch die Seitenwandisolierschicht 181 geöffnet werden, können mit einem leitenden Material 183 gefüllt werden. Das leitende Material 183 kann mindestens eine von einer dotierten Halbleiterschicht, einem Metall und einer Metallsilizidschicht beinhalten. Daher kann in jedem der Schlitze SI und der Löcher H eine vertikale Struktur gebildet werden, die das leitende Material 183 beinhaltet, das von der Seitenwandisolierschicht 181 umgeben ist.
  • Gemäß den oben beschriebenen Ausführungsformen können durch Ersetzen d.h. Austauschen der zweiten Materialschichten, die die Kanalstrukturen umgeben, durch die dritten Materialmuster durch die Löcher hindurch, die dritten Materialmuster leicht gebildet werden, um den zentralen Bereich des Speicherblocks zu erreichen. Durch die oben beschriebenen Ausführungsformen können die Gate-Stapelstrukturen, wie vorstehend mit Bezug auf die die 5A bis 5D beschrieben, gebildet werden.
  • Die 14A bis 14C sind Querschnittsdiagramme, die verschiedene untere Strukturen veranschaulichen, die sich unter der Gate-Stapelstruktur GST gemäß einer Ausführungsform der vorliegenden Offenbarung befinden. Die 14A bis 14C sind Querschnittsdiagramme einer Halbleitervorrichtung, die entlang der Linie I-I' von 4 gesehen wird.
  • Unter Bezugnahme auf die 14A bis 14C kann die Gate-Stapelstruktur GST auf einer dotierten Halbleiterschicht 201 gebildet werden. Die dotierte Halbleiterschicht 201 kann als ein Source-Bereich dienen. Die dotierte Halbleiterschicht 201, die als Source-bereich dient, kann n-Typ Verunreinigungen beinhalten. Die dotierte Halbleiterschicht 201 kann in einer einzigen Schicht gebildet werden, wie in den 14A und 14B dargestellt, oder kann zwei oder mehr Schichten 201A, 201B und 201C beinhalten, die nacheinander aufeinander gestapelt werden, wie in 14C dargestellt. Die dotierte Halbleiterschicht 201 kann gebildet werden, indem Verunreinigungen in die Oberfläche des Substrats injiziert, mindestens eine dotierte Siliziumschicht auf dem Substrat aufgebracht oder mindestens eine dotierte Siliziumschicht auf eine Isolierschicht aufgebracht wird.
  • Die Gate-Stapelstruktur GST kann die Zwischenschichtisolierschichten ILD und die leitenden Muster CP beinhalten, die abwechselnd gestapelt sind, wie vorstehend mit Bezug auf die 5A bis 5D beschrieben,. Ein oberstes Muster der leitenden Muster CP kann eine Drain-Auswahleitung DSL sein, die als Gate-Elektrode eines Drain-Auswahltransistors dient. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ein oder mehrere leitende Muster, die direkt unter der obersten Schicht der leitenden Muster CP angeordnet sind und die Gate-Stapelstruktur GST bilden, können als Drain-Auswahlleitungen DSL dienen.
  • Die verbleibenden leitenden Muster der Gate-Stapelstruktur GST, die sich unter den leitenden Mustern befinden, die als Drain-Auswahlleitungen DSL dienen, können als Wortleitungen WL oder als Source-Auswahlleitung SSL dienen.
  • Gemäß den in Bezug auf die 14A und 14C beschriebenen Ausführungsformen kann ein unterstes Muster der leitenden Muster CP eine Source-Auswahlleitung SSL sein, die als Gate-Elektrode eines Source-Auswahltransistors dient. Die vorliegende Offenbarung ist jedoch nicht darauf beschränkt. Ein oder mehrere leitende Muster, die direkt unter der untersten Schicht der leitenden Muster CP angeordnet sind, die die Gate-Stapelstruktur GST bilden, können als Source-Aswahlleitungen SSL dienen. Zwischenmuster, die zwischen der Source-Auswahlleitung SSL und der Drain-Auswahlleitung DSL eingefügt sind, können unter den leitenden Mustern CP, die die Gate-Stapelstruktur GST bilden, als Wortleitungen WL dienen. Jede der Wortleitungen WL kann als Gate-Elektrode einer Speicherzelle dienen.
  • Gemäß der in 14B dargestellten Ausführungsform können die verbleibenden leitenden Muster, die sich unter der Drain-Auswahlleitung DSL befinden, unter den leitenden Mustern CP, die die Gate-Stapelstruktur GST bilden, als die Wortleitungen WL dienen. Eine untere Stapelstruktur LST kann ferner zwischen der Gate-Stapelstruktur GST und der dotierten Halbleiterschicht 201 gebildet werden. Die untere Stapelstruktur LST kann mindestens eine untere Zwischenschichtisolierschicht LIL und mindestens eine Source-Auswahlleitung SSL beinhalten, die abwechselnd gestapelt sind. Die Source-Auswahlleitung SSL kann unter Verwendung der Verfahren zum Bilden der leitenden Muster CP gebildet werden und kann hat die gleiche Struktur wie die Leiterbahnen CP aufweisen.
  • Unter Bezugnahme auf die 14A bis 14C kann die Halbleiterschicht SE jeder der Kanalstrukturen CH, die durch die Gate-Stapelstruktur GST verläuft, mit der dotierten Halbleiterschicht 201 gekoppelt sein.
  • Wie in 14A dargestellt, kann die Unterseite der Halbleiterschicht SE direkt mit der dotierten Halbleiterschicht 201 in Kontakt kommen. Der Mehrschichtfilm ML, der jede der Kanalstrukturen CH umgibt, kann von der Halbleiterschicht SE durchdrungen werden.
  • Wie in 14B dargestellt, kann die Unterseite der Halbleiterschicht SE mit einer unteren Kanalstruktur LPC gekoppelt werden, die durch die untere Stapelstruktur LST verläuft. Der Mehrschichtfilm ML, der jede der Kanalstrukturen CH umgibt, kann von der Halbleiterschicht SE durchdrungen werden.
  • Eine Außenwand der unteren Kanalstruktur LPC kann von der Gate-Isolierschicht GI umgeben sein. Die dotierte Halbleiterschicht 201 kann die Unterseite der unteren Kanalstruktur LPC berühren. Die Halbleiterschicht SE jeder der Kanalstrukturen CH kann über die untere Kanalstruktur LPC mit der dotierten Halbleiterschicht 201 gekoppelt werden. Die untere Kanalstruktur LPC kann durch Aufwachsen eines Halbleitermaterials durch ein selektives epitaktisches Wachstumsverfahren oder durch Abscheiden eines Halbleitermaterials gebildet werden. Die untere Kanalstruktur LPC kann n-Typ Verunreinigungen beinhalten. Die untere Kanalstruktur LPC kann mit Verunreinigungen durch ein in-situ-Dotierungsverfahren oder ein loneninjektionsverfahren dotiert werden.
  • Wie in 14C dargestellt, können sich die Kanalstrukturen CH in die dotierte Halbleiterschicht 201 erstrecken. Die dotierte Halbleiterschicht 201 kann erste, zweite und dritte dotierte Siliziumschichten 201A, 201B und 201C beinhalten, die nacheinander übereinander gestapelt sind. Die Kanalstrukturen CH können sich in die erste dotierte Siliziumschicht 201A hinein erstrecken. Die Halbleiterschicht SE jeder der Kanalstrukturen CH kann die zweite dotierte Siliziumschicht 201B direkt kontaktieren. Die zweite dotierte Siliziumschicht 201B kann zur Seitenwand der Halbleiterschicht SE vorstehen und den Mehrschichtfilm in ein erstes Mehrschichtmuster ML1 und ein zweites Mehrschichtmuster ML2 trennen. Die dritte dotierte Siliziumschicht 201C kann jedoch entfernt werden.
  • Unter Bezugnahme auf die 14A bis 14C kann die die Kanalstrukturen CH umgebende Gate-Stapelstruktur GST von den Löchern H durchdrungen werden. Wie vorstehend mit Bezug auf die 5A bis 5D beschrieben, kann die erste vertikale Struktur VP1 in jedem der Löcher H gebildet werden.
  • Wenn die in den 14A bis 14C gezeigten Halbleitervorrichtungen die erste blockierende Isolierschicht BI1, wie vorstehend mit Bezug auf die 5A bis 5D beschrieben, beinhaltet, kann sich die erste blockierende Isolierschicht BI1 entlang eines Übergangs zwischen der ersten vertikalen Struktur VP1 und jeder der Zwischenschichtisolierschichten ILD, eines Übergangs zwischen der ersten vertikalen Struktur VP1 und der unteren Zwischenschichtisolierschicht LIL, eines Übergangs zwischen jedem der Leitungsmuster CP und jeder der Zwischenschichtisolierschichten ILD und eines Übergangs zwischen der Source-Auswahlleitung SSL und der unteren Zwischenschichtisolierschicht LIL erstrecken.
  • Unter Bezugnahme auf die 14A bis 14C kann die die Kanalstrukturen CH umgebende Gate-Stapelstruktur GST von den Löchern H durchdrungen werden. Wie vorstehend mit Bezug auf die 5A bis 5D beschrieben, kann die erste vertikale Struktur VP1 in jedem der Löcher H gebildet werden.
  • Jedes der Löcher H und die erste vertikale Struktur VP1 kann sich bis zur Oberfläche der dotierten Halbleiterschicht 201 erstrecken, wie in 14A dargestellt. Jedes der Löcher H und die erste vertikale Struktur VP1 kann durch die untere Stapelstruktur LST hindurchgehen und sich bis zur Oberfläche der dotierten Halbleiterschicht 201 erstrecken, wie in 14A dargestellt. Jedes der Löcher H und die erste vertikale Struktur VP1 kann sich in die dotierte Halbleiterschicht 201 erstrecken und durch die dritte dotierte Halbleiterschicht 201C und die zweite dotierte Halbleiterschicht 201B verlaufen, wie in 14C dargestellt.
  • Wenn die erste vertikale Struktur VP1 die leitende Säule CPL beinhaltet, die von der Seitenwandisolierschicht SWI umgeben ist, kann sich die leitende Säule CPL bis zum direkten Kontakt mit der dotierten Halbleiterschicht 201 erstrecken. Die leitende Säule CPL kann als Aufnahmestecker zur Übertragung eines elektrischen Signals auf die dotierte Halbleiterschicht 201 dienen.
  • Gemäß der oben beschriebenen Struktur, wie in den 14A bis 14C gezeigt, können Speicherzellen an Überkreuzungen zwischen den Kanalstrukturen CH und den Wortleitungen WL gebildet werden, und an einer Überkreuzung zwischen jeder der Kanalstrukturen CH und der Drain-Auswahlleitung DSL kann ein Drain-Auswahltransistor gebildet werden. Ein Source-Auswahltransistor kann an einer Überschneidung zwischen jeder der Kanalstrukturen CH, wie in den 14A bis 14C dargestellt, und der Source-Auswahlleitung SSL oder einer Überschneidung zwischen der unteren Kanalstruktur LPC und der Soure-Auswahlleitung SSL gebildet werden. Ein Source-Auswahltransistor, Speicherzellen und ein Drain-Auswahltransistor, die entlang mindestens einer der unteren Kanalstrukturen LPC und jeder der Kanalstrukturen CH nebeneinander angeordnet sind, können in Reihe durch mindestens eine der unteren Kanalstrukturen LPC und jede der Kanalstrukturen CH gekoppelt werden, wodurch eine Speicherkette eines geraden Typs definiert wird.
  • Gemäß der oben beschriebenen Ausführungsform können Löcher als Weg zum Ersetzen d.h. Austauschen einiger der Materialschichten, die die gestapelte Struktur bilden, verwendet werden. Dementsprechend kann gemäß einer Ausführungsform der vorliegenden Offenbarung leicht ein Ersatzmaterial eingeführt werden, um den zentralen Bereich des Speicherblocks durch die Löcher zu erreichen, ohne die Anzahl der Schlitze zu erhöhen. Infolgedessen kann gemäß einer Ausführungsform der vorliegenden Offenbarung eine Fläche der Schlitze reduziert werden, um dadurch die Integrationsdichte der Halbleitervorrichtung zu erhöhen.
  • 15 ist ein Blockdiagramm, das die Konfiguration eines Speichersystems 1100 gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • Unter Bezugnahme auf 15 kann das Speichersystem 1100 gemäß einer Ausführungsform der vorliegenden Offenbarung eine Speichervorrichtung 1120 und eine Speichersteuerung 1110 beinhalten.
  • Die Speichervorrichtung 1120 kann ein Multi-Chip-Gehäuse sein, das eine Vielzahl von Flash-Speicherchips beinhaltet. Die Speichervorrichtung 1120 kann mindestens eine der Gate-Stapelstrukturen gemäß den unter Bezugnahme auf die 5A bis 5D voranstehend beschriebenen Ausführungsformen, oder mindestens eine der dreidimensionalen Halbleitervorrichtungen gemäß den unter Bezugnahme auf die 14A bis 14C voranstehend beschriebenen Ausführungsformen beinhalten.
  • Die Speichersteuerung 1110 kann konfiguriert sein, um die Speichervorrichtung 1120 zu steuern und kann einen statischen Direktzugriffsspeicher (SRAM) 1111, eine CPU 1112, eine Host-Schnittstelle 1113, eine Fehlerkorrekturcodeschaltung (ECC) 1114 und eine Speicherschnittstelle 1115 beinhalten. Der SRAM Speicher 1111 kann als Betriebsspeicher der CPU 1112 verwendet werden, die CPU 1112 kann einen Steuerbetrieb für den Datenaustausch der Speichersteuerung 1110 durchführen, und die Host-Schnittstelle 1113 kann ein Datenaustauschprotokoll eines Hosts beinhalten, der auf das Speichersystem 1100 zugreift. Darüber hinaus kann die ECC 1114 Fehler erkennen und korrigieren, die in den von der Speichervorrichtung 1120 gelesenen Daten enthalten sind, und die Speicherschnittstelle 1115 kann eine Schnittstelle mit der Speichervorrichtung 1120 herstellen. Darüber hinaus kann die Speichersteuerung 1110 weiterhin einen Nur-LeseSpeicher (ROM) zum Speichern von Code-Daten für die Schnittstelle mit dem Host beinhalten.
  • Das Speichersystem 1100 mit der oben beschriebenen Konfiguration kann eine Solid State Disk (SSD) oder eine Speicherkarte sein, in der die Speichervorrichtung 1120 und die Speichersteuerung 1110 kombiniert sind. Wenn das Speichersystem 1100 beispielsweise eine SSD ist, kann die Speichersteuerung 1110 über eines der Schnittstellenprotokolle, einschließlich Universal Serial Bus (USB), MultiMedia Card (MMC), Peripheral Component Interconnection-Express PCI-E(), Serial Advanced Technology Attachment (SATA), Parallel Advanced Technology Attachment (PATA), Small Computer Small Interface (SCSI), Enhanced Small Disk Interface (ESDI) und Integrated Drive Electronics (IDE) mit einer externen Vorrichtung (z.B. einem Host) kommunizieren.
  • 16 ist ein Blockdiagramm, das die Konfiguration eines Computersystems 1200 gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • Unter Bezugnahme auf 16 kann das Computersystem 1200 gemäß einer Ausführungsform der vorliegenden Offenbarung eine CPU 1220, einen Direktzugriffsspeicher (RAM) 1230, eine Benutzeroberfläche 1240, ein Modem 1250 und ein Speichersystem 1210 beinhalten, die elektrisch mit einem Systembus 1260 gekoppelt sind. Darüber hinaus, wenn das Computersystem 1200 eine mobile Vorrichtung ist, kann weiter eine Batterie zum Liefern einer Betriebsspannung an das Computersystem 1200 enthalten werden, und weiter können ein Anwendungschipsatz, ein Kamerabildprozessor (CIS), ein mobiles DRAM und dergleichen enthalten sein.
  • Die Ausführungsformen, die in der vorliegenden Beschreibung und den Zeichnungen offenbart sind, zielen darauf ab, Durchschnittsfachleute in dem technischen Gebiet zu unterstützen, die vorliegende Offenbarung besser zu verstehen, anstatt darauf abzuzielen, die Grenzen der vorliegenden Offenbarung zu begrenzen. Es sei darauf hingewiesen, dass viele Variationen und Änderungen des hier beschriebenen grundlegenden erfinderischen Konzepts weiterhin unter den Grundgedanken und den Umfang der vorliegenden Offenbarung fallen werden, wie sie in den zugehörigen Ansprüchen und Äquivalenten definiert sind.
  • Sofern nicht anders definiert, haben alle in dieser Beschreibung verwendeten Begriffe, einschließlich technischer und wissenschaftlicher Begriffe, die gleiche Bedeutung, wie sie von Durchschnittsfachleuten in dem technischen Gebiet allgemein verstanden würden. Die in allgemein gebräuchlichen Wörterbüchern definierten Begriffe sind so auszulegen, dass sie die gleichen Bedeutungen haben, wie sie im Kontext des verwandten Sachstands ausgedrückt würden, und sofern in dieser Beschreibung nicht klar definiert, sollten sie nicht so ausgelegt werden, dass sie idealistische oder allzu formale Bedeutungen aufweisen. Soweit in dieser Anwendung nicht klar definiert, sollten Begriffe nicht ideal oder zu formal verstanden werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020180111826 [0001]

Claims (17)

  1. Verfahren zur Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer Stapelstruktur, wobei die Stapelstruktur erste Materialschichten und zweite Materialschichten umfasst, die abwechselnd in einer vertikalen Richtung gestapelt sind; Bilden von Kanalstrukturen, die durch die gestapelte Struktur verlaufen; Bilden von Löchern, die durch die Stapelstruktur verlaufen; und Bilden von Materialmustern, die die zweiten Materialschichten durch die Löcher austauschen.
  2. Verfahren nach Anspruch 1, wobei die Löcher erste Löcher, wobei die ersten Löcher in einer ersten horizontalen Richtung, die die vertikale Richtung kreuzt, nebeneinander angeordnet sind, und zweite Löcher, wobei die zweiten Löcher in der ersten horizontalen Richtung nebeneinander angeordnet sind, beinhalten, und wobei die Kanalstrukturen zwischen den ersten Löchern und den zweiten Löchern angeordnet sind.
  3. Verfahren nach Anspruch 2, wobei die ersten Löcher und die zweiten Löcher in einem Zickzackmuster angeordnet sind.
  4. Verfahren nach Anspruch 2, ferner umfassend das Bilden von Schlitzen, die durch die Stapelstruktur verlaufen und sich in einer zweiten horizontalen Richtung erstrecken, die die vertikale Richtung kreuzen, wobei bei der Bildung der Materialmuster die zweiten Materialschichten durch die Materialmuster durch die Schlitze ausgetauscht werden, und wobei die Materialmuster die Kanalstrukturen umgeben.
  5. Verfahren nach Anspruch 4, wobei die zweite horizontale Richtung die erste horizontale Richtung kreuzt.
  6. Verfahren nach Anspruch 4, wobei sich die Schlitze zwischen den ersten Löchern und zwischen den zweiten Löchern erstrecken.
  7. Verfahren nach Anspruch 4, ferner umfassend das Bilden von Isolationsisolationsschichten, die sich in der gestapelten Struktur in der zweiten horizontalen Richtung erstrecken, wobei jede der Isolationsisolationsschichten durch mindestens eine der ersten Materialschichten und mindestens eine der zweiten Materialschichten verläuft.
  8. Verfahren nach Anspruch 7, wobei mindestens eine der Isolationsisolationsschichten zwischen den in der ersten horizontalen Richtung benachbarten Schlitzen angeordnet ist.
  9. Verfahren nach Anspruch 7, wobei die Kanalstrukturen umfassen: erste Kanalstrukturen, die an jede der Isolationsisolierschichten angrenzen und in der zweiten horizontalen Richtung nebeneinander angeordnet sind; und zweite Kanalstrukturen, die an jeden der Schlitze angrenzen und in der zweiten horizontalen Richtung nebeneinander angeordnet sind.
  10. Verfahren nach Anspruch 7, wobei die Kanalstrukturen in mindestens zwei Spalten zwischen den aneinandergrenzenden Isolationsisolationsschichten angeordnet sind, und die Kanalstrukturen in mindestens zwei Säulen zwischen den Schlitzen und den an die Schlitze angrenzenden Isolationsisolierschichten angeordnet sind.
  11. Verfahren nach Anspruch 1, ferner umfassend das Bilden einer vertikalen Struktur in jedem der Löcher, wobei die vertikale Struktur umfasst: eine Seitenwandisolierschicht, die eine Seitenwand von jedem der Löcher bedeckt; und ein leitendes Material, das in jedem der Löcher ausgebildet ist, geöffnet durch die Seitenwandisolierschicht.
  12. Verfahren nach Anspruch 1, ferner umfassend das Bilden einer vertikalen Struktur in jedem der Löcher, wobei die vertikale Struktur ein Isoliermaterial beinhaltet, das jedes der Löcher vollständig ausfüllt.
  13. Verfahren nach Anspruch 1, ferner umfassend das Bilden einer vertikalen Struktur in jedem der Löcher, wobei die vertikale Struktur einen vorstehenden Abschnitt beinhaltet, der sich zwischen den ersten Materialschichten angrenzend aneinander erstreckt.
  14. Halbleitervorrichtung, umfassend: Zwischenschichtisolierschichten und leitende Muster, die abwechselnd in vertikaler Richtung gestapelt sind; erste Löcher, die in einer ersten horizontalen Richtung angeordnet sind, die die vertikale Richtung kreuzt, und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen; zweite Löcher, die in der ersten horizontalen Richtung angeordnet sind und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen; Kanalstrukturen, die zwischen den ersten Löchern und den zweiten Löchern angeordnet sind, wobei die Kanalstrukturen durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen; und vertikale Strukturen, die die ersten Löcher und die zweiten Löcher und die vertikalen Strukturen einschließlich vorstehender Abschnitte, die in Richtung der angrenzenden leitenden Muster vorstehen, füllen.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die ersten Löcher und die zweiten Löcher in einem Zickzackmuster angeordnet sind.
  16. Halbleitervorrichtung, umfassend: Zwischenschichtisolierschichten und leitende Muster, die abwechselnd in einer vertikalen Richtung gestapelt sind; erste Löcher, die in einer ersten horizontalen Richtung angeordnet sind, die die vertikale Richtung kreuzt, und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen; zweite Löcher, die in der ersten horizontalen Richtung angeordnet sind und durch die Zwischenschichtisolierschichten und die leitenden Muster verlaufen; Kanalstrukturen, die zwischen den ersten Löchern und den zweiten Löchern angeordnet sind, wobei die Kanalstrukturen durch die Zwischenschichtisolationsschichten und die leitenden Muster verlaufen; eine Seitenwandisolierschicht, die eine Seitenwand von jedem der ersten und zweiten Löcher bedeckt; und eine leitende Kontaktsäule, die jedes der ersten und zweiten Löcher füllt und auf der Seitenwandisolierschicht ausgebildet ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die ersten Löcher und die zweiten Löcher in einem Zickzackmuster angeordnet sind.
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