DE10316892A1 - Zwei-Bit programmierbare nichtflüchtige Speichervorrichtungen und Verfahren zum Betrieb und zur Herstellung derselben - Google Patents

Abstract

Es werden zwei-Bit programmierbare nichtflüchtige Speichervorrichtungen sowie Verfahren zum Betrieb und zur Herstellung derselben vorgesehen. Die Vorrichtung weist eine Vielzahl von Vorrichtungsisolationsschichten bzw. -bereichen, eine Vielzahl von Wortleitungen, die über die Vorrichtungsisolationsbereiche kreuzen, und eine Mehrfachisolationsschicht auf, die sich zwischen der Wortleitung und einem aktiven Bereich befindet und so eine Speicherzelle bildet. Die Mehrfachisolationsschicht enthält eine Ladungsfallenisolationsschicht bzw. Charge-Trap-Schicht. Ein Source/Drain-Bereich wird bei jedem Bereich ausgebildet, der durch benachbarte Wortleitungen und benachbarte Vorrichtungsisolationsbereiche definiert wird. Die Source/Drain-Bereiche weisen einen gleichen Oberflächenbereich auf. Ein Schreibvorgang der vorrichtung weist ein Anlegen einer ersten Level-Spannung, einer Massespannung und einer Schreibspannung an eine Bit-Leitung, eine andere Bit-Leitung bzw. eine ausgewählte Wortleitung auf, wodurch ein Schreiben von Daten (Bits) in die Charge-Trap-Schicht erfolgt. Durch Verändern der Spannungen, die an den Bit-Leitungen angelegt werden, können 2 Bits in einer Speicherzelle gespeichert werden.

Description

VERWANDTE ANMELDUNG
• Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2002-19949, eingereicht am 12. April 2002, in Anspruch, deren Inhalt hierin vollumfänglich durch Bezugnahme mit eingeführt wird.
GEBIET DER ERFINDUNG
• Die vorliegende Erfindung betrifft Halbleitervorrichtungen und Verfahren zur Herstellung derselben. Insbesondere betrifft die vorliegende Erfindung nicht-flüchtige Speichervorrichtungen des Floating-Trap-Typs (im folgenden nicht-flüchtige Floating- Trap-Speichervorrichtungen), die Speicherzellentransistoren aufweisen, die Gate-Isolationsschichten von MOS-Transistoren durch ladungsisolierende Materialien (charge trapping materials) ersetzen und zum Speichern einer Vielzahl von Daten in einem einzigen Zelltransistor in der Lage sind, sowie Verfahren zu deren Herstellung.
• HINTERGRUND DER ERFINDUNG
• Eine nicht-flüchtige Floating-Trap-Speichervorrichtung weist eine ähnliche Struktur wie ein MOS-Transistor auf und verwendet mehrere Isolationsschichten einschließlich einer Tunnelisolationsschicht, einer Ladungsfallenisolationsschicht (im folgenden als Charge-Trap-Schicht bezeichnet) und einer Sperrisolationsschicht zur Gate- Isolierung. Die Charge-Trap-schicht besteht normalerweise aus einer Siliziumnitrid- Schicht. Bei der nicht-flüchtigen Floating-Trap-Speichervorrichtung werden zum Speichern von Daten Elektronen in eine Charge-Trap-Schicht unter Verwendung des Fowler-Nordheim-Tunneleffekts (F-N-Tunneln) oder einer Injektion von "heißen" Ladungsträgern (hot carrier injection) injiziert. Andererseits werden Daten durch Emittieren von Elektronen aus der Charge-Trap-Schicht oder durch Injizieren von Löchern in die Charge-Trap-Schicht gelöscht.
• Gemäß Fig. 1 weist die Floating-Trap-Speichervorrichtung eine Gate-Elektrode 20 auf, die auf einem Halbleitersubstrat angeordnet ist, sowie eine geschichtete Mehrfach-Isolationsschicht 18, die zwischen der Gate-Elektrode 20 und dem Halbleitersubstrat 2 angeordnet ist, und Source- und Drain-Bereiche 6 und 4, die auf beiden Seiten der Gate-Elektrode 20 in dem Halbleitersubstrat ausgebildet sind. Die Mehrfach-Isolationsschicht 18 enthält eine Tunnelisolationsschicht 12, eine Ladungsfallenschicht 14 und eine Sperrisolationsschicht 16, welche sequenziell aufeinander geschichtet sind. Bei einer SONOS-Speichervorrichtung, die eine typische Floating-Trap-Speichervorrichtung ist, besteht die Tunnelisolationsschicht 12 und die Sperrisolationsschicht 16 aus Siliziumoxidschichten und die Charge-Trap-Schicht 14 besteht aus einer Siliziumnitrid- Schicht. Wenn eine Programmierungsspannung von ungefähr 10 bis 20 V an die Gate- Elektrode 20 angelegt wird, eine Massespannung an den Source-Bereich 6 angelegt wird und eine Drain-Spannung von ungefähr 5 bis 7 V an den Drain-Bereich 4 angelegt wird, werden heiße Ladungsträger, die in der Umgebung des Drain-Bereichs erzeugt werden, in den Ladungsfallenisolationsbereich 8 der Schicht 14, der benachbart zu dem Drain- Bereich 4 ist, injiziert. Folglich wird ein erstes Bit geschrieben.
• Fig. 2 und 3 sind eine Draufsicht sowie ein Ersatzschaltbild, die eine nichtflüchtige Speichervorrichtung mit einem herkömmlichen NOR-Zellen-Array-Aufbau darstellen.
• Gemäß Fig. 2 kann der Zellen-Array einer nicht-flüchtigen Floating-Trap-Speichervorrichtung den gleichen Aufbau wie ein Zellen-Array vom NOR-Typ einer herkömmlichen nicht-flüchtigen Speichervorrichtung, wie beispielsweise einer Flash-Speichervorrichtung, aufweisen. Ein typischer NOR-Zellen-Array-Aufbau enthält eine Vielzahl von ersten aktiven Bereichen 28, die auf einem Halbleitersubstrat parallel entlang einer Achse (vertikal in Fig. 2) in einer Richtung angeordnet sind, sowie eine Vielzahl von zweiten aktiven Bereichen 26, die parallel entlang einer Achse (horizontal in Fig. 2) rechtwinklig zu den ersten aktiven Bereichen 28 angeordnet sind. Paare von Wortleitungen wl sind zwischen den zweiten aktiven Bereichen 26 quer zu den ersten aktiven Bereichen 28 angeordnet. Bit-Leitungs-Plugs 24 sind bei den ersten aktiven Bereichen 28 zwischen einem Paar von Wortleitungen wl ausgebildet. Eine Vielzahl von über die Wortleitungen wl kreuzenden Bit-Leitungen bl sind mit den Bit-Leitungs-Plugs 24 verbunden. Eine Mehrfachisolationsschicht (18 in Fig. 1) befindet sich zwischen jeder Wortleitung wl und dem ersten aktiven Bereich 28.
• Gemäß Fig. 2 und 3 enthält ein typischer NOR-Zellen-Array eine Vielzahl von Wortleitungen wl, die parallel in einer Richtung angeordnet sind, sowie eine Vielzahl von Bit-Leitungen bl, die rechtwinklig zu den Wortleitungen wl angeordnet sind. Eine Speicherzelle 51 ist in einem Bereich angeordnet, bei dem die Bit-Leitung bl und die Wortleitung wl einander kreuzen. Ein Drain der Speicherzelle 51 ist mit der Bit-Leitung bl verbunden, eine Gate-Elektrode ist mit der Wortleitung wl verbunden und eine Source ist mit dem Substratpotential bzw. Massepotential verbunden. Ein Speichern von Daten in einer ausgewählten Speicherzelle 51 beinhaltet ein Anliegen einer Spannung von 5 bis 7 V an eine ausgewählte Bit-Leitung bl1, die mit der ausgewählten Speicherzelle S1 verbunden ist, sowie ein anschließendes Anlegen einer Spannung von 10 bis 20 V an eine ausgewählte Wortleitung wl1. Hierbei werden heiße Elektronen, die in der Umgebung des Drain der ausgewählten Speicherzelle 51 erzeugt werden, in die Charge- Trap-Schicht injiziert, wodurch ein Schreiben eines ersten Bits bl erfolgt. Da die Source- und Drain-Bereiche der Speicherzelle einen asymmetrischen Aufbau aufweisen, ist es bei dem vorhergehend erwähnten herkömmlichen NOR-Zellen-Array schwierig, eine 2-Bit programmierbare Speicherzelle aufgrund von Kapazitäts- und Widerstandsunterschieden zwischen den Source- und Drain-Bereichen auszubilden. Dementsprechend kann ein herkömmlicher NOR-Zellen-Array lediglich 1 Bit in jeder Speicherzelle 51 speichern.
• In jüngster Zeit wurden Multi-Bit-Speicherzellen vorgeschlagen, um Speichervorrichtungen mit großer Kapazität bei gleichbleibenden physikalischen Abmessungen auszubilden. Die meisten Multi-Bit-Speicherzellen verwenden eine Multi-Level- Schwellwertspannung, um zwei oder mehr Bits für jede Schwellspannung zu speichern, die einen jeweiligen Datenzustand darstellt. Eine Umwandlung der Multi-Bit-Speicherzelle, bei welcher jedes Bit auf beiden Seiten der Charge-Trap-Schicht der Floating- Trap-Speicherzelle gespeichert sind, wird in dem Technikartikel mit dem Titel "A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" von Boaz Eitan, Paolo Pavan, Ilan Bloom, Efraim Aloni, Aviv Frommer und David Finzi, in IEEE Electron Device Letters, Ausgabe 21. November 2000 offenbart.
• Im Unterschied zu einer nicht-flüchtigen Speichervorrichtung mit einem Floating- Gate, wie etwa einer Flash-Speichervorrichtung, kann die Speichervorrichtung vom Floating-Trap-Typ eine Vielzahl von Datenspeicherbereichen in einer Charge-Trap- Schicht (14 in Fig. 1) aufweisen, da Ladungen in eine Trap-Zone der Charge-Trap- Schicht (14 in Fig. 1) injiziert werden.
• Fig. 4 zeigt eine Draufsicht, die eine herkömmliche 2-Bit programmierbare nichtflüchtige Speichervorrichtung darstellt.
• Fig. 5 zeigt einen Ersatzschaltplan der nicht-flüchtigen Speichervorrichtung in Fig. 4.
• Gemäß Fig. 4 und 5 weist die herkömmliche nicht-flüchtige Speichervorrichtung eine Vielzahl von parallelen Bit-Leitungen bl auf, die auf bzw. in einem Halbleitersubstrat in regelmäßigen Abständen angeordnet sind. Die Bit-Leitungen bl sind störstellendotierte Bereiche, die durch ein Injizieren von Störstellen in das Halbleitersubstrat ausgebildet sind. Eine Vielzahl von Wortleitungen wl kreuzen rechtwinklig über die Bit-Leitungen bl. Metall-Zwischenverbindungen 36 zum Anlegen von externen Spannungen an jede der Bit-Leitungen bl sind durch Bit-Leitungs-Plugs 34 verbunden. Obgleich dies nicht in den Zeichnungen gezeigt ist, befindet sich eine Mehrfachisolationsschicht (18 in Fig. 1) einschließlich einer Charge-Trap-Schicht zwischen jeder der Wortleitungen wl und dem Halbleitersubstrat.
• Bei dem Zellen-Array wird eine Speicherzelle S1 aus einem Paar von benachbarten Bit-Leitungen bl und einer Wortleitung wl, die das Paar von Bit-Leitungen bl kreuzt, gebildet. Ein Paar von Bit-Leitungen, d. h., erste und zweite Bit-Leitungen bl1 und bl2, und eine Wortleitung wl1 werden ausgewählt, um eine Speicherzelle S2 auszuwählen. Um ein erstes Bit b1 zu schreiben wird eine Spannung von 10 bis 20 V an die ausgewählte Wortleitung wl angelegt, sowie eine Spannung von 5 bis 7 V an die erste Bit- Leitung bl1 und eine Massespannung an die zweite Bit-Leitung bl2. Hierbei werden "heiße" Elektronen in der Umgebung der ersten Bit-Leitung bl1 erzeugt und die heißen Elektronen werden in die Trap-Zone der Charge-Trap-Schicht injiziert. Folglich wird ein erstes Bit b1 geschrieben. In ähnlicher Weise wird eine Spannung von 10 bis 20 V an die ausgewählte Wortleitung wl1 angelegt, sowie eine Spannung von 5 bis 7 V an die zweite Bit-Leitung bl2 und eine Massespannung an die erste Bit-Leitung bl1, wodurch ein zweites Bit b2 geschrieben wird. Folglich werden die ersten und zweiten Bits b1 und b2, d. h., 2 Bits, in einer einzigen Speicherzelle gespeichert. Während die ersten und zweiten Bits b1 und b2 gespeichert werden, besitzen die anderen Wortleitungen wl und die anderen Bit-Leitungen bl ein schwebendes Potential bzw. sind isoliert ("floated").
• Ein Lesevorgang zum Auslesen des ersten Bits bl weist ein Anlegen einer Spannung von 3 V an die ausgewählte Wortleitung wll, ein Anlegen einer Massespannung an die erste Bit-Leitung bl1 und ein Anlegen einer Spannung von 1 bis 2 V an die zweite Bit-Leitung bl2 auf. Das zweite Bit 2 wird durch Anlegen einer Spannung von 3 V an die ausgewählte Wortleitung w11, ein Anlegen einer Massespannung an die zweite Bit- Leitung bl2 und ein Anlegen einer Spannung von 1 bis 2 V an die erste Bit-Leitung bl1 ausgelesen.
• Wie in Fig. 4 und 5 dargestellt, enthält die herkömmliche 2-Bit programmierbare nicht-flüchtige Speichervorrichtung eine Bit-Leitung, die aus einer diffundierten bzw. dotierten Schicht hergestellt ist. Wenn dementsprechend eine Spannung von 1 bis 2 V an die ausgewählte Bit-Leitung angelegt wird, um ein geschriebenes Bit auszulesen, ist eine lange Aufladungszeit zum Anheben einer Bit-Leitungsspannung erforderlich.
• ZUSAMMENFASSUNG DER ERFINDUNG
• Es ist daher ein Merkmal der vorliegenden Erfindung, nicht-flüchtige Speichervorrichtungen vorzusehen, in welchen 2 Bits in einer einzigen Speicherzelle gespeichert werden können sowie Verfahren zum Betrieb und zur Herstellung derselben vorzusehen. Es ist ein anderes Merkmal der vorliegenden Erfindung, eine 2-Bit programmierbare nicht-flüchtige Speichervorrichtung vorzusehen, die zu einem Hochgeschwindigkeitsbetrieb in der Lage ist, sowie Verfahren für den Betrieb und die Herstellung derselben vorzusehen.
• In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung wird eine nicht-flüchtige Halbleitervorrichtung mit Source/Drain-Bereichen auf der gleichen Fläche vorgesehen. Die Vorrichtung weist eine Vielzahl von Vorrichtungsisolationsbereiche (device isolation regions) bzw. Vorrichtungsisolationsschichten (device isolation layers) auf, die in einem vorbestimmten Bereich eines Halbleitersubstrats parallel in regelmäßigen Abständen zum Definieren von aktiven Bereichen angeordnet sind. Eine Vielzahl von Wortleitungen die über die Vorrichtungsisolationsschichten kreuzen, sind ebenso parallel in regelmäßigen Abständen angeordnet. Eine Mehrfachisolationsschicht (multiple isolation layer) ist zwischen den Wortleitungen und den aktiven Bereichen angeordnet. Die Mehrfachisolationsschicht enthält unter anderem eine Charge-Trap- Schicht. Ein Source/Drain-Bereich wird in jedem Bereich ausgebildet, der durch ein Paar von benachbarten Wortleitungen und benachbarten Vorrichtungsisolationsschichten, die von dem Paar benachbarter Wortleitungen geschnitten werden, definiert sind. Die Source/Drain-Bereiche, die in dem Halbleitersubstrat ausgebildet sind, weisen die gleiche Fläche auf.
• Gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung ist jeder der Source/Drain-Bereiche mit einer Bit-Leitung verbunden. Die Bit-Leitungen, die die Wortleitungen rechtwinklig kreuzen, sind parallel angeordnet und in einer Querschnittsansicht, die vertikal zu der Richtung der Wortleitungen ist, sind ein Paar von Source/Drain-Bereichen, die zu beiden Seiten der Wortleitungen angeordnet sind, mit verschiedenen Bit-Leitungen verbunden. Darüber hinaus kann die Charge-Trap-Schicht aus einer Siliziumnitrid-Schicht bestehen und die Mehrfachisolationsschicht enthält Siliziumoxid-Schichten, die auf bzw. unter der Charge-Trap-Schicht ausgebildet sind.
• In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung, wird ein Betriebsverfahren für die vorstehende nicht-flüchtige Speichervorrichtung vorgesehen. Das Betriebsverfahren für die Vorrichtung umfaßt Schreibe- und Lesevorgänge. Der Schreib-Vorgang enthält ein Auswählen von einem Paar benachbarter Bit-Leitungen, d. h., ersten und zweiten Bit-Leitungen, ebenso wie einer Wortleitung und ein anschließendes Anlegen einer ersten Level-Spannung (d. h. Spannung mit einem ersten Pegel), einer Massespannung und einer Schreibspannung an die erste Bit-Leitung, die zweite Bit-Leitung bzw. an die ausgewählte Wortleitung, wodurch ein erstes Bit in einen Bereich der Charge-Trap-Schicht der ausgewählten Speicherzelle geschrieben wird, der benachbart zu der ersten Bit-Leitung ist.
• In ähnlicher Weise wird eine erste Level-Spannung, eine Massespannung und eine Schreibspannung an die zweite Bit-Leitung, die erste Bit-Leitung bzw. die ausgewählte Wortleitung angelegt, wodurch ein zweites Bit in einen Bereich der Charge-Trap- Schicht geschrieben wird, der benachbart zu der zweiten Bit-Leitung ist. Der Lese-Vorgang der Vorrichtung umfaßt ein Anlegen einer Massespannung, einer zweiten Level- Spannung (d. h. Spannung mit einem zweiten Pegel), die niedriger als die erste Level- Spannung ist, und einer Lese-Spannung, die niedriger als die Schreibspannung ist, an die erste Bit-Leitung, die zweite Bit-Leitung bzw. die ausgewählte Wortleitung, um ein erstes Bit auszulesen, sowie ein Anlegen einer Massespannung, einer zweiten Level- Spannung und einer Lesespannung an die zweite Bit-Leitung, die erste Bit-Leitung bzw. die ausgewählte Wortleitung, um ein zweites Bit auszulesen.
• In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung, wird ein Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung mit Source/Drain-Bereichen der gleichen Fläche vorgesehen. Das Verfahren umfaßt ein Ausbilden einer Vielzahl von Vorrichtungsisolationsschichten bei einem vorbestimmten Bereich eines Halbleitersubstrats in regelmäßigen Abständen, um aktive Bereiche zu definieren. Eine Mehrfachisolationsschicht und eine Gate-Leitungsschicht werden auf der gesamten Oberfläche des Halbleitersubstrats aufeinanderfolgend geschichtet, wobei die Vorrichtungsisolationsschichten ausgebildet werden.
• Die Gate-Leitungsschicht und die Mehrfachisolationsschicht werde aufeinanderfolgend gemustert, um eine Vielzahl von Wortleitungen auszubilden, die die Vorrichtungsisolationsschichten in regelmäßigen Abständen kreuzen. Die Wortleitungen und die Vorrichtungsisolationsschichten kreuzen einander, um eine Vielzahl von isolierten Bereichen dort auszubilden, wo das Halbleitersubstrat freigelegt ist. Störstellen werden in das Halbleitersubstrat des isolierten Bereichs dotiert, wodurch eine Vielzahl von Source/Drain-Bereichen ausgebildet werden, die in Zeilen- und Spaltenrichtungen angeordnet sind. Die Mehrfachisolationsschicht kann eine oder mehrere Charge-Trap- Schichten enthalten. Die Charge-Trap-Schicht kann aus einer Siliziumnitrid-Schicht bestehen. Ebenso kann die Mehrfachisolationsschicht Siliziumoxid-Schichten enthalten, die auf bzw. unter der Charge-Trap-Schicht ausgebildet sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 ist eine Querschnittsansicht einer typischen nichtflüchtigen Floating-Trap-Speichervorrichtung.
• Fig. 2 und 3 sind eine Draufsicht bzw. ein Ersatzschaltplan, der eine nicht-flüchtige Speichervorrichtung mit einem herkömmlichen NOR-Zellen-Array-Aufbau darstellen.
• Fig. 4 ist eine Draufsicht, die eine herkömmliche 2-Bit programmierbare nicht-flüchtige Speichervorrichtung darstellt.
• Fig. 5 ist ein Ersatzschaltplan der nicht-flüchtigen Speichervorrichtung in Fig. 4.
• Fig. 6 ist eine Draufsicht, die eine nicht-flüchtige Speichervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
• Fig. 7 ist eine Querschnittsansicht der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Querschnittsansicht entlang der Linie I-I' in Fig. 6 verläuft.
• Fig. 8 ist eine Querschnittsansicht der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Querschnittsansicht entlang der Linie II-II' in Fig. 6 verläuft.
• Fig. 9 ist eine Querschnittsansicht der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Querschnittsansicht entlang der Linie III-III' in Fig. 6 verläuft.
• Fig. 10 ist eine Querschnittsansicht der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Querschnittsansicht entlang der Linie IV- IV' in Fig. 6 verläuft.
• Fig. 11 ist ein Ersatzschaltplan, der ein Verfahren zum Betrieb der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
• Fig. 12A bis 15A sind Draufsichten, die ein Verfahren zur Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
• Fig. 12B bis 15B sind Querschnittsansichten, die das Verfahren zur Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen, wobei die Querschnittsansichten entlang der Linie V-V' der Fig. 12A bis 15A verlaufen.
• Fig. 16A ist eine Draufsicht, die eine nicht-flüchtige Speichervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
• Fig. 16B ist eine Querschnittsansicht, die die nicht-flüchtige Speichervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt, wobei die Querschnittsansicht entlang der Linie VI-VI' der Fig. 16A verläuft.
• Fig. 17 ist ein Ersatzschaltplan, der das Verfahren zum Betrieb der nicht-flüchtigen Speichervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung darstellt.
• Fig. 18A bis 21A sind Draufsichten, die das Verfahren zur Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
• Fig. 18B bis 21B sind Querschnittsansichten, die das Verfahren zur Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen, wobei die Querschnittsansichten entlang der Linie VI-VI' der Fig. 18A bis 21A verlaufen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
• Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die beiliegende Zeichnung eingehender beschrieben, in welcher bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt sind. Die Erfindung kann jedoch in verschiedenen Formen ausgeführt sein und sollte nicht auf die hier dargelegten Ausführungsformen beschränkt ausgelegt werden. Vielmehr sind diese Ausführungsformen dazu vorgesehen, daß die Offenbarung sorgfältig und vollständig ist, und sollen einem Fachmann den Umfang der Erfindung vollständig vermitteln. Bei den Zeichnungen sind die Dicke der Schichten und der Bereiche zur Klarheit übertrieben dargestellt. Es ist ebenso offensichtlich, daß wenn eine Schicht als "auf" einer anderen Schicht oder Substrat befindlich bezeichnet wird, diese direkt auf der anderen Schicht oder dem Substrat sein kann oder ebenso dazwischenliegende Schichten vorhanden sein können. Durch die Figuren hindurch bezeichnen gleiche Bezugszeichen gleiche Elemente.
• Gemäß Fig. 6 bis 10 sind erste Vorrichtungsisolationsschichten 52 an einem vorbestimmten Bereich eines Halbleitersubstrates 50 angeordnet. Die ersten Vorrichtungsisolationsschichten 52 sind mit einem vorbestimmten Abstand in Zeilen- und Spaltenrichtungen angeordnet. Zweite Vorrichtungsisolationsschichten 53 sind an Positionen angeordnet, die von den ersten Vorrichtungsisolationsschichten 52 um jeweils einen halben Abstand in Zeilen- und Spaltenrichtung entfernt bzw. versetzt sind. Die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 definieren aktive Bereiche 54. Die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 weisen die gleiche Form auf. Bezüglich der ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 ist eine Breite in der Zeilenrichtung vorzugsweise schmäler als in der Spaltenrichtung, und der Abstand in der Zeilenrichtung der ersten Vorrichtungsisolationsschicht 52 ist vorzugsweise mehr als die zweifache Breite der Vorrichtungsisolationsschichten in der Zeilenrichtung selbst.
• Eine Vielzahl von Wortleitungen wl kreuzt über die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 in der Zeilenrichtung und sind in regelmäßigen Abständen angeordnet. Jede Wortleitung wl kreuzt abwechselnd über die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53. Ein Paar von Wortleitungen wl kreuzt über jede der ersten und zweiten Vorrichtungsisolationsschichten 52 und 53. Ein erster Source/Drain-Bereich 64 wird bei jedem Bereich ausgebildet, der durch die benachbarten ersten Vorrichtungsisolationsschichten 52 und die Wortleitungen wl, die über die ersten Vorrichtungsisolationsschichten 52 kreuzen, definiert ist. In ähnlicher Weise wird ein zweiter Source/Drain-Bereich 65 bei jedem Bereich ausgebildet, der durch die benachbarten zweiten Vorrichtungsisolationsschichten 53 und die Wortleitungen wl, die über die zweiten Vorrichtungsisolationsschichten 53 kreuzen, definiert ist. Eine Mehrfachisolationsschicht 62 (siehe Fig. 8 und 9) befindet sich zwischen den Wortleitungen wl und dem aktiven Bereich 54 (siehe Fig. 6). Die Mehrfachisolationsschicht 62enthält eine oder mehrere Charge-Trap-Schichten 58. Beispielsweise kann die Charge- Trap-Schicht 58 aus einer Siliziumnitrid-Schicht bestehen. Die Mehrfachisolationsschicht 62 kann eine Tunnelisolationsschicht 56, eine Charge-Trap-Schicht 58 und eine Sperrisolationsschicht 60 enthalten, welche sequenziell auf einander geschichtet sind. Die Tunnelisolationsschicht 56 und die Sperrisolationsschicht 60 können aus Siliziumoxid-Schichten bestehen und die Charge-Trap-Schicht 58 kann aus einer Siliziumnitrid-Schicht bestehen.
• Gemäß Fig. 9 befindet sich ein Datenspeicherbereich b an jedem Randbereich der Charge-Trap-Schicht 58, der benachbart zu den ersten und zweiten Source/Drain-Bereichen 64 und 65 ist.
• Ein Bit-Leitungs-Plug 68 (siehe Fig. 7 und 10) ist mit jeder Mitte der ersten und zweiten Source/Drain-Bereiche 64 und 65 verbunden. Die Bit-Leitungs-Plugs 68 durchdringen die dielektrische Zwischenschicht (interlayer dielectric layer = ILD) 66, die die gesamte Oberfläche des Halbleitersubstrats bedeckt. Eine Vielzahl von ersten Bit-Leitungen bl1 und eine Vielzahl von zweiten Bit-Leitungen bl2 kreuzen über die Wortleitungen wl in der Spaltenrichtung (siehe Fig. 8). Die ersten Bit-Leitungen bl1 sind mit den ersten Source/Drain-Bereichen 64 verbunden und die zweiten Bit-Leitungen bl2 sind mit dem zweiten Source/Drain-Bereichen 65 verbunden. Die ersten und zweiten Bit-Leitungen bl1 und bl2 sind abwechselnd in regelmäßigen Abständen angeordnet. Jede der ersten und zweiten Bit-Leitungen ist mit den Source/Drain-Bereichen der gleichen Spalte verbunden.
• Für den Fall, daß Bit-Leitungen unter Verwendung eines Damascene-Verfahrens ausgebildet worden sind, sind die ersten und zweiten Bit-Leitungen bl1 und bl2 durch eine Form-Schicht (mold layer) 72, die aus einer Isolationsschicht ausgebildet ist, voneinander isoliert (siehe Fig. 8). Die Form-Schicht 72 kann aus dem gleichen Material wie die ILD 66 aufgebaut sein und die Form-Schicht 72 und die ILD 66 können Siliziumoxid-Schichten sein. Eine weitere Isolationsschicht 70, die zwischen der Form- Schicht 72 und der ILD 66 angeordnet ist, ist eine Isolationsschicht mit einer Ätzselektivität bezüglich der Form-Schicht 72 und der ILD 66, beispielsweise eine Siliziumnitrid-Schicht. Für den Fall, daß die Bit-Leitungen bl1 und bl2 unter Verwendung eines herkömmlichen Photolitographie- und Ätzverfahrens ausgebildet worden sind, kann eine metallische dielektrische Zwischenschicht (inter metal dielectric layer = IMD) bei einem Bereich zwischen den Bit-Leitungen bl1 und bl2 ausgebildet sein.
• Fig. 11 ist ein Ersatzschaltplan, der ein Verfahren zum Betrieb einer nichtflüchtigen Speichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung darstellt.
• Gemäß Fig. 11 sind eine Vielzahl von Bit-Leitungen bl in einer Richtung und eine Vielzahl von Wortleitungen wl rechtwinklig zu den Bitleitungen bl angeordnet. Die Speicherzellen in einer gemeinsamen Zeile sind miteinander durch eine Wortleitung verbunden. Ein Paar von Speicherzellen in einer Zeile und ein Paar von Speicherzellen in einer anderen Zeile teilen sich einen Source/Drain-Bereich. Das heißt, daß vier benachbarte Speicherzellen einen Source/Drain-Bereich gemeinsam aufweisen. Jede Bit- Leitung bl ist mit den Source/Drain-Bereichen der Speicherzellen verbunden. Jede Speicherzelle weist ein Paar von Source/Drain-Bereichen an beiden Seiten einer Wortleitung auf und jeder Source/Drain-Bereich ist mit einer unterschiedlichen Bit-Leitung verbunden. Das heißt, ein Paar von benachbarten Bit-Leitungen sind jeweils mit einem Paar von Source/Drain-Bereichen einer Speicherzelle zwischen einem Paar von zu der Wortleitung der Speicherzelle benachbarten Wortleitungen verbunden.
• Bei der vorliegenden Erfindung umfaßt ein Schreibbetrieb einer Speicherzelle ein Auswählen eines Paars von benachbarten Bit-Leitungen und einer Wortleitung, wodurch eine Speicherzelle ausgewählt wird. Beispielsweise werden zum Auswählen einer Speicherzelle S3 erste und zweite Bit-Leitungen bl1 bzw. bl2 ebenso wie eine Wortleitung wl1 ausgewählt (siehe Fig. 11). Eine Programmierungsspannung von 10 bis 20 V wird an die ausgewählte Wortleitung wl1 angelegt, eine Spannung von 5 bis 7 V wird an die erste Bit-Leitung bl1 angelegt und eine Massespannung wird an die zweite Bit-Leitung bl2 angelegt. Die nicht ausgewählten anderen Bit-Leitungen bl und Wortleitungen wl besitzen schwebendes Potential (floated). Eine Massespannung wird an ein Halbleitersubstrat angelegt. Hierbei werden in der Umgebung der ersten Bit-Leitung bl1 heiße Elektronen erzeugt, die in die Trap-Zone bei der Charge-Trap-Schicht (58 in Fig. 10) injiziert werden, die benachbart zu der ersten Bit-Leitung bl1 ist, wodurch ein erstes Bit b1' geschrieben wird. In ähnlicher Weise wird eine Programmierungsspannung von 10 bis 20 V an die ausgewählte Wortleitung wl1 angelegt, eine Spannung von 5 bis 10 V an die zweite Bit-Leitung bl2 angelegt und eine Massespannung wird an die erste Bit-Leitung bl1 angelegt. Folglich wird ein zweites Bit b2 in die Charge-Trap- Schicht (58 in Fig. 10) geschrieben, die benachbart bzw. angrenzend an die zweite Bit- Leitung bl2 ist. Somit ist die Zelle 53 eine Multi-Bit-Zelle, die Bits B1' und B2' aufweist.
• Ein Lese-Vorgang zum Auslesen des ersten Bits b1' umfaßt ein Anlegen einer Lesespannung, welche niedriger als eine Schwellwertspannung einer Speicherzelle für den Schreibzustand und höher als die Schwellwertspannung für den Löschzustand ist, an die ausgewählte Wortleitung wl. Bei den Ausführungsformen der vorliegenden Erfindung wird eine Lesespannung von 3 V angelegt. Ebenso wird eine Massespannung an die erste Bit-Leitung bl1 und eine Spannung von 1 bis 2 V an die zweite Bit-Leitung bl2 angelegt. Da hierbei ein Kanal unter der ersten Bit-Leitung bl1 ausgebildet wird, fließt ein Zellstrom im Löschzustand, während im Schreibzustand kein Zellstrom fließt. Durch Verwendung des Zellstroms werden die Daten ausgelesen. In ähnlicher Weise wird eine Lesespannung an die ausgewählte Wortleitung w11 angelegt, eine Spannung von 1 bis 2 V wird an die erste Bit-Leitung bl1 angelegt und eine Massespannung wird an die zweite Bit-Leitung bl2 angelegt, wodurch ein zweites Bit b2' ausgelesen wird.
• Wie vorangehend beschrieben, enthält die nicht-flüchtige Speichervorrichtung der vorliegenden Erfindung Speicherzellen mit Source/Drain-Bereichen der gleichen Form, ebenso wie einen Speicherbereich, bei dem ein Bit in jeweils einer Charge-Trap-Schicht gespeichert wird, die benachbart zu den Source/Drain-Bereich ist. Außerdem enthält die nicht-flüchtige Speichervorrichtung der vorliegenden Erfindung im Unterschied zur herkömmlichen 2-Bit programmierbaren nicht-flüchtigen Speichervorrichtung eine diffundierte Schicht eines kleinen Oberflächenbereichs, den hier angrenzende Zellen gemeinsam aufweisen. Da die nicht-flüchtige Speichervorrichtung der vorliegenden Erfindung einen niedrigen Widerstand und eine niedrige Kapazität aufweisen, kann der Lesevorgang dementsprechend mit einer hohen Geschwindigkeit durchgeführt werden.
• Gemäß Fig. 12A und 12B sind erste Vorrichtungsisolationsschichten 52 in regelmäßigen Abständen in einem vorbestimmten Bereich eines Halbleitersubstrats 50 in den Zeilen- und Spaltenrichtungen ausgebildet. Anschließend werden zweite Vorrichtungsisolationsschichten 53 an Positionen ausgebildet, die jeweils um einen halben Abstand in der Zeilen- und Spaltenrichtung von den ersten Vorrichtungsisolationsschichten 52 versetzt angeordnet sind. Die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 weisen die gleiche Form auf und eine Breite in der Spaltenrichtung ist breiter als die in der Zeilenrichtung (Rechteckform). Die ersten Vorrichtungsisolationsschichten werden derart angeordnet, daß ein Abstand in der Zeilenrichtung jeder der ersten Vorrichtungsisolationsschiehten 52 mehr als das Zweifache einer Breite in der Zeilenrichtung der Vorrichtungsisolationsschicht beträgt. Die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 definieren aktive Bereiche 54.
• Gemäß Fig. 13A und 13B sind eine Vielzahl von Wortleitungen wl derart ausgebildet, daß sie über die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 in der Zeilenrichtung kreuzen. Die Wortleitungen wl können durch ein Ausbilden einer Mehrfachisolationsschicht und einer Gate-Leitungs-Schicht auf der Gesamtoberfläche der resultierenden Struktur dort ausgebildet sein, wo die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 ausgebildet worden sind, und anschließend können die Gate-Leitungs-Schicht und die Mehrfachisolationsschicht sukzessive gemustert werden. Die Mehrfachisolationsschicht 62 enthält eine Tunnelisolationsschicht 56, eine Charge-Trap-Schicht 58 und eine Sperrisolationsschicht 60, welche sequenziell aufeinander geschichtet sind. Folglich befindet sich die Mehrfachisolationsschicht zwischen jeder Wortleitung wl und dem aktiven Bereich 54. Die Tunnelisolationsschicht 56 und die Sperrisolationsschicht 60 können Siliziumoxid-Schichten sein und die Charge-Trap- Schicht 58 kann eine Siliziumnitrid-Schicht sein. Die Charge-Trap-Schicht 58 kann eine mehrschichtige Struktur (Multi-Layer-Schicht) sein. Die Wortleitungen wl sind parallel in regelmäßigen Abständen angeordnet. Ebenso wird ein Paar von Wortleitungen wl über ersten und zweiten Vorrichtungsisolationsschichten 52 und 53 angeordnet. Jede Wortleitung kreuzt abwechselnd über die ersten und zweiten Vorrichtungsisolationsschichten 52 und 53.
• Gemäß Fig. 14A und 14B werden Störstellen in den aktiven Bereich 54 unter Verwendung der Wortleitungen wl als eine Ionenimplantationsmaske dotiert. Folglich wird ein erster Source/Drain-Bereich 64 in dem aktiven Bereich ausgebildet, welcher in die ersten Vorrichtungsisolationsschichten 52 und die benachbarten Wortleitungen wl aufgeteilt ist. Ein zweiter Source/Drain-Bereich 65 wird in dem aktiven Bereich ausgebildet, welcher in die benachbarten zweiten Vorrichtungsisolationsschichten 53 und die benachbarten Wortleitungen wl aufgeteilt wird. Eine ILD 66 wird auf der gesamten Oberfläche des Halbleitersubstrats dort ausgebildet, wo die ersten und zweiten Source/Drain-Bereiche 64 und 65 ausgebildet sind. Die ILD 66 kann eine Siliziumoxid- Schicht sein. Ein Bit-Leitungs-Plug 68 ist derart ausgebildet, daß er die ILD 66 durchdringt, so daß der Bit-Leitungs-Plug 68 mit jedem der ersten und zweiten Source/Drain- Bereiche 64 und 65 verbunden ist. Jeder Bit-Leitungs-Plug 68 wird vorzugsweise so ausgebildet, daß er in der Mitte über dem ersten und zweiten Source/Drain-Bereichen 64 und 65 positioniert ist.
• Gemäß Fig. 15A und 15B wird eine Ätzstopschicht 70 auf der ILD 66 ausgebildet und eine Form-Schicht 72 wird auf der Ätzstopschicht 70 ausgebildet. Die Form-Schicht 72 und die Ätzstopschicht 70 werden sukzessive gemustert, um eine Vielzahl von Nuten G auszubilden, die über die Wortleitungen wl kreuzen und die Bit- Leitungs-Plugs 68 freilegen. Anschließend wird, obgleich nicht in den Figuren gezeigt, eine Leitungsschicht auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Nuten G ausgebildet sind, wodurch das Innere der Nuten aufgefüllt wird. Die Leitungsschicht wird anschließend durch chemisch-mechanisches Polieren (CMP) poliert, um die Form-Schicht 72 freizulegen und gleichzeitig erste und zweite Bit-Leitungen bl1 und bl2 durch Auffüllen des Inneren der Nuten auszubilden.
• Gemäß Fig. 16A und 16B bildet eine gemusterte Vorrichtungsisolationsschicht 82 vorbestimmte Isolationsbereiche eines Halbleitersubstrats 96 aus, um darum herum eine Vielzahl von aktiven Bereichen 84 zu definieren. Die aktiven Bereiche sind parallel in regelmäßigen Abständen angeordnet. Eine Vielzahl von Wortleitungen wl kreuzt über die aktiven Bereiche 84, um in regelmäßigen Abständen parallel angeordnet zu sein. Eine Mehrfachisolationsschicht 92 liegt zwischen jeder Wortleitung und dem aktiven Bereich 84. Die Mehrfachisolationsschicht 92 enthält eine Tunnelisolationsschicht 86, eine Charge-Trap-Schicht 88 und eine Sperrisolationsschicht 90, welche sequenziell aufeinander geschichtet sind. Die Tunnelisolationsschicht 86 und die Sperrisolationsschicht 90 können Siliziumoxid-Schichten sein und die Charge-Trap-Schicht 88 kann eine Siliziumnitrid-Schicht sein. Die Charge-Trap-Schicht 88 kann eine mehrschichtige (multi-layered) Struktur aufweisen. Ein Source/Drain-Bereich 94 wird auf jedem der aktiven Bereiche 84 auf beiden Seiten der Wortleitungen ausgebildet.
• Da die Wortleitung wl und die aktiven Bereiche 84 in regelmäßigen Abständen angeordnet sind, besitzen die Source/Drain-Bereiche 94 die gleiche Fläche. Dementsprechend weisen die Source/Drain-Bereiche den gleichen Widerstand und die gleiche Kapazität auf. Ein Datenspeicherbereich b existiert in jedem Randbereich der Charge- Trap-Schicht 88, der benachbart zu den Source/Drain-Bereichen 94 ist. Ein Bit-Leitungs-Plug 98 ist mit jedem Source-Drain-Bereich 94 verbunden. Eine ILD 96 bedeckt die gesamte Oberfläche des Halbleitersubstrats 80 und der Bit-Leitungs-Plug 98 durchdringt die ILD 96, um mit dem Source/Drain-Bereich 94 verbunden zu sein. Somit sind die Bit-Leitungs-Plugs 98 in regelmäßigen Abständen in der Zeilen- und Spaltenrichtung angeordnet.
• Eine Vielzahl von Bit-Leitungen bl, die mit den Bit-Leitungs-Plugs 98 verbunden sind, sind auf der ILD 96 angeordnet. Die Bit-Leitungen bl kreuzen über die Wortleitungen wl, um in regelmäßigen Abständen angeordnet zu sein. Jeder der Bit-Leitungen bl ist abwechselnd mit zwei Spalten von benachbarten Source/Drain-Bereichen 94 verbunden. Wenn beispielsweise die n-te Bit-Leitung mit Source/Drain-Bereichen 94der m-ten und m+1-ten Spalte verbunden ist, ist die n-te Bit-Leitung mit Source/Drain- Bereichen von ungeradzahligen Zeilen der m-ten Spalte ebenso wie mit Source/Drain- Bereichen von geradzahligen Zeilen der m+1-ten Spalte verbunden. Folglich sind bezüglich jeder Spalte von Source/Drain-Bereichen ungeradzahlige Source/Drain-Bereiche mit einer Bit-Leitung verbunden und geradzahlige Source/Drain-Bereiche mit einer anderen Bit-Leitung verbunden.
• In einer Querschnittsansicht, die eine Wortleitung wl kreuzt, sind demgemäß jede der Source/Drain-Bereiche 94 auf beiden Seiten der Wortleitung wl mit einer unterschiedlichen benachbarten Bit-Leitung bl verbunden. Die Bit-Leitungen bl sind durch eine Isolationsschicht isoliert. Für den Fall, daß die Bit-Leitungen bl unter Verwendung eines Damascene-Verfahrens ausgebildet sind, enthält die Isolationsschicht eine Ätzstopschicht 100 und eine Form-Schicht 102, welche sequentiell aufeinander geschichtet sind.
• Fig. 17 ist ein Ersatzschaltplan, der ein Verfahren zum Betrieb der nichtflüchtigen Speichervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellt.
• Gemäß Fig. 17 sind eine Vielzahl von Wortleitungen wl in einer Richtung angeordnet und eine Vielzahl von Bit-Leitungen bl derart angeordnet, daß sie die Wortleitungen wl kreuzen. Eine Vielzahl von Speicherzellen sind in Zeilen- und Spaltenrichtungen angeordnet, d. h. in einer Matrixform. Speicherzellen in der gleichen Zeile sind durch eine Wortleitung miteinander verbunden. Benachbarte Speicherzellen in der gleichen Spalte teilen sich einen Source/Drain-Bereich. Ungeradzahlige Speicherzellen der n-ten Spalte und geradzahlige Speicherzellen der n+1ten Spalte sind durch eine Bit- Leitung verbunden und geradzahlige Speicherzellen der n-ten Spalte sind mit einer anderen Bit-Leitung von ungeradzahligen Speicherzellen der n-1ten Spalte verbunden. Ungeradzahlige Speicherzellen der n+1ten Spalte sind wiederum mit einer unterschiedlichen Bit-Leitung von den geradzahligen Speicherzellen der n+2ten Spalte verbunden.
• Mit anderen Worten, ein Paar von Source/Drain-Bereichen, die in jeder Speicherzelle enthalten sind, sind jeweils mit einer benachbarten Bit-Leitung bl verbunden.
• Im folgenden wird ein Schreibvorgang der nicht-flüchtigen Speichervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung beschrieben.
• Zunächst werden die ersten und zweiten Bit-Leitungen bl1 und bl2 sowie eine Wortleitung wl1 zum Auswählen einer Speicherzelle S4, bei der der Schreibvorgang durchgeführt werden soll, ausgewählt. Eine Programmierungsspannung von 10 bis 20 V wird an die ausgewählte Wortleitung wl1 angelegt, eine Spannung von 5 bis 7 V wird an die erste Bit-Leitung bl1 angelegt und eine Massespannung wird an die zweite Bit-Leitung bl2 angelegt. Die nicht ausgewählten anderen Bit-Leitungen bl und Wortleitungen wl besitzen schwebendes Potential (floated). Eine Massespannung wird an das Halbleitersubstrat angelegt. Hierbei werden heiße Elektronen, die in der Umgebung der ersten Bit-Leitung bl1 erzeugt worden sind, in die Trap-Zone in einer Charge-Trap- Schicht (88 in Fig. 16) injiziert, die benachbart zu der ersten Bit-Leitung bl1 ist, wobei ein erstes Bit b1 geschrieben wird. In ähnlicher Weise wird eine Programmierungsspannung von 10 bis 20 V an die ausgewählte Wortleitung wl, eine Spannung von 5 bis 7 V an die zweite Bit-Leitung bl2 und eine Massespannung an die erste Bit-Leitung bl1 angelegt. Folglich wird ein zweites Bit b2 in die Charge-Trap-Schicht (88 in Fig. 16) geschrieben, die benachbart zu der zweiten Bit-Leitung bl2 ist.
• Ein Lese-Vorgang zum Auslesen des ersten Bits b1 weist ein Anlegen einer Lesespannung auf, die niedriger als eine Schwellwertspannung einer Speicherzelle bei dem Schreibzustand und höher als die Schwellwertspannung einer Speicherzelle bei dem Löschzustand ist. Bei bevorzugten Ausführungsformen der vorliegenden Erfindung wird eine Lesespannung von 3 V angelegt. Ebenso wird eine Massespannung an die erste Bit- Leitung bl1 angelegt und eine Spannung von 1 bis 2 V an die zweite Bit-Leitung bl2 angelegt. Da hierbei ein Kanal unter der ersten Bit-Leitung bl1 ausgebildet wird, fließt kein Zellstrom im Schreibzustand, jedoch im Löschzustand. Unter Verwendung des Zellstroms werden die Daten ausgelesen. In ähnlicher Weise wird eine Lesespannung an die ausgewählte Wortleitung wl1 angelegt, eine Spannung von 1 bis 2 V wird an die erste Bit-Leitung bl1 angelegt und eine Massespannung wird an die zweite Bit-Leitung bl2 angelegt, wodurch das zweite Bit b2 ausgelesen wird.
• Wie vorangehend beschrieben, enthält die nicht-flüchtige Speichervorrichtung der vorliegenden Erfindung Speicherzellen mit jeweils Source/Drain-Bereichen der gleichen Form und einem Datenspeicherbereich, in dem ein Bit in der Charge-Trap- Schicht benachbart zu dem Source/Drain-Bereich gespeichert wird. Außerdem weist im Gegensatz zu einer herkömmlichen 2-Bit programmierbaren nicht-flüchtigen Speichervorrichtung die nicht-flüchtige Speichervorrichtung der vorliegenden Erfindung einen inselförmigen Source/Drain-Bereich auf, der ein Paar von benachbarten Speicherzellen gemeinsam aufweist. Dementsprechend sind Hochgeschwindigkeitsvorgänge möglich, da Source/Drain-Bereiche einen gleichförmig niedrigen Widerstand- und Kapazitätswert aufweisen.
• Gemäß Fig. 18A und 18B ist eine Vorrichtungsisolationsschicht 82 bei einem vorbestimmten Bereich eines Halbleitersubstrats 80 ausgebildet, wodurch eine Vielzahl von aktiven Bereichen 84 definiert sind. Die aktiven Bereiche 84 sind in regelmäßigen Abständen angeordnet.
• Gemäß Fig. 19A und 19B werden eine Mehrfachisolationsschicht 92 und eine Gate-Leitungsschicht sequentiell auf der gesamten Oberfläche des Halbleitersubstrats 80 ausgebildet. Die Gate-Leitungsschicht und die Mehrfachisolationsschicht 92 werden zum Ausbilden einer Vielzahl von Wortleitungen wl, die die aktiven Bereiche 84 kreuzen, sukzessive gemustert. Die Wortleitungen wl sind derart ausgebildet, daß sie parallel in regelmäßigen Abständen angeordnet sind. Eine Mehrfachisolationsschicht 92 befindet sich z wischen jeder Wortleitung wl und dem aktiven Bereich 84. Die Mehrfachisolationsschicht 92 kann durch ein sequentielles Aufeinanderschichten einer Tunnelisolationsschicht 86, einer Charge-Trap-Schicht 88 und einer Sperrisolationsschicht 90 ausgebildet werden. Die Tunnelisolationsschicht 86 und die Sperrisolationsschicht 90können Siliziumoxid-Schichten sein und die Charge-Trap-Schicht 88 kann eine Silizium- Niedrigschicht sein.
• Gemäß Fig. 20A und 20B werden unter Verwendung der Wortleitungen wl als eine Ionenimplantationsmaske Störstellen in die aktiven Bereiche 84 zum Ausbilden einer Vielzahl von Source/Drain-Bereichen 94 dotiert. Die Source/Drain-Bereiche 94 sind in dem Halbleitersubstrat 80 in vorbestimmten Abständen in Zeilen- und Spaltenrichtungen angeordnet, d. h. in einer Matrix-Anordnung. Darauffolgend wird eine dielektrische Zwischensicht (ILD) 96 auf der gesamten Oberfläche des Halbleitersubstrats 80 ausgebildet. Ein Bit-Leitungsplug 98 durchdringt die ILD 96 um mit jeder der Source/Drain-Bereiche 94 verbunden zu sein. Folglich werden die Bit-Leitungs-Plugs 98 auf dem Halbleitersubstrat 80 in einem Matrixmuster ausgebildet.
• Gemäß Fig. 21A und 21B werden auf der ILD 96 eine Ätzstopschicht 100 und eine Form-Schicht 102 sequentiell ausgebildet. Die Ätzstopschicht 100 besteht vorzugsweise aus einer Isolationsschicht mit einer Ätzselektivität bezüglich der ILD 96 und der Form-Schicht 102. Das heißt, die ILD 96 und die Form-Schicht 102 können Siliziumoxid-Schichten sein und die Ätzstopschicht 100 kann eine Siliziumnirid-Schicht sein. Die Form-Schicht 102 und die Ätzstopschicht 100 werden zum Ausbilden einer Vielzahl von Nuten g, die über die Wortleitungen wl kreuzen, sukzessive gemustert. Hierbei werden die Nuten g so ausgebildet, daß sie abwechselnd zwei Spalten von benachbarten Bit-Leitungs-Plugs 98 freilegen. Obgleich nicht in den Figuren gezeigt, werden darauffolgend die Nuten g mit einer Leitungsschicht gefüllt, wodurch eine Vielzahl von Bit- Leitungen (bl in Fig. 16A) auf der ILD 96 ausgebildet werden. Jede Bit-Leitung bl verbindet abwechselnd zwei Spalten von benachbarten Bit-Leitungs-Plugs 98. Das heißt unter den Bit-Leitungs-Plugs 98 einer vorbestimmten Spalte sind die geradzahligen Bit- Leitungs-Plugs 98 mit einer Bit-Leitung verbunden und die ungeradzahligen Bit-Leitungs-Plugs 98 sind mit einer anderen zu der Bit-Leitung benachbarten Bit-Leitung verbunden.
• Nach Ausbilden der Leitungsschicht können in einem anderen Verfahren die Bit- Leitungen bl unter Verwendung eines herkömmlichen Photolithographie-Verfahrens ausgebildet werden.
• Wie vorangehend beschrieben, werden gemäß der vorliegenden Erfindung die Source/Drain-Bereiche einer nicht-flüchtigen Speichervorrichtung an einem Bereich ausgebildet, der durch ein Paar von benachbarten Vorrichtungsisolationsschichten ebenso durch ein Paar benachbarter Wortleitungen, die die Vorrichtung Isolationsschichten kreuzen, definiert. Somit kann die nicht-flüchtige Speichervorrichtung einen relativ gleichförmig niedrigen Widerstand- und Kapazitätswert aufweisen. Desweiteren besitzt jede Speicherzelle ein Paar von Source/Drain-Bereichen mit dem gleichen Widerstands- und Kapazitätswert. Folglich kann ein Lesevorgang mit einer hohen Geschwindigkeit aufgrund eines hohen Zellstroms durchgeführt werden. Da außerdem jede Speicherzelle symmetrische Source/Drain-Bereiche aufweist, kann eine 2-Bit programmierbare nicht-flüchtige Speicherzelle unter denselben Hochgeschwindigkeitsbetriebsbedingungen (high speed operating condtitions) vorgesehen werden.
• Obgleich die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, ist es offensichtlich, daß die vorliegende Erfindung nicht auf diese bevorzugten Ausführungsformen beschränkt werden darf, sondern daß zahlreiche Änderungen und Modifikationen innerhalb des gedanklichen Grundkonzepts und dem Umfang der vorliegenden Erfindung, wie sie im folgenden beansprucht wird, vorgenommen werden können.

Claims (40)

1. Halbleitervorrichtung aufweisend:
eine Vielzahl von Vorrichtungsisolationsbereichen, die in einem vorbestimmten Bereich eines Halbleitersubstrats angeordnet sind, wobei die Vorrichtungsisolationsbereiche zwischen sich aktive Bereiche definieren;
eine Vielzahl von Wortleitungen, die über die Vorrichtungsisolationsbereiche kreuzen, wobei die Wortleitungen parallel in regelmäßigen Abständen angeordnet sind;
eine Mehrfachisolationsschicht, die sich zwischen den Wortleitungen und den aktiven Bereichen befindet, wobei die Mehrfachisolationsschicht eine Charge-Trap- Schicht enthält; und
Source/Drain-Bereiche, die jeweils an Bereichen ausgebildet sind, die durch ein Paar von benachbarten Wortleitungen und durch benachbarte Vorrichtungsisolationsschichten, die das Paar benachbarter Wortleitungen schneiden, definiert werden,
wobei die Source/Drain-Bereiche, die in dem Halbleitersubstrat ausgebildet sind, im wesentlichen die gleiche Oberfläche aufweisen.

2. Vorrichtung nach Anspruch 1, wobei der Datenspeicherbereich in der Charge- Trap-Schicht vorhanden ist, die benachbart zu jedem der Source/Drain-Bereiche ist.

3. Vorrichtung nach Anspruch 1, wobei die Mehrfachisolationsschicht aufweist:
eine Tunnelisolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist;
eine Charge-Trap-Schicht, die auf der Tunnelisolationsschicht ausgebildet ist; und
eine Sperrisolationsschicht, die auf der Charge-Trap-Schicht ausgebildet ist.

4. Vorrichtung nach Anspruch 1, wobei die Charge-Trap-Schicht eine oder mehrere Siliziumnitrid-Schichten enthält.

5. Vorrichtung nach Anspruch 1, die ferner eine Vielzahl von parallelen Bit-Leitungen aufweist, die jeweils mit den Source/Drain-Bereichen verbunden sind, wobei in einer Querschnittsansicht, die die Wortleitung schneidet, ein Paar von Source/Drain-Bereichen, die an beiden Seiten der Wortleitung angeordnet sind, mit unterschiedlichen Bit-Leitungen verbunden sind.

6. Vorrichtung nach Anspruch 1, wobei die Source/Drain-Bereiche die gleiche Form aufweisen.

7. Vorrichtung nach Anspruch 1, wobei jede der Wortleitungen, die Mehrfachisolationsschicht zwischen der Wortleitung und dem Halbleitersubstrat und ein Paar von Source/Drain-Bereichen, die an beiden Seiten der Wortleitung in einer Querschnittsansicht angeordnet sind, die die Wortleitung schneidet, eine Speicherzelle bilden, wobei jede Speicherzelle die Source/Drain-Bereiche gemeinsam mit einer benachbarten unterschiedlichen Wortleitung aufweist.

8. Vorrichtung nach Anspruch 7, wobei jede Speicherzelle aufweist:
einen Source/Drain-Bereich mit einer benachbarten Speicherzelle, die eine erste Wortleitung gemeinsam aufweist, und ebenso mit einem Paar von benachbarten Speicherzellen, die eine zweite Wortleitung, die benachbart zu der ersten Wortleitung ist, gemeinsam aufweisen; und
einen anderen Source/Drain-Bereich mit einer anderen benachbarten Speicherzelle, die die erste Wortleitung gemeinsam aufweist, und ebenso mit einem Paar benachbarten Speicherzellen, die eine dritte Wortleitung, die benachbart zu der ersten Wortleitung ist, gemeinsam aufweisen.

9. Halbleitervorrichtung umfassend:
eine Vielzahl von ersten Vorrichtungsisolationsschichten, die auf ein Halbleitersubstrat in regelmäßigen Abständen in Zeilen- und Spaltenrichtungen angeordnet sind;
eine Vielzahl von zweiten Vorrichtungsisolationsschichten, die an Positionen angeordnet sind, die von den ersten Vorrichtungsisolationsschichten um einen halben Abstand in der Zeilen- und Spaltenrichtung versetzt sind;
eine Vielzahl von Wortleitungen, die abwechselnd über die ersten und zweiten Vorrichtungsisolationsschichten parallel zu der Zeilenrichtung kreuzen, wobei die Wortleitungen in regelmäßigen Abständen angeordnet sind;
eine Mehrfachisolationsschicht, die sich zwischen den Wortleitungen und dem Halbleitersubstrat befindet, wobei die Mehrfachisolationsschicht eine Charge- Trap-Schicht enthält;
erste Source/Drain-Bereiche, die jeweils an Bereichen ausgebildet sind, die durch ein Paar von benachbarten Wortleitungen und ebenso einem Paar von benachbarten ersten Vorrichtungsisolationsschichten, die ein Paar von Wortleitungen kreuzen, definiert sind; und
zweite Source/Drain-Bereiche, die jeweils an Bereichen ausgebildet sind, die durch ein Paar von benachbarten Wortleitungen ebenso wie von einem Paar benachbarter zweiter Vorrichtungsisolationsschichten definiert sind,
wobei die ersten und zweiten Source-Bereiche im wesentlichen die gleiche Oberfläche aufweisen.

10. Vorrichtung nach Anspruch 9, wobei der Datenspeicherbereich in der Charge- Trap-Schicht, benachbart zu den ersten und zweiten Source/Drain-Bereichen, vorhanden ist.

11. Vorrichtung nach Anspruch 9, wobei die Mehrfachisolationsschicht aufweist:
eine Tunnelisolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist;
eine Charge-Trap-Schicht, die auf der Tunnelisolationsschicht ausgebildet ist; und
eine Sperrisolationsschicht, die auf der Charge-Trap-Schicht ausgebildet ist.

12. Vorrichtung nach Anspruch 9, wobei die Charge-Trap-Schicht eine oder mehrere Siliziumnitrid-Schichten enthält.

13. Vorrichtung nach Anspruch 9, die ferner eine Vielzahl von ersten Bit-Leitungen und eine Vielzahl von zweiten Bit-Leitungen aufweist, die über die Wortleitungen parallel in der Spaltenrichtung kreuzen, wobei die ersten und zweiten Bit-Leitungen abwechselnd angeordnet sind, wobei die ersten Source/Drain-Bereiche in der gleichen Spalte mit einer ersten Bit-Leitung verbunden sind und die zweiten Source/Drain-Bereiche in der gleichen Spalte mit einer zweiten Bit-Leitung verbunden sind.

14. Halbleitervorrichtung aufweisend:
eine Vielzahl von Vorrichtungsisolationsschichten, die bei einem vorbestimmten Bereich eines Halbleitersubstrats parallel in regelmäßigen Abständen in der Zeilenrichtung angeordnet sind;
eine Vielzahl von Wortleitungen, die über die Vorrichtungsisolationsschichten in der Zeilenrichtung kreuzen, wobei die Wortleitungen parallel in regelmäßigen Abständen angeordnet sind;
eine Mehrfachisolationsschicht, die sich zwischen den Wortleitungen und dem Halbleitersubstrat befindet, wobei die Mehrfachisolationsschicht eine Charge- Trap-Schicht enthält; und
eine Vielzahl von Source/Drain-Bereichen, die jeweils an Bereichen ausgebildet sind, die durch ein Paar von benachbarten Wortleitungen und durch ein Paar von benachbarten Vorrichtungsisolationsschichten definiert sind, die ein Paar der benachbarten Wortleitungen schneiden, wobei die Source/Drain-Bereiche in den Zeilen- und Spaltenrichtungen angeordnet sind,
wobei die Source/Drain-Bereiche auf dem Halbleitersubstrat mit im wesentlichen der gleichen Oberfläche ausgebildet sind.

15. Vorrichtung nach Anspruch 14, wobei der Datenspeicherbereich in der Charge- Trap-Schicht benachbart zu jedem der Source/Drain-Bereiche vorhanden ist.

16. Vorrichtung nach Anspruch 14, wobei die Charge-Trap-Schicht eine oder mehrere Siliziumnitrid-Schichten enthält.

17. Vorrichtung nach Anspruch 14 wobei die Mehrfachisolationsschicht aufweist:
eine Tunnelisolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist;
eine Charge-Trap-Schicht, die auf der Tunnelisolationsschicht ausgebildet ist; und
eine Sperrisolationsschicht, die auf der Charge-Trap-Schicht ausgebildet ist.

18. Vorrichtung nach Anspruch 14, die ferner eine Vielzahl von die Wortleitungen kreuzenden parallel anzuordnenden Bit-Leitungen aufweist, wobei ein Paar von Source/Drain-Bereichen die einander gegenüberliegend auf beiden Seiten der Wortleitung angeordnet sind, jeweils mit verschiedenen Bit- Leitungen verbunden sind.

19. Vorrichtung nach Anspruch 18, wobei jede der Vielzahl von Bit-Leitungen mit einem Paar von gleichen Drain-Bereichen verbunden ist, die aus den Source/Drain-Bereichen jeder Zeile ausgewählt worden sind.

20. Vorrichtung nach Anspruch 19, wobei jede der Bit-Leitungen mit einem der Source/Drain-Bereiche jeder Zeile verbunden ist, wobei die Bit-Leitung abwechselnd mit den Source/Drain-Bereichen von zwei benachbarten Zeilen verbunden ist.

21. Verfahren zum Betrieb einer Speichervorrichtung, die
eine Vielzahl von Wortleitungen aufweist, die auf einem Halbleitersubstrat parallel angeordnet sind und von denen jede eine Vielzahl von Speicherzellen enthält,
und ebenso eine Vielzahl von die Wortleitungen kreuzenden Bit-Leitungen, die parallel angeordnet sind und mit einem ausgewählten Source/Drain-Bereich jeder Wortleitung verbunden sind,
wobei jede Speicherzelle
eine Wortleitung, Source/Drain-Bereiche, die in einem Halbleitersubstrat auf beiden Seiten der Wortleitung ausgebildet sind, und eine Charge-Trap-Schicht aufweist, die sich zwischen der Wortleitung und dem Halbleitersubstrat befindet, und wobei jede Speicherzelle
einen Source/Drain-Bereich gemeinsam mit einer Speicherzelle, die eine erste Wortleitung gemeinsam aufweist, und ebenso ein Paar von Speicherzellen gemeinsam aufweist, die eine zweite Wortleitung gemeinsam aufweisen, die zu der ersten Wortleitung benachbart ist, und
einen anderen Source/Drain-Bereich gemeinsam mit einer anderen Speicherzelle aufweist, die die erste Wortleitung gemeinsam aufweist, und ebenso ein Paar von Speicherzellen aufweist, die eine dritte Wortleitung gemeinsam aufweisen, die benachbart zu der ersten Wortleitung ist, und wobei
die Source/Drain-Bereiche jeder Speicherzelle jeweils mit verschiedenen Bit- Leitungen verbunden sind, wobei das Verfahren aufweist:
einen ersten Bit-Schreibvorgang, der ein Auswählen von benachbarten ersten und zweiten Bit-Leitungen und einer Wortleitung umfaßt, sowie ein Anlegen einer ersten Level-Spannung, einer Massespannung und einer Schreibspannung an eine erste Bit-Leitung, eine zweite Bit-Leitung und eine ausgewählte Wortleitung, wodurch ein Schreiben eines ersten Bits in einen Bereich erfolgt, der zu der ersten Bit-Leitung der Charge-Trap-Schicht benachbart ist, die die ausgewählte Speicherzelle bildet;
ein zweiter Bit-Schreibvorgang, der ein Anlegen einer ersten Level-Spannung, einer Massespannung und einer Schreibspannung an die zweite Bit-Leitung, die erste Bit-Leitung und die ausgewählte Wortleitung umfaßt, wodurch ein Schreiben eines zweiten Bits in die Charge-Trap-Schicht erfolgt, die zu der zweiten Bit-Leitung benachbart ist;
ein erster Bit-Lesevorgang, der ein Anlegen einer Spannung, einer zweiten Levelspannung, die niedriger als die erste Level-Spannung ist, und einer Lesespannung, die niedriger als die Schreibspannung ist, an die erste Bit-Leitung, die zweite Bit-Leitung und die ausgewählte Bit-Leitung, umfaßt; und
ein zweiter Bit-Lesevorgang, der ein Anlegen einer Massespannung, einer zweiten Level-Spannung und einer Lesespannung an die zweite Bit-Leitung, die erste Bit- Leitung und die ausgewählte Wortleitung umfaßt.

22. Verfahren nach Anspruch 21, wobei die nicht ausgewählten Wortleitungen und Bit-Leitungen ein schwebendes Potential besitzen, wenn die Schreib- und Lesevorgänge durchgeführt werden.

23. Verfahren zum Betrieb einer Speichervorrichtung, die
eine Vielzahl von Wortleitungen aufweist, die auf einem Halbleitersubstrat parallel angeordnet sind und von denen jede eine Vielzahl von Speicherzellen enthält,
und ebenso eine Vielzahl von die Wortleitungen kreuzenden Bit-Leitungen, die parallel angeordnet sind und mit einem ausgewählten Source/Drain-Bereich jeder Wortleitung verbunden sind, wobei
jede Speicherzelle die Wortleitung, Source/Drain-Bereiche, die auf dem Halbleitersubstrat zu beiden Seiten der Wortleitung ausgebildet sind, und eine Charge- Trap-Schicht aufweist, die sich zwischen der Wortleitung und dem Halbleitersubstrat befindet, und wobei
jede Speicherzelle einen Source/Drain-Bereich gemeinsam mit einer der Speicherzellen einer benachbarten Wortleitung aufweist, sowie einen anderen Source/Drain-Bereich gemeinsam mit einer Speicherzelle einer anderen benachbarten Wortleitung aufweist,
und wobei jede der Bit-Leitungen abwechselnd mit Source/Drain-Bereichen von zwei benachbarten Zeilen verbunden ist, wobei das Verfahren aufweist:
einen ersten Bit-Schreibvorgang, der ein Auswählen von benachbarten ersten und zweiten Bit-Leitungen und einer Wortleitung sowie ein Anlegen einer ersten Level-Spannung, einer Massespannung und einer Schreibspannung an eine erste Bit-Leitung, eine zweite Bit-Leitung und eine ausgewählte Wortleitung umfaßt, wodurch ein Schreiben eines ersten Bits in einen Bereich erfolgt, der benachbart zu der ersten Bit-Leitung der Charge-Trap-Schicht ist, die die ausgewählte Speicherzelle bildet;
einen zweiten Bit-Schreibvorgang, der ein Anlegen einer ersten Level-Spannung, einer Massespannung und einer Schreibspannung an die zweite Bit-Leitung, die erste Bit-Leitung und die ausgewählte Wortleitung umfaßt, wodurch ein Schreiben eines zweiten Bits in die Charge-Trap-Schicht erfolgt, die benachbart zu der zweiten Bit-Leitung ist;
einen ersten Bit-Lesevorgang, der ein Anlegen einer Massespannung, einer zweiten Level-Spannung, die niedriger als die erste Level-Spannung ist, und eine Lesespannung, die niedriger als die Schreibspannung ist, an die erste Bit-Leitung, die zweite Bit-Leitung, und die ausgewählte Wortleitung umfaßt; und
ein zweiter Bit-Lesevorgang, der ein Anlegen einer Massespannung, einer zweiten Level-Spannung und einer Lesespannung an die zweite Bit-Leitung, die erste Bit- Leitung und die ausgewählte Wortleitung umfaßt.

24. Verfahren nach Anspruch 23, wobei die nicht ausgewählten anderen Wortleitungen und Bit-Leitungen ein schwebendes Potential besitzen, wenn die Schreib- und Lesevorgänge durchgeführt werden.

25. Verfahren zum Herstellen einer Speichervorrichtung, das aufweist:
Ausbilden einer Vielzahl von Vorrichtungsisolationsschichten bei einem vorbestimmten Bereich eines Halbleitersubstrats in regelmäßigen Abständen, um aktive Bereiche zu definieren;
sequenzielles Ausbilden einer Mehrfachisolationsschicht und einer Gate-Leitungsschicht auf einer gesamten Oberfläche des Halbleitersubstrats, wo die Vorrichtungsisolationsschichten ausgebildet sind;
sukzessives Mustern der Gate-Leitungsschicht und der Mehrfachisolationsschicht, um eine Vielzahl von Wortleitungen auszubilden, die die Vorrichtungsisolationsschichten in regelmäßigen Abständen kreuzen, und zum Ausbilden einer Vielzahl von isolierten Bereichen, wobei die Wortleitungen und die Vorrichtungsisolationsschichten einander kreuzen und das Halbleitersubstrat mit gleichen Bereiche freilegen; und
Injizieren von Störstellen in das Halbleitersubstrat der isolierten Bereiche, um eine Vielzahl von Source/Drain-bereichen auszubilden, die in Zeilen- und Spaltenrichtungen angeordnet sind.

26. Verfahren nach Anspruch 25, wobei die Vorrichtungsisolationsschichten auf dem Halbleitersubstrat in regelmäßigen Abständen in zumindest einer Richtung angeordnet sind.

27. Verfahren nach Anspruch 25, wobei die Mehrfachisolationsschichten so ausgebildet wird, daß sie eine oder mehrere Charge-Trap-Schichten enthalten.

28. Verfahren nach Anspruch 25, wobei ein Ausbilden der Mehrfachisolationsschicht aufweist:
Ausbilden einer Tunnelisolationsschicht auf dem Halbleitersubstrat;
Ausbilden einer oder mehrerer Charge-Trap-Schichten auf der Tunnelisolationsschicht; und
Ausbilden einer Sperrisolationsschicht auf der Charge-Trap-Schicht.

29. Verfahren nach Anspruch 28, wobei die Tunnelisolationsschicht und die Sperrisolationsschicht Siliziumoxid-Schichten sind und wobei die Charge-Trap-Schicht eine Siliziumnitrid-Schicht ist.

30. Verfahren nach Anspruch 25, das ferner eine Vielzahl von parallelen über die Wortleitungen kreuzenden Bit-Leitungen ausbildet, die mit den Source/Drain-Bereichen zu verbinden sind, wobei in einer Querschnittsansicht, die die Wortleitung schneidet, verschiedene Bit-Leitungen mit den Source/Drain-Bereichen verbunden sind, die in der Umgebung von beiden Seiten der Wortleitung ausgebildet sind.

31. Verfahren zur Herstellung einer Speichervorrichtung, das aufweist:
Ausbilden einer Vielzahl von ersten Vorrichtungsisolationsschichten auf einem Halbleitersubstrat in regelmäßigen Abständen in den Zeilen- und Spaltenrichtungen, ebenso wie von einer Vielzahl von zweiten Vorrichtungsisolationsbereichen an Positionen, die von jeder der ersten Vorrichtungsisolationsschichten um einen halben Abstand in Zeilen- und Spaltenrichtung versetzt ist;
Ausbilden einer Mehrfachisolationsschicht und einer Gate-Leitungsschicht auf der gesamten Oberfläche des Halbleitersubstrats, wo die ersten und zweiten Vorrichtungsisolationsschichten ausgebildet sind;
Mustern der Gate-Leitungsschicht und der Mehrfachisolationsschicht, zum Ausbilden einer Vielzahl von Wortleitungen, die abwechselnd über die ersten und zweiten Vorrichtungsisolationsschichten kreuzen und parallel in regelmäßigen Abständen in der Zeilenrichtung angeordnet sind; und
Injizieren von Störstellen in das Halbleitersubstrat unter Verwendung der Wortleitungen als eine Ionenimplantationsmaske, um erste Source/Drain-Bereiche an Bereichen auszubilden, die durch ein Paar von benachbarten Wortleitungen und ebenso durch ein Paar der ersten Vorrichtungsisolationsschichten, die das Paar der Wortleitungen kreuzen, definiert sind, und zum Ausbilden von zweiten Source/Drain-Bereichen, bei Bereichen, die durch ein Paar der benachbarten Wortleitungen sowie durch ein Paar der zweiten Vorrichtungsisolationsschichten, die das Paar der Wortleitung kreuzen, definiert sind.

32. Verfahren nach Anspruch 31, wobei die Mehrfachisolationsschicht derart ausgebildet ist, daß sie eine oder mehrere Charge-Trap-Schichten enthält.

33. Verfahren nach Anspruch 31, wobei ein Ausbilden der Mehrfachisolationsschicht aufweist:
Ausbilden einer Tunnelisolationsschicht auf dem Halbleitersubstrat;
Ausbilden einer oder mehrerer Charge-Trap-Schichten auf der Tunnelisolationsschicht; und
Ausbilden einer Sperrisolationsschicht auf der Charge-Trap-Schicht.

34. Verfahren nach Anspruch 33, wobei die Tunnelisolationsschicht und die Sperrisolationsschicht Siliziumoxid-Schichten sind und die Charge-Trap-Schicht eine Siliziumnitrid-Schicht ist.

35. Verfahren nach Anspruch 31, wobei ein Paar von Wortleitungen derart ausgebildet wird, daß es über die Vorrichtungsisolationsschichten kreuzen.

36. Verfahren nach Anspruch 31, welches ferner aufweist:
Ausbilden einer Vielzahl von Bit-Leitungen und einer Vielzahl von zweiten Bit- Leitungen, die die Wortleitungen in der Zeilenrichtung kreuzen, und die abwechselnd parallel angeordnet sind,
wobei jede Zeile der ersten Source/Drain-Bereiche mit einer ersten Bit-Leitung verbunden ist, und jede Zeile der zweiten Source/Drain-Bereiche mit einer zweiten Bit-Leitung verbunden ist.

37. Verfahren zur Herstellung einer Speichervorrichtung, das aufweist:
Ausbilden einer Vielzahl von Vorrichtungsisolationsschichten bei einem vorbestimmten Bereich eines Halbleitersubstrats parallel in regelmäßigen Abständen in der Zeilenrichtung, um aktive Bereiche zu bestimmen;
Ausbilden einer Mehrfachisolationsschicht und einer Gate-Leitungsschicht auf der gesamten Oberfläche des Halbleitersubstrats, wo die Vorrichtungsisolationsschichten ausgebildet sind;
Mustern der Gate-Leitungsschicht und der Mehrfachisolationsschicht, um eine Vielzahl von Wortleitungen auszubilden, die über die Vorrichtungsisolationsschichten in der Zeilenrichtung kreuzen und parallel in regelmäßigen Abständen angeordnet sind;
Injizieren von Störstellen in das Halbleitersubstrat unter Verwendung der Wortleitungen als eine Ionenimplantationsmaske, um Source/Drain-Bereiche bei Bereichen auszubilden, die durch ein Paar von benachbarten Wortleitungen und ebenso ein Paar von benachbarten Vorrichtungsisolationsschichten, die das Paar der benachbarten Wortleitungen schneiden, definiert sind; und
Ausbilden einer Vielzahl von Bit-Leitungen, die über die Wortleitungen kreuzen und mit einer der Source/Drain-Bereiche jeder Zeile verbunden sind,
wobei jede Bit-Leitung so ausgebildet wird, daß sie abwechselnd mit den Source/Drain-Bereichen zweier benachbarter Zeilen verbunden ist.

38. Verfahren nach Anspruch 37, wobei die Mehrfachisolationsschicht so ausgebildet wird, daß sie eine oder mehrere Charge-Trap-Schichten enthält.

39. Verfahren nach Anspruch 37, wobei ein Ausbilden der Mehrfachisolationsschicht aufweist:
Ausbilden einer Tunnelisolationsschicht auf dem Halbleitersubstrat;
Ausbilden einer oder mehrerer Charge-Trap-Schichten auf der Tunnelisolationsschicht; und
Ausbilden einer Sperrisolationsschicht auf der Charge-Trap-Schicht.

40. Verfahren nach Anspruch 39, wobei die Tunnelisolationsschicht und die Sperrisolationsschicht Siliziumoxid-Schichten sind und die Charge-Trap-Schicht eine Siliziumnitrid-Schicht ist.