KR100684197B1

KR100684197B1 - 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법

Info

Publication number: KR100684197B1
Application number: KR1020050083981A
Authority: KR
Inventors: 강성택; 전희석; 이창훈; 전창민; 홍은미; 한정욱
Original assignee: 삼성전자주식회사
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-02-20

Abstract

여기에 제공되는 바이트 동작 메모리 장치 및 그 제조 방법에 따르면 메모리 셀과 바이트선택트랜지스터가 서로 다른 웰에 형성되고, 2 바이트의 메모리 셀들이 하나의 웰에 형성된다. 메모리 셀이 형성된 각 웰에서 메모리 셀들의 소오스 영역에 대한 콘택트는 인접한 2조의 1 바이트 메모리 셀들 사이의 영역에 형성된다. 동일한 웰 내의 인접한 2조의 1 바이트 메모리 셀들은 서로 다른 바이트선택트랜지스터들에 연결된 분할된 국소제어라인들에 의해 제어된다. 본 발명에 따르면, 칩의 크기를 줄일 수 있고 높은 집적도의 메모리 장치를 구현할 수 있다.

비휘발성 메모리 장치, 바이트 선택 트랜지스터, 메모리트랜지스터, 바이트 동작 메모리 셀

Description

바이트 동작 비휘발성 메모리 장치 및 그 형성 방법{BYTE OPERATION NONVOLATILE MEMORY DEVICES AND METHODS FOR FORMING THE SAME}

도 1은 본 발명의 일 실시예에 따른 바이트 동작 비휘발성 메모리 장치의 레이아웃(layout)을 개략적으로 도시하고;

도 2a는 도 1의 P-웰(15)의 중심부분을 확대한 평면도;

도 2b는 도 2a의 I-I'선을 따라 절단했을 때의 단면도;

도 2c는 도 2a의 II-II'선을 따라 절단했을 때의 단면도;

도 3a는 도 1의 인접한 P-웰들(15, 17) 부분을 확대한 평면도;

도 3b는 바이트선택트랜지스터와 메모리트랜지스터 사이의 전기적 연결을 보여주기 위한 도 3a의 III-III' 선을 따라 절단했을 때의 단면도;

도 3c는 인접한 P-웰들 사이의 접지선택라인들 사이의 전기적인 연결을 보여주기 위해서 도 3a의 IV-IV'선을 따라 절단했을 때의 단면도;

도 4는 도 1, 도 2a 및 도 2c 그리고 도 3a 내지 도 3c를 참조하여 설명을 한 비휘발성 메모리 장치에 대한 등가회로도;

도 5는 3 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치에 대한 등가회로도;

도 6은 단일 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장 치에 대한 등가회로도;

도 7 내지 도 11은 본 발명의 일 실시예에 따른 바이트 동작 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 단면도;

도 12a 내지 도 15a는 본 발명의 일 실시예에 따른 도 1 내지 도 4의 바이트 동작 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 평면도;

도 12b 내지 도 15b, 도 12c 내지 도 15c, 도 12d 내지 도 15d는 각각 도 12a의 V-V'선, VI-VI'선, VII-VII'선을 따라 절단했을 때의 단면도이다.

본 발명은 반도체 메모리 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.

비휘발성 메모리 장치는 외부로부터의 전원 공급이 중단되어도 데이터를 계속 보존하는 특성이 있다. 비휘발성 메모리 장치는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM) 등으로 구분될 수 있다. 페이지 단위, 블록 단위 또는 섹터 단위의 소거 동작이 가능한 이이피롬은 특히 플래시 메모리(flash memory) 또는 플래시 이이피롬(flash EEPROM) 등으로 불린다.

플래시 메모리는 페이지 단위 등으로 소거 동작이 진행되기 때문에, 데이터 일부분에 대한 프로그램(기입) 동작은 페이지 단위의 플래시 메모리 셀들로 부터 데이터를 읽어내어 레지스터에 저장하는 것으로부터 시작한다. 레지스터에서 원하 는 데이터에 대한 프로그램 동작이 이루어진다. 이어서, 플래시 메모리 어레이에서 페이지 단위의 메모리 셀이 소거되고 레지스터에서 재프로그램된 내용이 소거된 페이지 단위의 플래시 메모리 셀들에 다시 기입된다.

이와 같은 플래시 메모리에서의 소거 및 프로그램 동작 특성상, 플래시 메모리는 소거된 페이지 단위의 데이터를 저장하기 위한 레지스터를 필요로 하는 단점이 있다. 또한, 레지스터에서의 데이터 처리를 위해 마이크로프로세서가 필요하며, 대용량의 데이터를 처리할 경우 마이크로프로세서는 더 커지고 더 복잡해야 한다. 데이터의 읽어냄, 소거 및 재기입 동작으로 인해서 플래시 메모리의 내구성(endurance)이 감소하는 단점도 있다.

이에 바이트 단위의 소거 동작이 가능한 이이피롬(EEPROM)이 제안된 바 있다. 통상적인 바이트 단위 이이피롬(EEPROM)은 메모리트랜지스터 및 바이트 단위의 메모리트랜지스터를 선택하기 위한 바이트선택트랜지스터를 포함한다. 그런데 이들 바이트선택트랜지스터 및 메모리트랜지스터는 동일한 도전형으로서 동일한 웰 내에 형성된다. 따라서, 이 같은 통상적인 바이트 동작을 지원하는 이이피롬(EEPROM)은 프로그램/소거 동작을 위해서 높은 동작 전압을 요구하며, 이는 메모리트랜지스터 및 바이트선택트랜지스터의 크기를 줄이는 데 있어 방해 요소로 작용을 한다.

본 발명은 높은 집적도의 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 바이트 동작 비휘발성 메모리 장치는: 기판의 제1 도전형의 웰 내에 형성된 복수 개의 제2 도전형의 웰; 상기 제2 도전형의 웰들 각각에 열 방향으로 신장하는 복수의 소자분리영역들 및 인접한 소자분리영역들 사이에 정의된 복수의 제1 활성영역들; 그리고, 상기 제2 도전형의 웰들 각각에서 상기 제1 활성영역들 상에 행으로 배열된 2 바이트 메모리트랜지스터들 복수 행들을 포함한다.

상기 바이트 동작 비휘발성 메모리 장치에서 각 행의 첫 번째 1 바이트 메모리트랜지스터들의 게이트들은 서로 연결되어 제1 국소제어라인을 형성하고, 두 번째 1 바이트 메모리트랜지스터들의 게이트들은 서로 연결되어 제2 국소제어라인을 형성할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 제2 도전형의 웰들 사이의 상기 제1 도전형의 웰에 형성된 제2 활성영역; 그리고, 상기 제2 활성영역에 형성되며 서로 다른 제2 도전형의 웰의 1 바이트 메모리트랜지스터들에 동작상 결합하는 제1 및 제2 바이트선택트랜지스터들을 더 포함할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서: 상기 제1 바이트선택트랜지스터의 소오스 영역은 그것의 좌측의 제2 도전형의 웰의 제2 국소제어라인에 전기적으로 연결되고, 상기 제2 바이트선택트랜지스터의 소오스 영역은 그것의 우측의 제2 도전형의 웰의 제1 국소제어라인에 전기적으로 연결되며, 상기 제1 바이트선택트랜지스터와 상기 제2 바이트선택트랜지스터는 드레인 영역을 공유할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서, 각 행의 2 바이트 메모리트랜 지스터들의 소오스 영역들은 서로 연결되어 공통 소오스 영역을 형성하며, 좌측의 1 바이트 메모리트랜지스터들의 마지막 메모리트랜지스터와 우측의 1 바이트 메모리트랜지스터들의 첫 번째 메모리트랜지스터 사이의 공통 소오스 영역에 소오스 콘택트를 통해서 공통 소오스 라인이 전기적으로 연결되고, 각 열에서 인접한 메모리트랜지스터들의 드레인 영역들은 서로 연결되어 공통 드레인 영역을 형성하고 비트라인이 상기 공통 드레인 영역에 드레인 콘택트를 통해서 전기적으로 연결될 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 제2 도전형의 웰들 각각에서, 최외측의 제1 활성영역들 밖에 더미 활성영역을 더 포함할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 제2 도전형의 웰들 사이의 상기 제1 도전형의 웰에 형성된 제2 활성영역; 그리고, 상기 제2 활성영역에 형성되며 서로 다른 제2 도전형의 웰의 좌측 제1 바이트 메모리트랜지스터들 및 우측 제1 바이트 메모리트랜지스터들에 각각 동작상 결합하는 제1 및 제2 바이트선택트랜지스터들을 더 포함할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 열 방향으로 상기 메모리트랜지스터 양측에 연결된 접지선택트랜지스터 및 비트라인선택트랜지스터를 더 포함할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서, 각 행의 접지선택트랜지스터들의 소오스 영역들은 서로 연결되어 공통 소오스 영역을 형성하며, 좌측의 1 바이트 메모리트랜지스터들의 마지막 메모리트랜지스터에 연결된 접지선택트랜지스터와 우 측의 1 바이트 메모리트랜지스터들의 첫 번째 메모리트랜지스터에 연결된 접지선택트랜지스터 사이의 공통 소오스 영역에 소오스 콘택트를 통해서 공통 소오스 라인이 전기적으로 연결되고, 각 열에서 인접한 비트라인선택트랜지스터들의 드레인 영역들은 서로 연결되어 공통 드레인 영역을 형성하고 비트라인이 상기 공통 드레인 영역에 드레인 콘택트를 통해서 전기적으로 연결될 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서, 각 행의 접지선택트랜지스터들의 게이트들은 서로 연결되어 접지선택라인을 형성하고, 인접한 제2 도전형의 웰들 사이의 제1 도전형의 웰내에 인접한 제2 도전형의 웰들의 접지선택라인들을 서로 연결하는 콘택트가 위치하며, 각 행의 비트라인선택트랜지스터들의 게이트들은 서로 연결되어 비트라인선택라인을 형성하고, 인접한 제2 도전형의 웰들 사이의 제1 도전형의 웰내에 인접한 제2 도전형의 웰들의 비트라인선택라인들을 서로 연결하는 콘택트가 위치할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 제2 도전형의 웰들 각각에서, 상기 열 방향으로 상기 메모리트랜지스터의 한쪽에 연결된 접지선택트랜지스터를 더 포함할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서, 각 행의 접지선택트랜지스터들의 소오스 영역들은 서로 연결되어 공통 소오스 영역을 형성하며, 좌측의 1 바이트 메모리트랜지스터들의 마지막 메모리트랜지스터에 연결된 접지선택트랜지스터와 우측의 1 바이트 메모리트랜지스터들의 첫 번째 메모리트랜지스터에 연결된 접지선택트랜지스터 사이의 공통 소오스 영역에 소오스 콘택트를 통해서 공통 소오스 라인 이 전기적으로 연결되고, 각 열에서 인접한 메모리트랜지스터들의 드레인 영역들은 서로 연결되어 공통 드레인 영역을 형성하고 비트라인이 상기 공통 드레인 영역에 드레인 콘택트를 통해서 전기적으로 연결될 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서, 각 행의 접지선택트랜지스터들의 게이트들은 서로 연결되어 접지선택라인을 형성하고, 인접한 제2 도전형의 웰들 사이의 제1 도전형의 웰내에 인접한 제2 도전형의 웰들의 접지선택라인들을 서로 연결하는 콘택트가 위치할 수 있다.

상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 바이트 동작 비휘발성 메모리 장치는: 기판의 제1 도전형의 웰 내에 형성된 복수 개의 제2 도전형의 웰; 상기 제2 도전형의 웰들 각각에 열 방향으로 신장하는 복수의 소자분리영역들 및 인접한 소자분리영역들 사이에 정의된 복수의 제1 활성영역들; 상기 제2 도전형의 웰들 각각에서 상기 활성영역들 상에 배열된 복수 행의 메모리 셀들, 각 행의 메모리 셀들은 좌측 바이트 메모리 셀들 및 우측 바이트 메모리 셀들로 구성되고, 각 행의 메모리 셀들의 소오스 영역들은 서로 연결되어 공통 소오스 영역을 형성하고; 그리고, 각 행에서 좌측 바이트 메모리 셀들의 마지막 메모리 셀과 우측 바이트 메모리 셀들의 첫 번째 메모리 셀 사이의 공통 소오스 영역에 소오스 콘택트를 통해서 전기적으로 연결된 공통 소오스 라인을 포함한다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 메모리 셀은 열 방향으로 직렬로 연결된 비트라인선택트랜지스터, 메모리트랜지스터 및 접지선택 트랜지스터를 포함하고, 각 행에서, 좌측 바이트 메모리트랜지스터들의 게이트들은 서로 연결되어 제1 국소제어라인을 형성하고, 우측 바이트 메모리트랜지스터들의 게이트들은 서로 연결되어 제2 국소제어라인을 형성할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 제2 도전형의 웰들 각각의 양측의 제1 도전형의 웰에 형성된 제2 활성영역; 상기 제2 도전형의 웰 좌측의 제2 활성영역에 형성되며 상기 제1 국소제어라인에 소오스 영역이 전기적으로 연결되는 제1 바이트선택트랜지스터; 그리고, 상기 제2 도전형의 웰 우측의 제2 활성영역에 형성되며 상기 제2 국소제어라인에 소오스 영역이 전기적으로 연결되는 제2 바이트선택트랜지스터를 더 포함할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에서, 인접한 제2 도전형의 웰들 사이의 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터는 드레인 영역을 공유하여 상기 드레인 영역에 전역 제어라인이 전기적으로 연결되고, 각 행의 메모리 셀들의 드레인 영역에 비트라인이 전기적으로 연결될 수 있다.

상기 바이트 동작 비휘발성 메모리 장치에 있어서, 상기 메모리 셀은 열 방향으로 직렬로 연결된 메모리트랜지스터 및 접지선택 트랜지스터를 포함하고, 각 행에서, 좌측 바이트 메모리트랜지스터들의 게이트들은 서로 연결되어 제1 국소제어라인을 형성하고, 우측 바이트 메모리트랜지스터들의 게이트들은 서로 연결되어 제2 국소제어라인을 형성할 수 있다.

상기 바이트 동작 비휘발성 메모리 장치는: 상기 제2 도전형의 웰들 각각의 양측의 제1 도전형의 웰에 형성된 제2 활성영역; 상기 제2 도전형의 웰 좌측의 제2 활성영역에 형성되며 상기 제1 국소제어라인 소오스 영역이 전기적으로 연결되는 제1 바이트선택트랜지스터; 그리고, 상기 제2 도전형의 웰 우측의 제2 활성영역에 형성되며 상기 제2 국소제어라인에 소오스 영역이 전기적으로 연결되는 제2 바이트선택트랜지스터를 더 포함할 수 있다.

본 발명의 일 실시예에 따른 바이트 동작 비휘발성 메모리 장치 형성 방법은: 기판에 제1 도전형의 웰 및 상기 제1 도전형의 웰 내에 제2 도전형의 웰들을 형성하고; 상기 제2 도전형의 웰들 각각에는 열 방향으로 신장하며 행 방향으로 2 바이트에 대응하는 개수의 제1 활성영역들을 형성하고, 상기 제1 도전형의 웰에는 제2 활성영역들을 형성하고; 상기 제1 활성영역들 및 제2 활성영역들 상에 터널링절연막 및 제1 도전막을 형성하고; 상기 제1 도전막 및 상기 터널링절연막에 대한 패터닝 공정을 진행하여 상기 제2 활성영역들 상에 형성된 상기 제1 도전막 및 상기 터널링절연막을 제거하고 상기 제1 활성영역들 상에 터널링절연막 패턴들 및 제1 도전막 패턴들을 형성하고; 상기 제1 활성영역들 상에 게이트간절연막을 형성하고; 상기 제2 활성영역들 상에 게이트절연막을 형성하고; 상기 게이트간절연막 상에 그리고 상기 게이트절연막 상에 제2 도전막을 형성하고; 상기 제2 활성영역들 상의 제2 도전막을 패터닝하여 바이트선택트랜지스터의 게이트들을 형성하고; 상기 제2 도전막, 게이트간절연막 및 제1 도전막 패턴들을 패터닝하여 상기 제1 활성영역들 상에서 행렬로 배열되며, 플로팅 게이트, 게이트간절연막 및 제어 게이트로 구성된 메모리트랜지스터의 적층 게이트들을 형성하되, 상기 제1 도전막 패턴들 각각은 상기 제1 방향에서 두 개의 플로팅 게이트로 분리되도록 패터닝하고, 상기 제2 도전형의 웰에서 각 행에서 좌측 1 바이트의 플로팅 게이트들상의 제어 게이트들은 서로 연결되어 좌측 국소제어라인을, 우측 1 바이트의 플로팅 게이트들상의 제어 게이트들은 서로 연결되어 우측 국소제어라인을 형성하도록 패터닝하고; 그리고, 이온주입 공정을 진행하여 상기 바이트선택트랜지스터들의 게이트들 양측의 제2 활성영역에 그리고 상기 메모리트랜지스터의 적층 게이트들 양측의 제1 활성영역에 소오스/드레인 영역들을 형성하는 것을 포함한다.

본 발명의 일 실시예에 따른 바이트 동작 비휘발성 메모리 장치 형성 방법은: 기판에 깊은 N-웰, 상기 깊은 N-웰 내에 P-웰, 그리고 상기 깊은 N-웰과 격리된 제1 웰 및 제2 웰을 형성하고; 상기 P-웰, 상기 P-웰 밖의 깊은 N-웰, 상기 제1 웰 그리고 제2 웰에 각각 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 정의하고; 상기 제1 활성영역 상에 터널링절연막, 제1 게이트 패턴 그리고 게이트간절연막을 형성하고; 상기 제2 활성영역 및 상기 제4 활성영역 상에 선택적으로 제1 게이트절연막을 형성하고; 열산화 공정을 진행하여 상기 제3 활성영역 상에 제2 게이트절연막을 형성하는 동시에 상기 제2 활성영역들 및 상기 제4 활성영역 상의 제1 게이트절연막의 두께를 증가시키고; 상기 제4 활성영역 상의 두께가 증가한 제1 게이트절연막을 제거하고; 열산화 공정을 진행하여 상기 제4 활성영역 상에 제3 게이트절연막을 형성하는 동시에 상기 제2 활성영역들 상의 두께가 증가한 제1 게이트절연막 및 상기 제3 활성영역 상의 제2 게이트절연막의 두께를 증가시키고; 상기 기판 전면에 제2 도전막을 형성하고; 상기 제2 내지 제4 활성영역들 상의 제2 도전막을 패터닝하여 각각 바이트선택 트랜지스터, 중간전압 트랜지스터 및 저전압 트랜지스터의 게이트들을 형성하고; 그리고, 상기 제1 활성영역 상의 제2 도전막, 게이트간절연막 및 제1 도전막 패턴을 패터닝하여 제1 활성영역들 상에서 행렬로 배열되며, 플로팅 게이트, 게이트간절연막 및 제어 게이트로 구성된 메모리트랜지스터의 적층 게이트들을 형성하되, 상기 P-웰 내에서 적층 게이트 행렬의 각 행에서 2 바이트 단위의 플로팅 게이트 패턴들이 형성되도록 패터닝하는 것을 포함한다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두 께는 명확성을 기하기 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.

본 명세서에서 예를 들어 "소자 A는 소자 B에 동작상 결합한다"는 것은 소자 A의 특정 단자가 소자 B의 특정 단자에 직접적으로 또는 다른 도전성 매개체를 통해서 간접적으로 연결된다는 것을 의미한다. 소자 A 또는/그리고 소자 B는 특별히 여기에 한정되는 것은 아니며 예를 들어 트랜지스터이거나 비트라인, 제어라인, 선택라인 등의 다양한 도전성 배선일 수 있다.

예를 들어 "제1 트랜지스터 및 제2 트랜지스터가 동작상 결합한다"는 것이 가리키는 의미는 제1 트랜지스터의 게이트에 인가된 전압이 직접적으로 또는 제3 트랜지스터 또는 금속 배선과 같은 도전성 매개체를 통해서 간접적으로 제2 트랜지스터의 특정 단자, 예컨대 게이트, 소오스 영역 또는 드레인 영역에 전달된다 것을 의미할 수 있다. 또는 제1 트랜지스터의 특정 단자와 제2 트랜지스터의 특정 단자가 서로 전기적으로 연결된다는 것을 의미한다.

본 발명은 비휘발성 메모리 장치에 관련된 것으로서, 특히 바이트 단위 프로그램/소거 동작이 가능한 비휘발성 메모리 장치에 관련된 것이다. 본 발명의 비휘 발성 메모리 장치는 행렬로 배열된 메모리 셀 및 바이트선택트랜지스터를 포함한다. 본 발명의 바이트 동작 비휘발성 메모리 장치에 따르면, 메모리 셀과 바이트선택트랜지스터가 서로 다른 도전형의 웰에 형성된다. 예를 들면, 메모리 셀은 p형 웰에 형성되고 바이트선택트랜지스터는 n형 웰에 형성될 수 있다. 메모리 셀이 형성된 p형 웰은 바이트선택트랜지스터가 형성된 n형 웰 내에 형성될 수 있다.

또는, 메모리 셀의 채널의 도전형과 바이트선택트랜지스터의 채널의 도전형이 서로 반대 도전형일 수 있다. 예를 들면 메모리 셀의 채널은 n형 채널이고, 바이트선택트랜지스터의 채널은 p형 채널일 수 있다.

본 발명에서 메모리 셀은 하나 또는 그 이상의 트랜지스터들로 구성될 수 있다. 예를 들어, 메모리 셀은 하나의 메모리트랜지스터로 구성되거나 (단일 트랜지스터 메모리 셀), 메모리트랜지스터와 접지선택트랜지스터로 구성되거나 (2 트랜지스터 메모리 셀), 메모리트랜지스터, 비트라인선택트랜지스터 및 접지선택트랜지스터로 구성 (3 트랜지스터 메모리 셀) 될 수 있다.

접지선택트랜지스터의 게이트에 적절한 바이어스 전압을 인가하는 것에 의해서, 메모리트랜지스터의 소오스 영역이 공통 소오스 라인에 연결되거나 또는 플로팅될 수 있으며, 비트라인선택트랜지스터의 게이트에 적절한 바이어스 전압을 인가하는 것에 의해서 메모리트랜지스터의 드레인 영역이 비트라인과 연결되거나 또는 플로팅될 수 있다.

메모리트랜지스터는 적층 게이트 구조를 포함한다. 적층 게이트 구조는 기판(또는 채널 영역)과 터널링절연막에 의해 절연된 메모리층, 게이트간 절연막에 의 해 메모리층과 절연된 제어 게이트를 포함한다. 기판으로부터 터널링절연막을 통해서 메모리층으로 전하가 이동하거나 또는 그 반대 방향으로 전하가 이동하는 것에 의해 메모리트랜지스터의 문턱전압이 변한다.

메모리층으로서 다양한 물질이 사용될 수 있으며, 사용되는 메모리층이 도전층일 경우 플로팅 게이트라 부르며, 이 경우 인접한 메모리 셀의 플로팅 게이트는 서로 전기적으로 분리된다. 플로팅 게이트로서 폴리실리콘이 사용될 수 있다. 메모리층으로서 폴리실리콘 뿐만 아니라 실리콘질화막 같은 트랩 밀도가 큰 절연물질이 사용될 수 있다. 또한, 메모리층으로서, 폴리실리콘, 질화막 뿐만 아니라 전하를 저장할 수 있는 모든 물질, 즉, 알루미늄산화막(Al₂O₃), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하에 대한 트랩 밀도(trap density)가 높은 절연체가 사용되거나, 금속(Metal) 같은 도전체, 그리고 이 물질들의 나노크리스탈 또는 위에서 열거된 물질들의 조합이 사용될 수 있다.

접지선택트랜지스터 및 비트라인선택트랜지스터의 게이트는 메모리트랜지스터와 유사한 적층 게이트 구조를 타나 낼 수 있다. 이 경우, 접지선택트랜지스터 및 비트라인선택트랜지스터의 게이트는 플로팅 게이트와 같은 물질로 형성되는 하부 게이트, 게이트간절연막 및 제어 게이트와 같은 물질로 형성되는 상부 게이트로 구성되며, 하부 게이트 및 상부 게이트는 서로 전기적으로 연결된다. 하부 게이트 및 상부 게이트 사이의 전기적인 연결은 버팅 콘택트에 의해서 이루어질 수 있다.

또는 접지선택트랜지스터 및 비트라인선택트랜지스터의 게이트는 메모리트랜지스터와 다른 구조를 나타낼 수도 있다. 예컨대, 접지선택트랜지스터 및 비트라인선택트랜지스터의 게이트는 메모리트랜지스터의 제어 게이트와 동일한 물질로 형성되는 상부 게이트로 구성될 수 있다.

한편, 바이트선택트랜지스터의 게이트는 메모리트랜지스터와 다른 구조를 나타낼 수 있다. 예컨대, 바이트선택트랜지스터의 게이트는 메모리트랜지스터의 제어 게이트와 동일한 물질로 형성될 수 있다. 또는 바이트선택트랜지스터의 게이트 역시 하부 게이트, 게이트간 절연막 및 상부 게이트로 형성될 수 있으며, 이 경우 상부 게이트 및 하부 게이트는 버팅 콘택트 등에 의해 서로 전기적으로 연결된다.

본 발명의 2 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치에 있어서, 단위 메모리 셀은 열 방향으로 직렬로 연결된 메모리트랜지스터와 접지선택트랜지스터를 포함한다. 이때, 메모리트랜지스터의 하나의 소오스/드레인 접합 영역에 비트라인이 전기적으로 연결되고, 접지선택트랜지스터의 하나의 소오스/드레인 접합 영역에 공통 소오스 라인이 전기적으로 연결되며, 메모리트랜지스터의 다른 하나의 소오스/드레인 접합 영역과 접지선택트랜지스터의 다른 하나의 소오스/드레인 접합 영역은 서로 연결되어 공유된다.

본 발명의 3 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치에 있어서, 단위 메모리 셀은 열 방향으로 직렬로 연결된 비트라인선택트랜지스터, 메모리트랜지스터 및 접지선택트랜지스터를 포함한다. 이때, 비트라인선택트랜지스터의 하나의 소오스/드레인 접합 영역에 비트라인이 전기적으로 연결되고 접지 선택트랜지스터의 하나의 소오스/드레인 접합 영역에 공통 소오스 라인이 전기적으로 연결되며, 메모리트랜지스터의 소오스/드레인 접합 영역들은 각각 비트라인선택트랜지스터의 다른 하나의 소오스/드레인 접합 영역 및 접지선택트랜지스터의 다른 하나의 소오스/드레인 접합 영역들과 연결되어 공유된다.

본 명세서에서 단위 메모리 셀의 드레인 영역은 비트라인에 연결되는 소오스/드레인 접합 영역을 가리키는 것으로 이해되고, 단위 메모리 셀의 소오스 영역은 공통 소오스 라인에 연결되는 소오스/드레인 접합 영역을 가리키는 것으로 이해되어야 한다. 어느 한 열에서 인접한 단위 메모리 셀들은 드레인 영역을 공유하고 또한 인접한 단위 메모리 셀들은 소오스 영역을 공유할 수 있다.

도 1은 본 발명의 일 실시예에 따른 바이트 동작 비휘발성 메모리 장치의 레이아웃(layout)을 개략적으로 도시한다. 도 1은 단위 메모리 셀이 하나의 메모리트랜지스터 및 하나의 접지선택트랜지스터로 구성되는 경우를 일 예로서 도시한다. 또한, 도 1은 메모리트랜지스터가 기판에 차례로 적층된 터널링절연막, 플로팅 게이트, 게이트간절연막 및 제어 게이트로 구성된 적층 게이트 구조를 포함하는 경우를 일 예로서 도시한다.

도 2a는 도 1의 P-웰(15)의 중심부분을 확대한 평면도이고, 도 2b는 도 2a의 I-I'선을 따라 절단했을 때의 단면도이며, 도 2c는 도 2a의 II-II'선을 따라 절단했을 때의 단면도이다. 도 3a는 도 1의 인접한 P-웰들(15, 17) 부분을 확대한 평면도이고, 도 3b는 바이트선택트랜지스터와 메모리트랜지스터 사이의 전기적 연결을 보여주기 위한 도 3a의 III-III' 선을 따라 절단했을 때의 단면도이고, 도 3c는 인 접한 P-웰들 사이의 접지선택라인들 사이의 전기적인 연결을 보여주기 위해서 도 3a의 IV-IV'선을 따라 절단했을 때의 단면도이다.

도 1을 참조하면, 기판의 N-웰(13)에는 다수 개의 P-웰들(15, 17, 19)이 형성되어 있으며, P-웰들(15, 17, 19) 각각에는 메모리 셀들을 위하여 예를 들면 열 방향 (또는 y축 방향)으로 신장하는 제1 활성영역(33)들이 형성되어 있다. P-웰들(15, 17, 19) 사이의 N-웰(13)에는 제2 활성영역(35)들이 위치한다.

각 P-웰에서, 한 행에 2 바이트의 메모리 셀들이 형성되도록 제1 활성영역(33)들이 형성되어 있다. 예를 들어 2 바이트(byte)에 대응하는 16개의 제1 활성영역(33)들이 형성되어 있으며, 이들은 좌측 1 바이트 단위의 제1 활성영역, 예를 들어 좌측 8개의 제1 활성영역들(33L1~33L8) 및 우측 1 바이트 단위의 제1 활성영역, 즉 우측 8개의 제1 활성영역들(33R1~33R8)로 구분될 수 있다. 좌측 1 바이트 단위 제1 활성영역들(33L1~33L8) 및 우측 1 바이트 단위 제1 활성영역들(33R1~33L8)은 각각 소오스 연결 활성영역(33s)들에 의해서 서로 연결된다. 좌측 1 바이트 단위 제1 활성영역들(33L1~33L8)과 우측 1 바이트 단위 제1 활성영역들(33R1~R8) 사이에, 즉 제1 활성영역(33L8) 및 제1 활성영역(33R1) 사이에 공통 소오스 활성영역(33CS)이 위치하며 이들에 연결된다.

N-웰(13)의 제2 활성영역(35)들에는 각각 바이트선택트랜지스터가 형성되고 P-웰들(15, 17, 19) 각각의 제1 활성영역(33)들에는 메모리 셀들이 형성된다. 공통 소오스 활성영역(33CS)에는 공통 소오스 라인(CSL)이 전기적으로 연결된다.

각 P-웰에서 제1 활성영역(33)들 상에 메모리 셀이 행렬로 형성되며, 각 행 에는 2 바이트의 메모리 셀들이 형성된다. 메모리 셀은 열 방향에서 직렬로 연결된 메모리트랜지스터 및 접지선택선택트랜지스로 구성된다. 메모리 셀 배열 각 행에서 첫 번째 1 바이트 메모리 셀들의 제어 게이트들이 서로 연결되어 좌측 국소제어라인(LCL_L)을 형성하고, 두 번째 1 바이트 메모리 셀들의 제어 게이트들이 서로 연결되어 우측 국소제어라인(LCL_R)을 형성한다. 좌측 국소제어라인(LCL_L)과 우측 국소제어라인(LCL_R)은 서로 다른 바이트선택트랜지스터에 연결된다. 각 행에서 접지선택트랜지스터의 게이트들은 서로 연결되어 접지선택라인(GSL)을 형성한다. 열 방향의 바이트선택트랜지스터들의 게이트들은 서로 연결되어 바이트선택라인(BSL)을 형성한다.

한편, 각 P-웰은, 좌측 1 바이트 단위의 제1 활성영역(33L)들 중 첫 번째 제1 활성영역(33L1) 외측에 제1 더미 활성영역(34L)을, 우측 1 바이트 단위의 제1 활성영역(33R)들 중 마지막 제1 활성영역(33R8) 외측에 제2 더미 활성영역(34R)을 더 포함할 수 있다. 이들 더미 활성영역들(34L, 34R)은, 활성영역들을 한정하기 위한 사진공정에서, P-웰(15, 17, 19)들 각각에서 최외측의 제1 활성영역들이 다른 부분의 제1 활성영역들과 동일한 모양으로 정의되도록 한다.

도 2a를 참조하면, 좌측 1 바이트 단위의 제1 활성영역들(33L1~33L8) 및 우측 1 바이트 단위의 제1 활성영역들(33R1~33R8)은 각각 소오스 연결 활성영역(33s)들에 의해서 서로 연결된다. 소오스 연결 활성영역(33s)들은 행 방향 (또는 x축 방향)으로 인접한 메모리 셀의 소오스 영역(50S)들을 서로 전기적으로 연결하는 기능을 한다. 또 좌측의 8개의 활성영역(33L1~33L8)들 중 마지막 활성영역(33L8) 및 우 측의 8개의 활성영역(33R1~33R8)들 중 첫 번째 활성영역(33R1) 사이에 공통 소오스 활성영역(33CS)이 위치한다. 공통 소오스 영역(33CS)은 좌측의 8개의 활성영역(33L1~33L8)들 중 마지막 활성영역(33L8) 및 우측의 8개의 활성영역(33R1~33R8)들 중 첫 번째 활성영역(33R1)에 연결된다. 공통 소오스 활성영역(33CS)에 도 2c에 도시된 바와 같이, 공통 소오스 라인(43, CSL)이 공통 소오스 콘택트(CSC)를 통해서 전기적으로 연결된다. 메모리 셀의 드레인 영역(50D)은 드레인 콘택트(CDC)를 통해서 비트라인에 전기적으로 연결된다.

도 2a 및 도 2b를 참조하면, 드레인 영역(50D)과 소오스 영역(50S) 사이에서 국소제어라인 및 접지선택라인이 행 방향으로 지나간다. 각 행에서 국소제어라인은 분할된 좌측 국소제어라인(LCL_L) 및 우측 국소제어라인(LCL_R)으로 구성된다. 좌측 국소제어라인(LCL_L)은 좌측 1 바이트 단위 제1 활성영역들(33L1~33L8) 및 제1 더미 활성영역(34L) 위를 지나가고, 우측 국소제어라인(LCL_R)은 우측 1 바이트 단위 제1 활성영역들(33R1~33R8) 및 제2 더미 활성영역(34R) 위를 지나간다. 접지선택라인(GSL)은 국소제어라인과 동일하게 좌우 두 개로 분할되거나 아니면 분할되지 않고 하나로 형성될 수도 있으며, 도면에서는 좌우 두 개로 분할된 것이 도시되어 있다. 국소제어라인과 접지선택라인 사이의 제1 활성영역에 메모리트랜지스터와 접지선택트랜지스터에 의해서 공유되는 소오스/드레인 영역(50S/D)이 형성되어 있다.

접지선택라인(GSL)과 그 양측의 소오스/드레인 영역(50S/D) 및 소오스 영역(50S)은 접지선택트랜지스터(GST)를 구성한다. 국소제어라인과 그 양측의 소오스/드레인 영역(50S/D) 및 드레인 영역(50D)은 메모리트랜지스터(MCT)를 구성한다. 메 모리트랜지스터(MCT)와 접지선택트랜지스터(GST)가 단위 메모리 셀(UMC)을 구성하며, 제1 활성영역(33L, 33R)들 상에 행렬로 배치된다. 열 방향으로 인접한 메모리 셀들은 드레인 영역(50D)을 공유하고, 또한 소오스/드레인 영역(50S/D)을 공유할 수 있다.

도 2b를 참조하면, 메모리트랜지스터(MCT)는 기판(11)의 P-웰(15)상에 터널링절연막(21)을 사이에 두고 차례로 적층된 플로팅 게이트(23a), 게이트간절연막(25a) 및 제어 게이트(27a)로 구성된 적층 게이트(28a)와 상기 적층 게이트(28a) 양측의 소오스/드레인 영역(50S/D) 및 드레인 영역(50D)을 포함한다. 접지선택트랜지스터(GST)는 하부 게이트(23b), 게이트간절연막(25b) 및 상부 게이트(27b)로 구성된 적층 게이트(28b)를 타나 내며, 도 3c를 통해 더욱 명확해지겠지만, 하부 게이트(23b) 및 상부 게이트(27b)는 버팅 콘택트에 의해서 서로 전기적으로 연결된다.

메모리트랜지스터(MCT)의 드레인 영역(50D)은 드레인 콘택트(CDC)를 통해서 비트라인(55;BL)에 전기적으로 연결된다.

다시 도 1 및 도 2a를 참조하면, 좌측 국소제어라인(LCL_L)은 각 행에서 첫 번째 1 바이트 단위 메모리트랜지스터(MCT)의 제어 게이트(27a)가 서로 연결되어 형성되고, 우측 국소제어라인(LCL_R)은 두 번째 1 바이트 단위 메모리트랜지스터(MCT)의 제어 게이트(27a)가 서로 연결되어 형성된다. 접지선택라인(GSL)은 행 방향의 접지선택트랜지스터(GST)들의 게이트들(27b)이 서로 연결되어 형성된다.

도 3a 및 도 3b를 참조하면, N-웰(13)의 제2 활성영역(35) 상에는 바이트선택트랜지스터(BST)가 형성되어 있다. 열 방향의 바이트선택트랜지스터(BST)들의 게이트들은 서로 연결되어 바이트선택라인(BSL)을 형성한다. 본 실시예에 따르면, 인접한 P-웰들(15, 17) 사이에 두 개의 바이트선택라인(BSL_L, BSL_R)들이 지나간다. 설명의 편의를 위해서 각 P-웰을 기준으로 그 좌측에 위치하는 바이트선택라인을 좌측 바이트선택라인(BSL_L)으로 언급하고, 그 우측에 위치하는 바이트선택라인을 우측 바이트선택라인(BSL_R)으로 언급한다. 마찬가지로, 각 P-웰을 기준으로 그 좌측에 위치하는 바이트선택트랜지스터를 좌측 바이트선택트랜지스터(BST_L)로 언급하고, 그 우측에 위치하는 바이트선택트랜지스터를 우측 바이트선택트랜지스터(BST_R)로 언급한다.

도 3b를 참조하면, 우측 국소제어라인(LCL_R) 및 좌측 국소제어라인(LCL_L)은 서로 다른 바이트선택라인에 동작상 결합한다. 예를 들어 우측 국소제어라인(LCL_R)은 우측 바이트선택라인(BSL_R)에 동작상 결합하고, 좌측 국소제어라인(LCL_L)은 좌측 바이트선택라인(BSL_L)에 동작상 결합한다. 구체적으로, 국소배선(37)을 통해서 좌측 국소제어라인(LCL_L)은 좌측 바이트선택트랜지스터(BST_L)의 소오스 영역(36S)에 전기적으로 연결되고, 우측 국소제어라인(LCL_R)은 우측 바이트선택트랜지스터(BST_R)의 소오스 영역(36S)에 전기적으로 연결된다. 좌측 바이트선택트랜지스터(BST_L) 및 우측 바이트선택트랜지스터(BST_R)는 드레인 영역(36D)를 공유하며 여기에 전역제어라인(40, GCL)이 전기적으로 연결된다. 예를 들어 전역제어라인(40, GCL)에 인가된 소거 전압이 바이트선택트랜지스터(BST)에 의해 선택적으로 좌측 또는 우측 국소제어라인에 전달되어 좌측 1 바이트 메모리트랜지스터들 또는 우측 1 바이트 메모리트랜지스터들에 대한 선택적인 소거 동작이 이루어질 수 있다.

도 3c를 참조하면, 인접한 P-웰들(15, 17)에 위치하는 접지선택라인들(GSL)은 국소배선(39)에 의해서 서로 연결된다. 국소배선(39)과 접지선택라인(GSL)은 버팅 콘택트(38)에 의해 전기적으로 연결되며 버팅 콘택트(38)는 인접한 P-웰들(15, 17) 사이의 N-웰(13)에 위치한다. 버팅 콘택트(38)에 의해서 접지선택트랜지스터의 하부 게이트(23b) 및 상부 게이트(27b)가 서로 전기적으로 연결된다.

본 실시예에 따르면, N-웰(13) 내에 복수의 P-웰들(15, 17, 19)이 위치하고 각 P-웰에는 단위 메모리 셀들이 행렬로 배치되며, 메모리 셀 배열의 각 행에는 2 바이트의 메모리 셀들이 배치된다. 좌측 1 바이트의 메모리 셀들 및 우측의 1 바이트 메모리 셀들은 서로에 대해서 독립적으로 제어된다. 여기서 독립적으로 제어된다는 것은 독립적으로 소거(또는 프로그램)될 수 있다는 것을 의미할 수 있다. 또한, 독립적으로 제어된다는 것은 소거(또는 프로그램) 동작 중에 서로 다른 크기의 동작 전압이 인가될 수 있다는 것을 의미할 수 있다. 예컨대, 메모리 셀 배열의 어느 한 행에서 좌측의 1 바이트의 메모리 셀들은 소거되고 우측의 1 바이트 메모리 셀들은 소거되지 않을 수 있다. 또는 어느 한 행에서 좌측의 1 바이트 메모리 셀들은 소거되지 않으면서 우측의 1 바이트 메모리 셀들이 선택적으로 소거될 수 있다. 여기서, 메모리 셀이 프로그램 또는 소거된다고 할 때, 메모리트랜지스터가 프로그램 또는 소거되는 것으로 이해되어야 한다.

본 실시예에 따르면, 좌측 및 우측 바이트선택라인들에 적절한 동작 전압을 인가하여 좌측 및 우측 바이트선택트랜지스터들 중 어느 하나를 선택적으로 도통 시킬 수 있고 이로써 좌측 1 바이트 메모리 셀들 및 우측 1 바이트 메모리 셀들이 서로에 대해서 독립적으로 제어될 수 있다.

본 실시예에서, 메모리트랜지스터의 선폭, 예컨대, 국소제어라인(LCL)의 폭은 접지선택라인(GSL)의 선폭, 예컨대 접지선택트랜지스터의 게이트의 폭보다 좁을 수 있다. 제조 공정상 동일한 선폭으로 설계하는 것이 좋으나, 신뢰성 있는 소자 특성 확보를 위해서 접지선택트랜지스터의 선폭이 메모리트랜지스터의 선폭보다 넓게 형성될 수 있다. 한편, 메모리트랜지스터의 선폭은 가능한 작게 형성되는 것이 높은 집적도를 위해서 좋다. 또한, 메모리트랜지스터의 선폭이 좁으면 좁을수록 프로그램/소거 동작을 낮출 수 있다.

본 실시예에 따르면, P-웰들(15, 17, 19)을 분리하기 위해 사용되는 N-웰(13)에 바이트선택트랜지스터들(BST)이 형성되기 때문에, 바이트선택트랜지스터(BST)들을 위한 별도의 추가적인 공간이 필요치 않게 된다.

또, 본 실시예에 따르면, 각 P-웰의 메모리 셀 배열의 각 행에서 분할된 국소제어라인을 형성하는 것에 의해서 좌측 1 바이트 메모리트랜지스터들 및 우측 1 바이트 메모리트랜지스터들은 독립적으로 제어된다. 따라서 본 실시예에 따르면, 바이트 메모리트랜지스터들을 P-웰에 의해 분리하는 것에 비해서 높은 집적도의 메모리 장치를 구현할 수 있다는 측면에서 유리하다. 예컨대, 각 행의 서로 떨어진 두 개의 국소제어라인들 사이의 거리는 인접한 P-웰들 사이의 거리보다 좁다. 따라서 본 실시예에 따르면, 메모리 칩 크기를 더욱더 줄일 수 있다. 예를 들어 인접한 P-웰들 사이의 거리가 대략 3.4 마이크로미터라고 가정할 경우, 한 P-웰 내에서 인접한 국소제어라인들 사이의 거리는 대략 0.14 마이크로 미터이다.

또한, 공통 소오스 콘택트(CSC)는 좌측 1 바이트 메모리 셀들 및 우측 1 바이트 메모리 셀들의 분리를 위해서 국소제어라인들을 분할하는 데 사용된 공간에 형성되기 때문에, 공통 소오스 콘택트(CSC)를 위한 별도의 공간이 필요치 않다. 즉, 좌측 국소제어라인(LCL_L) 및 우측 국소제어라인(LCL_R)은 소정 거리를 두고 떨어져 있으며, 이에 따라 형성되는 여분의 공간에 공통 소오스 콘택트(CSC)가 형성된다.

도 4는 도 1, 도 2a 내지 도 2c 그리고 도 3a 내지 도 3c를 참조하여 설명을 한 바이트 동작 비휘발성 메모리 장치에 대한 등가회로도이다. 본 발명의 바이트 동작 비휘발성 메모리 장치의 동작에 대해서는 도 4를 참조하여 설명할 것이다. 본 발명에서 프로그램/소거 동작은 예를 들어 F-N(Fouler-Nordheim) 터널링을 사용한다. F-N 터널링은 기판(P-웰)과 메모리트랜지스터의 플로팅 게이트 사이에 개재하는 터널링절연막을 통해서 이루어진다. F-N 터널링이 일어나기 위해서는 기판(P-웰)과 메모리트랜지스터의 제어 게이트 사이에 높은 전압차가 발생하여야 한다. 본 실시예에서는 단지 설명적이고 예시적인 관점에서 프로그램/소거 동작시 P-웰과 제어 게이트 사이에 요구되는 높은 전압차를 약 18볼트 정도로 가정한다.

프로그램은 메모리트랜지스터의 플로팅 게이트에 전자를 주입하는 것을 가리킬 수 있다. 반대로 소거는 플로팅 게이트로부터 기판으로 전자를 방출하는 것을 가리킬 수 있다. 한편, 정공(hole)의 경우 그 반대의 경우를 가리킬 수 있다. 또 한, 프로그램은 메모리트랜지스터의 문턱전압을 증가시키는 것을 가리킬 수 있으며, 소거는 메모리트랜지스터의 문턱전압을 감소시키는 것을 가리킬 수 있다.

본 발명에 따르면 메모리트랜지스터 및 접지선택트랜지스터가 바이트선택트랜지스터와는 다른 도전형의 웰에 형성되기 때문에, 음의 전압 및 양의 전압의 적절한 조합을 통해서 프로그램/소거 동작시 요구되는 전압 크기를 낮출 수 있어, 낮은 전압 동작이 가능해지고 메모리 장치의 크기를 줄일 수 있다. 예를 들어 프로그램 동작시 요구되는 높은 양의 전압을 서로 다른 극성의 전압으로 적절히 분배하는 것에 의해서 프로그램 동작 전압을 낮출 수 있다.

프로그램/소거 동작시 메모리셀트랜지스터와 채널 사이에 예를 들어 18볼트 정도의 전압차가 필요할 경우를 생각해 보자. 통상적인 경우, 프로그램 동작시 메모리트랜지스터의 제어 게이트에 18볼트 정도의 높은 전압이 인가되어야 하고, 소거 동작시 기판에 18볼트 정도의 높은 전압이 인가되어야 한다. 하지만, 본 발명의 경우, 기판과 메모리트랜지스터의 제어 게이트에 서로 반대 극성의 전압을 인가하는 방식을 사용함으로써, 기판과 메모리트랜지스터에 높은 전압이 인가되는 것을 피할 수 있다. 예를 들어 본 발명에 따르면, 프로그램 동작시 메모리트랜지스터의 제어 게이트에는 예를 들면 약 10볼트를 인가하고 기판(P-웰)에는 약 -8볼트를 인가하는 것에 의해서 메모리트랜지스터의 제어 게이트와 그 아래의 채널 영역 사이에 약 18볼트의 전압차를 발생시킬 수 있다. 소거 동작시에는 기판(P-웰)에 약 10볼트의 전압이, 제어 게이트에 약 -8볼트의 전압이 인가된다. 기판( P-웰)에 음의 전압이 인가됨에 따라, 그에 맞게 접지선택트랜지스터의 게이트(접지선택트라인), 그리고 비트라인에 인가되는 전압이 적절히 조절되며, 경우에 따라서 이들에 음의 전압이 인가될 수 있다.

도 4를 참조하면, 기판의 N-웰에 다수 개의 P-웰들이 형성되어 있다. 도의 간략화를 위해서 두 개의 P-웰들(15, 19)이 도시되어 있다. 각각의 P-웰에는 열 방향으로 직렬로 연결된 메모리트랜지스터(MCT) 및 접지선택트랜지스터(GST)를 포함하는 단위 메모리 셀(UMC)이 행렬로 배치되어 있다. 도의 간략화를 위해서 각 P-웰에 8행의 단위 메모리 셀이 도시되어 있다. 인접한 P-웰들(15, 19) 사이의 N-웰(13)에는 바이트선택라인들(BSL0 ~ BSL3)이 행방향으로 신장하면서 지나간다.

복수의 비트라인들(BL0~BL31)들이 열 방향으로 신장하면서 지나간다. 각각의 비트라인은 대응하는 열에 배열된 메모리 셀들의 드레인 영역들, 즉 메모리트랜지스터의 소오스/드레인 접합 영역들에 전기적으로 결합한다.

복수의 접지선택라인들(GSL0~GSL7), 공통 소오스 라인들(CSL0~CSL3)이 행 방향으로 연장하면서 지나간다. 인접한 두 개의 접지선택라인들 사이에 하나의 공통 소오스 라인이 위치한다.

각 P-웰에서 각 행에는 분할된 두 개의 국소 제어라인들이 지나가며, 각 국소제어라인에는 1 바이트 메모리트랜지스터들이 동작상 결합한다. 예를 들어 P-웰(15)에서 제1 행의 첫 번째 1 바이트 단위 메모리트랜지스터들(MCT1_1 ~ MCT1_8)의 제어 게이트들은 서로 연결되어 국소제어라인(LCL1_1)을 형성하고, 제1 행의 두 번째 1 바이트 단위의 메모리트랜지스터들(MCT1_9 ~ MCT1_16)의 제어 게이트들은 서로 연결되어 또 다른 국소제어라인(LCL1_2)을 형성한다. 제1 행의 국소제어라인 (LCL1_1)은 바이트선택트라인(BSL0)에 동작상 결합하고, 제1 행의 국소제어라 이(LCL1_2)는 바이트선택트라인(BSL1)에 동작상 결합한다.

아래 표 1에는 예시적으로 도 4의 P-웰(15)의 제1 행, 제1 열의 메모리트랜지스터(MCT1_1)에 대한 프로그램 동작 조건이 정리되어 있다.

표 1 (프로그램 동작 조건)

공통 소오스라인 (CSL)	바이트선택라인(BSL)	전역제어라인 (GCL)	P-웰	비트라인(BL)	접지선택 라인 (GSL)	N-웰
플로팅	선택 바이트선택라인(BSL0)에 0볼트 인가	선택 전역 제어라인(GCL0)에 10볼트 인가	선택 P-웰(15)에 -8볼트 인가	선택 비트라인(BL0)에 선택 P-웰(15)에 인가되는 전압과 동일한 전압(-8볼트)을 인가	접지선택라인들(GSL0~GSL7)에 선택 P-웰(15)에 인가되는 전압과 동일한 전압을 인가	10 볼트
플로팅	비선택 바이트선택라인들(BSL1 ~ BSL3)에 10볼트 인가	비선택 전역제어라인들(GCL1~GCL7)에 선택 전역제어라인(GCL0)에 인가되는 전압보다 작은 전압(0볼트) 인가	비선택 P-웰(19)에 -8볼트 인가 또는 0볼트 인가	비선택 비트라인들(BL1~BL31)에 선택 비트라인(BL0)에 인가되는 전압보다 높은 전압(Vcc) 인가 또는 플로팅	접지선택라인들(GSL0~GSL7)에 선택 P-웰(15)에 인가되는 전압과 동일한 전압을 인가	10 볼트

표 1 및 도 4를 참조하면, 메모리트랜지스터(MCT1_1)에 대한 프로그램을 위해서, 선택 P-웰(15)에 음의 전압(예를 들어 약 -8볼트)을 인가하고 선택된 전역제어라인(GCL0)에 양의 전압(예를 들어 약 10볼트)을 인가하고 선택된 바이트선택트라인(BSL0)에는 바이트선택트랜지스터(BST1_1)를 도통 시킬 수 있도록 0볼트를 인가한다. 선택 메모리트랜지스터(MCT1_1)에 연결된 선택 비트라인(BL0)에 선택 P-웰(15)에 인가되는 전압과 동일한 전압(예를 들어 약 -8볼트)을 인가한다. 이 같은 조건에서 선택 메모리셀트랜지스터(MCT1_1)의 채널 영역의 전위는 메모리트랜지스 터(MCT1_1)의 드레인 접합 영역과 동일하게 된다. 이에 따라 선택된 메모리트랜지스터(MCT1_1)와 그 아래의 선택 P-웰(15)의 채널 영역 사이에 높은 전압차(예를 들어 약 18볼트)가 발생하게 되어 전하가 선택 메모리트랜지스터(MCT1_1)의 플로팅 게이트로 이동한다.

한편, 선택 메모리트랜지스터(MCT1_1)와 같은 국소제어라인(LCL1_1)에 연결된, 즉, 동일한 바이트에 속한 메모리트랜지스터들(MCT1_2 ~ MCT1_8)에 의한 프로그램 교란(program disturbance)를 방지하기 위해서, 이들에 연결된 비선택 비트라인들(BL1 ~ BL7)에는 선택된 P-웰(15)에 인가되는 전압(예를 들어 -8볼트)보다 높은 전압, 예를 들어 -5볼트를 인가한다. 이 같은 조건에서 비선택 메모리트랜지스터들(MCT1_2~MCT1_8)의 드레인 접합 영역이 P-웰(15)보다 다소 높은 상태로 플로팅된다. 따라서 메모리트랜지스터들(MCT1_2~MCT1_8)에 높은 양의 전압(10볼트)이 인가되더라도, 드레인 접합 영역과 채널 영역 사이의 용량성 결합에 의해서, 이들 비선택 메모리트랜지스터들(MCT1_2~MCT1_8)의 제어 게이트와 채널 영역사이에는 전하의 F-N 터널링을 유발하는 높은 전압차(약 18볼트)는 발생하지 않는다. 따라서 선택된 메모리셀트랜지스터(MCT1_1)과 동일한 바이트에 속하는 메모리트랜지스터들(MCT1_2 ~ MCT1_8)에 의한 프로그램 교란은 발생하지 않는다.

또, 선택 메모리트랜지스터(MCT1_1)와 동일한 P-웰(15)에 속하지만 다른 행의 비선택 메모리트랜지스터들(MCT2_1 ~ MCT2_8, ..., MCT8_1 ~ MCT8_8)에 의한 프로그램 교란을 방지하기 위해서, 이들에 결합한 전역제어라인들(GCL1 ~ GCL7)을 플로팅 하거나 선택된 P-웰(15)에 인가되는 전압과 동일 극성의 낮은 전압 예를 들어 약 -5볼트를 인가한다. 따라서, 비록 선택된 P-웰(15)이 -8볼트이더라도, 대응하는 전역제어라인들(GCL1~GCL7)로부터 -5볼트를 받거나 또는 전역제어라인들(GCL1 ~ GCL7)이 플로팅되기 때문에, 메모리트랜지스터들(MCT2_1~MCT2_8, ..., MCT8_1~MCT8_8)의 제어 게이트와 그 아래의 채널 영역 사이에는 F-N 터널링을 유발할 수 있는 높은 전압차가 발생하지 않는다.

그리고 선택된 메모리트랜지스터(MCT1_1)와 동일한 P-웰(15)에 속하는 우측의 바이트 메모리트랜지스터들(MCT1_9 ~ MCT1_16, MCT2_9 ~ MCT2_16, ..., MCT8_9 ~ MCT8_16)에 의한 프로그램 교란을 방지하기 위해서, 이들에 결합한 바이트선택트랜지스터들(BST1_2, BST2_2, ..., BST8_2)은 차단된다. 바이트선택트랜지스터들(BST1_2~ BST8_2)의 차단은 N-웰(13)에 인가되는 전압(예를 들어 10볼트)과 동일한 전압을 바이트선택트라인(BSL1)에 인가하는 것에 의해 달성될 수 있다.

또, 선택 메모리트랜지스터(MCT1_1)와는 다른 P-웰들(비선택 P-웰)의 비선택 메모리트랜지스터들의 경우, 다양한 방법으로 프로그램 동작이 일어나지 않도록 할 수 있다. 예를 들어, 비선택 P-웰(19)에 0볼트를 인가하고, 비선택 바이트선택트랜지스터들(BST1_3 ~ BST8_3, BST1_4 ~ BST8_4)을 차단한다. 이에 따라 비선택 P-웰(19)의 비선택 메모리트랜지스터들의 제어 게이트는 플로팅되고 비선택 P-웰은 0볼트가 되어 이들 비선택 메모리트랜지스터들에 대해서는 프로그램 동작이 일어나지 않는다.

위에서 설명을 한 프로그램 동작에서 동시에 여러 비트 또는 바이트 단위, 또는 다수의 바이트 단위에 대한 프로그램 동작이 이루어질 수도 있다.

본 실시예에 따른 바이트 단위 소거 동작을 설명한다. 소거 동작은 프로그램 동작과 달리 선택 P-웰 및 선택 메모리트랜지스터의 제어 게이트(국소제어라인)에 인가되는 전압의 극성이 뒤바뀐다. 선택 메모리 셀들에 동작상 결합한 선택 바이트선택트랜지스터를 도통시키고, 선택 전역제어라인에 -8볼트를 인가하여 선택 메모리트랜지스터들의 제어 게이트에 -8볼트를 인가한다. 선택 P-웰에는 10볼트를 인가한다. 바이트선택트랜지스터의 도통은 N-웰에 10볼트를 인가하고 바이트선택트랜지스터의 게이트 (즉, 선택 바이트선택라인)에 -10볼트를 인가하는 것에 의해 달성될 수 있다. 선택 메모리 셀들의 드레인 영역들 연결된 선택 비트라인들을 플로팅시키고, 공통 소오스 라인(GSL)에 0볼트를 인가하고 선택 메모리 셀들의 접지선택라인(GSL)에 동작전압(Vcc)을 인가한다. 이에 따라 선택 메모리 셀들 드레인 영역 및 소오스 영역은 플로팅 되고 P-웰 및 선택 메모리트랜지스터들의 제어 게이트 사이에는 높은 전압차가 발생되어 소거 동작이 이루어진다.

아래 표 2에 도 4의 P-웰(15)의 제1 행의 첫 번째 바이트 메모리트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작 조건이 정리되어 있다.

표 2(소거 동작 조건)

공통 소오스라인 (CSL)	접지선택라인 (GSL)	바이트 선택라인(BSL)	전역제어라인(GCL)	P-웰	비트라인(BL)	N-웰
플로팅	Vcc 인가	선택 바이트선택라인(BSL0)에 -10볼트	선택 전역제어라인(GCL0)에 -8볼트 인가	선택 P-웰(15)에 10볼트	비트라인들 (BL0~BL31)을 플로팅	10볼트
플로팅	Vcc 인가	비선택 바이트 선택라인들(BSL1~ 3)에 10볼트	비선택 전역제어라인들(GCL1~GCL7)에 선택된 전역제어라인(GCL0)에 인가되는 전압보다 큰 전압(Vcc) 인가 또는 플로팅	비선택 P-웰(19)에 0볼트	비트라인들 (BL0~BL31)을 플로팅	10볼트

도 4 및 표 2를 참조하면, 바이트 단위의 메모리트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작에서는 프로그램 동작과 달리, 선택된 P-웰(15)에 양의 전압(예를 들어 약 10볼트)이 인가되고 선택된 전역제어라인(GCL0)에 음의 전압(예를 들어 약 -8볼트)이 인가되고 선택된 바이트선택트라인(BSL0)에는 바이트선택트랜지스터(BST1_1)를 도통 시킬 수 있도록 음의 전압(예를 들어 약 -10볼트)이 인가된다. 그리고 선택 접지선택트라인(GSL0)에는 여기에 연결된 접지선택트랜지스터들이 차단되도록 선택된 P-웰(15)에 인가되는 양의 전압보다 낮은 양의 전압 예를 들면 약 4 ~ 5볼트가 인가된다. 따라서, 선택 전역제어라인(GCL0)을 통해서 메모리트랜지스터들(MCT1_1 ~ MCT1_8)의 제어 게이트, 즉 국소제어라인(LCL1_1)에는 약 -8볼트의 음의 전압이 인가되어 약 10볼트의 양의 전압이 인가된 P-웰(15)의 채널 영역과의 사이에 높은 전압차가 발생하고 이에 따라 바이트 단위의 메모리트랜지스터들(MCT1_1 ~ MCT1_8)에 대한 소거 동작이 이루어진다.

한편, 바이트 단위의 선택 메모리트랜지스터들(MCT1_1 ~ MCT1_8)과 동일한 P-웰(15)에 속하지만 다른 행의 비선택 메모리트랜지스터들(MCT2_1 ~ MCT2_8, ..., MCT8_1 ~ MCT8_8)에 대한 소거 동작이 이루어지지 않도록, 이들에 결합한 전역제어라인들(GCL1 ~ GCL7)은 플로팅 되거나 선택된 P-웰(15)에 인가되는 전압과 동일 극성의 낮은 전압 예를 들어 약 5볼트가 인가된다. 따라서, 비록 선택 P-웰(15)에 10볼트가 인가되어도, 비선택 메모리트랜지스터들(MCT2_1~MCT2_8, ..., MCT8_1~MCT8_8)의 제어 게이트는 대응하는 전역제어라인들(GCL1 ~ GCL7)으로부터 5 볼트를 받거나 또는 전역제어라인들(GCL1 ~ C7)이 플로팅되기 때문에, 비선택 메모리트랜지스터들(MCT2_1~MCT2_8, ..., MCT8_1~MCT8_8)의 제어 게이트와 채널 영역 사이에는 F-N 터널링을 유발할 수 있는 높은 전압차가 발생하지 않는다.

선택 메모리트랜지스터들(MCT1_1 ~ MCT1_8)이 속하는 P-웰(15)의 우측의 바이트 메모리트랜지스터들(MCT1_9~MCT1_16, ... MCT8_9~ MCT8_16)에 대한 소거 동작이 이루어지지 않도록 하기 위해서, 이들에 연결된 바이트선택트랜지스터들(BST1_2 ~ BST8_2)을 차단한다. 바이트선택트랜지스터들(BST1_2~ BST8_2)의 차단은 N-웰(13)에 인가되는 전압(예를 들어 10볼트)과 동일한 전압을 바이트선택트라인(BL1)에 인가하는 것에 의해 달성될 수 있다.

또 비선택 P-웰(19)의 비선택 메모리트랜지스터들에 대한 소거 동작이 이루어지지 않기 위해서는 비선택 바이트선택트랜지스터들(BST1_3 ~ BST8_3, BST1_4~ BST8_4)을 차단한다. 비선택 바이트선택트랜지스터들(BST1_3 ~ BST8_3, BST1_4~ BST8_4)이 차단되었기 때문에, 비선택 P-웰(17)에는 다른 단자들에 인가되는 전압, 예를 들어 선택 P-웰(15)에 인가되는 전압이 인가되어도 무방하지만, 동작의 안정성을 위해서 접지된다.

소거 동작에서 P-웰, 바이트선택트라인, 그리고 전역제어라인에 인가되는 전압을 적절히 변경하면, 동일한 P-웰 내에서 소거되는 바이트 수를 적절히 조절할 수 있다. 예컨대, 전역제어라인(GCL1)에도 음의 전압을 인가하면 메모리트랜지스터들(MCT2_1 ~ MCT2_8)에 대해서도 소거 동작이 이루어진다.

또한, 동시에 두 개 이상의 P-웰들에서 바이트 단위의 소거 동작이 일어나도 록 할 수 있다. 예컨대, P-웰(19)에 10볼트를 인가하고 바이트선택트라인(BSL1)에 -10 볼트를 인가하면 P-웰(19)의 메모리트랜지스터들(MCT1_9 ~ MCT1_16)에 대해서도 소거 동작이 이루어진다.

본 실시예의 읽기 동작을 설명한다. 읽기 동작은 비트 단위, 바이트 단위, 페이지 단위, 블록 단위의 읽기 동작이 가능하다. 읽기 동작을 위해서, 선택 P-웰에 0볼트를, N-웰에는 약 2 ~ 3 볼트의 동작전압(Vcc)을 인가한다. 선택 전역제어라인(GCL)을 통해서 프로그램 동작이 이루어진 메모리트랜지스터의 문턱전압 및 소거 동작이 이루어진 메모리트랜지스터의 문턱전압 사이의 전압을 인가한다. 예를 들어 프로그램된 메모리트랜지스터의 문턱전압이 약 4볼트이고 소거된 상태의 메모리트랜지스터의 문턱전압이 약 0.5볼트라고 가정하면, 선택 전역제어라인(GCL)에는 약 2 ~ 3 볼트의 동작 전압(Vcc)을 인가한다. 선택 바이트선택라인에 0볼트를 인가하여 선택 메모리셀트랜지스터들에 연결된 선택 바이트선택트랜지스터를 도통 시킨다. 선택 접지선택라인에 동작전압(Vcc)을 인가하여 선택 메모리트랜지스터들에 연결된 접지선택트랜지스터를 도통 시킨다. 공통 소오스 라인에는 0볼트를 인가하고, 선택 비트라인에는 사전충전 전압(precharge voltage)으로 낮은 양의 전압, 예를 들어 0.5-0.8볼트를 인가한다. 이와 같은 조건에서, 만약 메모리트랜지스터가 프로그램된 상태(문턱전압이 높아진 상태)라면, 메모리트랜지스터는 도통 되지 않고 따라서 비트라인에 인가된 전압은 크게 변하지 않는다. 반면, 메모리트랜지스터가 소거된 상태(문턱전압이 낮아진 상태)라면 메모리트랜지스터는 도통 되고 따라서 비트라인의 전압이 0볼트를 향해 떨어질 것이다. 따라서 비트라인의 전압 변화를 감 지하면 메모리트랜지스터의 상태를 확인할 수 있다.

한편, 비선택 메모리트랜지스터들의 읽기 교란을 피하기 위해서, 비선택 바이트선택라인을 플로팅시키고, 비선택 접지선택라인에 0볼트를 인가하고 비선택 전역제어라인에는 이들에 연결된 비선택 메모리트랜지스터들의 문턱 전압보다 낮은 전압, 가령 0볼트를 인가한다.

위에서 설명을 한 프로그램/소거 동작에서 P-웰과 메모리셀트랜지스터 사이에 요구되는 전압차를 18볼트를 일 예로 들어서 설명을 하였지만, 요구되는 전압차는 더 낮을 수 있으며 그에 따라 P-웰과 메모리셀트랜지스터에 인가되는 전압 역시 적절히 낮게 설정될 것이다.

이상에서 도 1 내지 도 4를 참조하여 설명을 한 2 트랜지스터 메모리 셀 구조의 비휘발성 메모리 장치의 특징들, 예컨대, 더미 활성영역, 공통 소오스 콘택트의 위치, 하나의 P-웰의 각 행에 2 바이트 메모리 셀들이 배치되는 구조, 바이트선택트랜지스터와 메모리 셀이 서로 다른 도전형의 웰에 형성되는 구성 등은 3 트랜지스터 메모리 셀 및 단일 트랜지스터 메모리 셀 구조의 비휘발성 메모리 장치에도 동일하게 적용될 수 있다.

3 트랜지스터 메모리 셀 구조는 2 트랜지스터 메모리 셀 구조에서 비트라인과 메모리트랜지스터를 연결하는 비트라인선택트랜지스터를 더 포함한다. 이 경우 비트라인선택트랜지스터의 드레인 영역에 비트라인이 연결된다. 이에 대한 등가회로도가 도 5에 나타나 있다. 도 5에서 참조번호 SSL은 행 방향의 비트라인선택트랜지스터들의 게이트가 서로 연결되어 형성된 비트라인선택라인을 가리킨다. 비트라 인선택트랜지스터는 앞서 설명을 한 접지선택트랜지스터와 동일한 구조를 나타낼 수 있다. 2 트랜지스터 메모리 셀 구조의 경우 메모리 셀의 드레인 영역이 비트라인에 직접 연결되었으나, 3 트랜지스터 메모리 셀의 경우 메모리 셀의 드레인 영역이 비트라인선택트랜지스터의 도통에 의해서 비트라인에 연결된다.

단일 트랜지스터 메모리 셀 구조는 2 트랜지스터 메모리 셀 구조에서 접지선택트랜지스터가 제거된 구조에 해당한다. 이 경우 메모리트랜지스터의 소오스 접합 영역에 공통 소오스 라인이 연결되고, 드레인 접합 영역에 비트라인이 연결되며 도 6에 등가회로도가 나타나 있다.

이하에서는 도 1 내지 도 4를 참조하여 설명을 한 바이트 동작 비휘발성 메모리 장치를 제조하는 방법에 대해서 도 7 내지 도 11을 참조하여 설명을 하기로 한다.

앞서 살펴본 바와 같이 바이트 동작 비휘발성 메모리 장치는 그 동작을 위해서 다양한 크기의 바이어스 전압이 사용되며 따라서 이들에 대응하여 서로 다른 두께의 게이트 절연막을 갖는 다양한 트랜지스터들이 형성되어야 한다. 도 7 내지 도 11에서 참조번호 "A"는 메모리 셀들이 형성되는 영역(이하 "셀 영역"이라 칭함)을, 참조번호 "B", "C", 및 "D"는 서로 다른 바이어스 전압으로 동작하는 트랜지스터들이 형성되는 영역을 가리킨다. 예컨대, "B" 영역은 아주 높은 전압으로 동작하는 트랜지스터(이하 "고전압 트랜지스터"이라 칭함)가 형성되는 영역(이하 "고전압 영역"이라 칭함)을, "C" 영역은 고전압 트랜지스터보다 더 낮은 전압으로 동작하는 트랜지스터(이하 "중간전압 트랜지스터"이라 칭함)가 형성되는 영역을(이하 "중간 전압 영역"이라 칭함), "D" 영역은 중간전압 트랜지스터보다 더 낮은 전압으로 동작하는 트랜지스터(이하 "저전압 트랜지스터"라 칭함)가 형성되는 영역(이하 "저전압 영역"이라 칭함)이다. 고전압 영역(B)은 바이트선택트랜지스터가 형성되는 영역일 수 있다. 중간전압 영역(C) 및 저전압 영역(D)은 로직 회로가 형성되는 주변회로 영역의 일부분일 수 있다.

도 7을 참조하면, 소자분리공정을 진행하여 활성영역들을 한정하는 소자분리막(103)을 기판(101)에 형성한다. 이로써, 셀 영역(A)에는 제1 활성영역들이, 고전압 영역(B)에는 제2 활성영역들이, 중간전압 영역(C)에는 제3 활성영역들이, 저전압 영역(D)에는 제4 활성영역들이 정의된다. 셀 영역(A)에 형성되는 활성영역의 모양은 도 1 내지 도 3을 참조하여 설명으로부터 파악할 수 있다. 소자분리공정은 예를 들어 활성영역을 한정하도록 기판을 식각한 후 여기에 절연물질을 매립하는 이른바 얕은 트렌치 격리 방법을 적용할 수 있다. 셀 영역(A)의 경우, 더미 활성영역들이 추가로 형성되기 때문에 기판 전체에 있어서 균일한 모양의 제1 활성영역들을 형성할 수 있다.

웰 공정을 진행하여 기판(101)의 셀 영역(A) 및 고전압 영역(B)에 깊은 N-웰(105)을, 셀 영역(A)에서 깊은 N-웰(105) 내에 여러 개의 P-웰(107)들을, 중간전압 영역(C)에 N-웰/P웰(109)을, 저전압 영역(D)에 N-웰/P-웰(111)을 형성한다.

여기서, 소자분리 공정 및 웰 공정의 진행 순서는 서로 뒤바뀔 수 있다.

계속해서 도 7을 참조하여, 기판(101) 전면에 터널링절연막(117) 및 메모리트랜지스터의 플로팅 게이트를 위한 제1 도전막(119)을 형성한다. 제1 도전막(119) 은 예를 들어 폴리실리콘으로 형성될 수 있다.

도 8을 참조하여, 사진식각 공정을 사용하여 제1 도전막(119) 및 터널링절연막(117)에 대한 패터닝 공정을 진행하여, 고전압 영역(B), 중간전압 영역(C) 및 저전압 영역(D)으로부터 제1 도전막 및 터널링절연막을 제거하고 셀 영역(A)에 터널링절연막 패턴(117a) 및 제1 도전막 패턴(119a)을 형성한다. 셀 영역(A)에서의 제1 도전막(119)에 대한 패터닝은 도 12 내지 도 15를 참조하여 더욱 상세히 설명될 것이다.

게이트간절연막 패턴(121a)을 셀 영역(A)의 제1 도전막 패턴(119a) 상에 형성한다. 게이트간절연막 패턴(121a)은 예컨대, 산화막-질화막-산화막이 차례로 적층된 이른바 'ONO'막으로 형성될 수 있다.

계속해서 도 8을 참조하여, 제1 게이트절연막(123)을 고전압 영역(B), 중간전압 영역(C) 및 저전압 영역(D) 상에 형성한 후 사진식각 공정을 진행하여 중간전압 영역(C) 상의 제1 게이트절연막을 제거하여 고전압 영역(B) 및 저전압 영역(D)에 제1 게이트절연막(123)이 남도록 한다. 제1 게이트절연막(123)은 제1 열산화 공정을 진행하는 것에 의해 형성될 수 있다.

도 9를 참조하여, 제2 열산화 공정을 진행하여 중간전압 영역(C) (제3 활성영역)에 제2 게이트절연막(125)을 형성한다. 이때, 고전압 영역(B) 및 저전압 영역(D)에서도 열산화가 진행되어 두께가 증가된 제1 게이트절연막(123')이 형성된다.

도 10을 참조하여, 저전압 영역(D)상의 두께가 증가된 제1 게이트절연막(123')을 제거한 후 제3 열산화 공정을 진행하여 저전압 영역(D)상에 (제4 활성영 역 상에) 저전압 트랜지스터에서 요구되는 두께를 갖는 제3 게이트절연막(127)을 형성한다. 이때, 고전압 영역(B) 및 중간전압 영역(C)에도 열산화가 진행되어 두께가 증가한 제1 게이트절연막(123'') 및 두께가 증가한 제2 게이트절연막(125')이 형성된다.

결국, 고전압 영역(B)에 형성되는 게이트절연막(123'')은 세 번의 열산화 공정으로 형성되고, 중간전압 영역(C)에 형성되는 게이트절연막(125')은 두 번의 열산화 공정으로 형성되고, 저전압 영역(D)에 형성되는 게이트절연막(127)은 한 번의 열산화 공정으로 형성된다.

도 11을 참조하여, 기판(101) 전면에 제2 도전막(129)을 형성한다. 사진식각 공정 및 이온주입 공정을 진행하여, 셀 영역(A)에는 메모리트랜지스터 및 접지선택트랜지스터를 형성하고, 고전압 영역(B)에는 바이트선택트랜지스터를, 중간전압 영역(C) 및 저전압 영(D)에는 중간전압 트랜지스터 및 저전압 트랜지스터를 각각 형성한다.

상술한 방법에서, 중간전압 영역(C) 상의 제1 게이트절연막이 제거될 때, 저전압 영역(D) 상의 제1 게이트절연막(123)도 제거될 수도 있다. 이 경우, 제2 열산화 공정에서 저전압 영역(D)에는 제2 게이트절연막이 형성될 것이다. 또, 제3 열산화 공정을 진행하기 전에 저전압 영역(D)에서 제거되는 게이트절연막은 제2 게이트절연막일 것이다.

이제 도 12a 내지 도 15a, 12b 내지 15b, 12c 내지 15c, 12d 내지 15d를 참조하여 메모리 셀을 형성하는 방법을 더욱 상세히 설명을 하기로 한다.

도 12a 내지 도 15a는 평면도이고 도 12b 내지 도 15b, 도 12c 내지 도 15c, 도 12d 내지 도 15d는 각각 도 12a의 V-V'선, VI-VI'선, VII-VII'선을 따라 절단했을 때의 단면도이다.

도 12a 내지 도 12d를 참조하면, 이온주입 공정을 이용하여 기판(101)에 N-웰(105)과 상기 N-웰(105) 내에 다수 개의 P-웰(107)들을 형성한다. 소자분리공정을 진행하여 각 P-웰(107)에는 소자분리막(103)에 의해 한정된 제1 활성영역들(33L1~33L8, 33R1~33R8), 소오스 연결 활성영역(33s)들, 공통 소오스 활성영역(33CS)들, 그리고 더미 활성영역들(34L, 34R)을 형성하고 N-웰(105)에는 제2 활성영역(35)들을 형성한다.

웰 형성을 위한 이온주입 공정 및 활성영역을 한정하기 위한 소자분리 공정의 진행 순서는 서로 바뀔 수도 있다.

도 13a 내지 도 13d를 참조하여, 터널링절연막(113) 및 제1 도전막을 차례로 증착한 후 패터닝 공정을 진행하여 각 P-웰(107) 내에 메모리트랜지스터의 플로팅 게이트를 위한 제1 도전막 패턴(119a)들과 접지선택트랜지스터의 하부 게이트(119b)들을 형성한다. 터널링절연막은 예컨대 열산화 공정을 진행하는 것에 의해 형성될 수 있다. 제1 도전막은 예컨대 폴리실리콘으로 형성될 수 있다.

플로팅 게이트를 위한 제1 도전막 패턴(119a)들 각각은 행 방향(x축 방향)으로는 소자분리막(103)에 의해 분리되고, 열 방향(y축 방향)으로는 인접한 두 개의 메모리트랜지스터들 단위로 분리된다.

접지선택트랜지스터를 위한 하부 게이트(119b)는 N-웰(105)까지 연장할 수 있다. 이 경우 버팅 콘택트는 N-웰(105)에 위치할 것이다.

게이트간절연막을 증착한 후 N-웰(105) 상의 게이트간절연막을 제거하여 게이트간절연막 패턴(121a, 121b)을 제1 도전막 패턴(119a)들 및 하부 게이트(119b) 상에 형성한다. 게이트간절연막은 예컨대 산화막-질화막-산화막이 적층된 0NO막으로 형성될 수 있다.

도 8 내지 도 10을 참조하여 설명한 공정들을 진행하여 N-웰(105)의 제2 활성영역(35)들 상에 바이트선택트랜지스터를 위한 두꺼운 게이트절연막(123'')을 형성한다.

바이트선택트랜지스터의 게이트, 메모리트랜지스터의 제어 게이트 그리고 접지선택트랜지스터의 상부 게이트를 위한 제2 도전막을 증착한 후 이를 패터닝한다. 제2 도전막은 예컨대 폴리실리콘 단일층 또는 폴리실리콘과 금속실리사이드의 복합층으로 형성될 수 있다. 패터닝 공정은 두 번으로 나누어 진행될 수 있다. 바이트선택트랜지스터의 게이트 및 접지선택트랜지스터의 상부 게이트를 위한 제1 패터닝 공정과, 메모리트랜지스터의 제어 게이트를 형성하고 제1 도전막 패턴(119a)을 인접한 셀 단위로 분리하기 위한 제2 패터닝 공정으로 나누어 진행할 수 있다. 이들 제1 및 제2 패터닝 공정들은 어느 것을 먼저 진행을 하던지 상관이 없다.

도 14a 내지 도 14d를 참조하면, 제1 패터닝 공정을 진행하여 N-웰(105)에 좌측 및 우측 바이트선택라인으로 작용을 하는 좌측 및 우측 바이트선택트랜지스터들의 게이트들(121L, 121R)을 형성하고, P-웰(107)에서는 접지선택트랜지스터의 상부 게이트(123)를 형성한다. 이때, N-웰(105)상에서 접지선택트랜지스터의 상부 게 이트(123)외측에 하부 게이트(119b)가 노출되도록 제2 도전막을 패터닝한다. 이는 상부 게이트(123)와 하부 게이트(119b)의 전기적인 연결을 위한 버팅 콘택트를 형성하기 위해서이다.

도 15a 내지 도 15d를 참조하면, 제2 패터닝 공정을 진행하여 P-웰(107)에 제2 도전막, 게이트간절연막 패턴 및 제1 도전막 패턴(119a)을 식각하여 좌측 국소제어라인 및 우측 국소제어라인으로 사용되는 좌측 제어 게이트(125L), 우측 제어 게이트(125R) 그리고 열 방향에서 셀 단위로 분리된 플로팅 게이트(119a')를 형성한다. 플로팅 게이트, 게이트간절연막 및 제어 게이트가 메모리트랜지스터의 적층 게이트를 형성한다. 좌측 제어 게이트(125L) 및 우측 제어 게이트(125R) 각각의 아래에는 1 바이트 단위의 플로팅 게이트(119a')들이 위치한다.

제2 패터닝 공정에서 제1 도전막 패턴(119a)들 각각은 열 방향에서 두 개의 플로팅 게이트(119a')들로 분할한다.

이온주입 공정을 진행하여 메모리트랜지스터, 접지선택트랜지스터, 바이트선택트랜지스터의 소오스/드레인 영역들을 형성한다. 층간절연막 공정, 콘택트홀 공정, 도전물질 증착 및 패터닝 공정을 진행하여, 도 2b, 2c, 3b, 및 3c에 도시된 바와 같이 바이트선택트랜지스터의 소오스 영역과 메모리트랜지스터의 제어 게이트를 전기적으로 연결하는 국소배선(37); 접지선택트랜지스터의 하부 게이트와 상부 게이트를 연결하는 버팅 콘택트(38) 및 인접한 접지선택라인들을 서로 연결하는 국소배선(39); 공통 소오스 활성영역에 전기적으로 연결되는 접지선택라인(43); 바이트선택트랜지스터의 드레인 영역에 전기적으로 연결되는 전역제어라인(40) 등을 형성 한다.

국소배선(37), 국소배선(39), 전역제어라인(40), 접지선택라인(43)은 다층 배선 공정에 의해 형성할 수 있으며 그 형성 순서는 다양하게 변경될 수 있다.

접지선택트랜지스터의 하부 게이트 및 상부 게이트를 서로 연결하기 위한 버팅 콘택트는 층간절연막을 패터닝하여 하부 게이트 및 상부 게이트를 동시에 노출시키는 콘택트홀을 형성한 후 여기에 도전물질을 매립하는 것에 의해 형성될 수 있다.

상술한 2 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치 형성 방법은 단일 트랜지스터 메모리 셀 구조 및 3 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치 형성 방법에 그대로 적용될 수 있다. 다만, 3 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치 형성 방법의 경우, 제1 도전막에 대한 패터닝 공정에서 플로팅 게이트를 위한 제1 도전막 패턴 및 접지선택트랜지스터를 위한 하부 게이트뿐만 아니라, 비트라인선택트랜지스터를 위한 하부 게이트도 형성되며, 접지선택트랜지스터의 상부 게이트가 형성될 때 비트라인선택트랜지스터의 상부 게이트도 형성된다. 한편, 단일 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 셀 형성 방법은 접지선택트랜지스터가 형성되지 않는 것을 제외하고는 2 트랜지스터 메모리 셀 구조의 바이트 동작 비휘발성 메모리 장치의 형성 방법과 동일하다.

이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본 질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

본 발명에 따르면, 공통 소오스 콘택트는 좌측 1 바이트 메모리 셀들 및 우측 1 바이트 메모리 셀들의 분리를 위해서 국소 제어라인들을 분할하는 데 사용된 공간에 형성되기 때문에, 공통 소오스 콘택트를 위한 별도의 공간이 필요치 않다.

본 발명에 따르면, P-웰에서 활성영역들 최외각에 더미 활성영역을 형성함으로써, 메모리 셀들이 형성되는 활성영역들을 균일하게 형성할 수 있다.

본 발명에 따르면, 바이트선택트랜지스터가 메모리트랜지스터가 형성되는 P-웰 분리에 사용되는 N-웰에 형성되기 때문에, 바이트선택트랜지스터를 위한 추가적인 공간이 필요치 않아 칩의 크기를 줄일 수 있다. 또한, 높은 집적도의 메모리 장치를 구현할 수 있다.

본 발명에 따르면, 바이트선택트랜지스터와 메모리트랜지스터를 서로 다른 도전형으로 형성함으로써, 프로그램/소거에 요구되는 높은 동작전압을 낮출 수 있고, 낮은 전압 동작이 가능하고 전력소모를 줄일 수 있다.

본 발명에 따르면, 하나의 P-웰이 분할된 국소제어라인을 포함할 경우, 동일 행의 바이트 단위의 메모리 셀들이 웰에 의하지 않고서도 분리될 수도 있어, 더욱 높은 메모리 집적도를 구현할 수 있다.

Claims

기판의 제1 도전형의 웰 내에 형성된 복수 개의 제2 도전형의 웰;

상기 제2 도전형의 웰들 각각에 형성된 복수의 열 방향으로 신장하는 제1 활성영역들; 그리고,

상기 제1 활성영역들 상에 형성되며 각 행이 2 바이트로 구성된 메모리트랜지스터들 복수 행들을 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 1에 있어서,

각 행의 첫 번째 1 바이트 메모리트랜지스터들 및 두 번째 1 바이트 메모리트랜지스터들은 독립적으로 제어되는 바이트 동작 불휘발성 메모리 장치.
청구항 2에 있어서,

각 행의 첫 번째 1 바이트 메모리트랜지스터들의 제어 게이트들은 서로 연결되어 제1 국소제어라인을 형성하고, 두 번째 1 바이트 메모리트랜지스터들의 제어 게이트들은 서로 연결되어 제2 국소제어라인을 형성하는 바이트 동작 비휘발성 메모리 장치.
청구항 2에 있어서,

상기 제2 도전형의 웰들 사이의 상기 제1 도전형의 웰에 형성된 제2 활성영 역; 그리고,

상기 제2 도전형의 웰 양측의 제2 활성영역들에 각각 형성되며 상기 첫 번째 1 바이트 메모리트랜지스터들 및 상기 두 번째 1 바이트 메모리트랜지스터들에 각각 동작상 결합하는 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터를 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 1 내지 청구항 4중 어느 한 청구항에 있어서,

각 행의 2 바이트 메모리트랜지스터들의 소오스 영역들을 서로 연결하는 소오스 연결 활성영역;

상기 첫 번째 1 바이트 메모리트랜지스터들의 마지막 메모리트랜지스터가 형성된 제1 활성영역과 상기 두 번째 1 바이트 메모리트랜지스터들의 첫 번째 메모리트랜지스터가 형성된 제1 활성영역에 연결되고 이들 사이에 위치하는 공통 소오스 활성영역;

대응하는 행의 공통 소오스 활성영역들에 전기적으로 연결된 공통 소오스 라인들; 그리고

대응하는 열의 메모리트랜지스터들의 드레인 영역에 전기적으로 연결된 비트라인들을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 5에 있어서,

상기 제2 도전형의 웰들 각각에서, 최외측의 제1 활성영역들 밖에 더미 활성 영역을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 1에 있어서,

상기 제2 도전형의 웰들 사이의 상기 제1 도전형의 웰에 각각 형성된 제2 활성영역들; 그리고,

상기 제2 활성영역들 각각에 형성되며 그 양측의 서로 다른 제2 도전형의 웰의 첫 번째 제1 바이트 메모리트랜지스터들 및 두 번째 제1 바이트 메모리트랜지스터들에 각각 동작상 결합하는 제1 및 제2 바이트선택트랜지스터들을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 2에 있어서,

상기 열 방향에서 상기 메모리트랜지스터 양측에 연결된 접지선택트랜지스터 및 비트라인선택트랜지스터를 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 8에 있어서,

각 행의 접지선택트랜지스터들의 소오스 영역들을 서로 연결하는 소오스 연결 활성영역;

상기 첫 번째 1 바이트 메모리트랜지스터들의 마지막 메모리트랜지스터가 형성된 제1 활성영역과 상기 두 번째 1 바이트 메모리트랜지스터들의 첫 번째 메모리트랜지스터가 형성된 제1 활성영역에 연결되고 이들 사이에 위치하는 공통 소오스 활성영역;

대응하는 행의 공통 소오스 활성영역에 전기적으로 연결된 공통 소오스 라인들; 그리고

대응하는 열의 비트라인선택트랜지스터들의 드레인 영역에 전기적으로 연결된 비트라인들을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 8 또는 청구항 9에 있어서,

각 행의 접지선택트랜지스터들의 게이트들은 서로 연결되어 접지선택라인을 형성하고, 인접한 제2 도전형의 웰들 사이의 제1 도전형의 웰내에 인접한 제2 도전형의 웰들의 접지선택라인들을 서로 연결하는 콘택트가 위치하며,

각 행의 비트라인선택트랜지스터들의 게이트들은 서로 연결되어 비트라인선택라인을 형성하고, 인접한 제2 도전형의 웰들 사이의 제1 도전형의 웰내에 인접한 제2 도전형의 웰들의 비트라인선택라인들을 서로 연결하는 콘택트가 위치하는 바이트 동작 비휘발성 메모리 장치.
청구항 2에 있어서,

상기 제2 도전형의 웰들 각각에서, 상기 열 방향으로 상기 메모리트랜지스터의 한쪽에 연결된 접지선택트랜지스터를 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 11에 있어서,

각 행의 접지선택트랜지스터들의 소오스 영역들을 서로 연결하는 소오스 연결 활성영역;

상기 첫 번째 1 바이트 메모리트랜지스터들의 마지막 메모리트랜지스터가 형성된 제1 활성영역과 상기 두 번째 1 바이트 메모리트랜지스터들의 첫 번째 메모리트랜지스터가 형성된 제1 활성영역에 연결되고 이들 사이에 위치하는 공통 소오스 활성영역;

대응하는 행의 공통 소오스 활성영역에 전기적으로 연결된 공통 소오스 라인들; 그리고

대응하는 열의 메모리트랜지스터들의 드레인 영역에 전기적으로 연결된 비트라인들을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 11 또는 청구항 12에 있어서,

각 행의 접지선택트랜지스터들의 게이트들은 서로 연결되어 접지선택라인을 형성하고, 인접한 제2 도전형의 웰들 사이의 제1 도전형의 웰내에 인접한 제2 도전형의 웰들의 접지선택라인들을 서로 연결하는 콘택트가 위치하는 바이트 동작 비휘발성 메모리 장치.
기판의 제1 도전형의 웰 내에 형성된 복수 개의 제2 도전형의 웰;

상기 제2 도전형의 웰들 각각에 열 방향으로 신장하는 복수의 제1 활성영역 들;

상기 제2 도전형의 웰들 각각에서 상기 제1 활성영역들 상에 배열되고 각 행이 좌측 1 바이트 메모리 셀들 및 우측 1 바이트 메모리 셀들로 구성되되는 복수 행의 메모리 셀들;

각 행에서 인접한 메모리 셀들의 소오스 영역들을 서로 연결하는 소오스 연결 활성영역;

각 행에서 좌측 1 바이트 메모리 셀들의 마지막 메모리 셀이 형성된 제1 활성영역과 우측 1 바이트 메모리 셀들의 첫 번째 메모리 셀이 형성된 제1 활성영역에 연결되고 이들 사이에 위치하는 공통 소오스 활성영역; 그리고,

대응하는 행의 공통 소오스 활성영역에 소오스 콘택트를 통해서 전기적으로 연결된 공통 소오스 라인들을 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 14에 있어서,

상기 제2 도전형의 웰들 각각에서, 최외측의 제1 활성영역들 밖에 더미 활성영역들을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 14 또는 청구항 15에 있어서,

상기 메모리 셀들 각각은 열 방향으로 직렬로 연결된 비트라인선택트랜지스터, 메모리트랜지스터 및 접지선택 트랜지스터를 포함하고,

각 행에서, 좌측 1 바이트 메모리트랜지스터들의 제어 게이트들은 서로 연결 되어 제1 국소제어라인을 형성하고, 우측 1 바이트 메모리트랜지스터들의 제어 게이트들은 서로 연결되어 제2 국소제어라인을 형성하는 바이트 동작 비휘발성 메모리 장치.
청구항 16에 있어서,

상기 제2 도전형의 웰들 각각의 양측의 제1 도전형의 웰에 형성된 제2 활성영역;

상기 제2 도전형의 웰 좌측의 제2 활성영역에 형성되며 상기 제1 국소제어라인에 소오스 영역이 전기적으로 연결되는 제1 바이트선택트랜지스터; 그리고,

상기 제2 도전형의 웰 우측의 제2 활성영역에 형성되며 상기 제2 국소제어라인에 소오스 영역이 전기적으로 연결되는 제2 바이트선택트랜지스터를 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 17에 있어서,

인접한 제2 도전형의 웰들 사이의 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터는 드레인 영역을 공유하여 상기 드레인 영역에 전기적을 연결되는 전역 제어라인; 그리고,

각 행의 메모리 셀들의 드레인 영역에 전기적으로 연결되는 비트라인을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 14 또는 청구항 15에 있어서,

상기 메모리 셀들 각각은 열 방향으로 직렬로 연결된 메모리트랜지스터 및 접지선택 트랜지스터를 포함하고,

각 행에서, 좌측 1 바이트 메모리트랜지스터들의 제어 게이트들은 서로 연결되어 제1 국소제어라인을 형성하고, 우측 1 바이트 메모리트랜지스터들의 제어 게이트들은 서로 연결되어 제2 국소제어라인을 형성하는 바이트 동작 비휘발성 메모리 장치.
청구항 19에 있어서,

상기 제2 도전형의 웰들 각각의 양측의 제1 도전형의 웰에 형성된 제2 활성영역;

상기 제2 도전형의 웰 좌측의 제2 활성영역에 형성되며 상기 제1 국소제어라인 소오스 영역이 전기적으로 연결되는 제1 바이트선택트랜지스터; 그리고,

상기 제2 도전형의 웰 우측의 제2 활성영역에 형성되며 상기 제2 국소제어라인에 소오스 영역이 전기적으로 연결되는 제2 바이트선택트랜지스터를 더 포함하는 바이트 동작 비휘발성 메모리 장치.
청구항 20에 있어서,

인접한 제2 도전형의 웰들 사이의 제1 바이트선택트랜지스터 및 제2 바이트선택트랜지스터는 드레인 영역을 공유하여 상기 드레인 영역에 전기적으로 연결되 는 전역 제어라인; 그리고,

각 행의 메모리 셀들의 드레인 영역에 전기적으로 연결되는 비트라인을 더 포함하는 바이트 동작 비휘발성 메모리 장치.
기판에 제1 도전형의 웰 및 상기 제1 도전형의 웰 내에 제2 도전형의 웰들을 형성하고;

상기 제2 도전형의 웰들 각각에는 열 방향으로 신장하며 행 방향으로 2 바이트에 대응하는 개수의 제1 활성영역들을 형성하고, 상기 제1 도전형의 웰에는 제2 활성영역들을 형성하고;

상기 제1 활성영역들 및 제2 활성영역들 상에 터널링절연막 및 제1 도전막을 형성하고;

상기 제1 도전막 및 상기 터널링절연막에 대한 패터닝 공정을 진행하여 상기 제2 활성영역들 상에 형성된 상기 제1 도전막 및 상기 터널링절연막을 제거하고 상기 제1 활성영역들 상에 터널링절연막 패턴들 및 제1 도전막 패턴들을 형성하고;

상기 제1 활성영역들 상에 게이트간절연막을 형성하고;

상기 제2 활성영역들 상에 게이트절연막을 형성하고;

상기 게이트간절연막 상에 그리고 상기 게이트절연막 상에 제2 도전막을 형성하고;

상기 제2 활성영역들 상의 제2 도전막을 패터닝하여 바이트선택트랜지스터들의 게이트들을 형성하고;

상기 제2 도전막, 게이트간절연막 및 제1 도전막 패턴들을 패터닝하여 상기 제1 활성영역들 상에서 행렬로 배열되며, 플로팅 게이트, 게이트간절연막 및 제어 게이트로 구성된 메모리트랜지스터의 적층 게이트들을 형성하되, 상기 제1 도전막 패턴들 각각은 상기 제1 방향에서 두 개의 플로팅 게이트로 분리되도록 패터닝하고, 상기 제2 도전형의 웰에서 각 행에서 좌측 1 바이트의 플로팅 게이트들상의 제어 게이트들은 서로 연결되어 좌측 국소제어라인을, 우측 1 바이트의 플로팅 게이트들상의 제어 게이트들은 서로 연결되어 우측 국소제어라인을 형성하도록 패터닝하고; 그리고

이온주입 공정을 진행하여 상기 바이트선택트랜지스터들의 게이트 양측의 제2 활성영역에 그리고 상기 메모리트랜지스터의 적층 게이트들 양측의 제1 활성영역에 소오스/드레인 영역들을 형성하는 것을 포함하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 22에 있어서,

상기 제1 활성영역들 및 제2 활성영역들을 형성할 때, 상기 2 바이트 단위의 제1 활성영역들 양측에 더미 활성영역들을 더 형성하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 22에 있어서,

상기 제1 활성영역들 및 제2 활성영역들을 형성할 때, 상기 메모리트랜지스 터의 소오스 영역들을 연결하는 소오스 연결 활성영역들; 그리고,

좌측 1 바이트 단위의 제1 활성영역들 및 우측 1 바이트 단위의 제1 활성영역들 사이에 위치하며 상기 메모리트랜지스터의 소오스 영역들 연결되는 공통 소오스 활성영역을 더 형성하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 24에 있어서,

상기 공통 소오스 활성영역에 전기적으로 연결되는 공통 소오스 라인;

상기 메모리트랜지스터의 드레인 영역에 전기적으로 연결되는 비트라인; 그리고,

상기 좌측 국소제어라인 및 우측 국소제어라인을 서로 다른 바이트선택트랜지스터들의 소오스 영역들에 각각 전기적으로 연결하는 국소배선을 형성하는 것을 더 포함하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 22 내지 청구항 25중 어느 한 청구항에 있어서,

상기 제1 활성영역들 및 제2 활성영역들을 형성하는 것은: 주변회로 영역에 제3 활성영역 및 제4 활성영역을 형성하는 것을 더 포함하고;

상기 제2 활성영역들 상에 상기 게이트절연막을 형성하는 것은: 상기 제2 활성영역들, 상기 제3 활성영역 및 상기 제4 활성영역 상에 제1 열산화 공정을 진행하여 제1 게이트절연막을 형성하고;

상기 제3 활성영역 상의 제1 게이트절연막을 제거하고;

제2 열산화 공정을 진행하여 상기 제3 활성영역 상에 제2 게이트절연막을 형성하고 상기 제2 활성영역들 및 상기 제4 활성영역 상의 제1 게이트절연막의 두께를 증가시키고;

상기 제4 활성영역 상의 두께가 증가한 제1 게이트절연막을 제거하고; 그리고,

제3 열산화 공정을 진행하여 상기 제4 활성영역 상에 제3 게이트절연막을 형성하고 상기 제2 활성영역들 상의 두께가 증가한 제1 게이트절연막 및 상기 제3 활성영역 상의 제2 게이트절연막의 두께를 증가시키는 것을 더 포함하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 26에 있어서,

상기 게이트간절연막 상에 그리고 상기 게이트절연막 상에 제2 도전막을 형성하는 것은: 상기 제3 활성영역 상의 두께가 증가한 제2 게이트절연막 및 상기 제4 활성영역 상의 상기 제3 게이트절연막 상에 상기 제2 도전막을 형성하는 것을 포함하며,

상기 제2 활성영역들 상의 제2 도전막을 패터닝하여 바이트선택트랜지스터의 게이트들을 형성하는 것은, 상기 제3 활성영역 및 상기 제4 활성영역 상의 제2 도전막을 패터닝하는 것을 포함하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 22 내지 청구항 25중 어느 한 청구항에 있어서,

상기 제1 도전막 및 상기 터널링절연막에 대한 패터닝 공정을 진행하여 상기 제2 활성영역들 상에 형성된 상기 제1 도전막 및 상기 터널링절연막을 제거하고 상기 제1 활성영역들 상에 터널링절연막 패턴들 및 제1 도전막 패턴들을 형성하는 것은: 상기 제1 활성영역들과 교차하도록 행 방향으로 신장하며 상기 제1 도전형의 웰까지 확장하는 접지선택트랜지스터의 하부 게이트를 형성하는 것을 포함하며,

상기 제2 활성영역들 상의 제2 도전막을 패터닝하여 바이트선택트랜지스터의 게이트들을 형성하는 것은: 하부 게이트와 중첩되며 상기 제1 도전형의 웰 상에서 상기 하부 게이트의 일부분을 노출하는 상기 접지선택트랜지스터의 상부 게이트를 형성하는 것을 포함하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 28에 있어서,

상기 접지선택트랜지스터의 상부 게이트와 하부 게이트를 전기적으로 연결하는 버팅 콘택트를 형성하고;

인접한 제2 도전형의 웰에 형성된 상부 게이트들을 상기 버팅 콘택트를 통해서 서로 전기적으로 연결하는 국소배선을 형성하는 것을 더 포함하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
기판에 깊은 N-웰, 상기 깊은 N-웰 내에 P-웰, 그리고 상기 깊은 N-웰과 격리된 제1 웰 및 제2 웰을 형성하고;

상기 P-웰, 상기 P-웰 밖의 깊은 N-웰, 상기 제1 웰 그리고 제2 웰에 각각 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 정의하고;

상기 제1 활성영역 상에 터널링절연막, 제1 게이트 패턴 그리고 게이트간절연막을 형성하고;

상기 제2 활성영역 및 상기 제4 활성영역 상에 선택적으로 제1 게이트절연막을 형성하고;

열산화 공정을 진행하여 상기 제3 활성영역 상에 제2 게이트절연막을 형성하는 동시에 상기 제2 활성영역들 및 상기 제4 활성영역 상의 제1 게이트절연막의 두께를 증가시키고;

상기 제4 활성영역 상의 두께가 증가한 제1 게이트절연막을 제거하고;

열산화 공정을 진행하여 상기 제4 활성영역 상에 제3 게이트절연막을 형성하는 동시에 상기 제2 활성영역들 상의 두께가 증가한 제1 게이트절연막 및 상기 제3 활성영역 상의 제2 게이트절연막의 두께를 증가시키고;

상기 기판 전면에 제2 도전막을 형성하고;

상기 제2 내지 제4 활성영역들 상의 제2 도전막을 패터닝하여 각각 바이트선택 트랜지스터, 중간전압 트랜지스터 및 저전압 트랜지스터의 게이트들을 형성하고; 그리고

상기 제1 활성영역 상의 제2 도전막, 게이트간절연막 및 제1 도전막 패턴을 패터닝하여 제1 활성영역들 상에서 행렬로 배열되며, 플로팅 게이트, 게이트간절연막 및 제어 게이트로 구성된 메모리트랜지스터의 적층 게이트들을 형성하되, 상기 P-웰 내의 상기 적층 게이트들 행렬의 각 행에 2 바이트 단위의 플로팅 게이트들이 형성되도록 패터닝하는 바이트 동작 비휘발성 메모리 장치 형성 방법.
청구항 30에 있어서,

좌측 1 바이트 단위의 플로팅 게이트들 상의 제어 게이트는 서로 연결되어 좌측 국소제어라인을, 우측 1 바이트 단위의 플로팅 게이트들 상의 제어 게이트는 서로 연결되어 우측 국소제어라인을 형성하도록 패터닝하는 바이트 동작 비휘발성 메모리 장치 형성 방법.