JP2005063650A - ダミーセルを有するフラッシュメモリ素子及びその消去方法 - Google Patents
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Abstract
【解決手段】 集積回路メモリ素子は、メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第1及び第2ダミーセルアレイ領域を有する集積回路基板に提供される。前記メインセルアレイ領域は、複数の平行なメイン制御ゲート電極を備え、前記第1及び第2ダミーセルアレイ領域はそれぞれ前記メインセルアレイ領域に隣接した第1及び第2内部(inner)ダミー制御ゲート電極を有する。消去方法は、前記複数のメイン制御ゲート電極に第1消去電圧を印加し、前記集積回路基板に前記第1消去電圧よりも高い第2消去電圧を印加することを備える。前記第1及び第2内部ダミー制御ゲート電極に前記第2消去電圧よりも低い第3消去電圧を印加する。
【選択図】 図3
Description
55a メイントンネル絶縁膜
55b ダミートンネル絶縁膜
57 ゲート層間絶縁膜
MWL メイン制御ゲート電極
MG1,…,MGn メインゲートパターン
DWL ダミー制御ゲート電極
DG1,DG2,DG3,DG4 ダミーゲートパターン
Claims (32)
- メインセルアレイ領域内の複数のメイン制御ゲート電極に第1消去電圧を印加する段階と、
前記メインセルアレイ領域内の集積回路内基板に前記第1消去電圧よりも高い第2消去電圧を印加する段階と、
前記メインセルアレイ領域の両サイドにそれぞれ配置された第1及び第2内部ダミー制御ゲート電極に前記第2消去電圧よりも低い第3消去電圧を印加する段階と、
を含むことを特徴とする集積回路メモリ素子の消去方法。 - 前記第1消去電圧は負の電圧(negative voltage)であり、前記第2消去電圧は正の電圧(positive voltage)であることを特徴とする請求項1に記載の集積回路メモリ素子の消去方法。
- 前記第3消去電圧は、前記第1消去電圧と実質的に等しいことを特徴とする請求項2に記載の集積回路メモリ素子の消去方法。
- 前記第3消去電圧は、前記第1消去電圧よりも高いことを特徴とする請求項2に記載の集積回路メモリ素子の消去方法。
- 前記第1消去電圧は−7ボルトであり、前記第2消去電圧は+9ボルトであることを特徴とする請求項1に記載の集積回路メモリ素子の消去方法。
- 前記第3消去電圧は−7ボルトであることを特徴とする請求項5に記載の集積回路メモリ素子の消去方法。
- 前記第3消去電圧は−7ボルトよりも高く、0ボルト(接地電圧)よりも低いことを特徴とする請求項5に記載の集積回路メモリ素子の消去方法。
- メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第1及び第2ダミーセルアレイ領域で構成されるセルアレイ領域を有する集積回路基板に形成されて、前記メインセルアレイ領域は複数の平行なメイン制御ゲート電極を備え、前記メイン制御ゲート電極は前記第1ダミーセルアレイ領域に隣接する第1最外郭(outermost)メイン制御ゲート電極及び前記第2ダミーセルアレイ領域に隣接する第2最外郭メイン制御ゲート電極を備え、前記第1及び第2ダミーセルアレイ領域はそれぞれ前記第1最外郭メイン制御ゲート電極に隣接する第1内部(inner)ダミー制御ゲート電極及び前記第2最外郭メイン制御ゲート電極に隣接する第2内部ダミー制御ゲート電極を備えるフラッシュメモリ素子の消去方法において、前記消去方法は、
前記メイン消去ゲート電極に第1消去電圧を印加する段階と、
前記セルアレイ領域内の前記集積回路基板に前記第1消去電圧よりも高い第2消去電圧を印加する段階と、
前記第1及び第2内部ダミー制御ゲート電極に前記第2消去電圧よりも低い第3消去電圧を印加する段階と、
を含むことを特徴とするフラッシュメモリ素子の消去方法。 - 前記第1消去電圧は負の電圧であり、前記第2消去電圧は正の電圧であることを特徴とする請求項8に記載のフラッシュメモリ素子の消去方法。
- 前記第3消去電圧は、前記第1消去電圧と実質的に等しいことを特徴とする請求項9に記載のフラッシュメモリ素子の消去方法。
- 前記第3消去電圧は前記第1消去電圧よりも高く、前記第2消去電圧よりも低いことを特徴とする請求項9に記載のフラッシュメモリ素子の消去方法。
- 前記第1消去電圧は−7ボルトであり、前記第2消去電圧は+9ボルトであることを特徴とする請求項8に記載のフラッシュメモリ素子の消去方法。
- 前記第3消去電圧は−7ボルトであることを特徴とする請求項12に記載のフラッシュメモリ素子の消去方法。
- 前記第3消去電圧は−7ボルトよりも高く、0ボルトよりも低いことを特徴とする請求項12に記載のフラッシュメモリ素子の消去方法。
- 前記第3消去電圧は、前記第1及び第2ダミーセルアレイ領域内の全てのダミー制御ゲート電極に印加されることを特徴とする請求項8に記載のフラッシュメモリ素子の消去方法。
- 前記第2消去電圧が印加される前記集積回路基板はPウェル領域であることを特徴とする請求項8に記載のフラッシュメモリ素子の消去方法。
- メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第1及び第2ダミーセルアレイ領域を有する集積回路基板と、
前記メインセルアレイ領域内の前記集積回路基板に形成され、それらのそれぞれは順次積層されたメイントンネル絶縁膜、メイン電荷貯蔵層(main charge storage layer)、ゲート層間絶縁膜及びメイン制御ゲート電極からなっているメインゲートパターンを有する複数のメインセルと、
前記第1及び第2ダミーセルアレイ領域内の前記集積回路基板に形成された複数のダミーセルであって、前記ダミーセルのそれぞれは順次積層されたダミートンネル絶縁膜、ダミー電荷貯蔵層(dummy charge storage layer)、ゲート層間絶縁膜及びダミー制御ゲート電極からなっているダミーゲートパターンを有し、前記ダミートンネル絶縁膜の厚みは前記メイントンネル絶縁膜の厚みよりもさらに厚いダミーセルと、
を含むことを特徴とするフラッシュメモリ素子。 - 前記メイントンネル絶縁膜及び前記ダミートンネル絶縁膜は熱酸化膜であることを特徴とする請求項17に記載のフラッシュメモリ素子。
- 前記メイン電荷貯蔵層及び前記ダミー電荷貯蔵層は、半導体膜で形成された浮遊ゲートであることを特徴とする請求項17に記載のフラッシュメモリ素子。
- 前記メイン電荷貯蔵層及び前記ダミー電荷貯蔵層は、シリコン窒化膜であることを特徴とする請求項17に記載のフラッシュメモリ素子。
- メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第1及び第2ダミーセルアレイ領域を有する集積回路基板と、
前記集積回路基板に形成されて前記セルアレイ領域内に複数の平行なセル活性領域を限定する素子分離膜と、
前記メインセルアレイ領域内の前記セル活性領域の上部を横切る複数の平行なメイン制御ゲート電極と、
前記メイン制御ゲート電極と前記セル活性領域との間に介在されたメイン浮遊ゲートと、
前記メインセル浮遊ゲートと前記セル活性化との間に介在されたメイントンネル絶縁膜と、
前記第1及び第2ダミーセルアレイ領域内の前記セル活性領域の上部を横切り、前記メイン制御ゲート電極に平行なダミー制御ゲート電極と、
前記ダミー制御ゲート電極と前記セル活性領域との間に介在されたダミー浮遊ゲートと、
前記ダミー浮遊ゲートと前記セル活性領域との間に介在され、前記メイントンネル絶縁膜よりも大きな厚みを有するように形成されたダミートンネル絶縁膜と、
を含むことを特徴とするフラッシュメモリ素子。 - 前記メイントンネル絶縁膜及び前記ダミートンネル絶縁膜は、熱酸化膜であることを特徴とする請求項21に記載のフラッシュメモリ素子。
- 前記メイン制御ゲート電極は、前記第1ダミーセルアレイ領域に隣接する第1最外郭メイン制御ゲート電極(a first outermost main control gate electrode)及び、前記第2ダミーセルアレイ領域に隣接する第2最外郭メイン制御ゲート電極を含み、前記ダミー制御ゲート電極は前記第1最外郭メイン制御ゲート電極に隣接する第1内部ダミー制御ゲート電極及び前記第2最外郭メイン制御ゲート電極に隣接する第2内部ダミー制御ゲート電極を含むことを特徴とする請求項21に記載のフラッシュメモリ素子。
- 前記ダミー制御ゲート電極のうち少なくとも前記第1及び第2内部ダミー制御ゲート電極の端部(ends)から延長されて前記第1及び第2最外郭メイン制御ゲート電極の端部にそれぞれ接触する局部配線(local interconnection lines)をさらに含み、該局部配線は前記ダミー制御ゲート電極及び前記メイン制御ゲート電極と同様な物質膜であることを特徴とする請求項23に記載のフラッシュメモリ素子。
- 前記メイン制御ゲート電極と前記メイン浮遊ゲートとの間と共に、前記ダミー制御ゲート電極と前記ダミー浮遊ゲートとの間に介在されたゲート層間絶縁膜と、
前記メイン制御ゲート電極間の前記セル活性領域に形成され、前記各セル活性領域内で交互に(alternately)配置されたソース領域及びドレイン領域と、
前記制御ゲート電極及び前記ソース/ドレイン領域を有する集積回路基板の全面を覆う層間絶縁膜と、
前記層間絶縁膜上に前記セル活性領域に重なるように配置された複数の平行なビットラインであって、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを通じて、前記ドレイン領域に電気的に接触される複数の平行なビットラインと、
をさらに含むことを特徴とする請求項23に記載のフラッシュメモリ素子。 - 前記層間絶縁膜上に配置された局部配線をさらに含み、前記局部配線は前記層間絶縁膜を貫通するコンタクトホールを通じて、前記ダミー制御ゲート電極のうち少なくとも前記第1及び第2内部ダミー制御ゲート電極の端部をそれぞれ前記第1及び第2最外郭メイン制御ゲート電極の端部に電気的に接触させることを特徴とする請求項25に記載のフラッシュメモリ素子。
- メインセルアレイ領域及び該メインセルアレイ領域の両サイドにそれぞれ位置する第1及び第2ダミーセルアレイ領域を有する集積回路基板と、
前記集積回路基板に形成されて前記セルアレイ領域内に複数の平行なセル活性領域を限定する素子分離膜と、
前記メインセルアレイ領域内の前記セル活性領域の上部を横切り、前記第1ダミーセルアレイ領域に隣接した第1最外郭メイン制御ゲート電極及び前記第2ダミーセルアレイ領域に隣接した第2最外郭メイン制御ゲート電極を備える複数の平行なメイン制御ゲート電極と、
前記第1及び第2ダミーセルアレイ領域内の前記セル活性領域の上部を横切り、前記第1最外郭メイン制御ゲート電極に隣接した第1内部ダミー制御ゲート電極及び前記第2最外郭メイン制御ゲート電極に隣接した第2内部ダミー制御ゲート電極を備えるダミー制御ゲート電極と、
前記メイン制御ゲート電極及び前記ダミー制御ゲート電極を有する集積回路基板を覆う層間絶縁膜と、
前記層間絶縁膜の下部または上部に配置されて前記ダミー制御ゲート電極のうち少なくとも前記第1及び第2内部ダミー制御ゲート電極をそれぞれ前記第1及び第2最外郭メイン制御ゲート電極に電気的に接触させる局部配線と、
を含むことを特徴とするフラッシュメモリ素子。 - 前記メイン制御ゲート電極と前記セル活性領域との間に介在されたメイン浮遊ゲートと、
前記メイン浮遊ゲートと前記セル活性領域との間に介在されたメイントンネル絶縁膜と、
前記ダミー制御ゲート電極と前記セル活性領域との間に介在されたダミー浮遊ゲートと、
前記ダミー浮遊ゲートと前記セル活性領域との間に介在され、前記メイントンネル絶縁膜と同様な厚みを有するように形成されたダミートンネル絶縁膜と、
をさらに含むことを特徴とする請求項27に記載のフラッシュメモリ素子。 - 前記メイン制御ゲート電極間の前記セル活性領域に形成され前記各セル活性領域内で交互に(alternately)配置されたソース領域及びドレイン領域をさらに含むことを特徴とする請求項27に記載のフラッシュメモリ素子。
- 前記層間絶縁膜上に前記制御ゲート電極を横切るよう配置された複数のビットラインをさらに含み、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを通じて前記ドレイン領域に電気的に接触されることを特徴とする請求項29に記載のフラッシュメモリ素子。
- 前記局部配線は、前記ダミー制御ゲート電極のうち少なくとも前記第1及び第2内部ダミー制御ゲート電極の端部(ends)から延長され、前記第1及び第2最外郭メイン制御ゲート電極の端部にそれぞれ接触し、前記局部配線は前記ダミー制御ゲート電極及び前記メイン制御ゲート電極と同様な物質膜であることを特徴とする請求項27に記載のフラッシュメモリ素子。
- 前記局部配線は、前記層間絶縁膜上に配置され、前記層間絶縁膜を貫通するコンタクトホールを通じて前記ダミー制御ゲート電極のうち少なくとも前記第1及び第2内部ダミー制御ゲート電極の端部をそれぞれ前記第1及び第2最外郭メイン制御ゲート電極の端部に電気的に接触させることを特徴とする請求項27に記載のフラッシュメモリ素子。
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