JP2008506217A - ダミーワード線を備えたフラッシュメモリアレイの消去電圧分布の改良方法 - Google Patents

Abstract

複数の動作ワード線（２２）とこの動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）とを備えたフラッシュメモリアレイ（４）のメモリデバイス（３０）を消去する技術が開示されている。メモリデバイスの消去においては、ワード線にゲート電圧を印加し、ダミーワード線にバイアス電圧を印加するステップが含まれ得る。一配列において、このダミーワード線と動作ワード線の１つの端部との間に電気的接続が確立される。

Description

本発明は、概して不揮発性メモリデバイス分野に関し、より詳細には、動作ワード線（operational wordline)に近接して配置された１以上のダミーワード線を備えたフラッシュメモリアレイに対する消去電圧分布を改良する方法に関する。

最新の集積回路製造では、集積回路のメモリユニット、例えばフラッシュメモリユニットの単位面積当たりのデータ蓄積量を増加させる傾向が広まっている。つまり、フラッシュメモリ技術が進めば、速度とメモリ密度とがますます高まる。最新のフラッシュメモリユニットの特徴としては、メモリユニットを構成するメモリセルのアレイに蓄積される電荷が不揮発性であることが挙げられる。

電荷蓄積セルは高密度なので、プロセスマージンを改良するために様々な技術がメモリユニットの製造に採用されている。１つの技術としては、ダミーワード線をメモリセルアレイの上部ワード線および下部ワード線に近接して配置することが挙げられる。

場合によっては、メモリユニットを使用すると、一部の、あるいは全てのセルが消去されるおそれがある。例えば、フローティングゲートメモリデバイスのアレイを消去するために、あるいは、誘電電荷捕獲メモリデバイスのアレイを消去するために、比較的大きな負のゲート電圧（例えば、フローティングゲートメモリデバイスの場合は約−９．３ボルト）が所定の時間の間（あるいは”パルス”持続時間）、アレイのワード線に印加可能である。この消去動作の間に、アレイのビット線が接地することができる。同様に、この消去動作の間に、上部ワード線に近接する第１ダミーワード線および下部ワード線に近接する第２ダミーワード線も接地できる。

この配列により、消去動作の間に、上部ワード線と第１ダミーワード線との間、および、下部ワード線と第２ダミーワード線との間を結合することができる。上部ワード線および下部ワード線（それぞれ、セルの上部行およびセルの下部行と呼ぶ）によって画定されるセルでは、これらのセルの結合および消去に比較的長時間を要するので、しきい電圧（Ｖｔ）分布が低下するおそれがある。例えば、図１は、従来の方法で消去されたフローティングメモリセルアレイのセルに対するしきい電圧（Ｖｔ)分布のグラフを示す。第１分布カーブＣ１は、上部ワード線と下部ワード線との間（あるいは、中間ワード線）に配置されたワード線に対するしきい電圧分布に対応するものであり、このカーブＣ１では、近接するダミーワード線へは実質的に結合されていない。第２分布カーブＣ２は、上部ワード線および下部ワード線に対するしきい電圧分布に対応するものであり、このカーブＣ２では、消去動作の間に、ダミーワード線へ結合される。グラフに示しているように、カーブＣ２はカーブＣ１に対して上方にシフトしている。このカーブ間の差分、つまりデルタＶｔは約１ボルトになり得る。図示しているように、この差分がアレイの上部行および下部行の消去動作を遅らせるおそれがある。その結果、セルの上部行および下部行よりもセルの中間行が速く消去されることになる。

消去速度が遅くなりすぎると、消去パルスを印加する間にセルの上部行および下部行が完全に消去されないおそれがある。例えば、分布カーブＣ２の一部分が、所望の消去しきい電圧（Ｖｔ_消去）を超えるおそれがある。セルの上部行および下部行が消去確認をパスしない場合、メモリセルのセクタを再消去することも可能である。別の形態では、消去パルスを長くすることもできる。しかし、上述の結合および修正処理は、メモリセルを空乏モードにさせる傾向があり、これにより、消去電圧がより広範囲にわたって分布され、また、フラッシュメモリデバイスオペレーションが不十分なものになる。

従って、ダミーワード線を含むメモリアレイの消去を改善するための技術が求められている。

本発明の１つの形態によれば、本発明は、複数の動作ワード線と、この動作ワード線(operative wordline)の１つの端部に近接する少なくとも１つのダミーワード線とを備えたフラッシュメモリアレイのメモリデバイスを消去する方法を目的としている。該方法において、ワード線にゲート電圧を印加することができ、ダミーワード線にバイアス電圧を印加することができる。

本発明の別の形態によれば、本発明は、複数の動作ワード線と、この動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線を備えたフラッシュメモリアレイのメモリデバイスを消去する方法を目的としている。該方法において、ダミーワード線と動作ワード線の１つの端部との間に電気的接続を確立でき、ワード線にゲート消去電圧を印加することができる。

本発明のさらに別の形態によれば、本発明は消去動作のために構成されたフラッシュメモリユニットを目的としている。このフラッシュメモリユニットには、複数の動作ワード線と複数のビット線とによって画定されるメモリデバイスのセクタと、動作ワード線の１つの端部に近接した少なくとも１つのダミーワード線と、ダミーワード線と動作ワード線の１つの端部とを電気的に接続する論理回路と、を含むことができる。

本発明の上述した特徴および更なる特徴は以下の説明と図面を参照することで明らかになるであろう。

以下の詳細な説明では、本発明の別の実施形態で示されている場合であっても、同じ要素には同一の基準符号が与えられている。本発明を明確で簡潔な方法で例示するために、図面は同縮尺である必要はなく、また特定の特徴がいくぶん概略的な形状で示されている。

本発明の形態は、フローティングゲートメモリデバイスあるいは電荷捕獲誘電メモリデバイスなどの、不揮発性のフラッシュ電気的消去・プログラム可能メモリデバイスを消去する方法に関する。より具体的には、該方法は、メモリデバイスの電荷蓄積領域から電荷を取り除き、メモリデバイスをブランク状態に、つまりプログラムされていない状態へ戻す方法に関する。該方法において、消去動作の間に、メモリデバイスのセクタの上部ワード線に近接して設けられたダミーワード線にバイアス電位を印加する。同様に、消去動作の間に、メモリデバイスのセクタの下部ワード線に近接して設けられた第２ダミーワード線にバイアス電位を印加することができる。一実施形態では、近接する動作ワード線にダミーワード線を電気的に接続することで、ダミーワード線がバイアス可能である。

本文中に説明する技術を様々なフラッシュメモリデバイスに適用することができる。そのようなフラッシュメモリデバイスとしては、フローティングゲートメモリデバイスなどのＮＯＲ構造メモリデバイス、および、１デバイス当たり２つ以上の電荷蓄積領域を有する誘電電荷蓄積デバイスが挙げられる。本文に説明した技術を用いて、ＮＡＮＤアーキテクチャメモリデバイスなどのその他のタイプのメモリデバイスもまた同様に消去し得ることを理解されたい。しかしながら、本発明は、フローティングゲートメモリデバイスのセクタを消去するという例示的な状況において説明する。

図２は、例示的メモリユニット２の概略的ブロック図を示す。このメモリユニット２は、複数のメモリデバイスを含むコアメモリアレイ４を含むことも可能である。複数のメモリデバイスとしては、例えば、データを蓄積するためのコアメモリデバイス、および、時間の経過とともにコアメモリデバイスのデータレベルの挙動を追跡するための動的基準メモリデバイス（dynamic reference memory devices)が挙げられる。その他のメモリデバイス、例えば、外部リファレンス（external reference）６もまたメモリユニット２の一部を形成することができる。この外部リファレンス６は、コアメモリアレイ４から離間して設けられており、また、例えば、消去検証基準セル、プログラム検証基準セル、およびソフトプログラミング基準セルを含むことができる。プログラミング、検証、読み込み、消去などを含むメモリユニット２の様々な動作は論理回路８によって制御され得る。当業者にとっては明らかであるように、メモリユニット２はデータや実行可能コードなどの情報を記録するために、メモリユニット２の使用者によって使用可能である。

図３は、例示的コアメモリアレイセクタ１０の上面概略ブロック図である。このコアメモリアレイセクタ１０は、所望のサイズにできることを理解されたい。メモリユニット２のメモリアレイ４は複数のセクタ１０を含むことが可能である。

さらに図４を参照すると、メモリアレイ１０は、埋め込みビット線フォーマットに形成された複数のビット線１４（本文では導電領域とも呼ばれる）を備えた半導体基板１２を含むことができる。ビット線１４上には、下部誘電層あるいはトンネル誘電層１６、電荷蓄積層１８、および、上部誘電層２０が形成される。上部誘電層２０上には複数のワード線２２ａ〜２２ｎを形成することができる。ビット線１４への電気的接続を確立するために、ビット線コンタクト２４を使用できる。

本文中では上部ワード線２２ａとも呼ばれる、第１ワード線２２ａに近接するのは第１ダミーワード線２６ａとすることができる。本文中では下部ワード線２２ｎとも呼ばれる最終ワード線２２ａに近接するのは、第２ダミーワード線２６ｂとすることができる。上部ワード線２２および下部ワード線２２は、端部ワード線２２と考えることができる。また、これらの端部ワード線の間に配置されている各ワード線２２は、センターの、あるいは中間ワード線２２と考えられ得る。高品質のワード線２２の形成を支援するよう、ダミーワード線２６が形成される。例えば、ダミーワード線２６が存在することで、セクタ１０を製造する間に、プロセスマージンが改善される。

例示的実施形態では、電荷捕獲層１８は導電性であり（例えば、ドープされたポリシリコンからなる）、近接するビット線１４間の領域と、ワード線２２の下にフローティングゲート２８を形成し、”フローティングゲート”メモリデバイス（あるいはセル３０）を動作可能に形成する。近接するビット線１４ペアは、各デバイス３０に対して導電性領域を形成する。この領域は、プログラミング、検証、読み込み、および消去動作中にそれぞれソースおよびドレインとして機能する領域である。基板１２は、各ビット線１４ペアの間に設けられて、チャネル領域３２を形成する。このチャネル領域３２は、ゲート電極として機能する対応のワード線２２に電圧を印加することで動作可能に制御される。従って、ワード線２２はコントロールゲート３４を形成するものと考えられ得る。他の配列では、コントロールゲートは、ワード線２２によって相互接続された、個々の導電性アイランドあるいはパッドから形成される。フローティングゲート２８間には、層間絶縁膜３６が存在し、フローティングゲート２８を互いに絶縁する。

別の実施形態では、電荷蓄積層１８は非導電性である（例えば、窒化物シリコンなどの誘電材料から形成される）。この配列により、誘電電荷蓄積デバイスあるいはデュアルセルメモリデバイスが形成される結果となる。また、この配列は、プログラミングと読み込みとを独立して行うことができる相補的電荷捕獲領域のペアを含む。このような構成により、ビット線１４の１つに近接する第１ユニットの電荷（例えば、ノーマルビット）と、残りのビット線１４に近接する第２ユニットの電荷（例えば、相補ビット）とを蓄積することが可能になる。本実施形態では、電荷蓄積層１８は常にアレイ１０の領域の基板上にあってよい。

いずれの実施形態においても、各メモリデバイスがプログラミング、読み込み、検証、および／または消去することができるよう、適切な電圧をワード線２２とビット線１４とに印加することでそのセクタのメモリデバイス３０をアドレス指定することができる。本文における議論を簡素化するために、１つのコアメモリデバイス３０の動作だけを説明する。しかし、残りのメモリデバイス３０は類似の構造と動作とを備えことができる。以下に明らかとなるように、ワード線２２はメモリデバイス３０の動作可能コンポーネントを形成し、また、このワード線２２は、動作ワード線として考えられ得る。動作ワード線２２がこのような構造で配置されるように、ダミーワード線２６を、ビット線１４、誘電層１６、２０、および電荷蓄積層２８とともに物理的に配置することができる。しかし、ダミーワード線２６は、電荷蓄積セルの物理的構造がダミーワード線２６の領域に存在し得る場合であっても、製造プロセスの支援のために存在するものであり、動作可能メモリデバイス３０を形成するためには使用されない。

当業者であれば明らかであるように、図示したメモリデバイス３０は一例であり、このメモリデバイス３０に対しての変更を行うことができる。そのような変更としては、コアメモリデバイス３０（例えば、メモリデバイスのタイプ）の物理的配置の変更、使用する材料の変更、ドーピングパラメータの変更などが挙げられる。しかし、そのような変更されたデバイスと併せて、本文中に説明したプログラミング、検証、読み込み、および／または消去技術を用いることができる。

本開示の目的で、フローティングゲート２８に電荷を蓄積するプログラミング技術は、ホットエレクトロン注入を含むものとする。このホットエレクトロン注入はチャネルホットエレクトロン注入（ＣＨＥ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）とも呼ばれる。しかし、使用される特定のメモリデバイスのバリエーションに適応するために、プログラミング技術を変更できることを理解されたい。

フローティングゲート２８は、ホットエレクトロン注入を用いて、ビット線１４の１つ（例えば、ドレインとして機能するビット線１４ａ）とワード線２２（例えば、コントロールゲート３２として機能する）に電圧を印加することによって電子を蓄積するようプログラミングすることができる。残りのビット線１４（例えば、ソースとして機能するビット線１４ｂ）は、メモリデバイス３０のＣＨＥプログラミング用のキャリヤを提供する。一実施形態では、バイアス電位がソースに印加され、電子注入の制御性を向上させ、その結果、メモリデバイス３０のデータ保持性が向上する。例えば、ソースバイアス電位はプログラミングされたセルのプログラミング電流を制限するように機能することができ、また、同じビット線上のプログラミングされていないセルからのビット線のリークを減らすことができる。

コントロールゲート３４、プログラミングされたセルのソースおよびドレインへ印加された電圧により、誘電層１６、２０、および、電荷蓄積フローティングゲート２８を通る垂直電界と、ソースからドレインにわたるチャネル３２長に沿った横方向電界が生じる。あるしきい電圧において、チャネル３２は、電子がソースから引き抜かれ、ドレインに向かって加速されるように、反転することになる。電子がチャネル３２長に沿って移動すると、電子はエネルギーを獲得し、十分なエネルギーを獲ると、電子は下部誘電層１６の電位障壁を越えてフローティングゲート２８に入る。このフローティングゲート２８に電子が捕獲される。このような、加速した電子はホットエレクトロンと呼ばれる。フローティングゲート２８にこのような電子が注入されると、フローティングゲート２８に留まる。

同様の方法で、メモリデバイス３０のプログラミングされた状態の検証とメモリデバイス３０の読み込みとを行うことができる。例えば、メモリデバイス３０を読み込むために、ビット線１４の１つに電圧を印加することができる。このビット線は、検証と読み込み動作中はドレインとも呼ばれる。また、コントロールゲート３４に電圧を印加することができる。残りのビット線１４は、検証および読み込み動作の間、ソースとも呼ばれ、このビット線１４を接地することができる。このような動作の間、チャンル３２を横断して流れる電流量を、メモリデバイス３０のしきい電圧の指標として用いることができ、また、この電流量を”読み込み”メモリデバイス３０のデータ状態を判定するために基準電流値と比較することができる（基準しきい電圧の指標として）。

図５は、消去動作の間のコアメモリアレイセクタ１０の概略図である。セクタ１０のメモリデバイス３０を消去するために（例えば、複数のマルチメモリデバイス３０あるいは全てのメモリデバイス３０が同時に消去されるセクタ消去）、ワード線２２の各々に電圧が印加され得る。ワード線２２に印加された電圧は、ゲート消去電圧と呼ばれることがある。消去動作の間、接地電位あるいはその他の電位として、ある電圧を各ビット線１４に印加することができる。必要であれば、消去動作の間、基板１２を接地する、あるいは別の電位へ接続することができる。

例えば、メモリデバイス３０がフローティングゲートメモリデバイス３０である実施形態では、チャネル消去動作（通常、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）消去と呼ばれる）を用いることができる。図示した例では、特定の持続時間、ワード線２２に約−９．３ボルトの電圧を印加し得る。この時間の間、通常の電圧（Ｖｓｓ）、例えば、接地あるいはその他の電位がビット線１４に印加され得る。

メモリデバイス３０が電荷捕獲誘電メモリデバイス３０である実施形態では、”ホットホール注入”（バンドツーバンド（ＢＴＢ）ホットホール注入と呼ばれることもある）を用いることができる。ホットホール注入では、例えば、約−４ボルト〜約−８ボルトのゲート電圧がワード線２２に印加され得、また、例えば、約４．５ボルト〜約６ボルトのドレイン電圧が、メモリデバイス３０のドレインとして機能しているビット線１４に印加され得る。ホットホール注入において、メモリデバイス３０のソースとして機能しているビット線１４が接地され得る。このような消去を、メモリデバイス３０のノーマルビットとメモリデバイス３０の相補ビットとに対して別々に実施することができる。このような消去条件の下で、ゲートの下にＢＴＢトンネル電流が生成され、また、ドレインからチャネルへ加速するホールが生成される。ホールは、ドレイン／ボディジャンクションの近くに生成された電界において加速される。また、加速されたホールの一部は、下部誘電層１６と基板１２との間の半導体界面に酸化物を形成する。これらのホールは、誘電電荷蓄積層１８に注入されて、（例えば、再結合により）電子を移動させ、セルを消去する。

消去動作の間、ダミーワード線２６は、上部ワード線２２ａと第１ダミーワード線３０ａとの間の静電結合、および、下部ワード線２２ｎと第２ワード線３０ｂとの間の静電結合をそれぞれ減らすようバイアスすることができる。一実施形態では、バイアス電圧をダミーワード線２６へ印加することができる。論理回路８の適切な論理コンポーネントを備えたダミーワード線２６へ所望の電圧を結合することによって、バイアス電圧を印加することができる。このバイアス電圧は、消去動作の間にワード線２２へ印加されたゲート消去電圧であり得る。他の形態では、ゲート消去電圧以外の電圧をバイアス電圧としてダミーワード線２６へ印加することができる。

図示した実施形態では、上部ワード線２２を第１ダミーワード線２６ａへ電気的に接続し、下部ワード線２２ｎを第２ダミーワード線２６ｂへ電気的に接続することで、バイアスをダミーワード線２６に印加することができる。このような電気的接続は、論理回路８とともに確立することができる。その結果、このような電気的接続は必ずしも直接的な電気接続である必要はない。むしろ、上部ワード線２２ａから第１ダミーワード線２６ａまでの電気的接続と、下部ワード線２２ｎから第２ダミーワード線２６ｂまでの電気的接続とは、論理回路８のコンポーネント、例えばパストランジスタを通じて、あるいはその他のスイッチング要素を通じて行うことができる。本実施形態では、バイアス電圧はゲート消去電圧にほぼ等しいが、ワード線２２から近接のダミーワード線２６までの接続を確立しているコンポーネントからいくらかの損失が生じ得る点に留意する必要がある。図６は、本文中に説明された方法に従って消去された場合のセクタ１０のメモリデバイス３０の消去しきい電圧分布グラフである。グラフは第１分布カーブ３８を含む。該カーブ３８は、中間ワード線２２ｂからワード線２２ｎ−１までのしきい電圧分布に対応する。このカーブ３８においては、ダミーワード線２６がバイアスされていない場合、近接のダミーワード線２６へ実質的に接続されない。グラフは第２分布カーブ４０を含む。該カーブ４０は、ダミーワード線２６が消去動作の間にワード線２２に印加された電位でバイアスされる場合に、上部ワード線２２ａと下部ワード線２２ｎを備えたメモリデバイス３０に対するしきい電圧分布に対応する。グラフに示しているように、カーブ４０は、カーブ３８の中心部およびカーブ４０の中心部間の差分が最小に維持されるように（例えば、０．１５ボルト未満）、カーブ３８にオーバーラップされる。その結果、セルの中間行（ワード線２２ｂから２２ｎ−１に対応する）がセルの上部行と下部行（ワード線２２ａと２２ｎとに対応する）とほぼ同じ速度で消去されることになる。従って、消去の間にバイアス電位がダミーワード線２６に印加されない場合よりも消去分布３８、４０を狭くすることができ、これにより、フラッシュメモリユニット２の動作が向上する。

図７は、中間行に対する上部行および下部行の消去速度に対してのダミーワード線バイアスの影響を示す。より具体的には、図７は、ｘ軸上のダミーワード線バイアスに対して、ｙ軸上の上部ワード線２２ａおよび下部ワード線２２ｎのメモリデバイス３０に対する消去しきい電圧分布に対応する第２分布カーブ４０のしきい電圧のシフトを示す。ダミーワード線バイアスがマイナスになると、分布カーブ４０はしきい電圧軸に沿って下方にシフトしてカーブ３８に非常に近づくとともに（図１と図６とを比較して）、消去動作が速くなる傾向がある。概して、ダミーワード線バイアスとしきい電圧分布シフトとの関係は線形である。

消去電圧をメモリデバイス３０に印加した後、従来の消去検証技術を用いて消去動作を検証することができる。消去検証ルーチンによって表示される場合、メモリデバイス３０の再消去が実行され得、および／あるいは、自動プログラム割り込み（ＡＰＤ：Ａｕｔｏｍａｔｉｃ Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂ）あるいはソフトプログラミングオペレーションを実行可能である。消去後の自動プログラム割り込み（ＡＰＤＥ：Ａｕｔｏｍａｔｉｃ Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂ Ａｆｔｅｒ Ｅｒａｓｅ）とも呼ばれるＡＰＤは、このような過度の、つまり過消去(over erase)の補正を行う処理である。ＡＰＤ処理の間、電荷担体（例えば、電子）が消去処理後に電荷蓄積層に再注入し、オーバー消去されたフラッシュメモリセルのしきい電圧を回復させる。

本発明の特定の実施形態を詳細に説明しているが、本発明はそれに応じた範囲に限定されるものではなく、添付の請求項における用語や精神の範囲内での全ての変更、修正および等価物を含む。

従来の消去技術に従い消去された場合のフラッシュメモリアレイの消去しきい電圧分布を示すグラフ図。 本発明に従いプログラミング方法が適用され得る複数のコアメモリデバイスを備えた例示的なメモリユニットの概略ブロック図。 メモリユニットからの例示的コアメモリアレイセクタの概略的ブロック図。 図３の４−４線のコアメモリアレイからの例示的コアメモリデバイスの概略的断面図。 本発明に従った消去動作の間のコアメモリアレイセクタの概略図。 本発明に従って消去される場合のフラッシュメモリアレイの消去しきい電圧分布のグラフ図。 消去速度に対するダミーワード線バイアスの影響を示した図。

Claims (10)

1. 複数の動作ワード線（２２）と前記動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）を備えたフラッシュメモリアレイ（４）のメモリデバイス（３０）の消去方法であって、
   前記ワード線にゲート電圧を印加するステップと、
   前記ダミーワード線にバイアス電圧を印加するステップと、を含む方法。
2. 前記バイアス電圧は前記ゲート電圧にほぼ等しい、請求項１に記載の方法。
3. 前記バイアス電圧は、前記動作ワード線の１つの端部に対して、消去しきい電圧分布を下方にシフトさせる、請求項１〜２のいずれかに記載の方法。
4. 前記動作ワード線の１つの端部に対する前記消去しきい電圧分布は、前記端部の動作ワード線間に配置された前記動作ワード線に対する消去しきい値分布とオーバーラップするようにシフトされる、請求項３記載の方法。
5. 消去しきい電圧分布における前記バイアス電圧と前記シフトとはほぼ線形関係を有する、請求項３記載の方法。
6. 前記メモリデバイスはフローティングゲートメモリデバイスである、請求項１〜５のいずれかに記載の方法。
7. 前記メモリデバイスは複数の電荷捕獲領域を有する電荷捕獲誘電メモリである、請求項１〜５のいずれかに記載の方法。
8. 前記バイアス電圧の印加ステップは、前記ダミーワード線と前記動作ワード線の１つの端部との間に電気的接続を確立するステップを含む、請求項１〜７のいずれかに記載の方法。
9. 消去動作を行うために構成されたフラッシュメモリユニット（２）であって、
   複数の動作ワード線（２２）と複数のビット線（１４）とによって形成されるメモリデバイス（３０）のセクタと、
   前記動作ワード線の１つの端部に近接する少なくとも１つのダミーワード線（２６）と、
   前記ダミーワード線と前記動作ワード線の１つの端部とを電気的に接続する論理ユニット（８）と、を含むフラッシュメモリユニット（２）。
10. 前記メモリデバイスは、フローティングゲートメモリデバイスおよび電荷捕獲誘電メモリデバイスの１つから選択される、請求項９に記載のフラッシュメモリユニット。

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