JPS62184693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、自動リフレッシュ回路を内蔵するダイナミック型ＲＡ
Ｍ等に利用して有効な技術に関するものである。

〔従来の技術〕

半導体記憶装置については、たとえば１９８５年、日立
製作所発行の「日立ＩＣメモリデータブックｊにも各種
の製品例が記載されている。また、そのうちのダイナミ
ック型ＲＡＭに関して、たとえば特開昭５７−８２２８
２号等いくつがの先願がなされている。

上記の資料に記載されるように、ダイナミック型ＲＡＭ
のような半導体記憶装置に対する１き込みは、１ビツト
、４ビツトないし８ビツトのような比較的少ないビット
単位で行われる。

〔発明が解決しようとする問題点〕

上記従来の半導体記憶装置には次に示す問題点があるこ
とが本発明者等によって明らかになった。

すなわち、特定のパターン、たとえば全ビット論理“０
１または全ビット論理“１″の書き込みを多数のメモリ
セルに行う試験動作や初期設定等の場合、アドレス信号
を変化させながら多数回の書き込み動作を繰り返す必要
がある。半導体集積技術の進展に伴いダイナミック型Ｒ
ＡＭ等の記憶容量が増大してきたことにより、上記試験
や初期設定のための特定パターンの書き込みに膨大なサ
イクル数を費やすことになる。

この発明の目的は、低消費電力でしかも高速クリア可能
なダイナミック型ＲＡ　Ｍを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数のデータ線に特定の書込みデータを入力
するためのＭＯＳ　Ｆ　ＥＴと、複数のワード線を同時
選択するためのスイッチＭＯＳ　Ｆ　ＥＴとを設け、こ
れを外部端子から供給される動作モード制御信号の組み
合わせに基づいて制御するとともに、上記データ線の信
号を増幅するセンスアンプの動作を禁止させるクリア制
御回路を設けるものである。

〔作　　用〕

上記した手段によれば、同時選択された複数のワード線
の全メモリセルに同一のデータを書込むことができ、低
消費電力で高速クリア可能なダイナミック型ＲＡＭを実
現できるものである。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍのブロック図が示されている。同図の各回路素子およ
び回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、１個の単結晶シリコンの
ような半導体基板上に形成される。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理“１”、“Ｏ”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。

情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。

メモリセルＭＣを小さく形成し、しかも共通のデータ１
ｉｉｔＤＬに多くのメモリセルをつないで高集積大容量
のメモリマトリックスにしであるため、上記キャパシタ
Ｃｓと、共通データ線ＤＬの浮遊容１ｉｃｏ（図示せず
）との関係は、Ｃｓ　／　Ｃｏの比が非常に小さな値に
なる。したがって、上記キャパシタＣｓに蓄積された電
荷量によるデータ線ＤＩ、の電位変化は、非常に微少な
信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのほぼ半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、アドレッシングに先立って、ＭＯＳＦＥＴ
Ｑｄ’によって接地電位に充電される。

上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ”およびφｐａ２’で決まるセ
ンス期間に拡大するセンスアンプであり（その動作は後
述する）、１対の平行に配置された相補データ線ＤＬ、
Ｄτにその人孔力ノードが結合されている。相補データ
線ＤＬ、Ｄτに結合されるメモリセルの数は、検出精度
を上げるため等しくされ、ＤＬ、ＤＬのそれぞれに１個
ずつのダミーセルが結合されている。また、各メモリセ
ルＭＣは、１本のワード線ＷＬと相補データ線の一方と
の間に結合される。各ワード線ＷＬは双方のデータ線対
と交差しているので、ワード線ＷＬに生じる雑音成分が
静電結合によりデータ線にのっても、その雑音成分が双
方のデータ線ＤＬ、Ｄ工に等しく現れ、差動型のセンス
アンプＳＡによって相殺される。上記アドレッシングに
おいて、相補データ線ＤＬ、　Ｄ″′ｒ−の一方に結合
されたメモリセルＭＣが選択された場合、他方のデータ
線には必ずダミーセルＤＣが結合されるように一対のダ
ミーワード線ＤＷｒ５．ＤＷＬの一方が選択される。

上記センスアンプＳＡは、一対の交Ｍｔ’Ｎ続されたＭ
ＯＳＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用によ
り、相補データ線ＤＩ１．ＤＬに現れた微少な信号を差
動的に増幅する。この正帰還動作は、２段回に分けてお
こなわれ比較的小さいコンダクタンス特性にされたＭＯ
ＳＦＥＴＱ７が比較的早いタイミング信号φｐａｌ”に
よって導通し始めると同時に開始され、アドレッシング
によって相補データ線ＤＬ、ＤＬに与えられた電位差に
基づき高い方のデータ線電位は遅い速度で、低い方のそ
れは速い速度で共にその差が広がりながら下降していく
。この時、上記電圧差がある程度太きくなったタイミン
グで比較的大きいコンダクタンス特性にされたＭＯＳＦ
ＥＴＱ８がタイミング信号φｐａ２’によって導通する
ので、上記低い方のデータ線電位が急速に低下する。こ
のように２段階にわけてセンスアンプＳＡの動作を行わ
せることによって、上記高い方の電位落ち込みを防止す
る。こうして低い方の電位が交差結合ＭＯＳＦＥＴのし
きい値電圧以下に低下したとき正帰還動作が終了し、高
い方の電位の下降は電源電圧ｖｃｃより低く上記しきい
値電圧より高い電位に留まるとともに、低い方の電位は
最終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによってＮ　ｆｊ！する。しかしながら、前
述のようにハイレベルが電源電圧Ｖｃｃに対して一定以
上落ち込むと、何回かの読み出し、再書込みを繰り返し
ているうちに論理°“０”として読み取られてしまうよ
うなｆＪ動作が生じる。この誤動作を防ぐために設けら
れるのがアクティブリストア回路ＡＲである。このアク
ティブリストア回路ＡＲは、ロウレベルの信号に対して
何ら影響を与えずハイレベルの信号にのみ選択的に電源
電圧Ｖｃｃの電位にブーストする働きがある。

ＭＯＳＦＥＴＱ９およびＱＩＯにより構成されるデータ
線のクリア回路ＣＲは相補データ線ＤＬ。

ＤＬに対応してもうけられ、クリア動作時に、クリア制
御回路から送られるタイミング信号φＳにより、データ
線「工を電源電圧またＤＬを接地電位とする。これによ
り、クリア動作時には論理“０”が、指定されたワード
線と全データ線の交点に接続された複数のメモリセル（
たとえば、１×２５６にビットＲＡＭの場合５１２個）
に−斉に書き込まれる。また、このクリア動作は後述す
るＹアドレス信号によるデータ線の指定を行わない状態
で実行でき、自動リフレッシュ回路のカウンターを用い
て高速に繰り返すことができる。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　３　、　Ｑ　４を介してコモン相補データ
＃ＩＡＣＤ　Ｌ　、　σ万了に接続される。他の代表と
して示されているデータ線対についても同様なＭＯ５Ｆ
Ｅ’ｌ’Ｑ５．Ｏ６を介してコモン相補データ線ＣＤＬ
、ＣＤＬに接続される。このコモン相補データ線ＣＤＬ
、ＣＤＬには、出力アンプを含むデータ出力バッファＤ
ＯＢの入力端子とデータ人力バッファＤＩＲの出力端子
に接続される。　ロウデコーダおよびカラムデコーダＲ
−ＤＣＲ，Ｃ−ＤＣＲは、アドレスバッファＲ−ＡＤＢ
、Ｃ−ＡＤＢで形成された内部相補アドレス信号を受−
けて、１本のワード線およびダミーワード線並びにカラ
ムスイッチ選択信号を形成してメモリセルおよびダミー
セルのアドレッシングを行う、すなわち、外部アドレス
信号ＡＸＯ〜ＡＸｉは、ロウアドレスストローブ信号Ｒ
ＡＳのロウレベルへの変化タイミングに同期して形成さ
れたタイミング信号φａｒによりアドレスバッファＲ−
ＡＤＢに取り込まれる。アドレスバッファＲ−ＡＤＤは
、外部アドレス信号ＡＸＯ〜ＡＸｉに従った内部相補ア
ドレス信号を形成してロウデコーダＲ−ＤＣＲに伝える
。ロウデコーダＲ−ＤＣＲは、上記内部相補アドレス信
号をｗｌ読して、ワード線選択タイミング信号φＸに同
期して所定のワード線およびダミーワード線選択動作を
行う。一方、外部アドレス信号ＡＹＯ〜ＡＹｉはカラム
アドレスストローブ信号ＣＡＳのロウレベルへの変化タ
イミングに同期して形成されたタイミング信号φａｃに
よりアドレスバッファＣ−ＡＤＢに取り込まれる。アド
レスバッファＣ−ＡＤＢは、外部アドレス信号ＡＹＯ〜
Ａ　Ｙ　ｉに従った内部相補アドレス信号を形成してカ
ラムデコーダＣ−ＤＣＲに伝える。カラムデコーダＣ−
ＤＣＲは、上記内部相補アドレス信号を解読し・て、ワ
ード線選択タイミング信号φｙに同期してデータ線の選
択動作を行う。

上記アドレスデコーダやアドレスバッファ等のような周
辺回路は、特に制限されないが、ＣＭ　Ｏ８（相補型Ｍ
Ｏ５）回路により構成される。

タイミング制御回路ＴＣは、上記クリア制御回路を含み
、外部から供給されたアドレスストローブ信号１τ「、
カラムアドレスストローブ信号でＡＳおよびライトイネ
ーブル信号ＷＥとを受けて、その動作モードの識別を行
い、その動作モードに従って上記代表として示されたタ
イミング信号の他各皿タイミング信号を形成する。たと
えば、ロウアドレスストローブ信号ＲＡＳがロウレベル
にされる前にカラムアドレスストローブ信号ＣＡＳが先
にロウレベルにされると、リフレッシュ動作モード（い
わゆるＣＡＳビフォワーＲＡＳリフレッシュ）とみなし
て、後述する自動リフレッシュ回路ＲＥＦＣの動作信号
ＲＦＤを発生する。また、このリフレッシュモードの時
には、ロウアドレスバッファＲ−ＡＤＨの入力部に設け
られた信号取り込み用の伝送ゲー）ＭＯＳＦＥＴ　（マ
ルチプレクサ回路）を切り換える制御信号（図示せず）
を発生させ、ロウアドレスバッフＩＲ−Ａ　Ｄ　Ｂに外
部アドレス信号に代えて自動リフレッシュ回路ＲＥＦＣ
により形成されたアドレス信号ｘＯ°〜Ｘｉ′の取り込
みを指示するものである。

自動リフレッシュ回路ＲＥＦＣは、後述するようなリフ
レッシュ用の内部アドレス信号ｘＯ°〜ｘｌ°を形成す
るカウンタ回路および歩進用のパルス発生回路（タイマ
ー回路）を含んでおり、上記タイミング制御回路ＴＣに
よって識別されたリフレッシュ動作信号ＲＦＤを受けて
、動作状態にされる。

第２図には、上記タイミング制御回路ＴＣに含まれるク
リア制御回路の一実施例の基本回路図が示されている０
図において、ＡＮＤ　（アンド）ゲート回路Ｇ１には外
部端子から供給されるカラムアドレスストローブ信号Ｃ
ＡＳおよびライトイネーブル信号ＷＥの反転信号とロウ
アドレスストローブ信号ＲＡ　Ｓが入力され、ロウアド
レスストローブ信号ＲＡＳの立ち下がりよりも前にカラ
ムアドレスストローブ信号ＣＡ　Ｓおよびライトイネー
ブル信号ＷＥが立ち下がる動作モード、すなわちクリア
動作モードが指定されるとハイレベルの出力をフリップ
フロップ回ＩＪＦＦに送る。フリップフロップ回路ＦＦ
は上記クリア動作モード指定時のＡＮＤゲート回路Ｇ１
のハイレベル出力によりセットされ、カラムアドレスス
トローブ信号σ■Ｓによりリセットされる。これにより
、フリップフロップ回路ＦＦはクリア動作が指定されて
いる間セットされ、その出力Ｑはハイレベルとなる。

フリップフロップ回路ＦＦの出力Ｑはメモリアレイのク
リア回路をオン状態にさせるためのタイミング信号φＳ
として出力される。ＡＮＤゲートＧ３およびＧ４はフリ
ップフロップ回路ＦＦの出力Ｑがハ・Ｃレベル、すなわ
ち、クリア動作モードでない時のみ、センスアンプ回路
′ｇＡ動用タイミング信号φｐａｌ’およびφｐａ２’
を出力する。これにより、クリア動作モード時にはタイ
ミング（Ｒ号φｐａｌ’およびφｐａｌ’が形成されず
、センスアンプ回路の動作が禁止されて、低消ｇ′＠力
化が図れる。

第３図には、上記ダイナミック型ＲＡＭの通常動作モー
ドにおけるタイミング図が示されている。

このタイミング図によりタイミング制御回路を中心とし
た説明を続ける。

第３図に示されるように、ロウアドレスストローブ信号
ＲＡＳがカラムアドレスストローブ信号ＣＡＳおよびラ
イトイネーブル信号ＷＥよりも前にハイレベルからロー
レベルに立ち下がることで、タイミング制御回路は通常
動作モードであることを識別する。このロウアドレスス
トローブ信１？ＡＳの立ち下がりに同期してタイミング
信号φ３ｒがロウアドレスパンツ７１？　−、Ａ　Ｄ　
Ｂに送られ、アドレスマルチされて外部供給されるアド
レス信号のうちＸアドレス信号Ａ　Ｘ　Ｏ〜ＡＸｉがロ
ウアドレスバッファＲ−ＡＤＢにとりこまれる。タイミ
ング信号φａｒに少し遅れて、前述のタイミング信号φ
ｐａｌ”およびφｐａ２’がセンスアンプ回路に送られ
、センスアンプ回路はセンス動作をり１始する０次に、
カラムアドレスストローブ信号ＣＡ　Ｓの立ち下がりに
同期してタイミング信号φａｃがカラムアドレスバッフ
１Ｃ−Ａ　Ｄ　Ｂに送られ、アドレスマルチされて外部
供給されるアドレス信号のうちＹアドレス信号ＡＹＯ〜
ΔＹｉがカラムアドレスバッファＣ−Ａ　Ｄ　Ｂにとり
こまれ、以下通常の書き込みまたは読み出し動作が行わ
れる。

一方、第４図には、クリア動作モードにおけるタイミン
グ図が示されている。同図に示されるように、ロウアド
レスストローブ信号ＲＡＳより前にカラムアドレススト
ローブ信号σＡＳおよびライトイネーブル信号ＷＥが立
ち下がることで、タイミング制御回路はクリア動作モー
ドであることを識別する。カラムアドレスストローブ信
号σスＳの立ち下がりに少し遅れて、メモリアレイのデ
ータ線のクリア回路をオン状態にするためのタイミング
信号φ３が送られる。また、カラムアドレスス）ｏ−フ
ｉＢ号ｃｐ、ｓがロウアドレスストローブ信号ＲＡＳよ
りも前にローレベルにされることで、タイミング制御回
路は自動リフレッシュモード（いわゆる、σｘ１ビフォ
アＲＡＳリフレッシュモード）としても識別し、自動リ
フレフシェ制御回路ＲＥＦＣに動作信号ＲＦＣを出力す
るとともに、ロウアドレスバッファＲ−ＡＤＢの入力部
に設けられた信号取り込み用の伝送ゲートＭＯＳＦＥＴ
　（マルチプレクサ回路）を切り換える制御信号（図示
せず）を出力する。これにより、ロウアドレスバッファ
Ｒ−ＡＤＢには外部アドレス信号に代えて自動リフレッ
シュ回路ＲＥＦＣのカウンターにより形成されたアドレ
ス信号ｘＯ’　〜Ｘｉ°が取り込まれる。ロウアドレス
ストローブ信号ＲＡＳの立ち下がりに同期して自動リフ
レッシ工制御回路のカウンターが歩進されるとともに、
そのアドレス信号ｘＯ”〜ｘｌ°がロウアドレスバッフ
ァＲ−ＡＤＢを経てロウデコーダＲ−ＤＣＲに入力され
、ワード線が指定される。

以上の動作により、全データ線と指定されたワード線と
の交点に接続された複数のメモリセルにはすべて論理“
Ｏ″が書き込まれる。また、カラムアドレスストローブ
信号ＣＡＳとライトイネーブル信号ＷＥをローレベルに
したままロウアドレスストローブ信号ＲＡＳをハイレベ
ルからローレベルに繰り返し変化させることにより、リ
フレッシェ用カウンターが歩進し、上記クリア動作を繰
り返すことができる。これを全ワード線について行うこ
とで、全メモリセルへの論理“０“書き込み、すなわち
、全メモリセルの初期設定が可能となる。また以上のク
リア動作中は、前述のように、センスアンプ回路駆動用
のタイミング信号φｐａｌ′およびφｐａ２”が形成さ
れないので、センスアンプ回路が動作せず、消費電力を
節約できる。

第５図には、本発明によるワード線クリア回路ＣＲＷの
回路図が示されている。ワード線クリア回路ＣＲＷは上
記クリア動作をさらに高速化するために設けられる０図
において、上記メモリアレイＭ−ＡＲＹの各ワード線に
対応してＰチャンネルスイッチＭＯ３ＦＥ’ｒＱｌ　１
〜Ｑ１ｍが設けられ、これらＰチャンネルＭＯＳＦＥＴ
のソースはたとえば電源電圧に共通接続される。ＭＯＳ
ＦＥＴＱＩＩ〜Ｑｌｒｎのゲートは共通接続され、前述
のタイミング信号φＳと同期したタイミング信号φｓｗ
が供給される。

ワード線クリア回路ＣＲＷは、クリア動作時に複数のワ
ード線を一斉に選択状態とするため、っぎの動作を行う
。すなわち、前述のように動作モード信号の特定な組み
合わせによりクリア動作の起動がかかると、タイミング
制御回路はデータ線のクリア回路ＣＲにまずタイミング
信号φＳを送り、相補データ線のすべてのＤＬ線を接地
電位とするとともに、同時に、ワード線クリア回路ＣＲ
Ｗへのタイミング信号φＳＷをローレベルとする。

これにより、ＭＯＳＦＥＴＱＩ　１〜Ｑ１ｍはオン状態
となり、相補ワード線のすべてのＷＬ線は電源電圧レベ
ルになって一斉選択状態となり、相補データ線および相
補ワード線に接続されるすべ′このメモリセルに論理Ｏ
″臀き込み、すなわち、初期設定が終了する。

以上の本実施例に示されるように、この発明をダイナミ
ック型ＲＡ　Ｍ等の半導体記憶装置に適用した場合、次
に示すような効果が得られる。すなわち、 （１）ダイナミック型ＲＡＭのすべてのデータ線に接地
電位を供給するためのスイッチＭＯ５ＦＥＴによるクリ
ア回路を設け、これらを所定の動作モード信号の組み合
わせ、すなわち、カラムアドレスストローブ信号ＣＡＳ
およびライトイネーブル信号■１をロウアドレスストロ
ーブ信号ＲＡＳより前に立ち下げることでオン状態とし
、指定されたワード線と全データ線の交点に接続される
すべてのメモリセルに一斉に論理′″０″書き込み、す
なわち、初期設定等を行うことができるという効果が得
られる。

（２）カラムアドレスストローブ信号ＣＡＳおよびライ
トイネーブル信号−Ｗｌをローレベルにしたままロウア
ドレスストローブ信号ＲＡＳをハイレベルからローレベ
ルに繰り返し変化させ、自動リフレッシュ制御回路のカ
ウンターを歩進させながら、上記（１）項の動作を繰り
返すことにより、全メモリセルへの論理“０”書き込み
、すなわち、初期設定等を短時間で行うことができると
いう効果が得られる。

（３）上記（１１項および（２）項の動作は、すでに実
用化されている自動リフレッシュ機能、すなわち、τ】
ＳビフォアＲＡＳリフレッシュ機能を併用して行うこと
ができ、外部から見た起動条件は、ライトイネーブル信
号下の立ち下がりを追加するのみで良く、比較的簡単に
実現できるという効果が得られる。

（４）ダイナミック型ＲＡＭのすべてのワード線に電源
電圧を供給するためのスイッチＭＯＳ　Ｆ　ＥＴによる
ワード線クリア回路を設け、これらをデータ線のスイッ
チＭＯＳＦＥＴと同時にオン状態にし、全ワード線を選
択状態として、上記（１）項の動作を行わせることによ
り、１回のメモリアクセスで全メモリセルへの“０″書
き込み、すなわち、初期設定等ができるという効果が得
られる。

（５）センスアンプ回路駆動用のタイミング信号を、上
記クリア動作時には形成させないことにより、センスア
ンプ回路の不必要な動作を禁止することで、ダイナミッ
ク型ＲＡＭの低消費電力化が図れるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図にお
いて、メモリアレイＭ−ＡＲＹおよびセンスアンプ回路
ＳＡの構成は種々の実施形態を採り得るものであり、ま
た、データ線のクリア回路ＣＲは論理“１”をメモリセ
ルに署き込むための電圧をデータ線に送るものであって
もよい。また第６図に示すように、データ人カバソファ
ＤＩＢを介して入力される入力データ信号を通光な増幅
回路Ａ　Ｍ　Ｐにより増幅してクリア回路に供給するこ
とで、外部から任意の書込みデータを指定できるもので
あってもよい。この場合、第５図に点線にて示すように
、入力データ信号を他の制御信号より前に入力する。一
方、上記クリア動作を指定するために外部（Ｊｔ給され
る動作モード信号の組み合わせは、カラＪ１アドレスス
トローブ信号ＣＡ　Ｓの立ら下がりを含まず、いわゆる
ＲＡＳオンリーリフレッシュを併用するものであっても
よい、また、自動リフレッシュ制御回路を含まず、アド
レスを外部アドレス信号により順次指定するものであっ
てもよい。

以上の説明では主として本発明者によっ°Ｃなされた発
明をその背景となった利用分野であるダイナミック型Ｒ
ＡＭの初期設定に適用した場合について説明したが、そ
れに限定されるものではなく、たとえば、各種の半導体
記憶装置の初期設定や特定データの全メモリセル書込み
などに通用できる。

本発明は、少なくとも複数のデータ線と複数のワード線
を有する半導体記憶装置には通用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
”ｃｈられる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、複数のデータ線に特定の得込みテーク
を入力するためのＭ　ＯＳ　Ｆ　ＥＴと、複数のワード
線を同時選択するためのスイッチＭＯ５ＦＥＴとを設け
、これを外部端子から供給される動作モード制御信号の
組み合わせに基づい°ζ制御するとともに、上記データ
線の信号を増幅するセンスアンプの動作を禁止させるク
リア制御回路を設けることにより、同時選択された複数
のワード線の全メモリセルに同一のデータを書込むこと
ができ、低消費電力で高速クリア可能なダイナミック型
ＲＡＭを実現できるものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示すブロック図、 第２図は、そのタイミング制御回路に含まれるクリア制
御回路の一実施例を示す回路図、第３１！ｌは、その通
常動作モードにおける動作タイミング図、 第４図は、そのクリア動作モードにおける動作タイミン
グ図、 第５図は、この発明に係るワード線クリア回路ＣＲＷの
一実施例を示す回路図、 第６図は、データ線クリア回路ＣＲのもう一つの実施例
を示す回路図である。 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＣＷ・
カラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・・・
・アクティブリストア回路、ＣＲ・・・・・データ線ク
リア回路、 ＣＲＷ・・・・ワード線クリア回路、 Ｒ−ＤＣＲ・・ロウデコーダ、 Ｃ−ＤＣＲ・・カラムデコーダ、 Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−ＡＤＢ・・
カラムアドレスバッファ、ＤＯＢ・・・・データ出力バ
ッファ、 ＤＩＢ・・・・データ入カバソファ、 ＴＣ・・・・・タイミング制御回路、 ＲＥＦＣ・・・自動リフレッシュ回路、ＦＦ・・・・・
フリップフロップ回路 ＡＭＰ・・・・増幅回路 第１図 第３図 第４［！ｆ ｘＯ〜ＸＩ　−−−−一−−−−−−ベーーーーーーー
ノー−−一−一−）−一一−−−第５図 １′ ψ×　ユＸ

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルに特定の書込みデータを入力する
   ものであって、上記特定の書込み時に、データ線の信号
   を増幅するセンスアンプの動作を禁止させることを特徴
   とする半導体記憶装置。 ２、メモリセルの入出力ノードが接続された複数のデー
   タ線と、上記複数のデータ線に特定の書込みデータを入
   力し、および／またはメモリセルのアドレス選択端子が
   結合された複数のワード線を同時選択するためのスイッ
   チＭＯＳＦＥＴと、外部端子から供給される動作モード
   制御信号の組み合わせにもとづいて形成された起動信号
   を受けて、上記スイッチＭＯＳＦＥＴを制御するクリア
   制御回路とを具備することを特徴とする半導体記憶装置
   。 ３、上記半導体記憶装置はダイナミック型ＲＡＭであり
   、上記スイッチＭＯＳＦＥＴはデータ線と電源電圧また
   は回路の接地電位との間、および／またはワード線と電
   源電圧端子との間に設けられるものであることをことを
   特徴とする特許請求の範囲第２項記載の半導体記憶装置
   。 ４、上記動作モード信号は、ロウアドレスストローブ信
   号とカラムアドレスストローブ信号およびライトイネー
   ブル信号であり、上記起動信号はロウアドレスストロー
   ブ信号がハイレベルからローレベルに立ち下がる前にラ
   イトイネーブル信号とカラムアドレスストローブ信号を
   ローレベルに立ち下げることによって形成されるもので
   あることを特徴とする特許請求の範囲第２項または第３
   項記載の半導体記憶装置。 ５、上記クリア制御回路の起動信号は、内蔵する自動リ
   フレッシュ回路も起動させるものであることを特徴とす
   る特許請求の範囲第２項、第３項または第４項記載の半
   導体記憶装置。