JPS62223891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭに利用して有効な技術に関するも
のである。

〔従来の技術〕

ダイナミック型ＲＡＭのような半導体記憶装置において
は、外部端子から供給されるアドレスストローブ信号Ｒ
ＡＳ、ＣＡＳやライトイネーブル信号ＷＥを遅延回路に
より順次遅延させて内部回路の動作に必要な時系列的な
タイミング信号を形成している。なお、ダイナミック型
ＲＡＭに関しては、例えば、特開昭５７−８２２８２号
公報参照。

〔発明が解決しようとする問題点〕

このため、ダイナミック型ＲＡＭにおいては、複雑なタ
イミング制御回路が必要になり、回路規模を増大させる
原因になっている。また、各タイミング信号は、素子特
性のバラツキの影響を受けるので、ワーストケースを想
定した時間マージンを設定するので、動作の高速化を妨
げている。

この発明の目的は、回路規模の簡素化と高速動作化を図
ったダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アクセスタイムより短い周期のクロック信号
を外部端子から受け、このクロック信号のエツジに同期
して内部回路を時系列的に動作させるタイミング信号を
形成づるものである。

〔作　用〕

上記した手段によれば、外部からのクロック信号によっ
て内部回路を時系列的に動作させることができるので、
タイミング信号をつくるような複雑な回路を内部に設け
なくてすむようになる。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知の半導体集積回路の製造技術に
よって、特に制限されないが、単結晶シリコンのような
１個の半導体基板上において形成される。

同図に示した実施例回路では、Ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　ＣＦ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａｔ
ｅｄ−Ｇａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理“１”、
“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。情報の読み出しは、ＭＯ３ＦＥＴＱｍ
をオン状態にしてキャパシタＣｓを共通のデータｖＡＤ
Ｌにつなぎ、データ線ＤＬの電位がキャパシタＣｓに蓄
積された電荷量に応じてどのような変化が起きるかをセ
ンスすることによって行われる。メモリセルＭＣを小さ
く形成し、かつ共通のデータ線ＤＬに多くのメモリセル
をつないで高集積大容量のメモリマトリックスにしであ
るため、上記キャパシタＣｓと、共通データ線ＤＬの浮
遊容量ｃｏ（図示せず）との関係は、Ｃｓ　／　Ｃｏの
比が非常に小さな値になる。

したがって、上記キャバシ１）Ｃｓに蓄積された電荷量
によるデータｖＡＤＬの電位変化は、非常に微少な信号
となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
そのキャパシタＣｄの容量値がメモリセルＭＣのキャパ
シタＣｓのはり半分であることを除き、メモリセルＭＣ
と同じ製造条件、同じ設計定数で作られている。キャパ
シタＣｄは、そのアドレッシングに先立って、タイミン
グ信号φｄを受けるＭＯ３ＦＥＴＱｄ’　によって接地
電位に充電される。このように、キャパシタＣｄは、そ
の容量値がキャパシタＣｓの約半分の容量値に設定され
ているので、メモリセルＭＣからの読み出し信号のはｙ
゛半分等しい基準電圧を形成することになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ＆ｉＤＬ、ＤＬに
その入出力ノードが結合されている。相補データ線ＤＬ
、ＤＬに結合されるメモリセルの数は、検出精度を上げ
るため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつの
ダミーセルが結合されている。また、各メモリセルＭＣ
は、１本のワード線ＷＬと相補対データ線の一方との交
叉点において結合される。各ワード線ＷＬは双方のデー
タ線対と交差しているので、ワード線ＷＬに生じる雑音
成分が静電結合によりデータ線にのっても、その雑音成
分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型
のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱｌ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされｆＳＭＯ３
ＦＥＴＱ７が比較的早いタイミング信号φｐａｌによっ
て導通し始めると同時に開始され、アドレッシングによ
って相補データ線ＤＬ、ＤＬに与えられた電位差に基づ
き高い方のデータ線電位は遅い速度で、低い方のそれは
速い速度で共にその差が広がりながら下降していく。こ
の時、上記差電位がある程度大きくなったタイミングで
比較的大きいコンダクタンス特性にされたＭＯ８ＦＥＴ
Ｑ８がタイミング信号φｐａ２によって導通するので、
上記低い方のデータ線電位が急速に低下する。このよう
に２段階に分けてセンスアンプＳＡの動作を行わせるこ
とによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯＳ　Ｆ　ＥＴのし
きい（Ｉ！！電圧以下に低下したとき正帰還動作が終了
し、高い方の電位の下降は電源電圧Ｖｃｃより低く上記
しきい値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧ＶＣＣに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理“０”として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられるのがアクテ
ィブリストア回路ＡＲである。このアクティブリストア
回路ＡＲは、ロウレベルの信号に対して何ら影響を与え
ずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの電
位にブーストする働きがある。このようなアクティブリ
ストア回路ＡＲの具体的回路構成は、この発明に直接関
係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ５ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭ○５ＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出カバソファＤＯＢの入力端子とデータ入カ
バソファＤＩＢの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスデコーダＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スバッファＲ−ＡＤＢは、タイミング信号φａｒに同期
して外部アドレス信号ＡＸＯ〜ＡＸｉを取り込み、ロウ
デコーダＲ−ＤＣＲに伝える。ロウデコーダＲ−ＤＣＲ
は、ワード線選択タイミング信号φＸにより上記アドレ
スデコーダＲ−ＤＣＲの出力に従った所定のワード線及
びダミーワード線の選択動作を行う。アドレスデコーダ
Ｃ−ＡＤＢは、タイミング信号φａｃに同期して外部ア
ドレス信号ＡＹＯ〜ＡＹｉを取り込み、カラムデコーダ
Ｃ−ＤＣＲに伝える。カラムデコーダＣ−ＤＣＲは、デ
ータ線選択タイミング信号φｙによりデータ線の選択動
作を行う。

タイミング制御回路ＴＧＣは、外部端子から供給された
チップ選択信号ＣＥとライトイネーブル信号ＷＥと後述
するシフトレジスタＳＲにより形成された時系列的なタ
イミング信号を受け、その動作モードに従った上記代表
として例示的に示されたタイミング信号の他、メモリ動
作に必要な他の各種タイミング信号を形成する。上記シ
フトレジスタＳＲは、外部端子から供給されたクロック
信号ＣＬＫをシフトクロック信号とし、初段回路に定常
的に供給されたハイレベル（論理“１゛）のシフト動作
を行うことにより、上記タイミング制御回路ＴＧＣに供
給・する時系列的にタイミング信号を形成する。なお、
上記シフトレジスタＳＲは、上記チップ選択信号ＣＥが
ロウレベルにされた時、タイミング制御回路ＴＧＣから
供給された制御信号（図示せず）により動作状態にされ
、その後に供給された上記クロック信号ＣＬＫに従った
、論理“１”のシフト動作を開始する。このシフトレジ
スタの各ビットから得られる時系列的にハイレベルにさ
れるタイミング信号は、上記タイミング制御回路ＴＧＣ
に一旦供給され、ここでその動作モードに従い選択的に
送出させられる。

第２図には、その動作の一例を示すタイミング図が示さ
れている。

チップ選択信号ＣＥがロウレベルにされると、タイミン
グ制御回路ＴＣは動作状態にされる。このタイミング制
御回路ＴＣに含まれるシフトレジスタは、上記クロック
信号ＣＬＫに従った内部クロック信号ＣＬＫ’　が供給
されることによって、入力に供給された論理“１”の情
報を順次シフトさせる。この実施例では、クロック信号
ＣＬＫ’の立ち下がりエツジに同期して、シフトレジス
タの各段のビット出力はハイレベル（論理″１″）にさ
れる。

例えば、最初のクロック信号ＣＬＫ”の立ち下がりエツ
ジに同期してハイレベルにされるピッ；・出力を受けて
、タイミング信号φａｒが形成される。

これによって、アドレスバッファＲ−ＡＤＢは、外部端
子から供給されたアドレス信号ＡＸを取り込む。

２番目のクロック信号ＣＬＫ’　の立ち下がりエツジに
同期してハイレベルにされるビット出力ヲ受けて、タイ
ミング信号φｒｄが形成される。これによって、ロウデ
コーダＲ−ＤＣＲは動作を開始して、上記アドレスバッ
ファＲ−ＡＤＢの出力に従った１つのワード線とこれに
対応したダミーワード線の選択信号を形成する。なお、
図示しないが、ワード線を電源電圧以上の高いレベルに
昇圧することによって、メモリセルの全電荷の読み出し
を行う場合、上記クロック信号ＣＬＫ’　の次の立ち上
がりに同期して起動されるブートストラップ回路によっ
て、ワード′！１ＡＷＬとダミーワード線ＤＷＬは電源
電圧以上の高レベルに昇圧される。

３番目のクロック信号ＣＬＫ’　の立ち下がりエツジに
同期してハイレベルにされるビット出力を受けて、ワー
ド線選択タイミング信号φＸが形成される。これによっ
て、ロウデコーダＲ−ＤＣＲによって指示されたワード
線ＷＬとダミーワード線ＤＷＬの選択動作が行われる（
図示せず）。

４番目のクロック信号ＣＬＫ”の立ち下がりエツジに同
期してハイレベルにされるビット出力を受けて、センス
アンプの動作タイミング信号φｐａ１が形成される。こ
れによって、センスアンプＳＡの第１段階での増幅動作
が行われる。この実施例では、上記クロック信号ＣＬＫ
’　の次の立ち上がりエツジに同期して、センスアンプ
ＳＡの第１段階の増幅動作を行わせるタイミング信号φ
ｐａ２が形成される。

５番目のクロック信号ＣＬＫ’　の立ち下がりエツジに
同期してハイレベルにされるビット出力を受けて、タイ
ミング信号φａｃが形成される。これによって、アドレ
スバッファＣ−ＡＤＢは、外部端子から供給されたアド
レス信号ＡＹを取り込む。

おな、図示しないが、このタイミングに同期して、タイ
ミング信号φｒｓを発生させて、アクティブリストア回
路ＡＲを動作状態にする。

６番目のクロック信号Ｃｒ、に’　の立ち下がりエツジ
に同期してハイレベルにされるビット出力を受けて、タ
イミング信号φｃｄが形成される。これによって、カラ
ムデコーダＣ−ＤＣＲは動作を開始して、上記アドレス
バッファＣ−ＡＤＢの出力に従った相補データ線ＤＬ、
ＤＬの選択信号を形成する。

７番目のクロック信号ＣＬＫ’　の立ち下がりエッジニ
同期してハイレベルにされるビット出力を受けて、デー
タ線選択タイミング信号φｙが形成される。これによっ
て、カラムデコーダＣ−ＤＣＲの出力がカラムスイッチ
回路ＣＷに供給され、選択された相補データ線ＤＬ、Ｄ
Ｌと共通相補データ線ＣＤＬ、ＣＤＬとが結合される。

図示しないが、ライト−「ネーブル信号ＷＥがハイレベ
ルの読み出し動作なら、８番目のクロック信号ＣＬＫ’
　の立ち下がり工・ノジに同期してハイＬ／ベルにされ
るビット出力を受けて、データ出カバソファＤＯＢに含
まれるメイアンプの動作タイミング信号φｆｆ１ａが形
成される。これによって、共通相補データＬｉＣＤＬ、
ＣＤＬに現れた読み出し信号の増幅動作が行われる。

９番目のクロック信号ＣＬＫ’の立ち下がりエツジに同
期してハイレベルにされるビット出力を受けて、データ
出カバソファＤＯ８の動作タイミング信号φｒｗが形成
される。これにより、上記メインアンプの増幅出力が外
部端子Ｄｏｕｔから送出される。

以後、チップ選択信号ＣＥがハイレベルにされてチップ
非選択状態になると、上記シフトレジスタはリセットさ
れ、全ビットが論理“０”にされることにより、上記各
周辺回路がダイナミック型回路によって構成されている
場合、プリチャージ動作に移行する。

この実施例では、共通のアドレス端子からロウアドレス
信号ＡＸとカラムアドレス信号ＡＹを多重化して供給に
あたり、ロウアドレスバッファＲ−ＡＤＢとカラムアド
レスバッファＣ−ＡＤＢとは、チップ選択状態にされン
、−後の最初のクロック信号ＣＬＫ’　と５番目のクロ
ック信号ＣＬＫ’の立ち下がり時に動作するから、この
タイミングに合わせて供給する。なお、チップ選択信号
ＣＢ、ライトイネーブル信号ＷＥ及びアドレス信号ＡＸ
。

ＡＹを全て外部クロック信号ＣＬＫに同期させて供給す
ることによって、外部回路と内部回路との完全な同期化
を図ることができるとともに、ダイナミック型ＲＡＭに
対するデータの授受も、上記クロック信号ＣＬＫとの同
期化を図ることができる。

なお、書き込み動作なら、ライトイネーブル信号ＷＥの
ロウレベルによって、例えばメインアンプの動作タイミ
ング信号φｍａに代え、タイミング信号φｒｗを発生さ
せ、データ入力バッファＤＩＢを動作状態にさせ、外部
端子Ｄｉｎから供給された書き込みデータを取り込み、
次のタイミングによって共通データ線ＣＤＬ、ＣＤＬ、
カラムスイッチ回路ＣＷ及び選択された相補データ線Ｄ
Ｌ、ＤＬを通して選択されたメモリセルに８き込みデー
タを伝えるものである。

〔発明の効果〕

（１）外部からメモリアクセスタイムより短くされた周
期、言い換えれば、内部回路の動作ステップ数に従って
決められる短い周期のクロック信号を供給して、このク
ロック信号に基づいて時系列的なタイミング信号を形成
することによって、シフトレジスタのような極めて簡単
な回路を用いることができる。これによって、回路規模
を小さくできるという効果が得られる。

（２）外部から供給したクロック信号を用いて内部回路
のタイミング信号を形成することにより、複雑なタイミ
ング制御が不要になるとともに、素子バラツキの影響が
大幅に軽減でき内部回路のレーシング等の発生を確実に
防止できる。これによって、高速で安定した動作の半導
体記憶装置を得ることができるという効果が得られる。

（３）内部回路の動作状態が、クロック信号により間接
的にモニターできるから、外部端子からの信号供給タイ
ミングが容易にできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部回路の動
作状態をクロック信号によって制御できるから、その回
路動作を次の動作に切り替えることによって、言い換え
るならば、Ｘ系の周辺回路は、Ｙ系の周辺回路が動作状
態に入ると、直ちに次の動作に移行さけるものとする等
してパイプライン動作も実現できる。これによって、見
かけ上の動作速度を大幅に向上させることができる。

また、外部クロック信号の周波数を低くするために、ク
ロック信号の画工・ノジ毎に、上記一連のタイミング信
号を形成するものであってもよい。

また、内部回路の一連の時系列的なタイミング信号は、
クロック信号を計数するカウンタ回路と、このカウンタ
回路の出力をデコードするデコーダ回路とにより形成す
ることができるものである。

このようにパルス信号を順序的に発生させる回路は、種
々の実施形態を採ることができる。

さらに、クロック信号とチップ選択信号の共通化を図る
ものであってもよい。すなわち、タイマー回路等を利用
したクロック検出回路を設けて、クロック信号が一定の
短い周期で供給され続けると、この間チップ選択状態と
みなして前記のような動作を行うものであってもよい。

この発明は、上記ダイナミック型ＲＡＭの他、スタティ
ック型ＲＡＭ、各種ＲＯＭ　（リード・オンリー・メモ
リ）等の半導体記憶Ｈ’Ｈに広く利用できる。

【図面の簡単な説明】

第１図は、この発明をダイナミック型ＲＡ　Ｍに適用し
た場合の一実施例を示す回路図、第２図は、その動作を
説明するためのタイミング図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・・アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤＯＢ・・デー
タ信号バッファ、ＤＩＢ・・データ入カバソファ、ＴＧ
Ｃ・・タイミング制御回路、ＳＲ・・シフトレジスタ代
理人弁理士　小川　勝馬″ゝ′ 第２　図

Claims (1)

1. 【特許請求の範囲】 １、アクセスタイムより短い周期のクロック信号を外部
   端子から受け、このクロック信号のエッジに同期して、
   内部回路を時系列的に動作させる時系列的なタイミング
   信号を形成するタイミング発生回路を含むことを特徴と
   する半導体記憶装置。 ２、上記タイミング信号を受ける内部回路は、ダイナミ
   ック型回路であることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。