JPH087565A - ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム - Google Patents
ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステムInfo
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】 (修正有)
【目的】 メモリを小型化する。
【構成】 外部クロック信号の第1のエッジに応答して
第1アドレスを出力として提供し、外部クロック信号の
第1のエッジと異なる第2のエッジに応答して第2アド
レスを出力として提供するアドレス入力手段と、上位ビ
ット部分と下位ビット部分とを含むデータを受け取り、
外部クロック信号の第3エッジに応答してデータを出力
として提供するデータ入力手段と、データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
ることを指示する選択指示信号を受け取り、外部クロッ
ク信号の第4エッジに応答して選択指示信号を出力とし
て提供する選択指示信号入力手段と、選択指示信号に応
じてデータ入力手段によって提供されるデータの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方を選
択する選択手段と、選択手段によって選択されたデータ
の上位ビット部分と下位ビット部分とのうちのいずれか
一方を第1アドレスと第2アドレスとに対応するメモリ
ブロックの位置に書き込む書き込み手段を備える。
第1アドレスを出力として提供し、外部クロック信号の
第1のエッジと異なる第2のエッジに応答して第2アド
レスを出力として提供するアドレス入力手段と、上位ビ
ット部分と下位ビット部分とを含むデータを受け取り、
外部クロック信号の第3エッジに応答してデータを出力
として提供するデータ入力手段と、データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
ることを指示する選択指示信号を受け取り、外部クロッ
ク信号の第4エッジに応答して選択指示信号を出力とし
て提供する選択指示信号入力手段と、選択指示信号に応
じてデータ入力手段によって提供されるデータの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方を選
択する選択手段と、選択手段によって選択されたデータ
の上位ビット部分と下位ビット部分とのうちのいずれか
一方を第1アドレスと第2アドレスとに対応するメモリ
ブロックの位置に書き込む書き込み手段を備える。
Description
【0001】
【産業上の利用分野】本発明は、ラスタスキャングラフ
ィックアプリケーションに於いて使用されるように設計
されたデュアルポートダイナミックメモリに関し、特
に、メモリに格納されているビデオ情報の線を変更する
為に、単一集積回路チップ上に於いてベクタモードアド
レッシング機能とイメージモードアドレッシング機能と
の双方を組み込んだ高密度ダイナミックビデオRAMに
関する。
ィックアプリケーションに於いて使用されるように設計
されたデュアルポートダイナミックメモリに関し、特
に、メモリに格納されているビデオ情報の線を変更する
為に、単一集積回路チップ上に於いてベクタモードアド
レッシング機能とイメージモードアドレッシング機能と
の双方を組み込んだ高密度ダイナミックビデオRAMに
関する。
【0002】
【従来の技術】半導体メモリの1ビット当りのコスト及
びコンピュータシステムの価格の低下に伴って、パーソ
ナルワークステーション、及びCAD/CAMシステム
等の、グラフィックスを使用した他のコンピュータシス
テムが益々容易に入手可能となってきている。このよう
なシステムに必要不可欠な部品は、グラフィックスアプ
リケーションをサポートするダイナミックビデオRAM
である。
びコンピュータシステムの価格の低下に伴って、パーソ
ナルワークステーション、及びCAD/CAMシステム
等の、グラフィックスを使用した他のコンピュータシス
テムが益々容易に入手可能となってきている。このよう
なシステムに必要不可欠な部品は、グラフィックスアプ
リケーションをサポートするダイナミックビデオRAM
である。
【0003】マルチチップで入手可能な従来のダイナミ
ックビデオRAMは、ランダムポート及びシリアルポー
トを備えており、ランダムポートを介してコンピュータ
がダイナミックビデオRAMにアクセスすることがで
き、シリアルポートによって必要なグラフィックス情報
が送られて、例えばカラーモニタが駆動される。
ックビデオRAMは、ランダムポート及びシリアルポー
トを備えており、ランダムポートを介してコンピュータ
がダイナミックビデオRAMにアクセスすることがで
き、シリアルポートによって必要なグラフィックス情報
が送られて、例えばカラーモニタが駆動される。
【0004】
【発明が解決しようとする課題】ダイナミックビデオR
AMの設計に於いて、いくつかの非常に重要な点があ
る。
AMの設計に於いて、いくつかの非常に重要な点があ
る。
【0005】第一に、チップからの外部ピンの数を最小
にしつつ単一集積回路チップ上にビデオRAMをパッケ
ージすることが重要である。第二に、チップ上に備えら
れたメモリを最大にすることが重要である。第三に、チ
ップ以外のハードウェアによってチップ外に於いて非常
に低速で変更動作を行うよりも、チップ上で可能な限り
多くの変更動作を行って速度を上げることが重要であ
る。第四に、チップ内に格納されているデータのアドレ
ッシング機能を最大にすることが重要である。ビデオR
AMのランダムポートを制御するクロック入力の数は、
複雑化、低速化を招来する。
にしつつ単一集積回路チップ上にビデオRAMをパッケ
ージすることが重要である。第二に、チップ上に備えら
れたメモリを最大にすることが重要である。第三に、チ
ップ以外のハードウェアによってチップ外に於いて非常
に低速で変更動作を行うよりも、チップ上で可能な限り
多くの変更動作を行って速度を上げることが重要であ
る。第四に、チップ内に格納されているデータのアドレ
ッシング機能を最大にすることが重要である。ビデオR
AMのランダムポートを制御するクロック入力の数は、
複雑化、低速化を招来する。
【0006】以下の特許は、市販のダイナミックRAM
に関連する、発行された特許の代表的なものである。こ
れらの各特許に於いては、本発明による、イメージモー
ドアドレッシング及び本発明によるベクタモードアドレ
ッシングの双方を、RAMを保持しているチップ上に組
み込むことは開示されていない。スクリーンの垂直線が
変更される場合には、従来のイメージモードアドレッシ
ングでは処理が遅い。変更されるべき垂直線に対して各
走査線が1個の画素のみを有する場合であっても、メモ
リ内の各走査線がアドレス指定されなければならない。
したがって、メモリ内のかなりの数の走査線が、線を変
更するためにアドレス指定されなければならない。本発
明の教示によれば、垂直線はページ内の垂直ベクタとし
てアドレス指定され得るために、その垂直線を構成する
垂直ベクタのみがアドレス指定されるだけでよい。この
ことにより、ダイナミックビデオRAMに於ける垂直線
のためのアドレッシングの速度はかなり上昇する。
に関連する、発行された特許の代表的なものである。こ
れらの各特許に於いては、本発明による、イメージモー
ドアドレッシング及び本発明によるベクタモードアドレ
ッシングの双方を、RAMを保持しているチップ上に組
み込むことは開示されていない。スクリーンの垂直線が
変更される場合には、従来のイメージモードアドレッシ
ングでは処理が遅い。変更されるべき垂直線に対して各
走査線が1個の画素のみを有する場合であっても、メモ
リ内の各走査線がアドレス指定されなければならない。
したがって、メモリ内のかなりの数の走査線が、線を変
更するためにアドレス指定されなければならない。本発
明の教示によれば、垂直線はページ内の垂直ベクタとし
てアドレス指定され得るために、その垂直線を構成する
垂直ベクタのみがアドレス指定されるだけでよい。この
ことにより、ダイナミックビデオRAMに於ける垂直線
のためのアドレッシングの速度はかなり上昇する。
【0007】さらに、これらの各特許に於いて、RAM
を保持しているチップ上に描画ルール又は置換ルールを
組み込むことは開示されていない。むしろ、RAM内に
格納されている情報の所定の線を変更するために、変更
されるべき情報はダイナミックビデオRAMから読み出
されて、チップ外で、獲得された論理操作に従って変更
される。本発明に於いては、チップ上に配設された回路
を用いて描画ルール又は置換ルールが実施され、さら
に、読み出されてRAMに戻されるべき変更された情報
の領域が選択的にマスクされ得る。
を保持しているチップ上に描画ルール又は置換ルールを
組み込むことは開示されていない。むしろ、RAM内に
格納されている情報の所定の線を変更するために、変更
されるべき情報はダイナミックビデオRAMから読み出
されて、チップ外で、獲得された論理操作に従って変更
される。本発明に於いては、チップ上に配設された回路
を用いて描画ルール又は置換ルールが実施され、さら
に、読み出されてRAMに戻されるべき変更された情報
の領域が選択的にマスクされ得る。
【0008】ノバク(Novak)らの米国特許第4,688,197
号に於いて、第1のクロックによって始動されるシリア
ル出力ターミナルに接続されたシフトレジスタを備えて
いるRAMチップを有するビデオコンピュータシステム
が記載されている。第2のクロックはシリアルチップレ
ジスタに対してロードを行うために利用される。
号に於いて、第1のクロックによって始動されるシリア
ル出力ターミナルに接続されたシフトレジスタを備えて
いるRAMチップを有するビデオコンピュータシステム
が記載されている。第2のクロックはシリアルチップレ
ジスタに対してロードを行うために利用される。
【0009】レドウィン(Redwine)らの米国特許第4,6
89,741号は、ノバクの特許と同じ発明に関するものであ
るが、2個以上の異なるデータビットが同時に現れるこ
とを防止するために、コラム線とチップレジスタとの間
でデータを結合することを開示している。
89,741号は、ノバクの特許と同じ発明に関するものであ
るが、2個以上の異なるデータビットが同時に現れるこ
とを防止するために、コラム線とチップレジスタとの間
でデータを結合することを開示している。
【0010】ターデン(Thaden)の米国特許第4,665,49
5号では、単一チップダイナミックRAMコントローラ
及びCRTコントローラシステムの構成が記載されてい
る。該発明に於いては、従来のシステムの制御回路が最
小となるようにされ、したがって単一のコントローラを
利用することによってRAMに於ける電位ボトルネック
が除去される。これに関連する米国特許として、これも
またターデンらの米国特許第4,656,596号が発行されて
いる。ターデンのRAMは、コントローラチップとは別
のチップ上に配されており、制御信号がRAMに送られ
る。
5号では、単一チップダイナミックRAMコントローラ
及びCRTコントローラシステムの構成が記載されてい
る。該発明に於いては、従来のシステムの制御回路が最
小となるようにされ、したがって単一のコントローラを
利用することによってRAMに於ける電位ボトルネック
が除去される。これに関連する米国特許として、これも
またターデンらの米国特許第4,656,596号が発行されて
いる。ターデンのRAMは、コントローラチップとは別
のチップ上に配されており、制御信号がRAMに送られ
る。
【0011】ブルース(Bruce)の米国特許第4,546,451
号に於いて、「ページモード」アドレッシングによって
水平又は垂直ベクタアドレッシングを行うことができる
ダイナミックRAMが記載されている。グラフィックコ
ントローラ素子(GDC)クロックがブルースによって
示されているが、このクロックは、RAMチップから別
のGDCに送られる。さらに重要なことには、この別の
GDCは、ロード信号、カウントイネーブル信号及び他
の制御信号をRAMチップに直接提供しなければならな
い。
号に於いて、「ページモード」アドレッシングによって
水平又は垂直ベクタアドレッシングを行うことができる
ダイナミックRAMが記載されている。グラフィックコ
ントローラ素子(GDC)クロックがブルースによって
示されているが、このクロックは、RAMチップから別
のGDCに送られる。さらに重要なことには、この別の
GDCは、ロード信号、カウントイネーブル信号及び他
の制御信号をRAMチップに直接提供しなければならな
い。
【0012】ヴォス(Voss)の米国特許第4,646,270号
に於いて、標準RAM動作を行いつつ高速でデータを順
次読み出すことができるビデオグラフィックダイナミッ
クRAMが記載されている。
に於いて、標準RAM動作を行いつつ高速でデータを順
次読み出すことができるビデオグラフィックダイナミッ
クRAMが記載されている。
【0013】大容量メモリを含む単一チップ上でベクタ
モードアドレッシング(即ち、水平及び垂直ベクタ)と
イメージモードアドレッシングとの双方を行い、格納さ
れているビデオ情報のオンチップでの変更を行う為に必
要なハードウェアを含み、これを最小数の外部ピンを用
いて達成するダイナミックビデオRAMが必要とされて
いる。
モードアドレッシング(即ち、水平及び垂直ベクタ)と
イメージモードアドレッシングとの双方を行い、格納さ
れているビデオ情報のオンチップでの変更を行う為に必
要なハードウェアを含み、これを最小数の外部ピンを用
いて達成するダイナミックビデオRAMが必要とされて
いる。
【0014】上記の何れの特許に於いても、ランダムア
クセスメモリを用いてチップ上で描画ルール変更を行う
回路は開示されていない。
クセスメモリを用いてチップ上で描画ルール変更を行う
回路は開示されていない。
【0015】日立のHM53462マルチポートDRAMの目
的仕様に於いては、論理操作及びマスキングが単一チッ
プ上で行われる。しかし、このアプローチでは、システ
ムは、まず、論理操作をチップへ送り、次にメモリをア
ドレス指定するためのサイクルがあり、新しいソースデ
ータを送り、メモリから読み出し、そして、読み出され
た情報を変更しなければならない。
的仕様に於いては、論理操作及びマスキングが単一チッ
プ上で行われる。しかし、このアプローチでは、システ
ムは、まず、論理操作をチップへ送り、次にメモリをア
ドレス指定するためのサイクルがあり、新しいソースデ
ータを送り、メモリから読み出し、そして、読み出され
た情報を変更しなければならない。
【0016】RAMを備えているチップ上に描画ルール
とマスキング回路とを配する必要があるだけではなく、
アドレスと共に描画ルールを同時にチップに送ることに
よって性能を最大にすることが必要とされている。
とマスキング回路とを配する必要があるだけではなく、
アドレスと共に描画ルールを同時にチップに送ることに
よって性能を最大にすることが必要とされている。
【0017】上記の特許に於いては、RAMのランダム
ポート側に於いて単一クロックを利用して、アドレスレ
ジスタ及びデータレジスタに情報をロードすることを含
むRAMの動作、RAMの動作並びにRAMに於ける情
報の変更を制御することは、開示されていない。
ポート側に於いて単一クロックを利用して、アドレスレ
ジスタ及びデータレジスタに情報をロードすることを含
むRAMの動作、RAMの動作並びにRAMに於ける情
報の変更を制御することは、開示されていない。
【0018】従って、ここに記載した本発明は、以下の
目的を達成するものである。
目的を達成するものである。
【0019】(1)垂直線のためのアドレッシングが高
速となるダイナミックビデオランダムアクセスメモリを
提供すること。
速となるダイナミックビデオランダムアクセスメモリを
提供すること。
【0020】(2)垂直線がページ内の垂直ベクタとし
てアドレス指定されることができ、従って、垂直線を構
成する垂直ベクタのみがアドレス指定されるだけでよい
ダイナミックビデオランダムアクセスメモリを提供する
こと。
てアドレス指定されることができ、従って、垂直線を構
成する垂直ベクタのみがアドレス指定されるだけでよい
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【0021】(3)大容量メモリを有する単一チップ上
でベクタモードアドレッシング(水平及び垂直ベクタ)
とイメージモードアドレッシングとの双方を行うことが
できるダイナミックビデオランダムアクセスメモリを提
供すること。
でベクタモードアドレッシング(水平及び垂直ベクタ)
とイメージモードアドレッシングとの双方を行うことが
できるダイナミックビデオランダムアクセスメモリを提
供すること。
【0022】(4)格納されたビデオ情報のオンチップ
での変更を行うために必要なハードウェアを備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
での変更を行うために必要なハードウェアを備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【0023】(5)最小限の数の外部ピンを備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【0024】(6)ランダムアクセスメモリを有するチ
ップ上で描画ルール変更を行うための回路を備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
ップ上で描画ルール変更を行うための回路を備えている
ダイナミックビデオランダムアクセスメモリを提供する
こと。
【0025】(7)ランダムアクセスメモリを有するチ
ップ上に描画ルール及びマスキング回路を提供し、描画
ルールをアドレスと共に同時にチップに送ることによっ
て性能を最大にすることができる、ダイナミックビデオ
ランダムアクセスメモリを提供すること。
ップ上に描画ルール及びマスキング回路を提供し、描画
ルールをアドレスと共に同時にチップに送ることによっ
て性能を最大にすることができる、ダイナミックビデオ
ランダムアクセスメモリを提供すること。
【0026】(8)メモリのランダムポート側に於ける
単一クロックを利用して、アドレス及びデータレジスタ
への情報のロードを含むメモリの動作、メモリの動作並
びにメモリ内の情報の変更を制御することができる、ダ
イナミックランダムアクセスメモリを提供すること。
単一クロックを利用して、アドレス及びデータレジスタ
への情報のロードを含むメモリの動作、メモリの動作並
びにメモリ内の情報の変更を制御することができる、ダ
イナミックランダムアクセスメモリを提供すること。
【0027】(9)より高速の動作を提供しつつ、チッ
プへの、及びチップからの信号パスの数を最小にするこ
とができる、ダイナミックランダムアクセスメモリを提
供すること。
プへの、及びチップからの信号パスの数を最小にするこ
とができる、ダイナミックランダムアクセスメモリを提
供すること。
【0028】
【課題を解決するための手段】本発明のダイナミックビ
デオランダムアクセスメモリは、集積回路チップ上に配
され、バスに接続されたダイナミックビデオランダムア
クセスメモリに於いて、それぞれが所定のページコラム
位置及びページロウ位置を有するページであって、該ペ
ージ中のベクタロウ位置によって規定される複数の水平
ベクタ及び該ページ中のベクタコラムによって規定され
る複数の垂直ベクタをそれぞれが有している複数のn×
mビットのページを備え、ビデオ情報を格納するための
メモリ、変更すべき該メモリのページ中の水平ベクタ又
は垂直ベクタのアドレスであって、(a)該アドレス指
定されたページのページロウを規定するための第1の複
数ビット、(b)該アドレス指定されたページのページ
コラムを規定するための第2の複数ビット、及び(c)
該アドレス指定されたページのアドレス指定されたベク
タを規定するための第3の複数ビットを有するアドレス
を受け取るための、該バスに接続されたアドレス指定手
段、ソースデータを受け取るための、該バスに接続され
たデータ手段、並びに該メモリ中のアドレス指定された
ベクタに於いて該ソースデータを用いて、格納されてい
るビデオ情報を変更するための、該メモリ、該アドレス
指定手段、及び該データ手段に接続されている制御手段
を備えた、ベクタをアドレス指定するためのアーキテク
チャを有しており、そのことにより上記目的が達成され
る。
デオランダムアクセスメモリは、集積回路チップ上に配
され、バスに接続されたダイナミックビデオランダムア
クセスメモリに於いて、それぞれが所定のページコラム
位置及びページロウ位置を有するページであって、該ペ
ージ中のベクタロウ位置によって規定される複数の水平
ベクタ及び該ページ中のベクタコラムによって規定され
る複数の垂直ベクタをそれぞれが有している複数のn×
mビットのページを備え、ビデオ情報を格納するための
メモリ、変更すべき該メモリのページ中の水平ベクタ又
は垂直ベクタのアドレスであって、(a)該アドレス指
定されたページのページロウを規定するための第1の複
数ビット、(b)該アドレス指定されたページのページ
コラムを規定するための第2の複数ビット、及び(c)
該アドレス指定されたページのアドレス指定されたベク
タを規定するための第3の複数ビットを有するアドレス
を受け取るための、該バスに接続されたアドレス指定手
段、ソースデータを受け取るための、該バスに接続され
たデータ手段、並びに該メモリ中のアドレス指定された
ベクタに於いて該ソースデータを用いて、格納されてい
るビデオ情報を変更するための、該メモリ、該アドレス
指定手段、及び該データ手段に接続されている制御手段
を備えた、ベクタをアドレス指定するためのアーキテク
チャを有しており、そのことにより上記目的が達成され
る。
【0029】本発明のダイナミックビデオランダムアク
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、集積回路チップ、複数
の水平ベクタ及び垂直ベクタをそれぞれが有している複
数のn×mビットのページを備え、ビデオ情報を格納す
るための、該チップ上のメモリ、該メモリの該ページ中
の水平ベクタ又は垂直ベクタのアドレスであって、
(a)アドレス指定されたページを規定するための第1
の複数ビット、及び(b)該アドレス指定されたページ
内の水平ベクタ又は垂直ベクタを規定するための第2の
複数ビットを有するアドレスを受け取るための、該チッ
プ上に配され、該バスに接続されたアドレス指定手段、
並びに該メモリ中のアドレス指定されたベクタ位置に於
いて該ソースデータを用いて、格納されているビデオ情
報を変更するための、該メモリ、該アドレス指定手段、
及び該データ手段に接続されている、該チップ上の制御
手段を備えている。
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、集積回路チップ、複数
の水平ベクタ及び垂直ベクタをそれぞれが有している複
数のn×mビットのページを備え、ビデオ情報を格納す
るための、該チップ上のメモリ、該メモリの該ページ中
の水平ベクタ又は垂直ベクタのアドレスであって、
(a)アドレス指定されたページを規定するための第1
の複数ビット、及び(b)該アドレス指定されたページ
内の水平ベクタ又は垂直ベクタを規定するための第2の
複数ビットを有するアドレスを受け取るための、該チッ
プ上に配され、該バスに接続されたアドレス指定手段、
並びに該メモリ中のアドレス指定されたベクタ位置に於
いて該ソースデータを用いて、格納されているビデオ情
報を変更するための、該メモリ、該アドレス指定手段、
及び該データ手段に接続されている、該チップ上の制御
手段を備えている。
【0030】本発明のダイナミックビデオランダムアク
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、ベクタアドレス及びイ
メージアドレスのどちらかによってアドレス指定され、
ビデオ情報を格納するためのメモリであって、(a)該
ベクタアドレスモードに於いては、それぞれが該メモリ
中に所定のページコラム位置及びページロウ位置を有
し、該ページ中のベクタロウによって規定される複数の
水平ベクタ及び該ページ中のベクタコラムによって規定
される複数の垂直ベクタを含む複数のページを備え、
(b)該イメージアドレスモードに於いては、それぞれ
が複数のワードを含む複数の走査線を備えるメモリ、該
メモリ中の変更すべき水平ベクタ又は垂直ベクタのため
の、ベクタモードアドレスであって、(a)該アドレス
指定されたページのページロウを規定するための第1の
複数ビット、(b)該アドレス指定されたページのペー
ジコラムを規定するための第2の複数ビット、及び
(c)該アドレス指定されたページのアドレス指定され
たベクタを規定するための第3の複数ビットを有するベ
クタモードアドレス、該メモリ中の変更すべきワードの
イメージモードアドレスであって、(a)アドレス指定
されている走査線を規定するための第1の複数ビット、
及び(b)該アドレス指定された走査線中のアドレス指
定されたワードを規定するための第2の複数ビットを有
するイメージモードアドレスのどちらか、及びアドレス
モードを受け取るための、該バスに接続されたアドレス
指定手段、該ベクタアドレス又はイメージアドレスに於
いて格納されているビデオ情報を変更するために、ソー
スデータを受け取るための、該バスに接続されたデータ
手段、並びにイメージモードアドレス又はベクタモード
アドレスに於いて該ソースデータを用いて、格納されて
いるビデオ情報を変更するための、該メモリ、該アドレ
ス指定手段、及び該データ手段に接続されている制御手
段を備えた、イメージモード及びベクタモードのどちら
かに於いてアドレス指定するためのアーキテクチャを有
している。
セスメモリは、バスに接続されたダイナミックビデオラ
ンダムアクセスメモリに於いて、ベクタアドレス及びイ
メージアドレスのどちらかによってアドレス指定され、
ビデオ情報を格納するためのメモリであって、(a)該
ベクタアドレスモードに於いては、それぞれが該メモリ
中に所定のページコラム位置及びページロウ位置を有
し、該ページ中のベクタロウによって規定される複数の
水平ベクタ及び該ページ中のベクタコラムによって規定
される複数の垂直ベクタを含む複数のページを備え、
(b)該イメージアドレスモードに於いては、それぞれ
が複数のワードを含む複数の走査線を備えるメモリ、該
メモリ中の変更すべき水平ベクタ又は垂直ベクタのため
の、ベクタモードアドレスであって、(a)該アドレス
指定されたページのページロウを規定するための第1の
複数ビット、(b)該アドレス指定されたページのペー
ジコラムを規定するための第2の複数ビット、及び
(c)該アドレス指定されたページのアドレス指定され
たベクタを規定するための第3の複数ビットを有するベ
クタモードアドレス、該メモリ中の変更すべきワードの
イメージモードアドレスであって、(a)アドレス指定
されている走査線を規定するための第1の複数ビット、
及び(b)該アドレス指定された走査線中のアドレス指
定されたワードを規定するための第2の複数ビットを有
するイメージモードアドレスのどちらか、及びアドレス
モードを受け取るための、該バスに接続されたアドレス
指定手段、該ベクタアドレス又はイメージアドレスに於
いて格納されているビデオ情報を変更するために、ソー
スデータを受け取るための、該バスに接続されたデータ
手段、並びにイメージモードアドレス又はベクタモード
アドレスに於いて該ソースデータを用いて、格納されて
いるビデオ情報を変更するための、該メモリ、該アドレ
ス指定手段、及び該データ手段に接続されている制御手
段を備えた、イメージモード及びベクタモードのどちら
かに於いてアドレス指定するためのアーキテクチャを有
している。
【0031】本発明のダイナミックビデオランダムアク
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、該チップ上に配されたメモリであって、それ
ぞれが該メモリの中の所定のページコラム位置及びペー
ジロウ位置を有する複数のページを備え、該ページのそ
れぞれが該ページ中のベクタロウ位置によって規定され
る複数の水平ベクタ及び該ページ中のベクタコラムによ
って規定される複数の垂直ベクタをそれぞれが有してい
るメモリ中にビデオ情報を格納する手段、変更すべき該
メモリのページ中のベクタのアドレスであって、(a)
該アドレス指定されたページのページロウを規定するた
めの第1の複数ビット、(b)該アドレス指定されたペ
ージのページコラムを規定するための第2の複数ビッ
ト、及び(c)該アドレス指定されたページのアドレス
指定されたベクタを規定するための第3の複数ビットを
有するアドレスを、該バスを介して該チップ上で受け取
る手段、該アドレス指定されたページ中の該アドレス指
定されたベクタに於いて、格納されているビデオ情報を
変更するために、該バスを介して該チップ上でソースデ
ータを受け取る手段、並びに該メモリ中のアドレス指定
されたベクタ位置に於いて、格納されているビデオ情報
を該ソースデータを用いて、該チップ上で変更する手段
を備えている。本発明のダイナミックビデオランダムア
クセスメモリは、ランダムバス及びシリアルバスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、該ランダムバス及びシリアルバスに接続された単
一集積回路チップ、シリアルデータ転送モード、ベクタ
モード及びイメージモードに於いてアドレス指定され
る、ビデオ情報を格納するための、該チップ上に配され
たメモリであって、(a)該ベクタアドレスモードに於
いては、それぞれが複数の水平ベクタ及び垂直ベクタを
有する複数のページを、(b)該イメージアドレスモー
ドに於いては、それぞれが複数の走査ワードを有する複
数の走査線を、(c)該シリアルデータ転送モードに於
いては、それぞれが複数の部分走査ワードを有する複数
の部分走査線を備えているメモリ、動作モード、及び
(1)該メモリ中のベクタのためのベクタモードアドレ
ス、(2)該メモリ中の走査線のためのイメージモード
アドレス、及び(3)該メモリ中の部分走査線のための
シリアルデータ転送アドレスを受け取るために、該ラン
ダムバスに接続され、該チップ上に配されたアドレス指
定手段、イメージモードアドレス又はベクタモードアド
レスのメモリ位置に於いて情報をアクセスするために、
該メモリ及び該アドレス手段に接続され、該シリアルデ
ータ転送アドレスに於いて該メモリからの読み出しを行
うランダムポート制御手段、並びに該シリアルデータ転
送アドレスに於いて読み出された情報を該シリアルバス
に供給するための、該メモリに接続されているシリアル
ポート制御手段を備えている。
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、該チップ上に配されたメモリであって、それ
ぞれが該メモリの中の所定のページコラム位置及びペー
ジロウ位置を有する複数のページを備え、該ページのそ
れぞれが該ページ中のベクタロウ位置によって規定され
る複数の水平ベクタ及び該ページ中のベクタコラムによ
って規定される複数の垂直ベクタをそれぞれが有してい
るメモリ中にビデオ情報を格納する手段、変更すべき該
メモリのページ中のベクタのアドレスであって、(a)
該アドレス指定されたページのページロウを規定するた
めの第1の複数ビット、(b)該アドレス指定されたペ
ージのページコラムを規定するための第2の複数ビッ
ト、及び(c)該アドレス指定されたページのアドレス
指定されたベクタを規定するための第3の複数ビットを
有するアドレスを、該バスを介して該チップ上で受け取
る手段、該アドレス指定されたページ中の該アドレス指
定されたベクタに於いて、格納されているビデオ情報を
変更するために、該バスを介して該チップ上でソースデ
ータを受け取る手段、並びに該メモリ中のアドレス指定
されたベクタ位置に於いて、格納されているビデオ情報
を該ソースデータを用いて、該チップ上で変更する手段
を備えている。本発明のダイナミックビデオランダムア
クセスメモリは、ランダムバス及びシリアルバスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、該ランダムバス及びシリアルバスに接続された単
一集積回路チップ、シリアルデータ転送モード、ベクタ
モード及びイメージモードに於いてアドレス指定され
る、ビデオ情報を格納するための、該チップ上に配され
たメモリであって、(a)該ベクタアドレスモードに於
いては、それぞれが複数の水平ベクタ及び垂直ベクタを
有する複数のページを、(b)該イメージアドレスモー
ドに於いては、それぞれが複数の走査ワードを有する複
数の走査線を、(c)該シリアルデータ転送モードに於
いては、それぞれが複数の部分走査ワードを有する複数
の部分走査線を備えているメモリ、動作モード、及び
(1)該メモリ中のベクタのためのベクタモードアドレ
ス、(2)該メモリ中の走査線のためのイメージモード
アドレス、及び(3)該メモリ中の部分走査線のための
シリアルデータ転送アドレスを受け取るために、該ラン
ダムバスに接続され、該チップ上に配されたアドレス指
定手段、イメージモードアドレス又はベクタモードアド
レスのメモリ位置に於いて情報をアクセスするために、
該メモリ及び該アドレス手段に接続され、該シリアルデ
ータ転送アドレスに於いて該メモリからの読み出しを行
うランダムポート制御手段、並びに該シリアルデータ転
送アドレスに於いて読み出された情報を該シリアルバス
に供給するための、該メモリに接続されているシリアル
ポート制御手段を備えている。
【0032】本発明のダイナミックビデオランダムアク
セスメモリは、集積回路チップ上に配され、バスに接続
された高速ダイナミックビデオランダムアクセスメモリ
に於いて、情報を格納するためのメモリ、該メモリ内の
変更すべきベクタデータのアドレスを受け取るため、該
バスに接続されたアドレス指定手段、格納されている情
報の該ベクタデータを変更するための論理操作を指定す
る描画ルールデータと、変更に用いられる入力データで
あるソースデータとを受け取り、該ベクタデータ中の始
まりビット位置データと終わりビット位置データとであ
るSTART位置及びSTOP位置を更に受け取るた
め、該バスに接続されたデータ手段、格納すべき該ベク
タデータを得るために、該メモリに接続され、描画ルー
ルデータを受け取るための、該データ手段に接続されて
おり、格納されている情報の該ベクタデータと該ソース
データとを該描画ルール論理操作に従って論理的に組み
合せて、格納すべき情報の該ベクタデータを変更する描
画ルール手段、該START位置及びSTOP位置を得
るために、該データ手段に接続され、該ベクタデータの
STARTビット位置とSTOPビット位置との間のみ
に於いて該論理組合せの該メモリへの書込みを許容する
ために、該メモリに接続されているライトマスク手段、
並びに該描画ルール手段をアクティブにして、該論理組
合せを実行し、該STARTビット位置とSTOPビッ
ト位置との間のみに於いて、該論理組合せから得られる
情報の該変更されたベクタデータをメモリ内に書き込む
制御手段を備えた、該集積回路チップ上のアーキテクチ
ャを有している。
セスメモリは、集積回路チップ上に配され、バスに接続
された高速ダイナミックビデオランダムアクセスメモリ
に於いて、情報を格納するためのメモリ、該メモリ内の
変更すべきベクタデータのアドレスを受け取るため、該
バスに接続されたアドレス指定手段、格納されている情
報の該ベクタデータを変更するための論理操作を指定す
る描画ルールデータと、変更に用いられる入力データで
あるソースデータとを受け取り、該ベクタデータ中の始
まりビット位置データと終わりビット位置データとであ
るSTART位置及びSTOP位置を更に受け取るた
め、該バスに接続されたデータ手段、格納すべき該ベク
タデータを得るために、該メモリに接続され、描画ルー
ルデータを受け取るための、該データ手段に接続されて
おり、格納されている情報の該ベクタデータと該ソース
データとを該描画ルール論理操作に従って論理的に組み
合せて、格納すべき情報の該ベクタデータを変更する描
画ルール手段、該START位置及びSTOP位置を得
るために、該データ手段に接続され、該ベクタデータの
STARTビット位置とSTOPビット位置との間のみ
に於いて該論理組合せの該メモリへの書込みを許容する
ために、該メモリに接続されているライトマスク手段、
並びに該描画ルール手段をアクティブにして、該論理組
合せを実行し、該STARTビット位置とSTOPビッ
ト位置との間のみに於いて、該論理組合せから得られる
情報の該変更されたベクタデータをメモリ内に書き込む
制御手段を備えた、該集積回路チップ上のアーキテクチ
ャを有している。
【0033】前記アドレスが、前記メモリ中の格納され
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできるようにしてもよい。
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできるようにしてもよい。
【0034】本発明のダイナミックビデオランダムアク
セスメモリは、集積回路チップ上に配され、バスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、情報を格納するためのメモリ、変更すべき該メモ
リのページ中の該格納された情報のベクタデータのアド
レスを第1の時間間隔の間に受け取るための、該アドレ
スバスに接続されたアドレス指定手段、該ベクタデータ
を変更するための論理操作を指定する描画ルールデータ
を、該第1の時間間隔の間に受け取る、該データバスに
接続されたデータ手段、格納すべき情報の該ベクタデー
タを得るために、該メモリに接続され、そして、描画ル
ールを受け取るために、該データ手段に接続されてお
り、格納されている情報の該線と該ソースデータとを該
描画ルール論理操作に従って第2の時間間隔の間に論理
的に組み合せて、格納すべき情報の該ベクタデータを変
更する描画ルール手段、並びに該描画ルール手段を該第
2の時間間隔の間アクティブにして、該論理組合せを実
行するために、該メモリ、該アドレス手段、該データ手
段及び該描画ルール手段に接続され、第3の時間間隔の
間に、該論理的に組み合せられた情報をメモリ内に書き
込む制御手段を備えた、該集積回路上のアーキテクチャ
を有している。
セスメモリは、集積回路チップ上に配され、バスに接続
されたダイナミックビデオランダムアクセスメモリに於
いて、情報を格納するためのメモリ、変更すべき該メモ
リのページ中の該格納された情報のベクタデータのアド
レスを第1の時間間隔の間に受け取るための、該アドレ
スバスに接続されたアドレス指定手段、該ベクタデータ
を変更するための論理操作を指定する描画ルールデータ
を、該第1の時間間隔の間に受け取る、該データバスに
接続されたデータ手段、格納すべき情報の該ベクタデー
タを得るために、該メモリに接続され、そして、描画ル
ールを受け取るために、該データ手段に接続されてお
り、格納されている情報の該線と該ソースデータとを該
描画ルール論理操作に従って第2の時間間隔の間に論理
的に組み合せて、格納すべき情報の該ベクタデータを変
更する描画ルール手段、並びに該描画ルール手段を該第
2の時間間隔の間アクティブにして、該論理組合せを実
行するために、該メモリ、該アドレス手段、該データ手
段及び該描画ルール手段に接続され、第3の時間間隔の
間に、該論理的に組み合せられた情報をメモリ内に書き
込む制御手段を備えた、該集積回路上のアーキテクチャ
を有している。
【0035】前記第1の時間間隔、第2の時間間隔及び
第3の時間間隔が該バスを介して供給される単一のクロ
ック信号から得られているようにすることもできる。
第3の時間間隔が該バスを介して供給される単一のクロ
ック信号から得られているようにすることもできる。
【0036】前記アドレスが、前記メモリ中の格納され
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできる構成としてもよい。
ているイメージデータをアドレス指定するためのイメー
ジアドレス、又は該メモリ中の格納されているベクタデ
ータをアドレス指定するためのベクタアドレスを有して
おり、前記制御手段が、該イメージアドレス又は該ベク
タアドレスに基づいて該メモリを別々にアクセスするこ
とのできる構成としてもよい。
【0037】本発明のダイナミックビデオランダムアク
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、第1の時間間隔の間に、(a)メモリ中に格
納されている変更すべきベクタデータのアドレス、
(b)格納されているベクタデータを変更するための論
理操作を含む描画ルール、並びに(c)始まりビット位
置と終わりビット位置との間でベクタデータを変更する
ためのSTART位置及びSTOP位置をチップ上でバ
スから受け取る手段、アドレス指定されたベクタデータ
と論理的に組み合わせられるべきソースデータを、第1
の時間間隔の後の第2の時間間隔の間にチップ上でバス
から受け取る手段、受け取られた描画ルールデータの論
理操作に基づいて、アドレス指定されたベクタデータを
ソースデータを用いて、第2の時間間隔の後の第3の時
間間隔の間にチップ上で変更する手段、並びに第3の時
間間隔の後の第4の時間間隔の間に、STARTビット
位置及びSTOPビット位置の間に於いて、情報の変更
されたベクタデータを用いて、メモリに対して書き込む
を行う手段を備えている。
セスメモリは、単一集積回路チップ上に配され、バスに
接続されたダイナミックビデオランダムアクセスメモリ
に於いて、第1の時間間隔の間に、(a)メモリ中に格
納されている変更すべきベクタデータのアドレス、
(b)格納されているベクタデータを変更するための論
理操作を含む描画ルール、並びに(c)始まりビット位
置と終わりビット位置との間でベクタデータを変更する
ためのSTART位置及びSTOP位置をチップ上でバ
スから受け取る手段、アドレス指定されたベクタデータ
と論理的に組み合わせられるべきソースデータを、第1
の時間間隔の後の第2の時間間隔の間にチップ上でバス
から受け取る手段、受け取られた描画ルールデータの論
理操作に基づいて、アドレス指定されたベクタデータを
ソースデータを用いて、第2の時間間隔の後の第3の時
間間隔の間にチップ上で変更する手段、並びに第3の時
間間隔の後の第4の時間間隔の間に、STARTビット
位置及びSTOPビット位置の間に於いて、情報の変更
されたベクタデータを用いて、メモリに対して書き込む
を行う手段を備えている。
【0038】本発明のダイナミックランダムアクセスメ
モリは、単一クロックを運ぶバスに接続された、ダイナ
ミックランダムアクセスメモリに於いて、該メモリ中の
格納されている情報のアドレスを受け取るための、該バ
スに接続されているアドレス指定手段、ソースデータを
受け取るための、該バスに接続されているソース手段、
該アドレス指定され格納されている情報を該メモリから
該バスに供給するための、該メモリに接続された出力手
段、該アドレス指定され格納されている情報を得るため
に、該メモリに接続され、該ソースデータを得るため
に、該ソース手段に接続され、該アドレス指定され格納
されている情報と該ソースデータとを組み合わせて、該
格納されている情報を変更し、該変更された情報を該メ
モリ内に再び書き込む変更手段、並びに該バスに接続さ
れ、また、該アドレス手段、該ソース手段、該出力手
段、該変更手段、及び該メモリに接続され、該アドレス
手段、該ソース手段、該出力手段、該変更手段、及び該
メモリの動作を制御するために、該バスからの該単一ク
ロックの受取に応答する制御手段を備えたランダムポー
トを有している。
モリは、単一クロックを運ぶバスに接続された、ダイナ
ミックランダムアクセスメモリに於いて、該メモリ中の
格納されている情報のアドレスを受け取るための、該バ
スに接続されているアドレス指定手段、ソースデータを
受け取るための、該バスに接続されているソース手段、
該アドレス指定され格納されている情報を該メモリから
該バスに供給するための、該メモリに接続された出力手
段、該アドレス指定され格納されている情報を得るため
に、該メモリに接続され、該ソースデータを得るため
に、該ソース手段に接続され、該アドレス指定され格納
されている情報と該ソースデータとを組み合わせて、該
格納されている情報を変更し、該変更された情報を該メ
モリ内に再び書き込む変更手段、並びに該バスに接続さ
れ、また、該アドレス手段、該ソース手段、該出力手
段、該変更手段、及び該メモリに接続され、該アドレス
手段、該ソース手段、該出力手段、該変更手段、及び該
メモリの動作を制御するために、該バスからの該単一ク
ロックの受取に応答する制御手段を備えたランダムポー
トを有している。
【0039】前記制御手段がランダムステートマシンで
あり、前記バスが制御イネーブルを有し、該ランダムス
テートマシンが、前記単一クロックに基づいて、内部制
御パルスの所定のシーケンスを発生するために、制御イ
ネーブルのそれぞれ異なった組に応答するように構成す
ることもできる。
あり、前記バスが制御イネーブルを有し、該ランダムス
テートマシンが、前記単一クロックに基づいて、内部制
御パルスの所定のシーケンスを発生するために、制御イ
ネーブルのそれぞれ異なった組に応答するように構成す
ることもできる。
【0040】前記変更手段が前記単一クロックにより動
作する描画ルール手段を備え、該描画ルール手段は、前
記アドレス指定され格納されている情報を得るために、
前記メモリに接続され、前記ソースデータを得るため
に、前記ソース手段に接続されており、該描画ルール手
段は、該アドレス指定され格納されている情報と該ソー
スデータとを論理的に組み合わせ、その後に、格納され
ている情報の該アドレスに於いて、前記論理組合せを該
メモリに再び書き込むようにすることもできる。前記単
一クロックで動作する前記ソース手段が、前記アドレス
指定され格納されている情報を変更するための論理操作
である描画ルールを前記バスから受け取り、前記ソース
データが該変更の実行に用いられる入力データであり、
該ソース手段が、前記アドレス指定され格納されている
情報を変更するために、その間で該変更が起こる該アド
レス指定され格納されている情報中の始まりビット位置
と終わりビット位置とであるSTART位置及びSTO
P位置を更に受け取り、前記変更手段が、(a)該単一
クロックにより動作し、前記アドレス指定手段中の前記
アドレスに基づいた前記メモリからの該格納されている
情報を保持するための、該メモリに接続されている保持
手段、(b)該単一クロックにより動作し、該アドレス
指定され格納されている情報を得るために、該保持手段
に接続され、描画ルールを得るために該データ手段に接
続されており、該アドレス指定され格納されている情報
と該ソースデータとを該描画ルール論理操作に従って論
理的に組み合せて、該アドレス指定され格納されている
情報を変更する描画ルール手段、並びに(c)該単一ク
ロックにより動作し、該START位置及びSTOP位
置を得るために、該データ手段に接続され、該格納され
ている情報のSTARTビット位置とSTOPビット位
置との間のみに於いて該論理組合せの該書込みを許容す
るために、該メモリに接続されているライトマスク手段
を備えるようにしてもよい。
作する描画ルール手段を備え、該描画ルール手段は、前
記アドレス指定され格納されている情報を得るために、
前記メモリに接続され、前記ソースデータを得るため
に、前記ソース手段に接続されており、該描画ルール手
段は、該アドレス指定され格納されている情報と該ソー
スデータとを論理的に組み合わせ、その後に、格納され
ている情報の該アドレスに於いて、前記論理組合せを該
メモリに再び書き込むようにすることもできる。前記単
一クロックで動作する前記ソース手段が、前記アドレス
指定され格納されている情報を変更するための論理操作
である描画ルールを前記バスから受け取り、前記ソース
データが該変更の実行に用いられる入力データであり、
該ソース手段が、前記アドレス指定され格納されている
情報を変更するために、その間で該変更が起こる該アド
レス指定され格納されている情報中の始まりビット位置
と終わりビット位置とであるSTART位置及びSTO
P位置を更に受け取り、前記変更手段が、(a)該単一
クロックにより動作し、前記アドレス指定手段中の前記
アドレスに基づいた前記メモリからの該格納されている
情報を保持するための、該メモリに接続されている保持
手段、(b)該単一クロックにより動作し、該アドレス
指定され格納されている情報を得るために、該保持手段
に接続され、描画ルールを得るために該データ手段に接
続されており、該アドレス指定され格納されている情報
と該ソースデータとを該描画ルール論理操作に従って論
理的に組み合せて、該アドレス指定され格納されている
情報を変更する描画ルール手段、並びに(c)該単一ク
ロックにより動作し、該START位置及びSTOP位
置を得るために、該データ手段に接続され、該格納され
ている情報のSTARTビット位置とSTOPビット位
置との間のみに於いて該論理組合せの該書込みを許容す
るために、該メモリに接続されているライトマスク手段
を備えるようにしてもよい。
【0041】本発明のダイナミックランダムアクセスメ
モリは、ランダムポートバス及びシリアルポートバスに
接続されたダイナミックランダムアクセスメモリに於い
て、該ランダムポートバスが、アドレス、データ、ラン
ダムポート制御イネーブル、及び単一ランダムポートク
ロック信号を運び、該シリアルポートバスが、シリアル
データ、シリアルポート制御イネーブル、及び単一シリ
アルポートクロック信号を運び、該ランダムポートバス
及びシリアルポートバスに接続された単一集積回路チッ
プ、情報を格納するための、該チップ上のメモリ、
(1)該メモリのためのランダムアクセスアドレス及び
(2)該メモリのためのシリアルデータ転送アドレスで
ある該アドレスを受け取るための、該単一ランダムポー
トクロック信号によって動作し、該ランダムポートから
の該ランダムポート制御イネーブルを受け取り、該受け
取られたランダムアクセスアドレスのメモリ位置に於い
て情報をアクセスするために該メモリに接続され、該受
け取られたシリアルデータ転送アドレスに於いて該メモ
リから情報を読み出す、該チップ上のランダムポート手
段、並びに該読み出された情報を該シリアルデータ転送
アドレスに於ける該メモリから該シリアルポートバスに
供給するための、該単一シリアルポートクロック信号に
よって動作し、該シリアルポート制御イネーブルを受け
取る、該チップ上のシリアルポート手段を備えている。
モリは、ランダムポートバス及びシリアルポートバスに
接続されたダイナミックランダムアクセスメモリに於い
て、該ランダムポートバスが、アドレス、データ、ラン
ダムポート制御イネーブル、及び単一ランダムポートク
ロック信号を運び、該シリアルポートバスが、シリアル
データ、シリアルポート制御イネーブル、及び単一シリ
アルポートクロック信号を運び、該ランダムポートバス
及びシリアルポートバスに接続された単一集積回路チッ
プ、情報を格納するための、該チップ上のメモリ、
(1)該メモリのためのランダムアクセスアドレス及び
(2)該メモリのためのシリアルデータ転送アドレスで
ある該アドレスを受け取るための、該単一ランダムポー
トクロック信号によって動作し、該ランダムポートから
の該ランダムポート制御イネーブルを受け取り、該受け
取られたランダムアクセスアドレスのメモリ位置に於い
て情報をアクセスするために該メモリに接続され、該受
け取られたシリアルデータ転送アドレスに於いて該メモ
リから情報を読み出す、該チップ上のランダムポート手
段、並びに該読み出された情報を該シリアルデータ転送
アドレスに於ける該メモリから該シリアルポートバスに
供給するための、該単一シリアルポートクロック信号に
よって動作し、該シリアルポート制御イネーブルを受け
取る、該チップ上のシリアルポート手段を備えている。
【0042】本発明のダイナミックランダムアクセスメ
モリは、単一集積回路上に配されたダイナミックランダ
ムアクセスメモリであって、ランダムポート及び該ダイ
ナミックランダムアクセスメモリとランダムポートバス
とをインターフェイスするランダムポートを制御する制
御手段を有し、該制御手段が、各組が該ランダムポート
の動作の異なったモードに対応する複数組の制御信号の
1組を該ランダムポートバスから受け取る手段、該受け
取られた1組に対応するランダムポートの動作を制御す
るため、内部制御イネーブルパルスの所定のシーケンス
を構成する手段、ランダムポートバスを介して、所定の
周波数を有する単一クロック信号を受け取る手段、及び
ランダムポートが制御信号の受け取られた組に対応する
動作のモードで動作するように、受け取られた単一クロ
ックのクロックパルスによって、内部制御イネーブルパ
ルスの構成された所定のシーケンスを実行する手段を備
えている。
モリは、単一集積回路上に配されたダイナミックランダ
ムアクセスメモリであって、ランダムポート及び該ダイ
ナミックランダムアクセスメモリとランダムポートバス
とをインターフェイスするランダムポートを制御する制
御手段を有し、該制御手段が、各組が該ランダムポート
の動作の異なったモードに対応する複数組の制御信号の
1組を該ランダムポートバスから受け取る手段、該受け
取られた1組に対応するランダムポートの動作を制御す
るため、内部制御イネーブルパルスの所定のシーケンス
を構成する手段、ランダムポートバスを介して、所定の
周波数を有する単一クロック信号を受け取る手段、及び
ランダムポートが制御信号の受け取られた組に対応する
動作のモードで動作するように、受け取られた単一クロ
ックのクロックパルスによって、内部制御イネーブルパ
ルスの構成された所定のシーケンスを実行する手段を備
えている。
【0043】本発明は、好ましい実施例に於いて、ラン
ダムポート及びシリアルポートを有する1,310,720ビッ
トのデュアルポートダイナミックメモリである。メモリ
には100万ビットをかなり上回る情報が格納されてい
る。ランダムポートは2個のアクセスモード、即ち、3
2×32ビットのページへのベクタアクセス及び16×
1のワードへのイメージアクセスをサポートする。シリ
アルポートは8個の32ビットダイナミックラッチを備
えており、これらによってスクリーンのリフレッシュの
ための256個の連続したビットが提供される。本発明
のダイナミックビデオRAMには、描画ルールサイクル
が内蔵され、同期操作のためのクロックされた(clocke
d)ランダムポート、最適化されたベクタ操作及び16
ビット読出し書込みアクセスが組み込まれている。
ダムポート及びシリアルポートを有する1,310,720ビッ
トのデュアルポートダイナミックメモリである。メモリ
には100万ビットをかなり上回る情報が格納されてい
る。ランダムポートは2個のアクセスモード、即ち、3
2×32ビットのページへのベクタアクセス及び16×
1のワードへのイメージアクセスをサポートする。シリ
アルポートは8個の32ビットダイナミックラッチを備
えており、これらによってスクリーンのリフレッシュの
ための256個の連続したビットが提供される。本発明
のダイナミックビデオRAMには、描画ルールサイクル
が内蔵され、同期操作のためのクロックされた(clocke
d)ランダムポート、最適化されたベクタ操作及び16
ビット読出し書込みアクセスが組み込まれている。
【0044】好ましい実施例では、ビデオRAMがチッ
プ上にパッケージされ、該チップに於いてランダムポー
トが11ピンのアドレス、16ピンのデータパス、チッ
プセレクト、ベクタ/イメージセレクト、読出し/書込
み信号及びランダムポートクロックによってアクセスさ
れる。シリアルポートはシリアルクロック、シリアル出
力イネーブル、ロード信号及び4個のシリアル出力デー
タラインによってサポートされる。チップには、少なく
とも2個のVccラインと2個のVssラインによって
電力が供給される。好ましい実施例では、少なくとも4
4個のピンがこのチップ上に設けられているが、さらに
多くのピンが設けられていてもよい。
プ上にパッケージされ、該チップに於いてランダムポー
トが11ピンのアドレス、16ピンのデータパス、チッ
プセレクト、ベクタ/イメージセレクト、読出し/書込
み信号及びランダムポートクロックによってアクセスさ
れる。シリアルポートはシリアルクロック、シリアル出
力イネーブル、ロード信号及び4個のシリアル出力デー
タラインによってサポートされる。チップには、少なく
とも2個のVccラインと2個のVssラインによって
電力が供給される。好ましい実施例では、少なくとも4
4個のピンがこのチップ上に設けられているが、さらに
多くのピンが設けられていてもよい。
【0045】ベクタ動作モードに於いて、本発明のダイ
ナミックビデオRAMは、水平ベクタと垂直ベクタとの
双方を32×32のビットページに書き込む。好ましい
実施例のページ内のセルは、32ビットの垂直又は水平
ベクタコラム又はロウとしてアドレス指定される。しか
し、呼び出しに於いては、「n」×「m」などの何れか
所望のものが選択され得る。アドレスによって、ベクタ
のページ位置及びページ内でのベクタのロウ・コラムが
選択される。データラインは、ページ内に於けるSTA
RT位置及びSTOP位置、並びにセル内でのベクタの
水平/垂直の向きを運ぶ。ベクタに対する描画ルールも
また、デフォールトでは常に1とされるベクタソースと
共に、データラインによって運ばれる。一旦選択される
と、ベクタページは、コラム又はロウ並びにSTART
位置及びSTOP位置を特定する一連のページモードサ
イクルとしてアクセスされ得る。好ましい実施例では、
ベクタは書込み専用である。
ナミックビデオRAMは、水平ベクタと垂直ベクタとの
双方を32×32のビットページに書き込む。好ましい
実施例のページ内のセルは、32ビットの垂直又は水平
ベクタコラム又はロウとしてアドレス指定される。しか
し、呼び出しに於いては、「n」×「m」などの何れか
所望のものが選択され得る。アドレスによって、ベクタ
のページ位置及びページ内でのベクタのロウ・コラムが
選択される。データラインは、ページ内に於けるSTA
RT位置及びSTOP位置、並びにセル内でのベクタの
水平/垂直の向きを運ぶ。ベクタに対する描画ルールも
また、デフォールトでは常に1とされるベクタソースと
共に、データラインによって運ばれる。一旦選択される
と、ベクタページは、コラム又はロウ並びにSTART
位置及びSTOP位置を特定する一連のページモードサ
イクルとしてアクセスされ得る。好ましい実施例では、
ベクタは書込み専用である。
【0046】イメージ動作モードに於いては、本発明の
ダイナミックビデオRAMによって、ランダムアクセス
メモリポートアレイへの直接書込み、及びこれからの直
接読出しが可能となる。書込みに際しては、アドレスラ
インのアドレス入力によって、ベクタモードに於いて選
択されたページと同等のものである32×32ビットの
ページが選択される。ページ内のロウは、ベクタモード
に於いて選択されたベクタロウと同等のものである。ワ
ードは、サイクルの第1のデータモードに於いて特定さ
れたSTART位置及びSTOP位置に従ってマスクさ
れる。この第1のデータワードもまた描画ルール仕様を
備えている。サイクルの第2のデータワードは、16ビ
ット幅のイメージワードを保持している。読出しもま
た、16ビット幅であり、アドレスは書込みサイクルに
於いて特定される。その際には、ロウの中で最下位又は
最上位の何れのワードが16ビットデータバス上に配さ
れているかを制御するために最下位のアドレスが追加さ
れる。START、STOP及び描画ルールはリードサ
イクルに影響を与えない。ページモードは、読出し及び
書込みの双方のために作動し、これによって、1個のペ
ージサイクルで32×32のページ全てがアクセスされ
得る。本発明に於いて、メモリに従来の内部リフレッシ
ュが備えられている。
ダイナミックビデオRAMによって、ランダムアクセス
メモリポートアレイへの直接書込み、及びこれからの直
接読出しが可能となる。書込みに際しては、アドレスラ
インのアドレス入力によって、ベクタモードに於いて選
択されたページと同等のものである32×32ビットの
ページが選択される。ページ内のロウは、ベクタモード
に於いて選択されたベクタロウと同等のものである。ワ
ードは、サイクルの第1のデータモードに於いて特定さ
れたSTART位置及びSTOP位置に従ってマスクさ
れる。この第1のデータワードもまた描画ルール仕様を
備えている。サイクルの第2のデータワードは、16ビ
ット幅のイメージワードを保持している。読出しもま
た、16ビット幅であり、アドレスは書込みサイクルに
於いて特定される。その際には、ロウの中で最下位又は
最上位の何れのワードが16ビットデータバス上に配さ
れているかを制御するために最下位のアドレスが追加さ
れる。START、STOP及び描画ルールはリードサ
イクルに影響を与えない。ページモードは、読出し及び
書込みの双方のために作動し、これによって、1個のペ
ージサイクルで32×32のページ全てがアクセスされ
得る。本発明に於いて、メモリに従来の内部リフレッシ
ュが備えられている。
【0047】最後に、シフトレジスタへのデータの転送
は、ベクタ/イメージラインがベクタに設定され、読出
し/書込みラインが読出しに設定されたサイクルを実行
することによって達成される。これによって、256個
のセルの内容が、シリアルポートレジスタにすぐにロー
ドされ得るようにされているダイナミックラッチに配置
される。わずか256個のセルが内部ラッチに書き込ま
れている間に、8,192個のセルが全てシリアルデー
タ転送中にアクセスされ、リフレッシュされる。転送中
に転送された256ビットは、部分走査線と称される。
置換ルールは、シリアルデータ転送に影響を与えない。
は、ベクタ/イメージラインがベクタに設定され、読出
し/書込みラインが読出しに設定されたサイクルを実行
することによって達成される。これによって、256個
のセルの内容が、シリアルポートレジスタにすぐにロー
ドされ得るようにされているダイナミックラッチに配置
される。わずか256個のセルが内部ラッチに書き込ま
れている間に、8,192個のセルが全てシリアルデー
タ転送中にアクセスされ、リフレッシュされる。転送中
に転送された256ビットは、部分走査線と称される。
置換ルールは、シリアルデータ転送に影響を与えない。
【0048】上記の全てのランダムポート動作(即ち、
シリアルポートを介しての転送ではない)は、ランダム
ステートマシンに送られた単一のクロックパルスを使用
することにより、さらにV/I(ベクタ・イメージ)、
R/W(読出し・書込み)、リフレッシュ及びCS(チ
ップセレクト)コントロールラインのイネーブルレベル
と共に行われる。
シリアルポートを介しての転送ではない)は、ランダム
ステートマシンに送られた単一のクロックパルスを使用
することにより、さらにV/I(ベクタ・イメージ)、
R/W(読出し・書込み)、リフレッシュ及びCS(チ
ップセレクト)コントロールラインのイネーブルレベル
と共に行われる。
【0049】また本発明のダイナミックランダムアクセ
スメモリは、情報を格納する複数のメモリセルを含むメ
モリブロックと、第1アドレスと第2アドレスとを受け
取り、外部クロック信号の第1のエッジに応答して前記
第1アドレスを出力として提供し、前記外部クロック信
号の前記第1のエッジと異なる第2のエッジに応答して
前記第2アドレスを出力として提供するアドレス入力手
段と、上位ビット部分と下位ビット部分とを含むデータ
を受け取り、前記外部クロック信号の第3エッジに応答
して前記データを出力として提供するデータ入力手段
と、前記データの上位ビット部分と下位ビット部分との
うちのいずれか一方を選択することを指示する選択指示
信号を受け取り、前記外部クロック信号の第4エッジに
応答して前記選択指示信号を出力として提供する選択指
示信号入力手段と、前記選択指示信号に応じて前記デー
タ入力手段によって提供される前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
る選択手段と、前記選択手段によって選択された前記デ
ータの上位ビット部分と下位ビット部分とのうちのいず
れか一方を前記第1アドレスと前記第2アドレスとに対
応する前記メモリブロックの位置に書き込む書き込み手
段とを備えている。
スメモリは、情報を格納する複数のメモリセルを含むメ
モリブロックと、第1アドレスと第2アドレスとを受け
取り、外部クロック信号の第1のエッジに応答して前記
第1アドレスを出力として提供し、前記外部クロック信
号の前記第1のエッジと異なる第2のエッジに応答して
前記第2アドレスを出力として提供するアドレス入力手
段と、上位ビット部分と下位ビット部分とを含むデータ
を受け取り、前記外部クロック信号の第3エッジに応答
して前記データを出力として提供するデータ入力手段
と、前記データの上位ビット部分と下位ビット部分との
うちのいずれか一方を選択することを指示する選択指示
信号を受け取り、前記外部クロック信号の第4エッジに
応答して前記選択指示信号を出力として提供する選択指
示信号入力手段と、前記選択指示信号に応じて前記デー
タ入力手段によって提供される前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
る選択手段と、前記選択手段によって選択された前記デ
ータの上位ビット部分と下位ビット部分とのうちのいず
れか一方を前記第1アドレスと前記第2アドレスとに対
応する前記メモリブロックの位置に書き込む書き込み手
段とを備えている。
【0050】また本発明の他のダイナミックランダムア
クセスメモリは、前記メモリブロックにおける位置を特
定するためのアドレスを入力するアドレスバスと、デー
タを入出力するデータバスと、内部動作を制御するため
の制御信号を入力する制御信号バスとに接続されたダイ
ナミックランダムアクセスメモリであって、情報を格納
する複数のメモリセルを含むメモリブロックと、第1ア
ドレスと第2アドレスとを前記アドレスバスを介して受
け取り、外部クロック信号の第1のエッジに応答して前
記第1アドレスを出力として提供し、前記外部クロック
信号の前記第1のエッジと異なる第2のエッジに応答し
て前記第2アドレスを出力として提供するアドレス入力
手段と、上位ビット部分と下位ビット部分とを含むデー
タを前記データバスを介して受け取り、前記外部クロッ
ク信号の第3エッジに応答して前記データを出力として
提供するデータ入力手段と、前記データの上位ビット部
分と下位ビット部分とのうちのいずれか一方を選択する
ことを指示する選択指示信号を前記データバスとは異な
るバスを介して受け取り、前記外部クロック信号の第4
エッジに応答して前記選択指示信号を出力として提供す
る選択指示信号入力手段と、前記選択指示信号に応じて
前記データ入力手段によって提供される前記データの上
位ビット部分と下位ビット部分とのうちのいずれか一方
を選択する選択手段と、前記選択手段によって選択され
た前記データの上位ビット部分と下位ビット部分とのう
ちのいずれか一方を前記第1アドレスと前記第2アドレ
スとに対応する前記メモリブロックの位置に書き込む書
き込み手段とを備えている。
クセスメモリは、前記メモリブロックにおける位置を特
定するためのアドレスを入力するアドレスバスと、デー
タを入出力するデータバスと、内部動作を制御するため
の制御信号を入力する制御信号バスとに接続されたダイ
ナミックランダムアクセスメモリであって、情報を格納
する複数のメモリセルを含むメモリブロックと、第1ア
ドレスと第2アドレスとを前記アドレスバスを介して受
け取り、外部クロック信号の第1のエッジに応答して前
記第1アドレスを出力として提供し、前記外部クロック
信号の前記第1のエッジと異なる第2のエッジに応答し
て前記第2アドレスを出力として提供するアドレス入力
手段と、上位ビット部分と下位ビット部分とを含むデー
タを前記データバスを介して受け取り、前記外部クロッ
ク信号の第3エッジに応答して前記データを出力として
提供するデータ入力手段と、前記データの上位ビット部
分と下位ビット部分とのうちのいずれか一方を選択する
ことを指示する選択指示信号を前記データバスとは異な
るバスを介して受け取り、前記外部クロック信号の第4
エッジに応答して前記選択指示信号を出力として提供す
る選択指示信号入力手段と、前記選択指示信号に応じて
前記データ入力手段によって提供される前記データの上
位ビット部分と下位ビット部分とのうちのいずれか一方
を選択する選択手段と、前記選択手段によって選択され
た前記データの上位ビット部分と下位ビット部分とのう
ちのいずれか一方を前記第1アドレスと前記第2アドレ
スとに対応する前記メモリブロックの位置に書き込む書
き込み手段とを備えている。
【0051】また本発明のダイナミックランダムアクセ
スメモリのアクセス方法は、情報を格納する複数のメモ
リセルを含むメモリブロックと、第1アドレスと第2ア
ドレスとを受け取るアドレス入力手段と、上位ビット部
分と下位ビット部分とを含むデータを受け取るデータ入
力手段と、前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を選択することを指示する選
択指示信号を受け取る選択指示信号入力手段と、前記デ
ータの上位ビット部分と下位ビット部分とのうちのいず
れか一方を選択する選択手段と、前記選択手段によって
選択された前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を前記メモリブロックに書き
込む書き込み手段とを有するダイナミックランダムアク
セスメモリのアクセス方法であって、a)外部クロック
信号の第1のエッジに応答して前記第1アドレスを前記
アドレス入力手段に保持するステップと、b)前記外部
クロック信号の前記第1のエッジとは異なる第2のエッ
ジに応答して前記第2アドレスを前記アドレス入力手段
に保持するステップと、c)前記外部クロック信号の第
3のエッジに応答して前記データを前記データ入力手段
に保持するステップと、d)前記外部クロック信号の第
4のエッジに応答して前記選択指示信号を前記選択指示
信号入力手段に保持するステップと、e)前記選択指示
信号に応じて前記データの上位ビット部分と下位ビット
部分とのうちのいずれか一方を選択するステップと、
f)ステップe)で選択された前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を前記第
1アドレスと前記第2アドレスとに対応する前記メモリ
ブロックの位置に書き込むステップとを包含する。
スメモリのアクセス方法は、情報を格納する複数のメモ
リセルを含むメモリブロックと、第1アドレスと第2ア
ドレスとを受け取るアドレス入力手段と、上位ビット部
分と下位ビット部分とを含むデータを受け取るデータ入
力手段と、前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を選択することを指示する選
択指示信号を受け取る選択指示信号入力手段と、前記デ
ータの上位ビット部分と下位ビット部分とのうちのいず
れか一方を選択する選択手段と、前記選択手段によって
選択された前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を前記メモリブロックに書き
込む書き込み手段とを有するダイナミックランダムアク
セスメモリのアクセス方法であって、a)外部クロック
信号の第1のエッジに応答して前記第1アドレスを前記
アドレス入力手段に保持するステップと、b)前記外部
クロック信号の前記第1のエッジとは異なる第2のエッ
ジに応答して前記第2アドレスを前記アドレス入力手段
に保持するステップと、c)前記外部クロック信号の第
3のエッジに応答して前記データを前記データ入力手段
に保持するステップと、d)前記外部クロック信号の第
4のエッジに応答して前記選択指示信号を前記選択指示
信号入力手段に保持するステップと、e)前記選択指示
信号に応じて前記データの上位ビット部分と下位ビット
部分とのうちのいずれか一方を選択するステップと、
f)ステップe)で選択された前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を前記第
1アドレスと前記第2アドレスとに対応する前記メモリ
ブロックの位置に書き込むステップとを包含する。
【0052】また本発明の他のダイナミックランダムア
クセスメモリのアクセス方法は、情報を格納する複数の
メモリセルを含むメモリブロックと、第1アドレスと第
2アドレスとを受け取るアドレス入力手段と、前記メモ
リブロックから情報を出力する出力手段と、上位ビット
部分と下位ビット部分とを含むデータを受け取るデータ
入力手段と、前記データの上位ビット部分と下位ビット
部分とのうちのいずれか一方を選択することを指示する
選択指示信号を受け取る選択指示信号入力手段と、前記
データの上位ビット部分と下位ビット部分とのうちのい
ずれか一方を選択する選択手段と、前記選択手段によっ
て選択された前記データの上位ビット部分と下位ビット
部分とのうちのいずれか一方を前記メモリブロックに書
き込む書き込み手段とを有するダイナミックランダムア
クセスメモリのアクセス方法であって、a)外部クロッ
ク信号の第1のエッジに応答して前記第1アドレスを前
記アドレス入力手段に保持するステップと、b)前記外
部クロック信号の前記第1のエッジとは異なる第2のエ
ッジに応答して前記第2アドレスを前記アドレス入力手
段に保持するステップと、c)前記外部クロック信号の
第3のエッジに応答して前記第1アドレスと前記第2ア
ドレスとに対応する前記メモリブロックの位置に格納さ
れる情報を出力するステップと、d)前記外部クロック
信号の第4のエッジに応答して前記データを前記データ
入力手段に保持するステップと、e)前記外部クロック
信号の第5のエッジに応答して前記選択指示信号を前記
選択指示信号入力手段に保持するステップと、f)前記
選択指示信号に応じて前記データの上位ビット部分と下
位ビット部分とのうちのいずれか一方を選択するステッ
プと、g)ステップf)で選択された前記データの上位
ビット部分と下位ビット部分とのうちのいずれか一方を
前記第1アドレスと前記第2アドレスとに対応する前記
メモリブロックの位置に書き込むステップとを包含す
る。
クセスメモリのアクセス方法は、情報を格納する複数の
メモリセルを含むメモリブロックと、第1アドレスと第
2アドレスとを受け取るアドレス入力手段と、前記メモ
リブロックから情報を出力する出力手段と、上位ビット
部分と下位ビット部分とを含むデータを受け取るデータ
入力手段と、前記データの上位ビット部分と下位ビット
部分とのうちのいずれか一方を選択することを指示する
選択指示信号を受け取る選択指示信号入力手段と、前記
データの上位ビット部分と下位ビット部分とのうちのい
ずれか一方を選択する選択手段と、前記選択手段によっ
て選択された前記データの上位ビット部分と下位ビット
部分とのうちのいずれか一方を前記メモリブロックに書
き込む書き込み手段とを有するダイナミックランダムア
クセスメモリのアクセス方法であって、a)外部クロッ
ク信号の第1のエッジに応答して前記第1アドレスを前
記アドレス入力手段に保持するステップと、b)前記外
部クロック信号の前記第1のエッジとは異なる第2のエ
ッジに応答して前記第2アドレスを前記アドレス入力手
段に保持するステップと、c)前記外部クロック信号の
第3のエッジに応答して前記第1アドレスと前記第2ア
ドレスとに対応する前記メモリブロックの位置に格納さ
れる情報を出力するステップと、d)前記外部クロック
信号の第4のエッジに応答して前記データを前記データ
入力手段に保持するステップと、e)前記外部クロック
信号の第5のエッジに応答して前記選択指示信号を前記
選択指示信号入力手段に保持するステップと、f)前記
選択指示信号に応じて前記データの上位ビット部分と下
位ビット部分とのうちのいずれか一方を選択するステッ
プと、g)ステップf)で選択された前記データの上位
ビット部分と下位ビット部分とのうちのいずれか一方を
前記第1アドレスと前記第2アドレスとに対応する前記
メモリブロックの位置に書き込むステップとを包含す
る。
【0053】また本発明のシステムは、メモリと、前記
メモリをアクセスする回路と、前記回路を前記メモリに
接続するバスとを備えたシステムであって、前記回路
は、第1アドレスと第2アドレスとを前記バスに提供す
る手段と、上位ビット部分と下位ビット部分とを含むデ
ータを前記バスに提供する手段と、前記データの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方を選
択することを指示する選択指示信号を前記バスに提供す
る手段とを備えており、前記第1アドレスはクロック信
号の第1のエッジで前記バスの上で有効であり、前記第
2アドレスは前記クロック信号の第2のエッジで前記バ
スの上で有効であり、前記クロック信号の前記第1のエ
ッジは前記クロック信号の前記第2のエッジとは異なっ
ており、前記データは前記クロック信号の第3のエッジ
で前記バスの上で有効であり、前記選択指示信号は前記
クロック信号の第4のエッジで前記バスの上で有効であ
り、前記メモリは、情報を格納する複数のメモリセルを
含むメモリブロックと、前記第1アドレスと前記第2ア
ドレスとを前記バスを介して受け取り、前記クロック信
号の前記第1のエッジに応答して前記第1アドレスを出
力として提供し、前記クロック信号の前記第2のエッジ
に応答して前記第2アドレスを出力として提供するアド
レス入力手段と、前記データを前記バスを介して受け取
り、前記クロック信号の前記第3エッジに応答して前記
データを出力として提供するデータ入力手段と、前記選
択指示信号を前記バスを介して受け取り、前記クロック
信号の前記第4エッジに応答して前記選択指示信号を出
力として提供する選択指示信号入力手段と、前記選択指
示信号に応じて前記データ入力手段によって提供される
前記データの上位ビット部分と下位ビット部分とのうち
のいずれか一方を選択する選択手段と、前記選択手段に
よって選択された前記データの上位ビット部分と下位ビ
ット部分とのうちのいずれか一方を前記第1アドレスと
前記第2アドレスとに対応する前記メモリブロックの位
置に書き込む書き込み手段とを備えたダイナミックラン
ダムアクセスメモリである。
メモリをアクセスする回路と、前記回路を前記メモリに
接続するバスとを備えたシステムであって、前記回路
は、第1アドレスと第2アドレスとを前記バスに提供す
る手段と、上位ビット部分と下位ビット部分とを含むデ
ータを前記バスに提供する手段と、前記データの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方を選
択することを指示する選択指示信号を前記バスに提供す
る手段とを備えており、前記第1アドレスはクロック信
号の第1のエッジで前記バスの上で有効であり、前記第
2アドレスは前記クロック信号の第2のエッジで前記バ
スの上で有効であり、前記クロック信号の前記第1のエ
ッジは前記クロック信号の前記第2のエッジとは異なっ
ており、前記データは前記クロック信号の第3のエッジ
で前記バスの上で有効であり、前記選択指示信号は前記
クロック信号の第4のエッジで前記バスの上で有効であ
り、前記メモリは、情報を格納する複数のメモリセルを
含むメモリブロックと、前記第1アドレスと前記第2ア
ドレスとを前記バスを介して受け取り、前記クロック信
号の前記第1のエッジに応答して前記第1アドレスを出
力として提供し、前記クロック信号の前記第2のエッジ
に応答して前記第2アドレスを出力として提供するアド
レス入力手段と、前記データを前記バスを介して受け取
り、前記クロック信号の前記第3エッジに応答して前記
データを出力として提供するデータ入力手段と、前記選
択指示信号を前記バスを介して受け取り、前記クロック
信号の前記第4エッジに応答して前記選択指示信号を出
力として提供する選択指示信号入力手段と、前記選択指
示信号に応じて前記データ入力手段によって提供される
前記データの上位ビット部分と下位ビット部分とのうち
のいずれか一方を選択する選択手段と、前記選択手段に
よって選択された前記データの上位ビット部分と下位ビ
ット部分とのうちのいずれか一方を前記第1アドレスと
前記第2アドレスとに対応する前記メモリブロックの位
置に書き込む書き込み手段とを備えたダイナミックラン
ダムアクセスメモリである。
【0054】また本発明の他のシステムは、メモリと、
前記メモリをアクセスする回路と、前記回路を前記メモ
リに接続するバスとを備えたシステムであって、前記バ
スは、前記メモリブロックにおける位置を特定するため
のアドレスを前記メモリに入力するアドレスバスと、デ
ータを前記メモリに入出力するデータバスと、内部動作
を制御するための制御信号を前記メモリに入力する制御
信号バスとを含んでおり、前記回路は、第1アドレスと
第2アドレスとを前記アドレスバスに提供する手段と、
上位ビット部分と下位ビット部分とを含むデータを前記
データバスに提供する手段と、前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
ることを指示する選択指示信号を前記データバスとは異
なるバスに提供する手段とを備えており、前記第1アド
レスはクロック信号の第1のエッジで前記アドレスバス
の上で有効であり、前記第2アドレスは前記クロック信
号の第2のエッジで前記アドレスバスの上で有効であ
り、前記クロック信号の前記第1のエッジは前記クロッ
ク信号の前記第2のエッジとは異なっており、前記デー
タは前記クロック信号の第3のエッジで前記データバス
の上で有効であり、前記選択指示信号は前記クロック信
号の第4のエッジで前記データバスとは異なるバスの上
で有効であり、前記メモリは、情報を格納する複数のメ
モリセルを含むメモリブロックと、前記第1アドレスと
前記第2アドレスとを前記アドレスバスを介して受け取
り、前記クロック信号の前記第1のエッジに応答して前
記第1アドレスを出力として提供し、前記クロック信号
の前記第2のエッジに応答して前記第2アドレスを出力
として提供するアドレス入力手段と、前記データを前記
データバスを介して受け取り、前記クロック信号の前記
第3エッジに応答して前記データを出力として提供する
データ入力手段と、前記選択指示信号を前記データバス
とは異なるバスを介して受け取り、前記クロック信号の
前記第4エッジに応答して前記選択指示信号を出力とし
て提供する選択指示信号入力手段と、前記選択指示信号
に応じて前記データ入力手段によって提供される前記デ
ータの上位ビット部分と下位ビット部分とのうちのいず
れか一方を選択する選択手段と、前記選択手段によって
選択された前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を前記第1アドレスと前記第
2アドレスとに対応する前記メモリブロックの位置に書
き込む書き込み手段とを備えたダイナミックランダムア
クセスメモリである。
前記メモリをアクセスする回路と、前記回路を前記メモ
リに接続するバスとを備えたシステムであって、前記バ
スは、前記メモリブロックにおける位置を特定するため
のアドレスを前記メモリに入力するアドレスバスと、デ
ータを前記メモリに入出力するデータバスと、内部動作
を制御するための制御信号を前記メモリに入力する制御
信号バスとを含んでおり、前記回路は、第1アドレスと
第2アドレスとを前記アドレスバスに提供する手段と、
上位ビット部分と下位ビット部分とを含むデータを前記
データバスに提供する手段と、前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
ることを指示する選択指示信号を前記データバスとは異
なるバスに提供する手段とを備えており、前記第1アド
レスはクロック信号の第1のエッジで前記アドレスバス
の上で有効であり、前記第2アドレスは前記クロック信
号の第2のエッジで前記アドレスバスの上で有効であ
り、前記クロック信号の前記第1のエッジは前記クロッ
ク信号の前記第2のエッジとは異なっており、前記デー
タは前記クロック信号の第3のエッジで前記データバス
の上で有効であり、前記選択指示信号は前記クロック信
号の第4のエッジで前記データバスとは異なるバスの上
で有効であり、前記メモリは、情報を格納する複数のメ
モリセルを含むメモリブロックと、前記第1アドレスと
前記第2アドレスとを前記アドレスバスを介して受け取
り、前記クロック信号の前記第1のエッジに応答して前
記第1アドレスを出力として提供し、前記クロック信号
の前記第2のエッジに応答して前記第2アドレスを出力
として提供するアドレス入力手段と、前記データを前記
データバスを介して受け取り、前記クロック信号の前記
第3エッジに応答して前記データを出力として提供する
データ入力手段と、前記選択指示信号を前記データバス
とは異なるバスを介して受け取り、前記クロック信号の
前記第4エッジに応答して前記選択指示信号を出力とし
て提供する選択指示信号入力手段と、前記選択指示信号
に応じて前記データ入力手段によって提供される前記デ
ータの上位ビット部分と下位ビット部分とのうちのいず
れか一方を選択する選択手段と、前記選択手段によって
選択された前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を前記第1アドレスと前記第
2アドレスとに対応する前記メモリブロックの位置に書
き込む書き込み手段とを備えたダイナミックランダムア
クセスメモリである。
【0055】
【作用】本発明のダイナミックランダムアクセスメモリ
によれば、外部クロック信号のエッジに応答して選択指
示信号が出力として提供され、その選択指示信号に応じ
てデータの上位ビット部分と下位ビット部分とのうちの
いずれか一方が選択される。これにより、データの上位
ビット部分と下位ビット部分とのうちの一方を一度にま
とめて選択することができるので、データの部分を1ビ
ット毎に選択する場合に比べてデータの部分の選択を効
率よく行うことができる。その結果、論理回路の規模を
縮小することができるので、メモリを小型化することが
容易になる。
によれば、外部クロック信号のエッジに応答して選択指
示信号が出力として提供され、その選択指示信号に応じ
てデータの上位ビット部分と下位ビット部分とのうちの
いずれか一方が選択される。これにより、データの上位
ビット部分と下位ビット部分とのうちの一方を一度にま
とめて選択することができるので、データの部分を1ビ
ット毎に選択する場合に比べてデータの部分の選択を効
率よく行うことができる。その結果、論理回路の規模を
縮小することができるので、メモリを小型化することが
容易になる。
【0056】また、選択指示信号をデータバスとは異な
るバスからメモリに入力することにより、データと選択
指示信号とを同一のページサイクル内においてメモリに
入力することが可能となる。その結果、メモリを高速化
することが可能となる。
るバスからメモリに入力することにより、データと選択
指示信号とを同一のページサイクル内においてメモリに
入力することが可能となる。その結果、メモリを高速化
することが可能となる。
【0057】本発明のダイナミックランダムアクセスメ
モリのアクセス方法及び本発明のシステムによっても同
様の効果が得られる。
モリのアクセス方法及び本発明のシステムによっても同
様の効果が得られる。
【0058】
【実施例】本発明を実施例について説明する。以下で
は、先ず本実施例の概要を説明し、次にその詳細な説明
を行う [1]概要 第1図は、ライン30を介してカラーマップ回路40に
接続されたカラーモニタ20を有するシステム環境に用
いられている、本発明のダイナミックビデオRAM10
を示している。このシステムでは、カラーマップ回路4
0は、ビデオデータバス50を介して本発明のビデオR
AM10に接続されている。ビデオRAM10とカラー
マップ回路40は、ライン70及び80を介してシリア
ルポート制御部60によって制御されている。ビデオR
AM10は、データバス90及びアドレスバス100を
介して図形ハードウエア回路110にも接続されてい
る。ランダムポート制御部120によって、図形ハード
ウエア回路110はライン130を介して、ビデオRA
M10はライン140を介して制御されている。図形ハ
ードウエア回路110は、標準バス170に接続されて
いるインターフェイス回路160にライン150を介し
て接続されている。
は、先ず本実施例の概要を説明し、次にその詳細な説明
を行う [1]概要 第1図は、ライン30を介してカラーマップ回路40に
接続されたカラーモニタ20を有するシステム環境に用
いられている、本発明のダイナミックビデオRAM10
を示している。このシステムでは、カラーマップ回路4
0は、ビデオデータバス50を介して本発明のビデオR
AM10に接続されている。ビデオRAM10とカラー
マップ回路40は、ライン70及び80を介してシリア
ルポート制御部60によって制御されている。ビデオR
AM10は、データバス90及びアドレスバス100を
介して図形ハードウエア回路110にも接続されてい
る。ランダムポート制御部120によって、図形ハード
ウエア回路110はライン130を介して、ビデオRA
M10はライン140を介して制御されている。図形ハ
ードウエア回路110は、標準バス170に接続されて
いるインターフェイス回路160にライン150を介し
て接続されている。
【0059】本発明のビデオRAM10は、カラーモニ
タ20に実際に表示されている画像を格納する。ビデオ
RAM10内の格納されている情報は、データバス50
を介してカラーマップ回路40に順次送られ、モニタ2
0に表示される。シリアルポート制御部60は、ビデオ
RAM10内に格納されている情報のカラーマップ回路
40への転送を制御する。
タ20に実際に表示されている画像を格納する。ビデオ
RAM10内の格納されている情報は、データバス50
を介してカラーマップ回路40に順次送られ、モニタ2
0に表示される。シリアルポート制御部60は、ビデオ
RAM10内に格納されている情報のカラーマップ回路
40への転送を制御する。
【0060】カラーモニタ20に表示する画像を変える
ために、ビデオRAM10内に格納されている情報を変
更する場合には、図外のCPU等からバス170を介し
て適宜の命令がインターフェイス回路160に送られ、
図形ハードウエア回路110内に送達される。ランダム
ポート制御部120は、バス150から図形ハードウエ
ア回路110が受け取った情報に基づいて、ビデオRA
M10内に格納されている情報の変更を制御する。変更
する情報のアドレスはアドレスバス100を介して、変
更のためのデータはバス90を介してそれぞれ供給され
る。このようにして、ビデオRAMの情報は修正され
て、カラーモニタ20上の画像を変更することができ
る。
ために、ビデオRAM10内に格納されている情報を変
更する場合には、図外のCPU等からバス170を介し
て適宜の命令がインターフェイス回路160に送られ、
図形ハードウエア回路110内に送達される。ランダム
ポート制御部120は、バス150から図形ハードウエ
ア回路110が受け取った情報に基づいて、ビデオRA
M10内に格納されている情報の変更を制御する。変更
する情報のアドレスはアドレスバス100を介して、変
更のためのデータはバス90を介してそれぞれ供給され
る。このようにして、ビデオRAMの情報は修正され
て、カラーモニタ20上の画像を変更することができ
る。
【0061】第1図に示すシステム環境は説明のための
ものであり、本発明のダイナミックビデオRAMは他の
システムにも使用し得ることは当然に理解されるであろ
う。例えば、カラーマップやカラーモニタを用いる必要
はない。
ものであり、本発明のダイナミックビデオRAMは他の
システムにも使用し得ることは当然に理解されるであろ
う。例えば、カラーマップやカラーモニタを用いる必要
はない。
【0062】第12図に示すような単一チップの実施例
では、ランダムポートバスは、11ビット幅のアドレス
バス100、16ビット幅のデータバス90、及び5ビ
ット幅の制御バス140を有している。シリアルポート
バスは、4ビット幅のデータバス50、及び3ビット幅
の制御バス70を有している。従って、ビデオRAM1
0は、39本のピンと、電源用及び接地用の4本のピン
とを含む合計44本のピンを有している。しかし、本発
明はこのようなピン数に限定されるものではない。第1
図に示すように、幾つかのこのような単一チップをシス
テム環境に用いることができる。制御バス140によっ
て運ばれる/CS制御イネーブル信号によりどのチップ
がアクセスされるかが選択される。
では、ランダムポートバスは、11ビット幅のアドレス
バス100、16ビット幅のデータバス90、及び5ビ
ット幅の制御バス140を有している。シリアルポート
バスは、4ビット幅のデータバス50、及び3ビット幅
の制御バス70を有している。従って、ビデオRAM1
0は、39本のピンと、電源用及び接地用の4本のピン
とを含む合計44本のピンを有している。しかし、本発
明はこのようなピン数に限定されるものではない。第1
図に示すように、幾つかのこのような単一チップをシス
テム環境に用いることができる。制御バス140によっ
て運ばれる/CS制御イネーブル信号によりどのチップ
がアクセスされるかが選択される。
【0063】アドレスバス100を介するビデオRAM
10のアドレッシング及び操作の3モードがある。それ
らは、(a)シリアルデータ転送モード、(b)ベクタ
アドレスモード、(c)イメージアドレスモードであ
る。各モードを以下に説明する。
10のアドレッシング及び操作の3モードがある。それ
らは、(a)シリアルデータ転送モード、(b)ベクタ
アドレスモード、(c)イメージアドレスモードであ
る。各モードを以下に説明する。
【0064】a.シリアルデータ転送モード 第2図に、モニタ20の画面200を示す。画面200
は通常のものであり、例えば、画面を横切る水平行に1
280画素と、垂直方向に1024本の走査線又はラス
タ線とを備えている。本発明に於いては、画素及び走査
線の構成は任意である。第2図では、部分走査線210
が示されている。「部分走査線」とは、ここでは1走査
線中の256個の連続する画素として定義される。「ワ
ード」は16画素である。従って、部分走査線は16ワ
ードを有している。これは、他のビデオRAM装置に見
られる従来のイメージモードアドレッシングに対応して
いる。
は通常のものであり、例えば、画面を横切る水平行に1
280画素と、垂直方向に1024本の走査線又はラス
タ線とを備えている。本発明に於いては、画素及び走査
線の構成は任意である。第2図では、部分走査線210
が示されている。「部分走査線」とは、ここでは1走査
線中の256個の連続する画素として定義される。「ワ
ード」は16画素である。従って、部分走査線は16ワ
ードを有している。これは、他のビデオRAM装置に見
られる従来のイメージモードアドレッシングに対応して
いる。
【0065】本発明のビデオRAM10は、ランダムポ
ートアドレスバス100を介してアドレス指定され、シ
リアルポート制御部60によってライン70を介してシ
リアルポートデータ転送を行うことができる。第3図に
シリアルデータ転送アドレスを示す。1024本の走査
線は10ビットの走査線フィールドにより選択され、部
分走査線210は3ビットの部分走査線フィールドによ
り選択される。シリアルポートデータ転送のアドレッシ
ングには合計13ビットが必要である。アドレスバス1
00は11ビット幅しか有していないので、2個のアド
レスが第4図のように送られる。第1の転送は上位アド
レス(MSA)であり、第2の転送は下位アドレス(L
SA)である。ここでも、本発明に於いてはビット数及
びアドレッシングの構成はこれらに限定されない。
ートアドレスバス100を介してアドレス指定され、シ
リアルポート制御部60によってライン70を介してシ
リアルポートデータ転送を行うことができる。第3図に
シリアルデータ転送アドレスを示す。1024本の走査
線は10ビットの走査線フィールドにより選択され、部
分走査線210は3ビットの部分走査線フィールドによ
り選択される。シリアルポートデータ転送のアドレッシ
ングには合計13ビットが必要である。アドレスバス1
00は11ビット幅しか有していないので、2個のアド
レスが第4図のように送られる。第1の転送は上位アド
レス(MSA)であり、第2の転送は下位アドレス(L
SA)である。ここでも、本発明に於いてはビット数及
びアドレッシングの構成はこれらに限定されない。
【0066】従って、第2図〜第4図は本発明ビデオR
AM10のシリアルデータ転送モードに於けるアドレッ
シングを示している。
AM10のシリアルデータ転送モードに於けるアドレッ
シングを示している。
【0067】b.ベクタアドレスモード 本発明によれば、ページが画面上で水平方向または垂直
方向にアクセスされ得るベクタアドレッシングのモード
が提供される。これを第5図〜第8図を用いて説明す
る。
方向にアクセスされ得るベクタアドレッシングのモード
が提供される。これを第5図〜第8図を用いて説明す
る。
【0068】ページは、画素の32×32配列によって
定義される。第5図に於いて、ページPG0,0は、32
本の水平走査線×32個の水平画素を有している。ペー
ジは他の形態のm×n構成であってもよい。第5図のス
クリーンモニタは、32×40即ち1280のページを
有している。用語「ページコラム」はページの水平位置
であり、用語「ページロウ」はページの垂直位置である
とする。例えば、ページPG31,39では、ページ列は3
9であり、ページ行は31である。32列の好ましい実
施例では、ページ列は5ビット幅のアドレスで指定する
ことができる。例えば、ページPG31,0のページ行の値
は11111である。同様に、1280画素の好ましい
実施例では、40個のページ列は16ビット幅のアドレ
スで指定することができる。
定義される。第5図に於いて、ページPG0,0は、32
本の水平走査線×32個の水平画素を有している。ペー
ジは他の形態のm×n構成であってもよい。第5図のス
クリーンモニタは、32×40即ち1280のページを
有している。用語「ページコラム」はページの水平位置
であり、用語「ページロウ」はページの垂直位置である
とする。例えば、ページPG31,39では、ページ列は3
9であり、ページ行は31である。32列の好ましい実
施例では、ページ列は5ビット幅のアドレスで指定する
ことができる。例えば、ページPG31,0のページ行の値
は11111である。同様に、1280画素の好ましい
実施例では、40個のページ列は16ビット幅のアドレ
スで指定することができる。
【0069】第6図は、個々のページPGn,iを示して
いる。用語「ベクタコラム」はページ内でのベクタの水
平方向の位置を示している。例えば、ベクタ600は垂
直列2内に位置している。用語「ベクタロウ」はページ
内でのベクタの垂直方向の位置を示している。例えば、
ベクタ610は行3内に位置している。本発明のベクタ
モードアドレッシング体系に於いては、1個のビット、
即ちH/Vビットによってベクタが水平ベクタ610で
あるのか垂直ベクタ600であるかが示される。ページ
内のベクタの位置を示すために、5ビットが用いられ
る。例えば、ベクタ610に対しては、H/Vビットを
1として水平ベクタを示し、残りの5ビットは0001
1である。垂直ベクタ600は、0に設定されたH/V
ビットを有しており、残りの5ビットは00010であ
る。
いる。用語「ベクタコラム」はページ内でのベクタの水
平方向の位置を示している。例えば、ベクタ600は垂
直列2内に位置している。用語「ベクタロウ」はページ
内でのベクタの垂直方向の位置を示している。例えば、
ベクタ610は行3内に位置している。本発明のベクタ
モードアドレッシング体系に於いては、1個のビット、
即ちH/Vビットによってベクタが水平ベクタ610で
あるのか垂直ベクタ600であるかが示される。ページ
内のベクタの位置を示すために、5ビットが用いられ
る。例えば、ベクタ610に対しては、H/Vビットを
1として水平ベクタを示し、残りの5ビットは0001
1である。垂直ベクタ600は、0に設定されたH/V
ビットを有しており、残りの5ビットは00010であ
る。
【0070】第5図及び第6図に示されたベクタモード
アドレッシング体系は本発明特有のものであり、選択さ
れたページPGをアドレスするだけではなく、該ページ
内の垂直又は水平ベクタをアドレスするのにも用いるこ
とができる。
アドレッシング体系は本発明特有のものであり、選択さ
れたページPGをアドレスするだけではなく、該ページ
内の垂直又は水平ベクタをアドレスするのにも用いるこ
とができる。
【0071】従って、第7図に示されている好ましい実
施態様では、必要なページアドレスは、ページ行を示す
5ビットと、ページ列を示す6ビットと、ベクタを示す
5ビットとを有する16ビットワードである。付加的な
水平/垂直(H/V)ビットは、ベクタがページ内で水
平であるのか垂直であるのかを示す。このようにして、
スクリーン200上の選択されたページに於いて第6図
に示すベクタ600又は610のような特定のベクタを
アドレスすることができる。
施態様では、必要なページアドレスは、ページ行を示す
5ビットと、ページ列を示す6ビットと、ベクタを示す
5ビットとを有する16ビットワードである。付加的な
水平/垂直(H/V)ビットは、ベクタがページ内で水
平であるのか垂直であるのかを示す。このようにして、
スクリーン200上の選択されたページに於いて第6図
に示すベクタ600又は610のような特定のベクタを
アドレスすることができる。
【0072】第1図に示すアドレスバス100は11ビ
ット幅であるので、図形ハードウエア回路110は、第
7図のベクタアドレスを2回の別々の転送として出力す
る。第8図に示すように、第1の転送は上位アドレス
(MSA)であり、第2の転送は下位アドレス(LS
A)である。
ット幅であるので、図形ハードウエア回路110は、第
7図のベクタアドレスを2回の別々の転送として出力す
る。第8図に示すように、第1の転送は上位アドレス
(MSA)であり、第2の転送は下位アドレス(LS
A)である。
【0073】第5図〜第8図は本発明の教示による1実
施例を示したものであり、ベクタモードアドレッシング
を行うためには他の態様のビット配列及びアドレス構成
であってもよいのは当然である。
施例を示したものであり、ベクタモードアドレッシング
を行うためには他の態様のビット配列及びアドレス構成
であってもよいのは当然である。
【0074】c.イメージアドレスモード 本発明は、第9図〜第11図に示すようなイメージモー
ドアドレッシングをも行うことができる。走査線をスク
リーン200上で位置決めするためには、1024本の
水平走査線を有する図示の実施例の場合には10ビット
が必要である。走査線は、ラスタ走査表示装置上の完全
な走査線を形成する連続した画素の組として定義され
る。1走査線には、80個の16ビットワードがある。
従って、所定の走査線内でワードを示すためには7ビッ
トが必要である。それ故、第10図に示すイメージアド
レスは、走査線を示す10ビットと、該走査線内のワー
ドを示す7ビットとを有している。本発明のビデオRA
Mの構成の故に、第1図に示すアドレスバス100は1
1ビットに制限され、従って、第11図に示すように、
イメージアドレスはMSAサイクル及びLSAサイクル
中に転送される。
ドアドレッシングをも行うことができる。走査線をスク
リーン200上で位置決めするためには、1024本の
水平走査線を有する図示の実施例の場合には10ビット
が必要である。走査線は、ラスタ走査表示装置上の完全
な走査線を形成する連続した画素の組として定義され
る。1走査線には、80個の16ビットワードがある。
従って、所定の走査線内でワードを示すためには7ビッ
トが必要である。それ故、第10図に示すイメージアド
レスは、走査線を示す10ビットと、該走査線内のワー
ドを示す7ビットとを有している。本発明のビデオRA
Mの構成の故に、第1図に示すアドレスバス100は1
1ビットに制限され、従って、第11図に示すように、
イメージアドレスはMSAサイクル及びLSAサイクル
中に転送される。
【0075】上述のように、アドレスバス100には3
種類のアドレッシングモードが発生する。これら3種の
モードは、シリアルデータ転送(第2図〜第4図)、ベ
クタモードアドレッシング(第5図〜第8図)、及びイ
メージモードアドレッシング(第9図〜第11図)であ
り、本発明のビデオRAM10はこれらの3モードに於
いて動作するようにされている。シリアルデータ転送に
よって、RAM10内部に於いてランダムシリアルポー
ト情報転送が行われる。ベクタモード及びイメージモー
ドは、RAM10内に格納されている情報に対する変更
を行うことを許容する。
種類のアドレッシングモードが発生する。これら3種の
モードは、シリアルデータ転送(第2図〜第4図)、ベ
クタモードアドレッシング(第5図〜第8図)、及びイ
メージモードアドレッシング(第9図〜第11図)であ
り、本発明のビデオRAM10はこれらの3モードに於
いて動作するようにされている。シリアルデータ転送に
よって、RAM10内部に於いてランダムシリアルポー
ト情報転送が行われる。ベクタモード及びイメージモー
ドは、RAM10内に格納されている情報に対する変更
を行うことを許容する。
【0076】d.チップ構成 第12図に、本発明のビデオRAM10をディスクリー
ト単一集積回路チップとして示す。第1図に戻って、R
AM10のランダムポートサイド1200は次のような
ピン構成を有している。
ト単一集積回路チップとして示す。第1図に戻って、R
AM10のランダムポートサイド1200は次のような
ピン構成を有している。
【0077】 アドレスバス100(11ピン) データバス90(16ピン) /CS…チップ選択 V/I…ベクタ/イメージ選択 R/W…リード/ライト選択 /RFRSH…リフレッシュ RCLK…ランダムポートクロック ビデオRAM10のシリアルポートサイド1210に
は、次のピンが指定されている。
は、次のピンが指定されている。
【0078】SCLK…シリアルクロック /SOE…シリアル出力イネーブル /LOAD…ロード信号 データバス(4ピン) 更に、2本の電源ピン(Vcc)及び2本の接地ピン
(Vss)が必要である。チップ選択信号/CSは選択
すべきチップを選択する。例えば、第1図に於いて、シ
ステム内に配されるチップ10の数は限定されない。1
6個のチップが必要な場合には、ランダムポート制御部
120により適宜の/CSピンがアクティブにされる。
(Vss)が必要である。チップ選択信号/CSは選択
すべきチップを選択する。例えば、第1図に於いて、シ
ステム内に配されるチップ10の数は限定されない。1
6個のチップが必要な場合には、ランダムポート制御部
120により適宜の/CSピンがアクティブにされる。
【0079】前述のように、ベクタ/イメージ信号V/
Iによってそのチップがベクタモードでアドレス指定さ
れているか又はイメージモードでアクセス指定されてい
るかが示される。本実施例では、V/I信号がハイの
時、該チップはベクタモードであり、V/I信号がロー
の時、イメージモードが実行される。
Iによってそのチップがベクタモードでアドレス指定さ
れているか又はイメージモードでアクセス指定されてい
るかが示される。本実施例では、V/I信号がハイの
時、該チップはベクタモードであり、V/I信号がロー
の時、イメージモードが実行される。
【0080】リード/ライト信号R/Wを説明する。R
/Wがハイの場合、チップ10はリードモードであり、
データはデータバス90上に現れる。R/Wがローの場
合、チップ10はライトモードであり、データはチップ
10内のメモリに書き込まれる。チップ10内では次の
ような動作モードが行われる。
/Wがハイの場合、チップ10はリードモードであり、
データはデータバス90上に現れる。R/Wがローの場
合、チップ10はライトモードであり、データはチップ
10内のメモリに書き込まれる。チップ10内では次の
ような動作モードが行われる。
【0081】
【表1】
【0082】ランダムポートクロックRCLKはチップ
10に供給される単一クロック信号である。チップ10
の内部のランダムポートの動作の全てはこのクロック信
号に同期しており、それに基づいている。これはランダ
ムポートに対する唯一のクロック信号であり、好ましく
は1MHzである。
10に供給される単一クロック信号である。チップ10
の内部のランダムポートの動作の全てはこのクロック信
号に同期しており、それに基づいている。これはランダ
ムポートに対する唯一のクロック信号であり、好ましく
は1MHzである。
【0083】ランダムポートアドレスバス100上のア
ドレス信号は、シリアルデータ転送のためには第4図に
示すような、ベクタモードアドレッシングのためには第
8図に示すような、そしてイメージモードアドレッシン
グのためには第11図に示すようなMSAアドレス及び
LSAアドレスのためのビットアドレスを運ぶ。
ドレス信号は、シリアルデータ転送のためには第4図に
示すような、ベクタモードアドレッシングのためには第
8図に示すような、そしてイメージモードアドレッシン
グのためには第11図に示すようなMSAアドレス及び
LSAアドレスのためのビットアドレスを運ぶ。
【0084】ランダムポートデータバス90上に現れる
データは、16個のパラレルビットであり、下記第2表
に示す2組のデータDIN1及びDIN2としてチップ
10に供給される。
データは、16個のパラレルビットであり、下記第2表
に示す2組のデータDIN1及びDIN2としてチップ
10に供給される。
【0085】
【表2】
【0086】ここで、DRは描画ルールを、H/Vは水
平/垂直を示す。
平/垂直を示す。
【0087】ランダムポート制御部120から本発明の
ビデオRAM10には、内部リフレッシユ信号として用
いられる/RFRSHも送られてきている。
ビデオRAM10には、内部リフレッシユ信号として用
いられる/RFRSHも送られてきている。
【0088】また、本発明のビデオRAM10は、シリ
アルポート制御バス70を介してシリアルポート制御部
60から制御信号を受け取る。SCLK信号は単一シリ
アルポートクロックであり、/SOEはシリアル出力イ
ネーブル信号である。/SOEがローの時、シリアルリ
ードデータがデータバス50上に現れる。/LOADは
データロード信号である。本発明では、シリアルポート
にデータを転送するために、シリアルポート1210で
は単一のクロックのみを用いる。
アルポート制御バス70を介してシリアルポート制御部
60から制御信号を受け取る。SCLK信号は単一シリ
アルポートクロックであり、/SOEはシリアル出力イ
ネーブル信号である。/SOEがローの時、シリアルリ
ードデータがデータバス50上に現れる。/LOADは
データロード信号である。本発明では、シリアルポート
にデータを転送するために、シリアルポート1210で
は単一のクロックのみを用いる。
【0089】第12図に示す2本のVccピンは、本実
施例では+5Vの電力を供給する。Vssは2本の接地
ピンである。本発明に於いては、2本以上又はそれ以下
の電源用及び接地用のピンを用いてもよい。
施例では+5Vの電力を供給する。Vssは2本の接地
ピンである。本発明に於いては、2本以上又はそれ以下
の電源用及び接地用のピンを用いてもよい。
【0090】第12図に示す単一集積チップは、ランダ
ムポート1200及びシリアルポート1210中に、R
AMを3種の動作モード(シリアルデータ転送、ベクタ
アドレッシング、及びイメージアドレッシング)で動作
させるために必要な回路の全てを有している。ランダム
ポートは、RAMを各モードで動作させる制御イネーブ
ルの複数組の1つをバス140を介して受け取ることに
よって制御される。そして、単一クロックRCLKの供
給は、選択された動作モードの実行に必要な内部制御イ
ネーブルの発生に使用される。
ムポート1200及びシリアルポート1210中に、R
AMを3種の動作モード(シリアルデータ転送、ベクタ
アドレッシング、及びイメージアドレッシング)で動作
させるために必要な回路の全てを有している。ランダム
ポートは、RAMを各モードで動作させる制御イネーブ
ルの複数組の1つをバス140を介して受け取ることに
よって制御される。そして、単一クロックRCLKの供
給は、選択された動作モードの実行に必要な内部制御イ
ネーブルの発生に使用される。
【0091】第12図に示す各ピンに現れる信号につい
ては、本発明のビデオRAM10の内部構成及び動作に
ついての下記の説明に於いて説明する。ピンの数及び選
択は好ましい実施態様を示したものであって、本発明に
於いては他の態様とすることもできることに注意された
い。
ては、本発明のビデオRAM10の内部構成及び動作に
ついての下記の説明に於いて説明する。ピンの数及び選
択は好ましい実施態様を示したものであって、本発明に
於いては他の態様とすることもできることに注意された
い。
【0092】[2]詳細な説明 以下に、本発明ビデオRAMの実施例の内部構成及び動
作を説明する。個々のレジスタ回路、ラッチ回路、シフ
ト回路等のそれ自体の動作及び構成は従来のものと同様
である。しかし、それらが組み合わされた回路構成は独
特のものである。その好ましい配置を説明するが、本発
明の教示により他の配置とすることも可能である。
作を説明する。個々のレジスタ回路、ラッチ回路、シフ
ト回路等のそれ自体の動作及び構成は従来のものと同様
である。しかし、それらが組み合わされた回路構成は独
特のものである。その好ましい配置を説明するが、本発
明の教示により他の配置とすることも可能である。
【0093】a.シリアルポートサイド1210の構成 複数のメモリブロック1300を含む本発明のダイナミ
ックビデオRAM10を第13図に示す。本実施例で
は、各メモリブロック1300は、160メモリセル×
1024メモリセルを有している。1個のチップには8
個のメモリブロックが設けられているので、全部で13
10720メモリセルがある。このメモリセルの数は任
意である。
ックビデオRAM10を第13図に示す。本実施例で
は、各メモリブロック1300は、160メモリセル×
1024メモリセルを有している。1個のチップには8
個のメモリブロックが設けられているので、全部で13
10720メモリセルがある。このメモリセルの数は任
意である。
【0094】メモリブロック1300の出力はライン1
302を介して複数のダイナミックラッチ1304に与
えられる。各ダイナミックラッチ1304は、その対応
して接続されているメモリブロック1300から読み出
される32ビットの情報を記憶する。従って、8個のラ
ッチによって256ビット又は1個の部分走査線が保持
される。各ダイナミックラッチ1304の出力は接続ラ
イン1308を介して対応するシリアルデータポートレ
ジスタ1306に与えられる。各シリアルデータポート
レジスタ1306は32ビットのレジスタを有してお
り、各レジスタは、第1図に示すように例えばカラーマ
ップ40に供給するためにデータバス50に4ビットを
シリアルに供給することができる。シリアルポート制御
部60からの制御信号70はシリアルステートマシン1
314に供給される。シリアルステートマシン1314
は、ダイナミックラッチ1304からの情報の逐次読み
出しを制御するために、ライン1316を介してシリア
ルデータポート1306に接続されている。
302を介して複数のダイナミックラッチ1304に与
えられる。各ダイナミックラッチ1304は、その対応
して接続されているメモリブロック1300から読み出
される32ビットの情報を記憶する。従って、8個のラ
ッチによって256ビット又は1個の部分走査線が保持
される。各ダイナミックラッチ1304の出力は接続ラ
イン1308を介して対応するシリアルデータポートレ
ジスタ1306に与えられる。各シリアルデータポート
レジスタ1306は32ビットのレジスタを有してお
り、各レジスタは、第1図に示すように例えばカラーマ
ップ40に供給するためにデータバス50に4ビットを
シリアルに供給することができる。シリアルポート制御
部60からの制御信号70はシリアルステートマシン1
314に供給される。シリアルステートマシン1314
は、ダイナミックラッチ1304からの情報の逐次読み
出しを制御するために、ライン1316を介してシリア
ルデータポート1306に接続されている。
【0095】従って、ダイナミックラッチ1304、シ
リアルデータポート1306、及びシリアルステートマ
シン1314により、本発明のビデオRAM10のシリ
アルポートサイド1210が構成される。
リアルデータポート1306、及びシリアルステートマ
シン1314により、本発明のビデオRAM10のシリ
アルポートサイド1210が構成される。
【0096】b.ランダムポートサイド1200の構成 ランダムポートサイド1200は、ランダムポートアド
レスバス100に接続され、更にライン1322(8ビ
ット)及びライン1324(5ビット)を介してメモリ
ブロック1300に接続されたアドレスレジスタ132
0を有している。また、アドレスレジスタ1320は、
ライン1326(3ビット)を介してブロックデコード
回路1330に、ライン1334を介してライトマスク
1336及び出力制御回路1338にも接続されてい
る。ブロックデコード回路1330はライン1332を
介してメモリブロック1300に接続されている。
レスバス100に接続され、更にライン1322(8ビ
ット)及びライン1324(5ビット)を介してメモリ
ブロック1300に接続されたアドレスレジスタ132
0を有している。また、アドレスレジスタ1320は、
ライン1326(3ビット)を介してブロックデコード
回路1330に、ライン1334を介してライトマスク
1336及び出力制御回路1338にも接続されてい
る。ブロックデコード回路1330はライン1332を
介してメモリブロック1300に接続されている。
【0097】データレジスタ1340はデータバス90
に接続され、更に、ライン1342(H/Vビット)を
介してメモリブロック1300に、ライン1344(S
TART、5ビット)及びライン1346(STOP、
5ビット)を介してライトマスク1336に接続されて
いる。ライトマスク1336は、ライン1348(32
ビット)を介してメモリブロック1300に接続されて
いる。データレジスタ1340は、ライン1350(4
ビット)及びライン1352(16ビット)を介して描
画ルール回路1354にも接続されている。描画ルール
回路1354は、ライン1356(32ビット)を介し
てメモリブロック1300に接続されている。
に接続され、更に、ライン1342(H/Vビット)を
介してメモリブロック1300に、ライン1344(S
TART、5ビット)及びライン1346(STOP、
5ビット)を介してライトマスク1336に接続されて
いる。ライトマスク1336は、ライン1348(32
ビット)を介してメモリブロック1300に接続されて
いる。データレジスタ1340は、ライン1350(4
ビット)及びライン1352(16ビット)を介して描
画ルール回路1354にも接続されている。描画ルール
回路1354は、ライン1356(32ビット)を介し
てメモリブロック1300に接続されている。
【0098】出力制御回路1338はランダムポートデ
ータバス90に接続されており、ライン1358によっ
てメモリブロック1300にも接続されている。ライン
1358にはデスティネーションラッチ1360も接続
されており、デスティネーションラッチ1360は、ラ
イン1362(32ビット)を介して描画ルール回路1
354に、ライン1364を介してランダムステートマ
シン1366に接続されている。ランダムステートマシ
ン1366は、ランダムポートコントロールバス140
よりランダムポート制御入力信号を受け取る。
ータバス90に接続されており、ライン1358によっ
てメモリブロック1300にも接続されている。ライン
1358にはデスティネーションラッチ1360も接続
されており、デスティネーションラッチ1360は、ラ
イン1362(32ビット)を介して描画ルール回路1
354に、ライン1364を介してランダムステートマ
シン1366に接続されている。ランダムステートマシ
ン1366は、ランダムポートコントロールバス140
よりランダムポート制御入力信号を受け取る。
【0099】従って、アドレスレジスタ1320、ブロ
ックデコード回路1330、データレジスタ1340、
ライトマスク1336、出力制御部1338、描画ルー
ル回路1354、デスティネーションラッチ1360、
及びランダムステートマシン1366によって、本発明
のビデオRAMのランダムポートサイド1200が構成
される。ランダムポートサイドの構成はこれに限定され
るものではなく、他の構成とすることもできる。例え
ば、デスティネーションラッチ1360をストローブさ
れた組合せ論理を用いて設計し、格納されているビデオ
情報を供給又は保持するようにすることもできる。
ックデコード回路1330、データレジスタ1340、
ライトマスク1336、出力制御部1338、描画ルー
ル回路1354、デスティネーションラッチ1360、
及びランダムステートマシン1366によって、本発明
のビデオRAMのランダムポートサイド1200が構成
される。ランダムポートサイドの構成はこれに限定され
るものではなく、他の構成とすることもできる。例え
ば、デスティネーションラッチ1360をストローブさ
れた組合せ論理を用いて設計し、格納されているビデオ
情報を供給又は保持するようにすることもできる。
【0100】c.シリアルポートサイド1210の動作 本発明のダイナミックビデオRAMの動作を、メモリブ
ロック1300内の情報を送り出して第1図のカラーモ
ニタ20上に画像を形成するシリアルデータ転送モード
の動作について先ず説明する。この走査線転送動作モー
ドは、第2図〜第4図に示したアドレッシング技法を用
いている。
ロック1300内の情報を送り出して第1図のカラーモ
ニタ20上に画像を形成するシリアルデータ転送モード
の動作について先ず説明する。この走査線転送動作モー
ドは、第2図〜第4図に示したアドレッシング技法を用
いている。
【0101】第18図のタイミングチャートでは、RC
LK、/CS、V/I及びR/Wの各イネーブルが制御
バス140によってランダムポート制御部120から供
給される。アドレスADDはバス100を介して図形ハ
ードウエア回路110から供給されている。/CS信号
はどのビデオRAMチップ10をアクティブにするのか
を選択する。このシリアルデータ転送の動作モードで
は、R/Wビットがハイであって、メモリブロック13
00の読出しが行われる。シリアルデータ転送の場合に
は、第18図に示すようにハイに設定されたV/Iビッ
ト(第1表参照)が選択されると、第1表に示すように
ベクタモードが選択される。従って、メモリブロック1
300からダイナミックラッチ1304へ転送されるデ
ータのアドレス(MSA及びLSA)はバス100に含
まれる(第4図参照)。第18図に示す第1の時間間隔
(時間1800及び1810)の間に、単一のクロック
信号RCLKによりランダムステートマシン1366は
アドレス(MSA及びLSA)をアドレスレジスタ13
20に入力するようにする。メモリブロック1300の
内容がカラーマップ40にシリアルに供給されるように
該メモリブロックを読み出す場合には、スクリーンリフ
レッシュのための選択された部分走査線の転送は次のよ
うにして起こる。8個のメモリブロック1300の各々
からの情報の32ビットは、ライン1302を介してダ
イナミックラッチ1304によって読み取られる。ダイ
ナミックラッチ1304は、ラインEN−DLを介して
ランダムステートマシン1366から、メモリブロック
からデータを読み取るべき旨を示す信号を受け取る。8
個のダイナミックラッチの全てがそのようにイネーブル
され、256ビットの部分走査線のための32ビットを
各々が読み取る。読み取りの後、EN−DLは適宜に活
性化され、読み出された情報はライン1308を通じて
シリアルデータポート1306に送られる。また、これ
は、8個のシリアルシフトレジスタの各々のための情報
の32ビット情報の並列転送である。シリアルデータポ
ート1306はシフトレジスタによって構成されてい
る。また、8個のシリアルデータポート1306の各々
は、シリアルステートマシン1314及びシリアルクロ
ックSCLKの制御下にある。ラインSLを介してシリ
アルデータポート1306がイネーブルされると、各ク
ロック信号は所定のシリアルデータポート1306から
データバス50に4ビットを転送する。
LK、/CS、V/I及びR/Wの各イネーブルが制御
バス140によってランダムポート制御部120から供
給される。アドレスADDはバス100を介して図形ハ
ードウエア回路110から供給されている。/CS信号
はどのビデオRAMチップ10をアクティブにするのか
を選択する。このシリアルデータ転送の動作モードで
は、R/Wビットがハイであって、メモリブロック13
00の読出しが行われる。シリアルデータ転送の場合に
は、第18図に示すようにハイに設定されたV/Iビッ
ト(第1表参照)が選択されると、第1表に示すように
ベクタモードが選択される。従って、メモリブロック1
300からダイナミックラッチ1304へ転送されるデ
ータのアドレス(MSA及びLSA)はバス100に含
まれる(第4図参照)。第18図に示す第1の時間間隔
(時間1800及び1810)の間に、単一のクロック
信号RCLKによりランダムステートマシン1366は
アドレス(MSA及びLSA)をアドレスレジスタ13
20に入力するようにする。メモリブロック1300の
内容がカラーマップ40にシリアルに供給されるように
該メモリブロックを読み出す場合には、スクリーンリフ
レッシュのための選択された部分走査線の転送は次のよ
うにして起こる。8個のメモリブロック1300の各々
からの情報の32ビットは、ライン1302を介してダ
イナミックラッチ1304によって読み取られる。ダイ
ナミックラッチ1304は、ラインEN−DLを介して
ランダムステートマシン1366から、メモリブロック
からデータを読み取るべき旨を示す信号を受け取る。8
個のダイナミックラッチの全てがそのようにイネーブル
され、256ビットの部分走査線のための32ビットを
各々が読み取る。読み取りの後、EN−DLは適宜に活
性化され、読み出された情報はライン1308を通じて
シリアルデータポート1306に送られる。また、これ
は、8個のシリアルシフトレジスタの各々のための情報
の32ビット情報の並列転送である。シリアルデータポ
ート1306はシフトレジスタによって構成されてい
る。また、8個のシリアルデータポート1306の各々
は、シリアルステートマシン1314及びシリアルクロ
ックSCLKの制御下にある。ラインSLを介してシリ
アルデータポート1306がイネーブルされると、各ク
ロック信号は所定のシリアルデータポート1306から
データバス50に4ビットを転送する。
【0102】このデータの転送は次のようにして行われ
る。シリアルステートマシン1314は、シリアルクロ
ックパルスSCLKをカウントするカウンタを備えてい
る。従って、SCLKのパルスが入来する毎にそれらは
シリアルデータポート1306に送られ、該ポートはそ
のようなパルスが8個与えられることによって、記憶し
ている32ビットを1度に4ビットずつビデオデータバ
ス50に出力する。そして、次の8個のSCLKパルス
によって次のメモリブロック部分からの32ビットがビ
デオデータバス50に出力される。このようにして、シ
リアルステートマシン1314は、シリアルデータポー
ト1306から、1個の部分走査線が出力されるまで、
格納されているデータを各シリアルデータポート130
6から出力するようにさせる。部分走査線が出力される
と、シリアルポートコントロールバス70を介して/L
OAD信号がシリアルステートマシン1314に与えら
れ、シリアルデータポート1306の全てに次の部分走
査線のためのデータをダイナミックラッチ1304から
ロードするようライン1316を介して指令が与えられ
る。シリアルデータポート1306に入力される/SO
Eによって、マルチプレクサは、一時に4ビットの情報
をカラーマップ40に供給するようにされる。
る。シリアルステートマシン1314は、シリアルクロ
ックパルスSCLKをカウントするカウンタを備えてい
る。従って、SCLKのパルスが入来する毎にそれらは
シリアルデータポート1306に送られ、該ポートはそ
のようなパルスが8個与えられることによって、記憶し
ている32ビットを1度に4ビットずつビデオデータバ
ス50に出力する。そして、次の8個のSCLKパルス
によって次のメモリブロック部分からの32ビットがビ
デオデータバス50に出力される。このようにして、シ
リアルステートマシン1314は、シリアルデータポー
ト1306から、1個の部分走査線が出力されるまで、
格納されているデータを各シリアルデータポート130
6から出力するようにさせる。部分走査線が出力される
と、シリアルポートコントロールバス70を介して/L
OAD信号がシリアルステートマシン1314に与えら
れ、シリアルデータポート1306の全てに次の部分走
査線のためのデータをダイナミックラッチ1304から
ロードするようライン1316を介して指令が与えられ
る。シリアルデータポート1306に入力される/SO
Eによって、マルチプレクサは、一時に4ビットの情報
をカラーマップ40に供給するようにされる。
【0103】本発明によれば、シリアルポートを他の構
成とすることもできる。シリアルポートをランダムポー
トとは非同期とし、チップ10が他の動作をしている間
にバス50を介してデータを転送するようにすることも
できる。
成とすることもできる。シリアルポートをランダムポー
トとは非同期とし、チップ10が他の動作をしている間
にバス50を介してデータを転送するようにすることも
できる。
【0104】d.ランダムポートサイド1200の動作 ダイナミックビデオRAM10のランダムポート120
0の動作を説明する。用語「描画ルール」は、メモリブ
ロック1300に書き込む際の「ソース」と「ディステ
ィネーション」とを組み合わせる論理演算子であるとす
る。本実施例では、描画ルールは下記第3表のように決
められている。
0の動作を説明する。用語「描画ルール」は、メモリブ
ロック1300に書き込む際の「ソース」と「ディステ
ィネーション」とを組み合わせる論理演算子であるとす
る。本実施例では、描画ルールは下記第3表のように決
められている。
【0105】
【表3】
【0106】第3表の説明は後で行う。更に、本発明で
は、DIN1及びDIN2と称する2個のデータサイク
ルを用いる。第14図では、DIN1及びDIN2はイ
メージモードのためのものとして示されている。第15
図では、DIN1及びDIN2はベクタモードのための
ものとして示されている。
は、DIN1及びDIN2と称する2個のデータサイク
ルを用いる。第14図では、DIN1及びDIN2はイ
メージモードのためのものとして示されている。第15
図では、DIN1及びDIN2はベクタモードのための
ものとして示されている。
【0107】本発明によれば、描画ルールの機能はダイ
ナミックビデオRAMチップ10内に直接設けられてい
る。これにより、メモリブロック1300内でのデータ
の変更が速くなる。従来のビデオRAMの設計によれ
ば、メモリブロック内の情報をビデオRAMチップから
読み出し、他のチップ又は回路で変更する必要がある。
チップ外で変更された後にメモリブロック内に再び書き
込まれるので、処理が遅い。
ナミックビデオRAMチップ10内に直接設けられてい
る。これにより、メモリブロック1300内でのデータ
の変更が速くなる。従来のビデオRAMの設計によれ
ば、メモリブロック内の情報をビデオRAMチップから
読み出し、他のチップ又は回路で変更する必要がある。
チップ外で変更された後にメモリブロック内に再び書き
込まれるので、処理が遅い。
【0108】本実施例では、最大32個の画素を1回の
処理で変更することができる。従来の手法はイメージモ
ードを用いるものであったのに対して、本発明では、所
定ページ内の水平又は垂直ベクタを所定の描画ルールに
従って修正し、変更することができる。この特徴によっ
て、メモリブロック内の情報の変更するための時間を極
めて速くすることができる。例えば、従来の手法でスク
リーン200の垂直線を変更する場合には、その垂直線
に対応する1個のビットを変更するために多数の水平走
査線をメモリから読み出さなければならない。本発明に
よれば、1個の垂直ベクタのみをアクセスして変更すれ
ば良いので、従来の手法に比べてシステム性能を飛躍的
に改善することができる。現在のビデオRAMでは毎秒
30万〜70万のベクタを処理することができるものと
見積られている。本発明によれば、毎秒400万の水平
又は垂直ベクタを処理することができる。
処理で変更することができる。従来の手法はイメージモ
ードを用いるものであったのに対して、本発明では、所
定ページ内の水平又は垂直ベクタを所定の描画ルールに
従って修正し、変更することができる。この特徴によっ
て、メモリブロック内の情報の変更するための時間を極
めて速くすることができる。例えば、従来の手法でスク
リーン200の垂直線を変更する場合には、その垂直線
に対応する1個のビットを変更するために多数の水平走
査線をメモリから読み出さなければならない。本発明に
よれば、1個の垂直ベクタのみをアクセスして変更すれ
ば良いので、従来の手法に比べてシステム性能を飛躍的
に改善することができる。現在のビデオRAMでは毎秒
30万〜70万のベクタを処理することができるものと
見積られている。本発明によれば、毎秒400万の水平
又は垂直ベクタを処理することができる。
【0109】この高速化は後述のようにベクタライトモ
ードを設けることに基づいている。ベクタライトモード
に於いて、第8図のMSAアドレス及びLSAアドレス
は、アドレスレジスタ1320内に逐次にロードされ
る。これを第19図のタイミングチャートに示す。ここ
では、/CSが適切なチップを選択し、V/Iリードは
ベクタモードを選択するためにハイであり、R/Wは書
込みを行うためにローである。従って、アドレス(第8
図)のMSA及びLSAはアドレスレジスタ1320に
ロードされ、描画ルール、START、及びSTOP
(第15図)はランダムポートデータバス90を介して
データレジスタ1340にロードされる。ベクタアドレ
ス(MSA及びLSA)並びにデータ(DIN1)は第
1の時間間隔の間に供給される。
ードを設けることに基づいている。ベクタライトモード
に於いて、第8図のMSAアドレス及びLSAアドレス
は、アドレスレジスタ1320内に逐次にロードされ
る。これを第19図のタイミングチャートに示す。ここ
では、/CSが適切なチップを選択し、V/Iリードは
ベクタモードを選択するためにハイであり、R/Wは書
込みを行うためにローである。従って、アドレス(第8
図)のMSA及びLSAはアドレスレジスタ1320に
ロードされ、描画ルール、START、及びSTOP
(第15図)はランダムポートデータバス90を介して
データレジスタ1340にロードされる。ベクタアドレ
ス(MSA及びLSA)並びにデータ(DIN1)は第
1の時間間隔の間に供給される。
【0110】第20図に、ベクタライト、ページモード
のためのタイミングを示す。ここでは、MSAは同じま
まであるが、LSA及びDINについては、時刻200
0及び2010に於いてLSAが、時刻2020及び2
030に於いてDIN1が変えられる。第8図のページ
ロウ、ページコラム及びベクタ識別を有するMSAアド
レス及びLSAアドレスは、アドレスレジスタ1320
内に格納される。ライン1322を経て8ビットの出力
が供給されて、メモリブロック1300のメモリロウを
アドレスする。5ビットはライン1324を介して供給
されメモリブロック1300のメモリコラムをアドレス
し、残りの3ビットはライン1326を介してブロック
デコード回路部1330に供給される。ブロックデコー
ド回路部1330は、8個のメモリブロック1300の
1個を選択的にアクティブにするための、8出力の内の
1個を選択するデコーダである。
のためのタイミングを示す。ここでは、MSAは同じま
まであるが、LSA及びDINについては、時刻200
0及び2010に於いてLSAが、時刻2020及び2
030に於いてDIN1が変えられる。第8図のページ
ロウ、ページコラム及びベクタ識別を有するMSAアド
レス及びLSAアドレスは、アドレスレジスタ1320
内に格納される。ライン1322を経て8ビットの出力
が供給されて、メモリブロック1300のメモリロウを
アドレスする。5ビットはライン1324を介して供給
されメモリブロック1300のメモリコラムをアドレス
し、残りの3ビットはライン1326を介してブロック
デコード回路部1330に供給される。ブロックデコー
ド回路部1330は、8個のメモリブロック1300の
1個を選択的にアクティブにするための、8出力の内の
1個を選択するデコーダである。
【0111】ベクタモードに於いては、第15図に示す
DIN1はデータバス90を介してデータレジスタ13
40内に読み込まれる。DIN2はこのモードでは用い
られない。5ビットのSTARTビットはライン134
4を経てライトマスク1336に、5ビットのSTOP
ビットはライン1346を経てライトマスク1336に
供給される。4ビットの描画ルールビットは、ライン1
350を経て描画ルール回路部1354に供給される。
H/Vビットは、データレジスタ1340からライン1
342を介してメモリブロック1300に供給される。
DIN1はデータバス90を介してデータレジスタ13
40内に読み込まれる。DIN2はこのモードでは用い
られない。5ビットのSTARTビットはライン134
4を経てライトマスク1336に、5ビットのSTOP
ビットはライン1346を経てライトマスク1336に
供給される。4ビットの描画ルールビットは、ライン1
350を経て描画ルール回路部1354に供給される。
H/Vビットは、データレジスタ1340からライン1
342を介してメモリブロック1300に供給される。
【0112】アドレスレジスタは、データをバスから読
み出すようにし、情報をレジスタ内に格納するようにす
る通常のレジスタ構成とすることができる。アドレスレ
ジスタは、MSAイネーブルによって上位アドレスを読
み出すように、LSAイネーブルによって下位アドレス
を読み出すようにイネーブルされる。同様に、データレ
ジスタ1340は通常の構成であり、DIN1イネーブ
ルライン及びDIN2イネーブルラインによって選択的
にイネーブルされると、データバス90からデータを読
み込み、それを内部に格納する。この時点で、アドレス
レジスタ1320及びデータレジスタ1340は、水平
又は垂直ベクタのどちらかを識別し、それに対して描画
ルール操作を行うための必要なベクタ情報を有してい
る。他の回路は前述のアドレス機能及びデータ機能を有
するようにすることができる。
み出すようにし、情報をレジスタ内に格納するようにす
る通常のレジスタ構成とすることができる。アドレスレ
ジスタは、MSAイネーブルによって上位アドレスを読
み出すように、LSAイネーブルによって下位アドレス
を読み出すようにイネーブルされる。同様に、データレ
ジスタ1340は通常の構成であり、DIN1イネーブ
ルライン及びDIN2イネーブルラインによって選択的
にイネーブルされると、データバス90からデータを読
み込み、それを内部に格納する。この時点で、アドレス
レジスタ1320及びデータレジスタ1340は、水平
又は垂直ベクタのどちらかを識別し、それに対して描画
ルール操作を行うための必要なベクタ情報を有してい
る。他の回路は前述のアドレス機能及びデータ機能を有
するようにすることができる。
【0113】第5図〜第8図を再び参照すれば、選択さ
れた垂直ベクタ600又は水平ベクタ610は32個の
画素で、或いはメモリブロック1300内にある場合に
は32個のメモリセルで構成されていることが判るであ
ろう。START及びSTOP情報は、描画ルールに従
って変更されるべきベクタの正確な部分を伝える。例え
ば、ベクタ内の変更を始める場所が該ベクタの先頭から
7ビット目である場合には、STARTコマンドは00
111であり、STOP位置が15ビット目である場合
には、STOPコマンドは01111である。STAR
T及びSTOP情報は、32個のライトプロテクトWP
信号をライン1348を介して与え得るライトマスクに
供給される。従って、32ビットベクタに於いて位置7
で始まり、位置15で終わる本例の場合には、始めの7
ビットはライトプロテクトモードでアクティブにされ、
終わりの16ビットはライトプロテクトモードでアクテ
ィブにされて、ライン1356を介してNEWデータが
メモリ内にフィードバックされる際に、START位置
とSTOP位置との間のメモリセルの所望の部分のみが
メモリ内に書き込まれるようにされる。
れた垂直ベクタ600又は水平ベクタ610は32個の
画素で、或いはメモリブロック1300内にある場合に
は32個のメモリセルで構成されていることが判るであ
ろう。START及びSTOP情報は、描画ルールに従
って変更されるべきベクタの正確な部分を伝える。例え
ば、ベクタ内の変更を始める場所が該ベクタの先頭から
7ビット目である場合には、STARTコマンドは00
111であり、STOP位置が15ビット目である場合
には、STOPコマンドは01111である。STAR
T及びSTOP情報は、32個のライトプロテクトWP
信号をライン1348を介して与え得るライトマスクに
供給される。従って、32ビットベクタに於いて位置7
で始まり、位置15で終わる本例の場合には、始めの7
ビットはライトプロテクトモードでアクティブにされ、
終わりの16ビットはライトプロテクトモードでアクテ
ィブにされて、ライン1356を介してNEWデータが
メモリ内にフィードバックされる際に、START位置
とSTOP位置との間のメモリセルの所望の部分のみが
メモリ内に書き込まれるようにされる。
【0114】第16図に、ベクタライトページモードに
於いて描画ルールを実行する例を示す。アドレスレジス
タ1320は、メモリブロック1300内の特定の水平
ベクタ又は垂直ベクタをアドレス指定する。ベクタが水
平であるのか垂直であるのかは、第15図のDIN1中
の最下位のビットであるライン1342上のH/V信号
によって決定される。OLD情報はメモリブロックから
ライン1358上に読み出される。第16図に於いて、
DESTは「デスティネーション」を示している。情報
は、必要に応じて出力制御部1338を経てシステムに
送り返してもよいし、デスティネーションラッチ136
0に送ってもよいことに注意されたい。ライン1364
上の適切なイネーブル信号DESTにより、デスティネ
ーションラッチ1360はOLD情報を読み込むことが
可能となる。第16図に示すデスティネーション情報の
32ビットの全てがラッチ1360に読み込まれる。デ
スティネーションラッチ1360の出力1362は、デ
スティネーション入力として描画ルール回路1354に
供給される。ベクタ動作モードでは、データレジスタ1
340からライン1352に出力されるソース(SR
C)信号は全て1に設定されており、このことは第16
図に示されている。描画ルールは第3表に示されてい
る。
於いて描画ルールを実行する例を示す。アドレスレジス
タ1320は、メモリブロック1300内の特定の水平
ベクタ又は垂直ベクタをアドレス指定する。ベクタが水
平であるのか垂直であるのかは、第15図のDIN1中
の最下位のビットであるライン1342上のH/V信号
によって決定される。OLD情報はメモリブロックから
ライン1358上に読み出される。第16図に於いて、
DESTは「デスティネーション」を示している。情報
は、必要に応じて出力制御部1338を経てシステムに
送り返してもよいし、デスティネーションラッチ136
0に送ってもよいことに注意されたい。ライン1364
上の適切なイネーブル信号DESTにより、デスティネ
ーションラッチ1360はOLD情報を読み込むことが
可能となる。第16図に示すデスティネーション情報の
32ビットの全てがラッチ1360に読み込まれる。デ
スティネーションラッチ1360の出力1362は、デ
スティネーション入力として描画ルール回路1354に
供給される。ベクタ動作モードでは、データレジスタ1
340からライン1352に出力されるソース(SR
C)信号は全て1に設定されており、このことは第16
図に示されている。描画ルールは第3表に示されてい
る。
【0115】第16図に示す例では、「NOTデスティ
ネーション」描画ルールである1010がデータレジス
タ1340に現れる。従って、OLD情報又はデスティ
ネーションデータDESTは反転されて、第16図でN
EWと称される新たな変更されたベクタとなる。しか
し、この情報のメモリブロックへの書き込みはライトマ
スク1336の制御下で行われ、前述したように、例え
ばビット31〜26及びビット15〜0が書き込み禁止
となる。NEWデータのビット25〜16のみがメモリ
に書き込み可能である。同様にして、描画ルールの全て
の論理関数は、START及びSTOP情報に基づい
て、ベクタ全体又はベクタの一部に対して実行される。
ネーション」描画ルールである1010がデータレジス
タ1340に現れる。従って、OLD情報又はデスティ
ネーションデータDESTは反転されて、第16図でN
EWと称される新たな変更されたベクタとなる。しか
し、この情報のメモリブロックへの書き込みはライトマ
スク1336の制御下で行われ、前述したように、例え
ばビット31〜26及びビット15〜0が書き込み禁止
となる。NEWデータのビット25〜16のみがメモリ
に書き込み可能である。同様にして、描画ルールの全て
の論理関数は、START及びSTOP情報に基づい
て、ベクタ全体又はベクタの一部に対して実行される。
【0116】ベクタ動作モードに於いては、メモリブロ
ック1300内の最大32画素の変更が、チップ上での
1回の操作で行われうる。本発明に於いては、H/Vビ
ットを使用することにより、第6図に示すような水平に
配置されたベクタ及び垂直に配置されたベクタの何れを
も変更することができる。
ック1300内の最大32画素の変更が、チップ上での
1回の操作で行われうる。本発明に於いては、H/Vビ
ットを使用することにより、第6図に示すような水平に
配置されたベクタ及び垂直に配置されたベクタの何れを
も変更することができる。
【0117】イメージ動作モードに於いては、第11図
のMSAアドレス及びLSAアドレスが用いられる。イ
メージリード及びイメージライトの両方のタイミングを
第21図に示す。ここでもまた、/CSが適切にイネー
ブルされる。V/Iはイメージモード用にローに設定さ
れる。R/Wが読み出しのためにハイに設定された場合
には、読み出しアドレス(MSA2100及びLSA2
110)がバス100を介して供給され、データDOU
Tがバス90上に読み出される。R/Wが書き込みのた
めにローに設定された場合には、書き込みアドレス(M
SA2120及びLSA2130)がバス100を介し
て供給され、データDIN1プラスDIN2がバス90
を介してチップに供給される。ここで、アドレス及びD
IN1(即ち、描画ルール及びSTART/STOP)
は第1の時間間隔中に供給され、DIN2(即ちソース
データ)は第2の時間間隔中に供給される。
のMSAアドレス及びLSAアドレスが用いられる。イ
メージリード及びイメージライトの両方のタイミングを
第21図に示す。ここでもまた、/CSが適切にイネー
ブルされる。V/Iはイメージモード用にローに設定さ
れる。R/Wが読み出しのためにハイに設定された場合
には、読み出しアドレス(MSA2100及びLSA2
110)がバス100を介して供給され、データDOU
Tがバス90上に読み出される。R/Wが書き込みのた
めにローに設定された場合には、書き込みアドレス(M
SA2120及びLSA2130)がバス100を介し
て供給され、データDIN1プラスDIN2がバス90
を介してチップに供給される。ここで、アドレス及びD
IN1(即ち、描画ルール及びSTART/STOP)
は第1の時間間隔中に供給され、DIN2(即ちソース
データ)は第2の時間間隔中に供給される。
【0118】第22図にページモードでのイメージリー
ド及びイメージライトのタイミングを示す。ページモー
ドでは、アドレスのLSA部分が変化する。従って、読
み出しに於いては、LSAの変化により新たなデータD
OUTの読み出しが起こる。R/Wがローの書き込みの
場合には、LSAの供給の直後に新たなデータが与えら
れる。
ド及びイメージライトのタイミングを示す。ページモー
ドでは、アドレスのLSA部分が変化する。従って、読
み出しに於いては、LSAの変化により新たなデータD
OUTの読み出しが起こる。R/Wがローの書き込みの
場合には、LSAの供給の直後に新たなデータが与えら
れる。
【0119】最後に、第23図にイメージリードモディ
ファイライトのタイミングを示す。ここでは、第14図
のDIN1によりSTART、STOP及び描画ルール
が供給される。また、Doutはアドレス指定された位
置のデータであり、DIN2はチップに読み込まれるべ
きソースデータである。前と同様に、MSA及びLSA
がアドレスレジスタ1320に読み込まれ、第14図の
対応するDIN1及びDIN2のデータ構成がデータレ
ジスタ1340に読み込まれる。イメージ動作モードで
は、走査線からの16ビットのワードがメモリブロック
1300から読み出され、デスティネーションラッチ1
360に供給される。
ファイライトのタイミングを示す。ここでは、第14図
のDIN1によりSTART、STOP及び描画ルール
が供給される。また、Doutはアドレス指定された位
置のデータであり、DIN2はチップに読み込まれるべ
きソースデータである。前と同様に、MSA及びLSA
がアドレスレジスタ1320に読み込まれ、第14図の
対応するDIN1及びDIN2のデータ構成がデータレ
ジスタ1340に読み込まれる。イメージ動作モードで
は、走査線からの16ビットのワードがメモリブロック
1300から読み出され、デスティネーションラッチ1
360に供給される。
【0120】第17図に、メモリブロック1300から
OLD情報として読み出されたDESTと称されるワー
ドの一例を示す。イメージ動作モードでは、ソースデー
タは第14図に示すようにDIN2で供給され、また、
SRCとして示されている。第17図はソースデータの
一例を示している。この16ビットのソースデータはS
RCは、ライン1352を介して描画ルール回路135
4に供給される。「exclusive−OR」(DR
=0110)のような描画ルールが用いられると、回路
1354は第17図に示されるNEWワードをリード1
356上に出力する。再び、イメージ動作モードはマス
キングの目的のためのワード内のSTART及びSTO
P位置を有することができる。この例ではSTARTが
0011であり、STOPが1000であるとしてい
る。従って、マスク回路1336は、第17図のMAS
Kに於いて示されているビットのための書き込み禁止W
Pを提供する。メモリに書き込まれるデータは第17図
にMEMとして示されている。本発明では、イメージ動
作モードに於いて、描画ルールの操作をチップ上で行う
ことができる。
OLD情報として読み出されたDESTと称されるワー
ドの一例を示す。イメージ動作モードでは、ソースデー
タは第14図に示すようにDIN2で供給され、また、
SRCとして示されている。第17図はソースデータの
一例を示している。この16ビットのソースデータはS
RCは、ライン1352を介して描画ルール回路135
4に供給される。「exclusive−OR」(DR
=0110)のような描画ルールが用いられると、回路
1354は第17図に示されるNEWワードをリード1
356上に出力する。再び、イメージ動作モードはマス
キングの目的のためのワード内のSTART及びSTO
P位置を有することができる。この例ではSTARTが
0011であり、STOPが1000であるとしてい
る。従って、マスク回路1336は、第17図のMAS
Kに於いて示されているビットのための書き込み禁止W
Pを提供する。メモリに書き込まれるデータは第17図
にMEMとして示されている。本発明では、イメージ動
作モードに於いて、描画ルールの操作をチップ上で行う
ことができる。
【0121】上述し、第23図に示すように、本発明で
は、描画ルールはアドレスの供給と共に、アドレスサイ
クルと同じ時間間隔中に並行して供給される。このこと
により、描画ルールを供給するための別個の時間間隔を
必要とする前述の日立のアプローチに比して大きな高速
化が可能となる。
は、描画ルールはアドレスの供給と共に、アドレスサイ
クルと同じ時間間隔中に並行して供給される。このこと
により、描画ルールを供給するための別個の時間間隔を
必要とする前述の日立のアプローチに比して大きな高速
化が可能となる。
【0122】シリアルデータ転送モードの動作に於いて
は、第4図のMSAアドレス及びLSAアドレスが用い
られ、これらがアドレスレジスタ1320に読み込まれ
る。第2表に示したように、ここでは対応するDIN1
又はDIN2データワードは存在しない。これらのMS
A及びLSAアドレスワードが読み込まれると、上述し
たように、適切な走査線及び走査線部分がメモリブロッ
ク1300からダイナミックラッチ1304へ読み出さ
れる。
は、第4図のMSAアドレス及びLSAアドレスが用い
られ、これらがアドレスレジスタ1320に読み込まれ
る。第2表に示したように、ここでは対応するDIN1
又はDIN2データワードは存在しない。これらのMS
A及びLSAアドレスワードが読み込まれると、上述し
たように、適切な走査線及び走査線部分がメモリブロッ
ク1300からダイナミックラッチ1304へ読み出さ
れる。
【0123】ランダムステートマシン1366は、通常
の設計のものであり、入力される制御イネーブル(即
ち、V/I、R/W、RFRSH及び/CS)の組に基
づき、単一クロックRCLKのパルスに従って、下記の
内部ランダムポートイネーブルパルスを供給する。この
内部ランダムポートイネーブルパルスは、(1)アドレ
スバス100上の上位アドレス及び下位アドレスをアド
レスレジスタ1320に読み込むためのEN−MSA及
びCLK−LSA、(2)バス90上に現れるデータを
データレジスタ1340に読み込むためのCLK−DI
N1及びEN−DIN2、(3)デスティネーションラ
ッチ1360をイネーブルするためのDEST、(4)
メモリブロック1300のそれぞれを通常の方式でプリ
チャージするためのPRECH、(5)メモリブロック
1300からのデータをダイナミックラッチ1304が
読み込むことを可能にするためのEN−DL、(6)ラ
イトマスク1336をイネーブルして、START及び
STOP情報に基づくメモリブロック1300の書き込
み禁止を行うための/WE、(7)アドレスのブロック
選択部分によって指定された特定のメモリブロックでは
なく、全てのメモリブロックにアクセスするためのAL
L(この信号は全ての標準及びシリアルデータ転送サイ
クルの期間中に用いられる)、並びに(8)出力制御部
1338をイネーブルして、データバス90にデータを
出力させるOE信号である。本実施例ではこれらの内部
イネーブルが用いられるが、このアプローチに基づく変
更例に於いては、他のイネーブルを用いることもでき
る。
の設計のものであり、入力される制御イネーブル(即
ち、V/I、R/W、RFRSH及び/CS)の組に基
づき、単一クロックRCLKのパルスに従って、下記の
内部ランダムポートイネーブルパルスを供給する。この
内部ランダムポートイネーブルパルスは、(1)アドレ
スバス100上の上位アドレス及び下位アドレスをアド
レスレジスタ1320に読み込むためのEN−MSA及
びCLK−LSA、(2)バス90上に現れるデータを
データレジスタ1340に読み込むためのCLK−DI
N1及びEN−DIN2、(3)デスティネーションラ
ッチ1360をイネーブルするためのDEST、(4)
メモリブロック1300のそれぞれを通常の方式でプリ
チャージするためのPRECH、(5)メモリブロック
1300からのデータをダイナミックラッチ1304が
読み込むことを可能にするためのEN−DL、(6)ラ
イトマスク1336をイネーブルして、START及び
STOP情報に基づくメモリブロック1300の書き込
み禁止を行うための/WE、(7)アドレスのブロック
選択部分によって指定された特定のメモリブロックでは
なく、全てのメモリブロックにアクセスするためのAL
L(この信号は全ての標準及びシリアルデータ転送サイ
クルの期間中に用いられる)、並びに(8)出力制御部
1338をイネーブルして、データバス90にデータを
出力させるOE信号である。本実施例ではこれらの内部
イネーブルが用いられるが、このアプローチに基づく変
更例に於いては、他のイネーブルを用いることもでき
る。
【0124】ランダムステートマシン1366は、例え
ば第24図に示すプログラマブルロジックアレイを有す
ることができる。ここでは、単一クロックRCLKの使
用に基づく入力140(即ち、制御イネーブルの組)に
より、上述の出力が生成される。ランダムステートマシ
ン1366に対する内部信号は、ロジックアレイ240
0の次の状態である。次状態を第25図に示す。
ば第24図に示すプログラマブルロジックアレイを有す
ることができる。ここでは、単一クロックRCLKの使
用に基づく入力140(即ち、制御イネーブルの組)に
より、上述の出力が生成される。ランダムステートマシ
ン1366に対する内部信号は、ロジックアレイ240
0の次の状態である。次状態を第25図に示す。
【0125】第25図に於いて、入力の組のフォーマッ
トは、/CS、RFRSH、V/I及びR/Wである。
第25図からから分かるように、制御バス140からの
異なるイネーブルの組(入力)に対して、ランダムステ
ートマシンはクロック(RCLK)に導かれて、状態の
所定のシーケンスを生成し、以下に規定される制御パル
スを出力する。
トは、/CS、RFRSH、V/I及びR/Wである。
第25図からから分かるように、制御バス140からの
異なるイネーブルの組(入力)に対して、ランダムステ
ートマシンはクロック(RCLK)に導かれて、状態の
所定のシーケンスを生成し、以下に規定される制御パル
スを出力する。
【0126】出力のSTATE信号は状態からデコード
される。これを第4表に示す。
される。これを第4表に示す。
【0127】
【表4】
【0128】出力の関係を第5表に示す。
【0129】
【表5】
【0130】第5表に示すランダムポート制御信号は、
ランダムポート1200に於いて、第18図から第23
図に示すようにクロックRCLKのエッジで有効とな
る。
ランダムポート1200に於いて、第18図から第23
図に示すようにクロックRCLKのエッジで有効とな
る。
【0131】この開示に基づき、単一クロックパルスR
CLKのみが本発明のランダムポート1200を制御し
ていることが明瞭に理解される。換言すれば、本発明の
ランダムポート1200は制御信号の組(即ち、第25
図の入力)を受け取る。各組はランダムポートの異なる
動作モードに対応している。ランダムステートマシン1
366は受け取られた組に対してシーケンス構成(即
ち、第25図の状態及び次状態)を与える。異なる組の
それぞれは異なるシーケンス構成を有しており、その結
果、それ自身の内部制御パルスの所定のシーケンス(第
4表)が得られる。単一ランダムポートクロックは、内
部制御パルスの構成されたシーケンスを実行するために
必要なタイミング信号を提供し、その結果、ランダムポ
ートは受け取った制御信号の組に対応する動作モードで
動作する。好ましいアプローチは第25図、第4表及び
第5表に示されているが、本発明の教示の下で、本実施
例では16.7MHzである単一ランダムポートクロッ
クが供給される状況に於いて動作するための、制御信号
及び状態の他の構成を規定することができることを理解
すべきである。
CLKのみが本発明のランダムポート1200を制御し
ていることが明瞭に理解される。換言すれば、本発明の
ランダムポート1200は制御信号の組(即ち、第25
図の入力)を受け取る。各組はランダムポートの異なる
動作モードに対応している。ランダムステートマシン1
366は受け取られた組に対してシーケンス構成(即
ち、第25図の状態及び次状態)を与える。異なる組の
それぞれは異なるシーケンス構成を有しており、その結
果、それ自身の内部制御パルスの所定のシーケンス(第
4表)が得られる。単一ランダムポートクロックは、内
部制御パルスの構成されたシーケンスを実行するために
必要なタイミング信号を提供し、その結果、ランダムポ
ートは受け取った制御信号の組に対応する動作モードで
動作する。好ましいアプローチは第25図、第4表及び
第5表に示されているが、本発明の教示の下で、本実施
例では16.7MHzである単一ランダムポートクロッ
クが供給される状況に於いて動作するための、制御信号
及び状態の他の構成を規定することができることを理解
すべきである。
【0132】上述の状態表を第19図から第23図のタ
イミング図と組み合わせると、メモリ内の記憶された情
報を変更する方法は、単一ランダムポートクロックRC
LKから導出される一連の時間間隔に基づいている。第
1の時間間隔中には、ベクタアドレス又はイメージアド
レス並びに描画ルール、START位置及びSTOP位
置がチップに与えられる。次に、制御イネーブルの組に
基づいて、RCLKは適宜の状態表を通じてシーケンス
する。従って、第2の時間間隔中に、アドレス指定され
た情報がメモリから供給され、ソースデータがチップに
供給される。第3の時間間隔中には、供給された情報
(即ち、第16図及び第17図のDEST)が、描画ル
ール(即ち、第3表)に基づいて、ソースデータ(即
ち、第16図及び第17図のSRC)を用いて変更され
る。第4の時間間隔中には、変更された情報(即ち、第
16図及び第17図のNEW)が、START及びST
OPビット位置(即ち、第16図及び第17図のMAS
K)の間に於いて、メモリに書き込まれる。本発明の教
示の下で、この方法に変更を加えることは可能である。
好ましい実施例では特定のビットフィールド及びパター
ン、特定のピン構成並びに配置を例示したが、本発明は
これらに限定されず、本発明の教示に基づく他の実施態
様を用いることができることを理解すべきである。
イミング図と組み合わせると、メモリ内の記憶された情
報を変更する方法は、単一ランダムポートクロックRC
LKから導出される一連の時間間隔に基づいている。第
1の時間間隔中には、ベクタアドレス又はイメージアド
レス並びに描画ルール、START位置及びSTOP位
置がチップに与えられる。次に、制御イネーブルの組に
基づいて、RCLKは適宜の状態表を通じてシーケンス
する。従って、第2の時間間隔中に、アドレス指定され
た情報がメモリから供給され、ソースデータがチップに
供給される。第3の時間間隔中には、供給された情報
(即ち、第16図及び第17図のDEST)が、描画ル
ール(即ち、第3表)に基づいて、ソースデータ(即
ち、第16図及び第17図のSRC)を用いて変更され
る。第4の時間間隔中には、変更された情報(即ち、第
16図及び第17図のNEW)が、START及びST
OPビット位置(即ち、第16図及び第17図のMAS
K)の間に於いて、メモリに書き込まれる。本発明の教
示の下で、この方法に変更を加えることは可能である。
好ましい実施例では特定のビットフィールド及びパター
ン、特定のピン構成並びに配置を例示したが、本発明は
これらに限定されず、本発明の教示に基づく他の実施態
様を用いることができることを理解すべきである。
【0133】本発明の好ましい実施例を示したが、この
実施例に対する修正及び変更を行うことができることを
理解されたい。
実施例に対する修正及び変更を行うことができることを
理解されたい。
【0134】
【発明の効果】本発明のダイナミックランダムアクセス
メモリによれば、外部クロック信号のエッジに応答して
選択指示信号が出力として提供され、その選択指示信号
に応じてデータの上位ビット部分と下位ビット部分との
うちのいずれか一方が選択される。これにより、データ
の上位ビット部分と下位ビット部分とのうちの一方を一
度にまとめて選択することができるので、データの部分
を1ビット毎に選択する場合に比べてデータの部分の選
択を効率よく行うことができる。その結果、論理回路の
規模を縮小することができるので、メモリを小型化する
ことが容易になる。
メモリによれば、外部クロック信号のエッジに応答して
選択指示信号が出力として提供され、その選択指示信号
に応じてデータの上位ビット部分と下位ビット部分との
うちのいずれか一方が選択される。これにより、データ
の上位ビット部分と下位ビット部分とのうちの一方を一
度にまとめて選択することができるので、データの部分
を1ビット毎に選択する場合に比べてデータの部分の選
択を効率よく行うことができる。その結果、論理回路の
規模を縮小することができるので、メモリを小型化する
ことが容易になる。
【0135】また、選択指示信号をデータバスとは異な
るバスからメモリに入力することにより、データと選択
指示信号とを同一のページサイクル内においてメモリに
入力することが可能となる。その結果、メモリを高速化
することが可能となる。
るバスからメモリに入力することにより、データと選択
指示信号とを同一のページサイクル内においてメモリに
入力することが可能となる。その結果、メモリを高速化
することが可能となる。
【0136】本発明のダイナミックランダムアクセスメ
モリのアクセス方法及び本発明のシステムによっても同
様の効果が得られる。
モリのアクセス方法及び本発明のシステムによっても同
様の効果が得られる。
【図1】第1図は、本発明のダイナミックビデオRAM
を組み込んだシステムのブロック図である。
を組み込んだシステムのブロック図である。
【図2】第2図は、第1図のシステムのカラーモニタ2
0のスクリーン及び部分走査線を示す図である。
0のスクリーン及び部分走査線を示す図である。
【図3】第3図は、本発明のシリアルデータ転送アドレ
スを説明する図である。
スを説明する図である。
【図4】第4図は、第3図のシリアルデータ転送アドレ
スの最上位アドレス及び最下位アドレスを説明する図で
ある。
スの最上位アドレス及び最下位アドレスを説明する図で
ある。
【図5】第5図は、本発明のカラーモニタ20のスクリ
ーンのページレイアウトを示す図である。
ーンのページレイアウトを示す図である。
【図6】第6図は、単一のページ内のベクタを示す図で
ある。
ある。
【図7】第7図は、ページアドレスのためのフォーマッ
トを示す図である。
トを示す図である。
【図8】第8図は、第7図のページアドレスの最上位及
び最下位アドレスビットを説明する図である。
び最下位アドレスビットを説明する図である。
【図9】第9図は、本発明のカラーモニタのイメージモ
ードアドレッシング構成を示す図である。
ードアドレッシング構成を示す図である。
【図10】第10図は、イメージアドレスのフォーマッ
トを示す図である。
トを示す図である。
【図11】第11図は、第10図のイメージアドレスの
最上位及び最下位のアドレス部分を説明する図である。
最上位及び最下位のアドレス部分を説明する図である。
【図12】第12図は、本発明のダイナミックビデオR
AMの単一チップの構成を示す図である。
AMの単一チップの構成を示す図である。
【図13】第13図は、本発明のダイナミックビデオR
AMチップの回路ブロック図である。
AMチップの回路ブロック図である。
【図14】第14図は、イメージ動作モードのためのデ
ータ入力のフォーマットを示す図である。
ータ入力のフォーマットを示す図である。
【図15】第15図は、ベクタ動作モードのためのデー
タ入力のフォーマットを示す図である。
タ入力のフォーマットを示す図である。
【図16】第16図は、ベクタ動作モードを説明する図
である。
である。
【図17】第17図は、イメージ動作モードを説明する
図である。
図である。
【図18】第18図は、シリアルデータ転送のためのタ
イミングを示す図である。
イミングを示す図である。
【図19】第19図は、ベクタ書込みのためのタイミン
グを示す図である。
グを示す図である。
【図20】第20図は、ベクタ書込み、ページモードの
ためのタイミングを示す図である。
ためのタイミングを示す図である。
【図21】第21図は、イメージ読出し/書込みのため
のタイミングを示す図である。
のタイミングを示す図である。
【図22】第22図は、イメージ読出し/書込み、ペー
ジモードのためのタイミングを示す図である。
ジモードのためのタイミングを示す図である。
【図23】第23図は、イメージ読出し変更書込みのた
めのタイミングを示す図である。
めのタイミングを示す図である。
【図24】第24図は、ランダムポートステートマシン
の実施例を示す図である。
の実施例を示す図である。
【図25】第25図は、ランダムポートステートマシン
に於ける入力、現在の状態及び次状態の表を示す図であ
る。
に於ける入力、現在の状態及び次状態の表を示す図であ
る。
10 ダイナミックビデオRAM 1200 ランダムポート 1210 シリアルポート 1300 メモリブロック 1304 ダイナミックラッチ 1314 シリアルステートマシン 1340 データレジスタ 1366 ランダムステートマシン
Claims (19)
- 【請求項1】 情報を格納する複数のメモリセルを含む
メモリブロックと、 第1アドレスと第2アドレスとを受け取り、外部クロッ
ク信号の第1のエッジに応答して前記第1アドレスを出
力として提供し、前記外部クロック信号の前記第1のエ
ッジと異なる第2のエッジに応答して前記第2アドレス
を出力として提供するアドレス入力手段と、 上位ビット部分と下位ビット部分とを含むデータを受け
取り、前記外部クロック信号の第3エッジに応答して前
記データを出力として提供するデータ入力手段と、 前記データの上位ビット部分と下位ビット部分とのうち
のいずれか一方を選択することを指示する選択指示信号
を受け取り、前記外部クロック信号の第4エッジに応答
して前記選択指示信号を出力として提供する選択指示信
号入力手段と、 前記選択指示信号に応じて前記データ入力手段によって
提供される前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を選択する選択手段と、 前記選択手段によって選択された前記データの上位ビッ
ト部分と下位ビット部分とのうちのいずれか一方を前記
第1アドレスと前記第2アドレスとに対応する前記メモ
リブロックの位置に書き込む書き込み手段とを備えたダ
イナミックランダムアクセスメモリ。 - 【請求項2】 前記選択手段は、前記データの上位ビッ
ト部分と下位ビット部分とのうちのいずれか一方の書き
込みを禁止するライトマスク手段である請求項1に記載
のダイナミックランダムアクセスメモリ。 - 【請求項3】 前記ライトマスク手段は、前記外部クロ
ック信号の第5エッジに応答して前記データの上位ビッ
ト部分と下位ビット部分とのうちのいずれか一方の書き
込みを禁止する請求項2に記載のダイナミックランダム
アクセスメモリ。 - 【請求項4】 前記外部クロック信号のエッジ上での制
御信号に応答して前記外部クロック信号のエッジに同期
しているライトマスクイネーブル信号を前記ライトマス
ク手段に供給する制御手段をさらに備えており、 前記ライトマスク手段は、前記ライトマスクイネーブル
信号に応答して前記データの上位ビット部分と下位ビッ
ト部分とのうちのいずれか一方の書き込みを禁止する請
求項3に記載のダイナミックランダムアクセスメモリ。 - 【請求項5】 前記ダイナミックランダムアクセスメモ
リは、前記メモリブロックにおける位置を特定するため
のアドレスを入力するアドレスバスと、データを入出力
するデータバスと、内部動作を制御するための制御信号
を入力する制御信号バスとに接続されており、前記選択
指示信号は、前記データバスとは異なるバスを介して前
記選択指示信号入力手段に入力される請求項1に記載の
ダイナミックランダムアクセスメモリ。 - 【請求項6】 前記外部クロック信号は16.7MHz
以上の周波数を有する請求項1に記載のダイナミックラ
ンダムアクセスメモリ。 - 【請求項7】 前記メモリブロックにおける位置を特定
するためのアドレスを入力するアドレスバスと、データ
を入出力するデータバスと、内部動作を制御するための
制御信号を入力する制御信号バスとに接続されたダイナ
ミックランダムアクセスメモリであって、 情報を格納する複数のメモリセルを含むメモリブロック
と、 第1アドレスと第2アドレスとを前記アドレスバスを介
して受け取り、外部クロック信号の第1のエッジに応答
して前記第1アドレスを出力として提供し、前記外部ク
ロック信号の前記第1のエッジと異なる第2のエッジに
応答して前記第2アドレスを出力として提供するアドレ
ス入力手段と、 上位ビット部分と下位ビット部分とを含むデータを前記
データバスを介して受け取り、前記外部クロック信号の
第3エッジに応答して前記データを出力として提供する
データ入力手段と、 前記データの上位ビット部分と下位ビット部分とのうち
のいずれか一方を選択することを指示する選択指示信号
を前記データバスとは異なるバスを介して受け取り、前
記外部クロック信号の第4エッジに応答して前記選択指
示信号を出力として提供する選択指示信号入力手段と、 前記選択指示信号に応じて前記データ入力手段によって
提供される前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を選択する選択手段と、 前記選択手段によって選択された前記データの上位ビッ
ト部分と下位ビット部分とのうちのいずれか一方を前記
第1アドレスと前記第2アドレスとに対応する前記メモ
リブロックの位置に書き込む書き込み手段とを備えたダ
イナミックランダムアクセスメモリ。 - 【請求項8】 情報を格納する複数のメモリセルを含む
メモリブロックと、第1アドレスと第2アドレスとを受
け取るアドレス入力手段と、上位ビット部分と下位ビッ
ト部分とを含むデータを受け取るデータ入力手段と、前
記データの上位ビット部分と下位ビット部分とのうちの
いずれか一方を選択することを指示する選択指示信号を
受け取る選択指示信号入力手段と、前記データの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方を選
択する選択手段と、前記選択手段によって選択された前
記データの上位ビット部分と下位ビット部分とのうちの
いずれか一方を前記メモリブロックに書き込む書き込み
手段とを有するダイナミックランダムアクセスメモリの
アクセス方法であって、 a)外部クロック信号の第1のエッジに応答して前記第
1アドレスを前記アドレス入力手段に保持するステップ
と、 b)前記外部クロック信号の前記第1のエッジとは異な
る第2のエッジに応答して前記第2アドレスを前記アド
レス入力手段に保持するステップと、 c)前記外部クロック信号の第3のエッジに応答して前
記データを前記データ入力手段に保持するステップと、 d)前記外部クロック信号の第4のエッジに応答して前
記選択指示信号を前記選択指示信号入力手段に保持する
ステップと、 e)前記選択指示信号に応じて前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
るステップと、 f)ステップe)で選択された前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を前記第
1アドレスと前記第2アドレスとに対応する前記メモリ
ブロックの位置に書き込むステップとを包含するダイナ
ミックランダムアクセスメモリのアクセス方法。 - 【請求項9】 前記方法は、前記ステップb)とf)と
を繰り返すステップをさらに包含している請求項8に記
載のダイナミックランダムアクセスメモリのアクセス方
法。 - 【請求項10】 前記データと前記選択指示信号とは、
同一のページサイクル内において前記データ入力手段と
前記選択指示信号入力手段とにそれぞれ保持される請求
項8に記載のダイナミックランダムアクセスメモリのア
クセス方法。 - 【請求項11】 情報を格納する複数のメモリセルを含
むメモリブロックと、第1アドレスと第2アドレスとを
受け取るアドレス入力手段と、前記メモリブロックから
情報を出力する出力手段と、上位ビット部分と下位ビッ
ト部分とを含むデータを受け取るデータ入力手段と、前
記データの上位ビット部分と下位ビット部分とのうちの
いずれか一方を選択することを指示する選択指示信号を
受け取る選択指示信号入力手段と、前記データの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方を選
択する選択手段と、前記選択手段によって選択された前
記データの上位ビット部分と下位ビット部分とのうちの
いずれか一方を前記メモリブロックに書き込む書き込み
手段とを有するダイナミックランダムアクセスメモリの
アクセス方法であって、 a)外部クロック信号の第1のエッジに応答して前記第
1アドレスを前記アドレス入力手段に保持するステップ
と、 b)前記外部クロック信号の前記第1のエッジとは異な
る第2のエッジに応答して前記第2アドレスを前記アド
レス入力手段に保持するステップと、 c)前記外部クロック信号の第3のエッジに応答して前
記第1アドレスと前記第2アドレスとに対応する前記メ
モリブロックの位置に格納される情報を出力するステッ
プと、 d)前記外部クロック信号の第4のエッジに応答して前
記データを前記データ入力手段に保持するステップと、 e)前記外部クロック信号の第5のエッジに応答して前
記選択指示信号を前記選択指示信号入力手段に保持する
ステップと、 f)前記選択指示信号に応じて前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を選択す
るステップと、 g)ステップf)で選択された前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方を前記第
1アドレスと前記第2アドレスとに対応する前記メモリ
ブロックの位置に書き込むステップとを包含するダイナ
ミックランダムアクセスメモリのアクセス方法。 - 【請求項12】 前記データと前記選択指示信号とは、
同一のページサイクル内において前記データ入力手段と
前記選択指示信号入力手段とにそれぞれ保持される請求
項11に記載のダイナミックランダムアクセスメモリの
アクセス方法。 - 【請求項13】 メモリと、前記メモリをアクセスする
回路と、前記回路を前記メモリに接続するバスとを備え
たシステムであって、 前記回路は、第1アドレスと第2アドレスとを前記バス
に提供する手段と、上位ビット部分と下位ビット部分と
を含むデータを前記バスに提供する手段と、前記データ
の上位ビット部分と下位ビット部分とのうちのいずれか
一方を選択することを指示する選択指示信号を前記バス
に提供する手段とを備えており、前記第1アドレスはク
ロック信号の第1のエッジで前記バスの上で有効であ
り、前記第2アドレスは前記クロック信号の第2のエッ
ジで前記バスの上で有効であり、前記クロック信号の前
記第1のエッジは前記クロック信号の前記第2のエッジ
とは異なっており、前記データは前記クロック信号の第
3のエッジで前記バスの上で有効であり、前記選択指示
信号は前記クロック信号の第4のエッジで前記バスの上
で有効であり、 前記メモリは、 情報を格納する複数のメモリセルを含むメモリブロック
と、 前記第1アドレスと前記第2アドレスとを前記バスを介
して受け取り、前記クロック信号の前記第1のエッジに
応答して前記第1アドレスを出力として提供し、前記ク
ロック信号の前記第2のエッジに応答して前記第2アド
レスを出力として提供するアドレス入力手段と、 前記データを前記バスを介して受け取り、前記クロック
信号の前記第3エッジに応答して前記データを出力とし
て提供するデータ入力手段と、 前記選択指示信号を前記バスを介して受け取り、前記ク
ロック信号の前記第4エッジに応答して前記選択指示信
号を出力として提供する選択指示信号入力手段と、 前記選択指示信号に応じて前記データ入力手段によって
提供される前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を選択する選択手段と、 前記選択手段によって選択された前記データの上位ビッ
ト部分と下位ビット部分とのうちのいずれか一方を前記
第1アドレスと前記第2アドレスとに対応する前記メモ
リブロックの位置に書き込む書き込み手段とを備えたダ
イナミックランダムアクセスメモリであるシステム。 - 【請求項14】 前記選択手段は、前記データの上位ビ
ット部分と下位ビット部分とのうちのいずれか一方の書
き込みを禁止するライトマスク手段である請求項13に
記載のシステム。 - 【請求項15】 前記ライトマスク手段は、前記クロッ
ク信号の第5エッジに応答して前記データの上位ビット
部分と下位ビット部分とのうちのいずれか一方の書き込
みを禁止する請求項14に記載のシステム。 - 【請求項16】 前記メモリは、 前記クロック信号のエッジ上での制御信号に応答して前
記クロック信号のエッジに同期しているライトマスクイ
ネーブル信号を前記ライトマスク手段に供給する制御手
段をさらに備えており、 前記ライトマスク手段は、前記ライトマスクイネーブル
信号に応答して前記データの上位ビット部分と下位ビッ
ト部分とのうちのいずれか一方の書き込みを禁止する請
求項15に記載のシステム。 - 【請求項17】 前記バスは、前記メモリブロックにお
ける位置を特定するためのアドレスを前記メモリに入力
するアドレスバスと、データを前記メモリに入出力する
データバスと、内部動作を制御するための制御信号を前
記メモリに入力する制御信号バスとを含んでおり、前記
選択指示信号は、前記データバスとは異なるバスを介し
て前記選択指示信号入力手段に入力される請求項13に
記載のシステム。 - 【請求項18】 前記クロック信号は16.7MHz以
上の周波数を有する請求項13に記載のシステム。 - 【請求項19】 メモリと、前記メモリをアクセスする
回路と、前記回路を前記メモリに接続するバスとを備え
たシステムであって、前記バスは、前記メモリブロック
における位置を特定するためのアドレスを前記メモリに
入力するアドレスバスと、データを前記メモリに入出力
するデータバスと、内部動作を制御するための制御信号
を前記メモリに入力する制御信号バスとを含んでおり、 前記回路は、第1アドレスと第2アドレスとを前記アド
レスバスに提供する手段と、上位ビット部分と下位ビッ
ト部分とを含むデータを前記データバスに提供する手段
と、前記データの上位ビット部分と下位ビット部分との
うちのいずれか一方を選択することを指示する選択指示
信号を前記データバスとは異なるバスに提供する手段と
を備えており、前記第1アドレスはクロック信号の第1
のエッジで前記アドレスバスの上で有効であり、前記第
2アドレスは前記クロック信号の第2のエッジで前記ア
ドレスバスの上で有効であり、前記クロック信号の前記
第1のエッジは前記クロック信号の前記第2のエッジと
は異なっており、前記データは前記クロック信号の第3
のエッジで前記データバスの上で有効であり、前記選択
指示信号は前記クロック信号の第4のエッジで前記デー
タバスとは異なるバスの上で有効であり、 前記メモリは、 情報を格納する複数のメモリセルを含むメモリブロック
と、 前記第1アドレスと前記第2アドレスとを前記アドレス
バスを介して受け取り、前記クロック信号の前記第1の
エッジに応答して前記第1アドレスを出力として提供
し、前記クロック信号の前記第2のエッジに応答して前
記第2アドレスを出力として提供するアドレス入力手段
と、 前記データを前記データバスを介して受け取り、前記ク
ロック信号の前記第3エッジに応答して前記データを出
力として提供するデータ入力手段と、 前記選択指示信号を前記データバスとは異なるバスを介
して受け取り、前記クロック信号の前記第4エッジに応
答して前記選択指示信号を出力として提供する選択指示
信号入力手段と、 前記選択指示信号に応じて前記データ入力手段によって
提供される前記データの上位ビット部分と下位ビット部
分とのうちのいずれか一方を選択する選択手段と、 前記選択手段によって選択された前記データの上位ビッ
ト部分と下位ビット部分とのうちのいずれか一方を前記
第1アドレスと前記第2アドレスとに対応する前記メモ
リブロックの位置に書き込む書き込み手段とを備えたダ
イナミックランダムアクセスメモリであるシステム。
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US277,687 | 1988-11-29 | ||
US07/277,637 US5142637A (en) | 1988-11-29 | 1988-11-29 | Dynamic video RAM incorporating single clock random port control |
US07/278,333 US5148523A (en) | 1988-11-29 | 1988-11-29 | Dynamic video RAM incorporationg on chip line modification |
US278,333 | 1988-11-29 |
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