JPH0816882B2

JPH0816882B2 - 半導体記憶装置

Info

Publication number: JPH0816882B2
Application number: JP12982585A
Authority: JP
Inventors: 泰紀山口; 順三宅
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-06-17
Filing date: 1985-06-17
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: US4933900A; JPS61288240A

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例え
ば、画像処理用のRAM（ランダム・アクセス・メモリ）
に利用して有効な技術に関する。

文字及び図形をCRT（陰極線管）のような表示装置の
画面上に表示させるための画像処理用のRAMとして、例
えば、日経マグロウヒル社1985年２月11日付「日経エレ
クトロニクス」頁219〜頁239に記載されたシリアル・ア
クセス・メモリが公知である。このRAMは、アドレス信
号を形成するカウンタ回路を含み、それにおいてカウン
タ回路が外部端子から供給される制御信号とタイミング
信号で動作されることにより、メモリアレイのワード線
の選択信号が形成される。また、メモリアレイのデータ
線がスイッチ回路を介してデータレジスタにパラレルに
接続され、このデータレジスタと外部端子との間でデー
タがシリアルに授受される。このように外部端子に対し
てのデータの授受がシリアルに行われるので、CRTのラ
スタスキャンタイミングに同期した画素データの取り出
しが容易に行える。しかし、上記画像処理用のRAMは、
見かけ上はRAMから成るけれども、実質的にはその記憶
容量に等しいビット数を持つシフトレジスタとしての動
作しか行えない。これに応じて、それぞれメモリセルは
全ビットのアドレッシングが行なわれる毎に一回しかア
クセスされない。その結果、この種のRAMが使用される
場合、図形作成や変更を伴う画像処理動作が遅くなって
しまうという問題がある。

画像処理のためには、ランダム・アクセス動作を行う
RAMの方が便利である。本願発明者は、×４ビットのよ
うな複数ビットの単位でのアクセスが可能なRAM（例え
ば、（株）日立製作所、昭和58年９月発行の「日立ICメ
モリデータブック」参照）によって、画像処理用のRAM
（いわゆるビディオRAM）を構成することを考えた。上
記４ビットの信号は、カラー画像処理用の信号とされ、
それぞれ赤，青，緑及び輝度信号が割り当てられる。し
かしながら、このような構成のRAMが使用される場合に
あっても、図形の作成やその変更のために、画素データ
をいったん読み出して、読み出された画素データと新た
な画素データや表示条件データとの論理演算を行い、さ
らに、得られた変更すべき画素データを再びもとのメモ
リアドレスに書き込むという複数サイクルにわたるメモ
リアクセス動作及びマイクロプロセッサの動作が必要に
なる。

〔発明の目的〕

この発明の目的は、高速画像データの処理に適した多
機能を持つ半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

本願において開示される実施例のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。すなわ
ち、半導体記憶装置は、複数種類の演算動作が可能とさ
れた演算回路と、それがマスク動作状態にされたとき上
記演算回路の動作にかかわらずにメモリ内データの実質
的変更を禁止するマスク制御回路とを備える。半導体記
憶装置は、上記演算回路及びマスク制御回路のための制
御信号を外部から受けるところのプリセット動作モード
を持つ。プリセット動作モードによって半導体記憶装置
に与えられたところの上記演算回路及びマスク制御回路
のための制御信号は、半導体記憶装置が再びプリセット
動作モードにされるまで、半導体記憶装置内に保持され
る。

プリセット動作モードは、ロウアドレスストローブ信
号よりも先にライトイネーブル信号がロウレベルにアサ
ートされることによって指示される。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示さ
れている。同図の各回路ブロックは、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。

この実施例の半導体記憶装置は、データ入出力端子群
Ｄ、シリアルデータ出力端子群Ds、アドレス信号のため
の端子AToないしATi、電源端子Vcc及び基準電位端子も
しくはアース端子GNDとともに、ロウアドレスストロー
ブ信号のための端子▲▼、カラムアドレスストロ
ーブ信号のための端子▲▼、ライトイネーブル信
号のための端子▲▼、拡張用制御信号のための端子
▲▼／▲▼及びシフト制御用クロック信号のた
めの端子CLKを持つ。特に制限されないが、この半導体
記憶装置は、４ビットのデータ信号の同時アクセスが可
能な構成、言い換えると×４ビット構成にされる。それ
故に、データ入出力端子群Ｄ及びシリアルデータ出力端
子群Dsは、第１図においてはそれぞれ単一の端子のよう
に表示されているけれども、実際上は、４つずつの端子
から成る。

実施例の半導体記憶装置は、×４ビット構成のダイナ
ミック型メモリ部RAMとともに、後で説明するような、
画像処理動作を高速に行うための内部回路が付加されて
いる。特に制限されないが、同図におけるメモリ部RAM
は、データ信号の各ビットに一対一対応されるところの
４組のメモリアレイ、センスアンプ及びアドレスデコー
ダ回路から構成される。１組のメモリアレイ，センスア
ンプ及びアドレスデコーダ回路は、例えば、第６図に示
されている。メモリアレイ部は、マトリックス配置され
たアドレス選択用MOSFET（絶縁ゲート型電界効果トラン
ジスタ）Qmと情報記憶用のキャパシタCsとからなるダイ
ナミック型メモリセルを含んでいる。上記メモリセルの
アドレス選択用MOSFETQmは、そのゲートが対応するワー
ド線WLに結合され、ドレインが対応する相補データ線D
L,▲▼のうちの一方のデータ線に結合されている。

第６図において、ダミーメモリセルDCは、MOSFETQd,Q
d′及びカパシタンスがメモリセルのCsのそれに対して
半分にされたキャパシタCdから構成され、データ線DLと
ダミーワード線DWLとの間もしくはデータ線▲▼と
ダミーワード線▲▼との間に設けられている。セ
ンスアンプSAは、それぞれ相補データ線に一対一対応さ
れる複数の単位センス回路から成る。単位センス回路
は、図示のように、ゲート・ドレインが交差結合された
MOSFETQ3,Q4から成る。各単位センス回路と回路の接地
点との間には、パワースイッチ素子としてのMOSFETQ5及
びQ6が設けられている。プリチャージ回路PCは、それぞ
れ相補データ線間に結合されており、メモリセルの選択
開始前に、各相補データ線DL,▲▼をプリチャージ
する。アクティブリストア回路ARは、メモリセルが選択
されかつセンスアンプSAが動作された後の相補データ線
DL,▲▼のハイレベルを充分に上昇させるように動
作される。

各相補データ線DL,▲▼と共通相補データ線CDL,
▲▼との間には、カラムスイッチ回路Ｃ−SWを構
成するところのMOSFETQ7ないしQ10が設けられている。
カラムスイッチ回路Ｃ−SWは、カラムアドレスデコーダ
Ｃ−DCRによってスイッチ制御される。

共通相補データ線CDL,▲▼は、メモリ部RAMの
入出力ノードI/Oを構成している。

センスアンプSA、アクティブリストア回路AR、及びプ
リチャージ回路PCの動作制御のためのタイミング信号φ
pa1,φpa2,φrs,φpc,ダミーメモリセルDCのリセットの
ためのタイミング信号φｄ、ロウアドレスデコーダＲ−
DCRのためのワード線選択タイミングφ_Ｘ、及びカラム
アドレスデコーダＣ−DCRのためのデータ線選択タイミ
ング信号φ_Ｙは、第１のタイミング制御回路TCによって
形成される。

第６図のメモリ部の動作のタイムシーケンスは、公知
のダイナミック型RAMのそれと実質的に同じにされる。
それ故に、各回路の動作についての説明は省略する。

メモリアレイにおける相補データ線の信号は、それぞ
れ第１図に例示的に示されているスイッチMOSFETQ1,Q2
等を介して合計４組からなるシフトレジスタSRの各ピッ
トにパラレルに転送される。これらのMOSFETQ1,Q2は、
そのゲートに共通に供給されるタイミング信号φｓによ
ってスイッチ制御される。これによってデータ信号の転
送タイミングが制御される。このようなメモリアレイに
おける１ワード線分の記憶情報をパラレルに読み出して
合計４組からなるシフトレジスタSRから外部端子Dsへ４
ビットの信号をシリアルに送出させる機能は、CRTのラ
スタスキャンタイミングに同期して表示すべきカラー画
素を構成する赤，青，緑及び輝度の図形データを発生さ
せる上で便利なものとなる。

ロウアドレスバッファＲ−ADBは、ロウアドレススト
ローブ信号▲▼に基づいて形成されるタイミング
信号φｒに同期して外部アドレス信号AX0〜AXiを取込
み、ロウアドレスデコーダに伝えられるべき内部相補ア
ドレス信号を形成する。メモリ部RAMに含まれるロウア
ドレスデコーダＲ−DCRは、そのアドレス信号の解読を
行うとともに、ワード線選択タイミング信号φ_Ｘに同期
して所定のワード線及びダミーワード線の選択動作を行
う。

カラムアドレスバッファＣ−ADBは、ロウアドレスス
トローブ信号に対して遅れて供給されるカラムアドレス
ストローブ信号▲▼に基づいて形成されるタイミ
ング信号φｃに同期して外部アドレス信号AY0〜AYiを取
込みカラムアドレスデコーダに伝える。メモリ部RAMに
含まれるカラムアドレスデコーダＣ−DCRは、そのアド
レス信号の解読を行うとともに、データ線選択タイミン
グ信号φ_Ｙに同期してデータ線の選択動作を行う。

データ入力回路IBは、合計４組の回路からなり、その
動作がタイミング信号φinによって制御される。データ
入力回路IBは、それがタイミング信号φinによって動作
状態にされたとき、外部端子Ｄから供給される４ビット
のデータ信号をそれぞれ増幅して、その４ビットの信号
をそれにおける内部回路に取り込む。データ入力回路IB
の具体的回路例は、後で第８図にもとづいて説明する。
通常の動作状態では、上記データ入力回路IBから出力さ
れる信号は書き込み信号とされる。データ入力回路IB
は、上記タイミング信号φinによるその動作状態が後述
するマスク設定回路MSKにより形成されるマスク信号ms
に従って、選択的に無効にされる。言い換えるならば、
上記４組の回路のうち、任意の回路の動作が無効にされ
る。このような外部書き込み信号に対するマスク動作
は、赤，青，緑及び輝度信号からなる１つの画素の中の
いずれか１ないし３の信号を選択的に入力する場合に便
利な機能とされる。

データ出力回路OBは、合計４組の回路からなり、その
動作がタイミング信号φopによって制御され、タイミン
グ信号φopによってそれが動作状態にされたとき、メモ
リ部RAMの対応する入出力ノードI/Oの合計４ビットの信
号をそれぞれ増幅して外部端子Doへ送出させる。

マスク設定回路MSKは、それの入力動作がタイミング
信号φmsによって制御される。マスク設定回路MSKは、
タイミング信号φmsによって入力動作状態にされると、
そのときの外部端子群Ｄに供給されている信号を取り込
み、その信号を解読して、データ入力回路IBの動作を選
択的に無効にさせるマスク信号MS0〜MS3を形成する。

ファンクション設定回路FNは、それの入力動作がタイ
ミング信号φfnによって制御され、入力動作状態にされ
たとき、外部端子群Ｄを通して供給される信号を取り込
み、その信号を解読して、論理演算回路LUの演算モード
を設定する演算モード信号fn、を形成する。

上記論理演算回路LUは、上記４組のメモリ部RAMに対
応した４組の回路からなり、その一方の入力に設けられ
たラッチ回路Ｆからの信号と、データ入力回路IBを通し
て外部端子Ｄから供給される書き込み信号とを受け、ア
ンド（AND），ナンド（NAND），オア（OR），ノア（NO
R）、反転及び排他的論理和動作等の各種論理演算動作
を、その演算モード信号fnに従って行う。上記ラッチ回
路Ｆは、その入力端子が対応するメモリ部RAMの入出力
ノードI/O（メモリアレイにおける共通データ線）に結
合され、選択されたメモリセルの記憶情報を保持する。
論理演算回路LUは、例えば複数の論理ゲート回路と、そ
の信号伝達径路を切り換えるマルチプレクサ回路との組
み合わせから構成することができる。論理演算回路LUの
より望ましい回路例は、後で第９図にもとづいて説明す
る。

タイミング制御回路TCは、外部から供給されるアドレ
スストローブ信号▲▼，▲▼、ライトイネ
ーブル信号▲▼、拡張動作信号▲▼／▲▼
とシフトレジスタSRの動作のためのクロック信号CLKを
受け、かかる外部信号によって指示される動作モードを
識別し、また上記各回路のための各種タイミング信号を
形成する。タイミング制御回路TCは、複数の論理ゲート
回路，信号遅延回路及び信号保持回路によって構成され
る。但し、タイミング制御回路TCの具体的内部構成は、
入力制御信号と得るべきタイミング信号との関係が明ら
かとなれば、比較的容易に決定され得るので、その詳細
は図示しない。

タイミング制御回路TCは、基本的には、次のようにし
て動作モードの識別を行なうように構成される。

すなわち、タイミング制御回路TCは、ロウアドレスス
トローブ信号▲▼がハイレベルのようなインアク
ティブレベルからロウレベルのようなアクティブレベル
にされるタイミングにおいて、ライトイネーブル信号▲
▼がロウレベルのようなイネーブルレベルにされて
いるなら、プリセット動作モードとみなす。特に制限さ
れないが、プリセット動作モードは、ロウアドレススト
ローブ信号▲▼が再びハイレベルにされるまで継
続される。マスク設定回路MSK及びファンクション設定
回路FNは、基本的には、このプリセット動作モードにお
いて、データ取込み状態にされる。しかしながら、マス
ク設定回路MSKとファンクション設定回路FNとの独立的
なデータ取込み制御を可能とするように、これら回路の
データ取込みタイミングは、互いに同じタイミングでは
なく、互いに異なったタイミングにされる。マスク設定
回路MSKとファンクション設定回路FNがそれぞれ新しい
データを取り込むべきかどうかは、拡張指示信号▲
▼／▲▼によって指示されるようにされる。特に制
限されないが、マスク設定回路MSKのデータ取込みタイ
ミングにおいて信号▲▼／▲▼がハイレベルに
されているなら、マスク設定回路MSKの新しいマスクデ
ータの取り込みは行なわれない。逆に、ファンクション
設定回路FNのデータ取込みタイミングにおいて、信号▲
▼／▲▼がロウレベルにされているなら、ファ
ンクション設定回路FNの新しいファンクションデータの
取込みは行なわれない。

タイミング制御回路TCは、ロウアドレスストローブ信
号▲▼がハイレベルからロウレベルに変化される
タイミングにおいてライトイネーブル信号▲▼がハ
イレベルの非イネーブルレベルにされているなら、通常
のメモリアクセス動作とみなす。

第７図は、タイミング制御回路TCを構成すべき種々の
内部回路のうちの、タイミング信号φsm及びφfnのため
の回路を示している。

インバータIV1及び伝送ゲートMOSFETQTは、信号保持
回路HLCを構成している。

この回路HLCにおいて、MOSFETQTは、ロウアドレス信
号▲▼がハイレベルならそれに応じてオン状態に
され、インバータ回路IV1の出力をゲート回路G1及びG2
の入力に伝える。▲▼信号がロウレベルにされる
とそれに応じてMOSFETQTがオフ状態にされる。このと
き、回路HLCの出力すなわちゲートG1,G2の入力は、それ
における浮遊容量によって、以前のレベルに維持され
る。保持回路HLCは、実質的にプリセット動作モード検
出回路を構成している。

プリセット動作モードが指示されたなら、回路HLCの
出力はハイレベルになる。それ故に、ナンドゲート回路
G1及びインバータ回路IV4を介して得られるタイミング
信号φsmは、拡張制御信号▲▼／▲▼及び▲
▼信号がロウレベルにされると、それに応じてハイ
レベルにされる。

ナンドゲート回路G2の出力は、▲▼／▲▼信
号がハイレベルにされている状態において▲▼信
号がロウレベルにされると、それに応じてロウレベルに
される。ワンショットパルス発生回路OPGは、ゲート回
路G2の出力の立下りに応答して、タイミング信号φfnと
してのワンショットパルス信号を形成する。

リフレッシュ制御回路REFCは、特に制限されないが、
リフレッシュ用アドレス信号を形成する図示しないリフ
レッシュアドレスカウンタ回路を含んでいる。上記タイ
ミング制御回路TCは、ロウアドレスストローブ信号▲
▼に先立ってカラムアドレスストローブ信号▲
▼がロウレベルにされたなら、リフレッシュ動作モー
ドが指示されたとみなす。タイミング制御回路TCは、こ
のとき、ロウアドレスストローブ信号▲▼がロウ
レベルにされるとそれに同期してリフレッシュ信号φrf
を形成する。リフレッシュアドレスカウンタ回路は、こ
のリフレッシュ信号φrfを受けて、歩進（計数動作）さ
れる。リフレッシュ動作モードのとき、上記リフレッシ
ュ制御回路REFC内の上記カウンタ回路で形成されたリフ
レッシュ用アドレス信号は、ロウアドレスバッファＲ−
ADBの入力に伝えられ、このロウアドレスバッファＲ−A
DBを通してメモリ部RAMのロウデコーダに供給される。

次に、第２図ないし第４図に示したタイミング図に従
って、この実施例の半導体記憶装置の動作の一例を説明
する。

先ず、マスク設定回路MSK及びファンクション設定回
路FNへのデータ入力は、次のようにして行なわれる。

すなわち、ロウアドレスストローブ信号▲▼が
ハイレベルからロウレベルに変化される前に、ライトイ
ネーブル信号▲▼が第２図Ｃ又は第３図Ｃに示され
るようにロウレベルにされる。タイミング制御回路TC
は、このようにライトイネーブル信号▲▼が予めロ
ウレベルにされたなら、プリセット動作モードのための
制御動作を開始する。すなわち、タイミング制御回路TC
は、ロウアドレスストローブ信号▲▼がハイレベ
ルからロウレベルにされるタイミングでライトイネーブ
ル信号▲▼がロウレベルであることを判定する。タ
イミング制御回路TCは、また、このときの拡張制御信号
▲▼／▲▼のレベルを参照する。拡張制御信号
▲▼／▲▼が第２図Ｄ及び第３図Ｄに示されて
いるように、ライトイネーブル信号▲▼とともにロ
ウレベルにされているなら、マスク設定回路MSKの入力
動作が指示されたものとみなされる。それ故に、この場
合、第３図Ｆに示されたように、タイミング信号φms
が、ロウアドレスストローブ信号▲▼の立下りに
同期してタイミング制御回路TCから出力される。タイミ
ング信号φmsによって、マスク設定回路MSKが入力動作
状態にされる。これにより、外部端子Ｄに供給される信
号は、マスク設定信号としてマスク設定回路MSKに取り
込まれる。上記ロウアドレスストローブ信号▲▼
の立ち下がりタイミングにおいて、拡張制御信号▲
▼／▲▼がハイレベルならば、上記マスク設定回路
MSKは非入力動作状態のままにされる。すなわち、タイ
ミング信号φmsは発生されない。したがって、このとき
には、新しいマスクデータに対するマスク設定動作は行
われない。

タイミング制御回路TCは、次にカラムアドレスストロ
ーブ信号▲▼がハイレベルからロウレベルに変化
するタイミングで、上記拡張信号▲▼／▲▼を
参照し、その信号▲▼／▲▼が第２図Ｄ及び第
３図Ｄのようにハイレベルなら、第３図Ｊに示されたよ
うにカラムアドレスストローブ信号▲▼の立下り
に同期してタイミング信号φfnを形成する。このタイミ
ング信号φfnによってファンクション設定回路FNが入力
動作状態にされる。したがって、このとき上記外部端子
Ｄから供給された信号は、ファンクション設定回路FNに
取り込まれる。なお、上記カラムアドレスストローブ信
号▲▼の立ち下がりタイミングにおいて、拡張制
御信号▲▼／▲▼がロウレベルのままならば、
上記ファンクション設定回路FNは非動作状態のままにさ
れる。すなわち、タイミング信号φfnは発生されない。
したがって、このときには、ファンクション設定動作は
行われない。

上述のようにプリセット動作モードが指示された場
合、特に制限されないが、ロウ・アドレスバッファＲ−
ADB、カラムアドレスバッファＣ−ADB、及びメモリ部RA
Mの動作のための種々のタイミング信号は、形成されな
い。

上記アドレスストローブ信号▲▼，▲
▼，及びライトイネーブル信号▲▼がハイレベルに
されると、これに応じてタイミング制御回路TCの内部の
図示しない内部回路はいったんリセット状態にされる。
このリセット状態においても上記マスク設定回路MSK及
びファンクション設定回路FNは、上記取り込んだ信号を
保持している。

通常のメモリアクセス動作は、次のようにして行なわ
れる。

すなわち、通常のメモリアクセス動作が指示される場
合、前述のようロウアドレスストローブ信号▲▼
の立下りタイミングにおいてライトイネーブル信号▲
▼は、ハイレベルにされている。そこで、タイミング
制御回路TCは、ロウアドレスストローブ信号▲▼
がハイレベルからロウレベルに変化されるとそれに応答
してタイミング信号φｒを発生する。ロウアドレスバッ
ファＲ−ADBは、そのタイミング信号φｒによって動作
状態にされ、その結果として外部アドレス端子から供給
されたアドレス信号をロウアドレス信号AX（AX0〜AXi）
として取り込む。この後、上記タイミング制御回路TC
は、また、ロウアドレスストローブ信号▲▼のロ
ウレベルへの変化に応答して、図示メモリ部RAMのロウ
系の回路の動作を行わせるためのワード線選択タイミン
グ信号φ_Ｘ、センスアンプ動作タイミング信号φpa1,φ
pa2及びアクティブリストア動作タイミング信号φrsを
時系列的に発生する。

次いで、カラムアドレスストローブ信号▲▼が
ハイレベルからロウレベルに変化されると、タイミング
制御回路TCは、それに同期してタイミング信号φｃを発
生する。これによってカラムアドレスバッファＣ−ADB
は動作状態にされ、外部アドレス端子から供給されたア
ドレス信号をカラムアドレス信号AY（AY0〜AYi）として
取り込む。上記タイミング制御回路TCは、図示しないが
メモリ部RAMのデータ線選択タイミング信号φ_Ｙを発生
する。これによってデータ線の選択動作が行なわれる。
すなわち、上記アドレス信号AXとAYで指定されたメモリ
セルの記憶情報DAは、共通データ線（入出力ノードI/
O）に与えられる。入出力ノードI/Oの記憶情報は、ラッ
チ回路Ｆに取り込まれる。ラッチ回路Ｆは、そのデータ
取り込み動作が、タイミング制御回路TCから出力される
次のようなタイミング信号によって制御される。すなわ
ち、ラッチ回路Ｆのためのタイミング信号は、データ線
選択タイミング信号φ_Ｙによってカラムスイッチ回路Ｃ
−SW（第６図）が動作された後の所定期間だけ発生され
る。ラッチ回路Ｆのこのようなタイミング信号による制
御によって、後で説明する論理演算回路LUから信号が出
力されたときのラッチ回路Ｆの保持データの不所望な変
化が防止される。

このような動作の結果として入出力ノードに与えられ
た情報DAがどのように処理されるかは、次のようにライ
トイネーブル信号▲▼によって実質的に決定され
る。

ライトイネーブル信号▲▼がロウレベルにされる
ことによって書き込み動作モードが指示された場合、デ
ータ入力回路IBを動作状態にさせるタイミング信号φin
が発生され、外部端子Ｄから供給された書き込み信号DB
がデータ入力回路IBに取り込まれる。

第４図Ｆは、タイミング信号φinのタイミングチャー
トを示している。タイミング信号φinは、カラムアドレ
スストローブ信号▲▼（第４図Ｂ）がロウレベル
にされた後、ライトイネーブル信号▲▼が第４図Ｃ
の破線のようにロウレベルにされると、それに応答して
第４図Ｆの破線のようにハイレベルにされる。タイミン
グ信号φinは、ライトイネーブル信号▲▼がハイレ
ベルにされることに応答してハイレベルにされる。

データ入力回路IBに取り込まれた書き込み信号DBとラ
ッチ回路Ｆに取り込まれた信号DAとは、論理演算回路LU
に供給される。

前記ファンクション設定によってファンクション設定
回路FNが、例えば論理演算回路LUに対してアンド演算を
指示しているなら、論理演算回路LUは、上記ラッチ回路
Ｆの信号DAと上記書き込み信号DBのアンド信号DA・DBを
形成して、上記入出力ノードI/Oに伝える。これによっ
て、上記選択されたメモリセルは上記信号DA・DBが書き
込まれる。これにより、１サイクルの書き込み動作によ
って、メモリセルの記憶情報をそれと外部端子から供給
された書き込み信号の論理演算に従った画素データに置
き換えることができる。なお、第１図では、省略されて
いるが、上記マスク設定回路MSKの出力信号によって、
合計４個の論理演算回路LUのうちの１ないし３個を非動
作状態にさせると、非動作状態にされた論理演算回路LU
に対応されたメモリ部RAMのメモリアレイは、もとの記
憶情報を維持するものとなる。この結果、メモリ部RAM
に対して３ないし１ビットのみ上記論理演算結果の書き
込みを行うこともできる。

外部端子Ｄから供給される４ビットの書き込み信号の
うちの特定のビットのみをメモリ部RAMに書き込む場
合、マスク信号MS0〜MS3が設定される。このマスク信号
MS0〜MS3は、それに対応したデータ入力回路IBを非動作
状態にさせる。これによって、外部端子Ｄに供給された
書き込み信号が無効にされる。すなわち、このマスク機
能は、メモリ部RAMのアドレッシングによって同時に選
択される合計４個のメモリセルのうち、特定のメモリセ
ルに対してのみ外部端子から供給され信号を書き込む場
合に利用される。

特に制限されないが、マスク設定及びファンクション
の設定は、前述のように行なわれる。新らたなプリセッ
ト動作モードの動作が実行されたなら、前の状態が解除
され、新たに設定したマスクないしファンクションに置
き換えられる。このようにすることによって、マスク設
定やファンクション設定のための動作サイクルを少なく
できるものである。通常、画像処理にあっては、１つの
図形を構成する画素又は特定のエリアを構成する画像
は、多数のドット（ビット）の集合からなる。それ故
に、画像データを変更する場合には、同じ論理演算が上
記多数のドットに対して繰り返して行なわれることにな
る。それ故に、上記のようにファンクション設定の解除
が新たな設定に置き換えられる方法は、メモリの利用を
便利にする。

読み出し動作は、従来の×４ビット構成のダイナミッ
ク型RAMと同様にされる。なお、この場合、４ビットの
画素信号のうち、特定のビットにマスクする機能を設け
るものであってもよいが、このような動作は、マイクロ
プロセッサ側でそのビットの処理を行うようにすること
によって実現できるから重要ではない。

データ読み出し動作の場合のデータ出力回路OBに与え
られるタイミング信号φopは、第４図Ｅのように変化さ
れる。

すなわち、タイミング信号φopは、カラムアドレスス
トローブ信号▲▼が第４図Ｂのようにロウレベル
にされると、それに応答して第４図Ｅの実線のようにハ
イレベルにされる。更に詳しくは、タイミング信号φop
は、カラムアドレスストローブ信号▲▼に関連さ
れるデータ線タイミング信号φ_Ｙが出力された後、言い
換えると、メモリ部RAMの情報が入出力ノードI/Oに与え
られた後、にハイレベルにされる。

特に制限されないが、この実施例に従うと、タイミン
グ信号φopが出力されるべきか否かは、拡張制御信号▲
▼／▲▼によって制御されるようにされる。拡
張制御信号▲▼／▲▼が、第４図Ｄの実線曲線
のように、ロウアドレスストローブ信号▲▼の立
下りとカラムアドレスストローブ信号▲▼の立下
りとの間の期間においてロウレベルにされているなら、
タイミング信号φopは、第４図Ｅの実線曲線のようにハ
イレベルにされる。逆に、拡張制御信号▲▼／▲
▼が、破線のようにハイレベルに維持されているな
ら、タイミング信号φopは出力されない。

一旦ハイレベルにされたタイミング信号φopは、特に
制限されないが、拡張制御信号▲▼／▲▼がハ
イレベルにされることに応答してロウレベルにされる。

読み出し動作時において、データ入力回路IBのための
タイミング信号φinは、第４図Ｆに実線によって示され
ているように、出力されない。これに応じて、データ入
力回路IBは非動作状態にされる。これに応じて、また、
入出力ノードI/Oのデータは、変更されない。

上記のようにタイミング信号φopの出力が、拡張制御
信号▲▼／▲▼によって制御される場合、望ま
しい回路動作の実現が可能となる。すなわち拡張制御信
号▲▼／▲▼のような制御信号が利用されない
場合、書き込み動作時においても、タイミング信号φop
が、例えばタイミング信号φinが出力される前に誤って
出力されてしまう恐れが生ずる。拡張制御信号▲▼
／▲▼の利用によって、タイミング信号φopの、書
き込み動作時の誤った出力が防止される。

拡張制御信号▲▼／▲▼は、一方において、
前述のようなマスクデータとファンクションデータのよ
うな動作制御データの入力を拡張するための制御信号と
され、他方において、通常のメモリアクセスの際の出力
制御信号とされる。

拡張制御信号▲▼／▲▼は、また、シフトレ
ジスタSRへのデータのプリセットを行なわせるための制
御信号とされる。

第５図Ｄは、第１図のMOSFENTQ1,Q2に供給されるタイ
ミング信号φｓのタイミングチャートを示している。

タイミング信号φｓは、拡張制御信号▲▼／▲
▼が第５図Ｃに示されたようにロウレベルからハイレ
ベルに変化されると、それに応じて第５図Ｄに示された
ように所定期間だけハイレベルにされる。これに応じ
て、メモリ部RAMの各相補データ線DL,▲▼の読み出
しデータは、シフトレジスタSRに供給される。その結
果、シフトレジスタSRのデータは、第５図Ｆに示されて
いるように更新される。なお、本質的ではないけれど
も、MOSFETQ1,Q2等がオン状態にされたときの相補デー
タ線DL,▲▼とシフトレジスタSRの入力ノードとの
間に生ずる電荷の一時的な再分配によって、相補データ
線DL,▲▼に与えられた読み出しデータのレベル
は、第５図Ｅに示されているように一時的に変化され
る。

シリアル読み出し動作は、前記公知のシリアルメモリ
とほゞ類似の動作により行うことができる。すなわち、
外部から与えられるクロック信号CLKに応答して、タイ
ミング制御回路TCからシフトクロック信号が出力され
る。このシフトクロック信号によって、シフトレジスタ
SRが動作される。この実施例では、ロウアドレスを外部
端子から供給されるアドレス信号によって任意に設定で
きるから、表示画面のスクロール機能を実現できる。す
なわち、CRTの最初のラスタに同期して設定されるロウ
アドレスの変更によって表示画面上の図形を上又は下方
向に移動させることが可能になる。

第８図は、データ入力回路IBの具体的回路例を示して
いる。

図示のデータ入力回路IBは、入力ゲート回路G1、MOSF
ETQ11ないしQ18及びインバータ回路IVからなるデータ保
持回路もしくはラッチ回路、及びゲート回路G2ないしG4
からなる出力回路から成る。

入力ゲート回路G1は、２入力ナンド回路から成り、そ
の一方の入力端子が第１図の端子群Ｄの１つに結合さ
れ、残りの１つの入力端子が第１図のタイミング制御回
路TCに結合される。入力ゲート回路G1は、入力ゲートを
構成するとともに、端子群Ｄに供給されるTTLレベルの
ような入力信号に対する波形整形回路もしくはレベル判
定回路を構成している。

ラッチ回路は、その動作が、タイミング制御回路TCか
ら供給される相補タイミング信号φ_DL,▲▼によ
って制御される。

出力回路は、その動作が、タイミング制御回路TCから
供給されるタイミング信号φin及びマスク設定回路MSK
から供給される４ビットのマスク信号MS0ないしMS3のう
ちの１つMS0によって制御される。各マスク信号は、そ
れがハイレベルならマスクレベルとみなされ、ロウレベ
ルなら非マスクレベルとみなされる。

データ入力回路IBに供給されるタイミング信号は、第
10図に示されている。

タイミング信号φinは、第４図下に示され、また第10
図Ａに示されたように変化される。

タイミング信号DICは、第10図Ｂに示されているよう
に、タイミング信号φinがハイレベルにされてから所定
期間だけハイレベルにされる。

タイミング信号φ_DL,▲▼は、第10図Ｃに示さ
れているように、タイミング信号DICに応答してそれぞ
れハイレベル，ロウレベルにされる。

MOSFETQ11ないしQ18及びインバータ回路IVから成るラ
ッチ回路は、タイミング信号φ_DL,▲▼がそれぞ
れハイレベル，ロウレベルにされると、それに応じてゲ
ート回路G1を介して供給されるデータ信号を取り込む。
このラッチ回路は、またタイミング信号φ_DL,▲
▼がそれぞれロウレベル，ハイレベルにされたなら、ゲ
ート回路G1の出力にかかわらずに、以前のレベルのデー
タ信号を保持する。

ゲート回路G2ないしG4から成る出力回路は、マスク信
号MS0が非マスクレベル、すなわちロウレベルにされて
いるなら、第10図Ｄに示されているように、実質的にタ
イミング信号φinのハイレベル期間と同じ期間において
有効レベルにされる。すなわち、相補出力信号dio,▲
▼のうちの一方がハイレベルにされ、他方がロウレ
ベルにされる。マスク信号MS0が、第11図Ｂのようにマ
スクレベル、すなわちハイレベルにされているなら、相
補出力信号dio,▲▼は、第11図Ｃに示されている
ように、タイミング信号φinにかかわらずに無効レベル
の状態、すなわちその両方がハイレベルにされた状態に
される。

第９図は、論理演算回路LUの具体的回路例を示してい
る。

論理演算回路LUは、論理回路G5AないしG5C、伝送ゲー
トMOSFETQ28から構成されている。

論理回路G5AないしG5Cは、互いに同じ構成にされる。
そこで、図面の複雑化をさけるために、論理回路G5Aの
みが具体的に示されている。図において、論理回路G5A
ないしG5Cの互いに対応される入力端子及び出力端子に
は、同じ記号が付けられている。

論理回路G5A及びG5Cの第１入力端子I2,I3には、デー
タ入力回路IBの出力信号dio,▲▼が供給され、論
理回路G5Bの第１入力端子I2,I3には、第１のラッチ回路
Ｆの相補出力信号FO,▲▼が供給される。

論理回路G5A及びG5Cの第２入力端子I1,第３入力端子I
4には、ファンクション設定回路FNの出力信号FCOないし
FC3が供給され、論理回路G5Bの第２入力端子I1及び第３
入力端子I4には、論理回路G5A及びG5Cの出力信号が供給
される。

ファンクション指示信号FC0ないしFC3の組み合せは、
16通りであり、これに応じて、論理回路G5AないしG5C
は、ファンクション指示信号FC0ないしFC3によって指示
される１つの演算動作を行なう。

伝送ゲートMOSFETQ28は、入力データ信号dio及び▲
▼の少なくとも一方がロウレベルにされると、それ
に応じてオン状態にされる。

それ故に、データ入力回路IBの出力dio,▲▼が
マスク信号MS0によってマスクされていないなら、論理
演算回路LUは、信号dio,▲▼が相補レベルにされ
るタイミングにおいてメモリ部RAMの入出力ノードI/O
に、演算結果を供給する。

マスク信号MS0がマスクレベルにされているなら、信
号dio及び▲▼は、いずれもハイレベルに維持さ
れる。これに応じて、MOSFETQ28はオフ状態に維持され
る。この場合、入出力ノードI/Oのレベルは言うまでも
なく論理演算回路LUによっては変更されない。

〔効果〕

（１）上記ロウアドレスストローブ信号の供給タイミ
ングと、他の制御信号のレベルの組み合わせにより、メ
モリアクセス動作と類似の動作のもとで外部端子からの
信号をマスク信号及びファンクション信号として取り込
むことができるから、マスク設定やファンクション設定
が容易に行えるという効果が得られる。

（２） RAM内に演算回路を設けることより、１回の書
き込みサイクル内でそのアドレッシングによって選択さ
れたメモリセルの記憶情報を、その記憶情報と外部端子
から供給された書き込み信号との演算結果に置き換える
ことができる。これによって、図形の作成や変更のため
の画像処理が高速に行えるという効果が得られる。

（３）複数ビットの信号のうちの任意の特定のビット
を選択的にマスクすることにより、変更したく無いメモ
リセルの記憶情報を配慮することなく、外部端子からの
書き込みや信号やその演算を行うことができるから、図
形の作成や変更が容易に行えるという効果が得られる。

（４）上記（２），（３）により、マイクロプロセッ
サないし画像プロセッサ等での処理負担が軽減されると
ともに、そのプログラムが容易に行えるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、演算回路
は、論理演算の他算術演算を行うものであってもよい。
ロウ（Ｘ）及びカラム（Ｙ）アドレス信号は、それぞれ
独立した外部端子から供給するものであってもよい。こ
の場合、チップ選択信号によってRAMのアクセスが開始
されるから、ライトイネーブル信号や他の制御信号との
組み合わせにより、上記データ入力バッファ又はアドレ
ス端子とその信号を受けるアドレスバッファを通して、
上記マスク信号及びファンクション信号の取り込みが行
われる。リフレッシュ動作は、外部端子から供給される
リフレッシュ制御信号により行うようにするものであっ
てもよい。この場合には、外部端子からリフレッシュ周
期を設定できるから、リフレッシュ動作と並行して上記
シリアル読み出し動作のためのシフトレジスタへのパラ
レル転送を行うようにすることもできる。さらに、ファ
ンクション設定の解除は、設定動作後の書き込みサイク
ルの終了とともに自動的に行うようにするものであって
もよい。

上記マスク設定信号及びファンクション設定信号のた
めに利用できるデータ入出力端子もしくはアドレス端子
の数が多い場合、これらのマスク設定信号及びファンク
ション設定信号は、実施例のように時分割的に外部から
供給されるのでなく、同時に外部から供給されても良
い。

〔利用分野〕

この発明は、画像処理やデータ処理機能を備えた半導
体記憶装置として広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例の半導体メモリのブロッ
ク図、第２図，第３図，第４図及び第５図は、その動作
の一例を示すタイミング図、第６図は、メモリ部RAMの
具体的回路図、第７図は、タイミング制御回路の具体的
回路図、第８図は、データ入力回路IBの具体的回路図、
第９図は、論理演算回路LUの具体的回路図、第10図及び
第11図は、データ入力回路IBの動作を説明するためのタ
イミング図である。 RAM……メモリ部、Ｒ−ADB……ロウアドレスバッファ、
Ｃ−ADB……カラムアドレスバッファ、OB……データ出
力回路、IB……データ入力回路、TC……タイミング制御
回路、REFC……リフレッシュ制御回路、FN……ファンク
ション設定回路、LU……演算回路、MSK……マスク設定
回路、Ｆ……ラッチ回路、SR……シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】データ記憶のための複数のダイナミック型
メモリセルが配列されて成るメモリ部と、このメモリセル部のリフレッシュ動作を制御するための
リフレッシュ制御回路と、データ入出力のための外部端子から与えられたデータを
取込むためのデータ入力回路と、上記メモリ部の選択されたメモリセルからの読出しデー
タを保持するためのラッチ回路と、このラッチ回路から出力されたデータと、上記データ入
力回路から出力されたデータとの演算を行うとともに、
その演算結果を上記選択されたメモリセルへの書込みデ
ータとして出力するための演算回路と、設定されたマスク信号に基づいて、上記データ入力回路
のデータ取込みを選択的に無効とするためのマスク設定
回路と、設定されたファンクション信号に基づいて、上記演算回
路の演算モードを指定するためのファンクション設定回
路と、外部制御信号に基づいて各部の動作タイミングを制御す
るためのタイミング制御回路とが、一つの半導体基板に
形成された半導体記憶装置であって、上記タイミング制御回路は、ロウアドレスストローブ信
号よりも先にカラムアドレスストローブ信号がロウレベ
ルにアサートされた場合を検出して、上記リフレッシュ
制御回路に動作指示を与えるための第１制御手段と、上
記ロウアドレスストローブ信号よりも先にライトイネー
ブル信号がロウレベルにアサートされた場合を検出して
プリセット動作モードに移行し、このプリセット動作モ
ードにおいて上記ライトイネーブル信号及び拡張制御信
号がロウレベルの場合に、ロウアドレスストローブ信号
がロウレベルにアサートされるタイミングに同期して、
上記外部端子からの入力端子をマスク信号として上記マ
スク回路へ設定し、且つ、このプリセット動作モードに
おいてカラムアドレスストローブ信号がロウレベルにア
サートされた場合に、それに同期して上記外部端子から
の入力信号をファンクション信号として上記ファンクシ
ョン制御回路に設定するための第２制御手段とを含んで
成ることを特徴とする半導体記憶装置。