JPS62165247A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、情報処理システムに関するもので・例えば
、アドレス端子から供給される情報によって論理演算モ
ードが指定される論理演算機能を持つＲＡＭ　（ランダ
ム・アクセス・メモリ）を含む情報処理システムに利用
して有効な技術に関するものである。

〔従来の技術〕

文字及び図形をＣＲＴ　（陰極線管）の画面上に表示さ
せるｉＰｊ浄処理用のＲＡＭとして、例えば、口軽マグ
ロウヒル社１９８５年２月１１日付「日経エレクトロニ
クス」頁２１９〜頁２２９に記載されたシリアルアクセ
スメモリが公知である。このＲＡＭは、アドレス信号を
形成するカウンタ回路を外部端子から供給される制御信
号とターイミング信号で動作させるごとにより、メモリ
アレイのワード線の選択信号を形成するものである。ま
た、メモリアレイのデータ線をスイッチ回路を介してデ
ータレジスタにパラレルに接続させ、このデ−タレジス
タと外部端子との間でデータをシリアルに授受させるよ
うにするものである。これにより、外部端子とのデータ
の授受は、シリアルに行われるので、ＣＲＴのラスクス
キャンタイミングに同期した画素データの取り出しが容
易に行えるものとなる。

〔発明が解決しようとする問題点〕

上記画像処理用のＲＡ　Ｍにあっては、見かけ上はＲＡ
　Ｍでありながら、実質的にはその記憶容量分のビット
数を持つシフトレジスタとしての動作しか行えない、こ
のため、１つのメモリセルに対しては全ピット分のアド
レッシングに一回のアクセスしかできず、図形作成や変
更を伴い画像処理動作が遅くなってしまうという問題が
ある。

画像処理の高速化のためには、ランダム・アクセス動作
を行うＲＡＭを用いた方が便利である。

このことより、本願発明者は、×４ビットのように複数
ビットの単位でアクセスが行われるＲ　Ａ　Ｍ（例えば
、■日立製作所、昭和５８年９月発行の「日立ＩＣメモ
リデータブック」参照）を用いて、上記４ビツトの信号
に対して赤、青、緑及び輝度信号を割り当てて、カラー
画像処理用の画像処理用のＲＡＭ　（いわゆるビディオ
ＲＡＭ）を構成することを検討した。しかしながら、こ
のようなＲＡＭにあっても、図形の作成やその変更にお
いて、画素データをいったん読み出して、それと新な画
素データや表示条件との論理演算を行い、変更すべき画
素データを作成して再びもとのアドレスに書き込むとい
う複数サイクルにわたるメモリアクセス動作及びマイク
ロプロセッサの動作が必要になる。そこで、上記のよう
な画像処理を行う論理演算回路をＲＡ　Ｍに内蔵させる
ことを考えた。この場合、外部端子を増加させることな
く、複数種類の論理演算モードの指定を行うため、アド
レス端子を利用するものとした。すなわち、ＲＡＭに通
常のアクセスモードの他に、論理演算モードを指示する
ファンクション設定モードを設けて、そのときに供給さ
れたアドレス信号をファンクション設定信号とみなして
内部に取り込むようにするものである。

このような機能を持つＲＡＭを用いた画像処理等の情報
処理システムを考えた場合、画像プロセッサやマイクロ
プロセッサ等の信号源装置は、上記ファンクション設定
のための信号を、データ端子から出力することになる。

このため、上記データ端子の信号を一旦レジスタ等に格
納し、それをアドレスバス上に乗せる等の複雑なデータ
の変換処理や上記のようなレジスタやバス切り換え回路
が必要なってしまう。

この発明の目的は、そのアドレス端子から供給された信
号を選択的に動作モード信号として扱う殿能を持つ周辺
装置を含む情報処理システムの簡素化と高速データ処理
を実現することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの（
既要を簡単に説明すれば、下記の通りである。すなわち
、そのアドレス端子から供給された信号を選択的に動作
モード信号として扱う機能を持つ周辺装置を含む情報処
理システムにおいて、そのアドレス指定とは別に割り当
てられたアドレス空間を設けて、その動作モードの指示
を行うようにするものである。

〔作　用〕

上記した手段によれば、アドレス設定のみによって簡単
に周辺装置の動作モードの設定を行うことができる。

〔実施例〕

第１図には、この発明に係る画像処理システムの一実施
例のブロック図が示されている。

マイクロブセッサＣＰＵ又は画像プロセッサＣＲＴＣは
、画像処理のためのアドレス信号、データ信号及び例示
的に示されている各種制御信号Ｍ置に記憶されたプログ
ラムに従って形成する。上−ド制御信号である。

上記プロセッサＣＰＵ又はＡＣＲＴＣ（以下、ＣＰＵ等
と称する）は、データバスＤＡＴＡと、アドレスバスＡ
ＤＤと制御信号線によって以下の周辺装置に結合される
。特に制限されないが、上記アドレスバスＡＤＤは、ア
ドレス信号ＡＯないしＡ１６の合計１７ビツトからなる
アドレス信号を伝達する信号線により構成される。これ
によって、この実施例の情報処理システムは、全体で約
１２８Ｋからなるアドレス空間を持つようにされる。こ
のうち、第２図に示すように、１６進法に従って表すと
、ｏｏｏｏｏから０Ｆ９ＦＦまでのアドレス空間には、
グラフインク用の画像データが割り当てられる。また、
０ＦＡＯＯから０ＦＦＥＦまでが空エリアとされる。そ
して、０ＦＦＦＯから０ＦＦＦＦまでが後述する画像処
理用のＲＡＭに対するファンクション設定に割り当てら
れる。なお、１００００以降の約６４Ｋからなるアドレ
ス空間は、ユーザーエリアとされ、上記プログラム、各
種データの格納に割り当てられる。

画像処理用のＲＡＭは、４×約６４にビットの記憶容量
を持つダイナミック型ＲＡＭを基本構成とし、それに論
理演算機能が設けられるものである。このＲＡＭについ
は、後に第３図を参照して詳細に説明するが、その概要
は以下の通りである。

ＲＡＭは、外部端子数を増加させることなく、上記ファ
ンクション設定動作を行うようにするため、アドレス端
子が利用される。すなわち、ＲＡＭのファンクション設
定モードの時には、ロウアドレスストローブ信号ＲＡ　
Ｓがロウレベルにされる前に、カラムアドレスストロー
ブ信号ＣＡＳが先にロウレベルにされること、及びこの
タイミングにおいてライトイネーブル信号ＷＥがロウレ
ベルにされていることによって、他の動作モードの指示
と区別される。そして、ＲＡＭは、このときに供給され
るアドレス信号をファンクション信号とみなして取り込
むものである。上記ライトイネーブル信号ＷＥのロウレ
ベルを条件としたのは、このＲＡＭのりフレソシヱ動作
が、公知のＣＡＳビフォワーＲＡＳリフレッシェによっ
てなされるからそれとの区別を行うためのである。これ
によって、ファンクション設定モードは、ＣＡＳビフォ
ワーＲＡＳリフレッシュ動作と並行して行われるように
される。

このＲＡＭは、データバスＤＡＴＡによって上記プロセ
ッサＣＰＵ等に結合される。また、アドレス端子Ｒ／Ｃ
ＡＤＤは、８ビツトからなるロウアドレス信号とカラム
アドレス信号が多重化されて供給される。このため、マ
ルチプレクサＭＰＸを介して上記アドレスバスＡＤＤに
結合される。

すなわち、アドレスバスＡＤＤのうちの下位の８ビツト
のアドレス信号ＡＯないしＡ７はロウアドレス信号とし
て、上位の８ビツトのアドレス信号Ａ８ないしＡ１５は
、カラムアドレス信号として上記マルチプレクサＭＰＸ
によって時系列的にＲＡＭに供給される。このマルチプ
レクサＭＰＸの切り換えは、制御装置Ｃ０ＮＴよって形
成されるロウ／カラム切り換え信号Ｒ／Ｃによってなさ
れる。上記制御装置Ｃ０ＮＴは、上記プロセッサＣＰＵ
等からの制御信号ＭＥＲＱ、ＲＥＦ及びＷＲ１最上位ビ
ットＡ１６を解読して上記切り換え信号Ｒ／Ｃ及びＲＡ
Ｍをアクセスするためのロウアドレスストローブ信号Ｒ
ＡＳ、カラムアドレスストローブ信号ＣＡＳ及びライト
イネーブル信号ＷＥを発生させる。

この実施例では、上記ＲＡＭのファンクション設定を容
易にするため、上記アドレスバスの信号ＡＯないしＡ１
６は、論理ゲート回路Ｇに供給される。この論理ゲート
回路Ｇは、上記ファンクシシン設定のためのメモリ空間
（ＯＦＦＦＯないし０ＦＦＦＦ）に対するアクセスを検
出して、ファンクシジンモード信号ＦＣを形成する。こ
のファンクションモード信号ＦＣは、制御装置Ｃ０ＮＴ
に供給される。

制御値ｆｉｃＯＮＴは、上記ファンクションモード信号
ＦＣが供給されると、ＲＡ　Ｍに対してそのときのアド
レス信号をファンクション信号として取り込むための制
御信号を形成する。具体的には、ロウアドレスストロー
ブ信号ＲＡ　Ｓの前にカラムアドレスストローブ信号Ｃ
ＡＳとライトイネーブル信号ＷＥをロウレベルにして、
ＲＡＭに対するアクセスを行うものである。

第３図には、上記ＲＡＭの一実施例のブロック図が示さ
れている。同図の各回路ブロックは、公知の半導体集積
回路の製造技術によっ”ζ、特に制限されないが、ＵＩ
Ｌ結晶シリコンのような１個の半導体基板上におい°ζ
形成される。

この実施例の１１　Ａ　Ｍは、×４ビット構成のダイナ
ミック型ＲＡ　ｉｖｌを基本構成として、以下に説明す
るように画像処理り１作を高速に行・）ための内部回路
が付加される。特に制ｉ颯されないが、同図におけるメ
モリ部λ・１は、４組のメモリアレイ、センスアンプ及
びアドレスデコーダ回路から構成される。メモリアレイ
部Ｍは、７トリツクス配置されたアドレス選択用ＭＯ３
ＦＥ’ｌ”（絶縁ゲート型電界効果ｌ・ランジスタ）と
情報記憶用のキャパシタとか、トなるダイナミック型メ
モリセルを含んでいる。上記メモリセルのアドレス選択
用Ｍ　ＯＳ　Ｆ　ＥＴは、そのゲートが対応するワード
線に結合され、ドレインが対応する一方のデータ線に結
合される。

このようなメモリ部ＲＡ〜１の構成は、従来の×４ビッ
ト構成のダイナミック型ＲＡＭのそれと同様であるので
、その説明を省略する。

メモリアレイにおける相補データ線の信号は、それぞれ
例示的に示されているスイッチＭＯ３ＦＥＴＱＩ、Ｑ２
等を介して合計４組からなるシフトレジスタＳＲの各ビ
ットにパラレルに転送される。これらのＭＯ３ＦＥＴＱ
Ｉ、Ｑ２は、そのゲートに共通に供給されたタイミング
信号φＳによって制御され、上記信号の転送タイミング
が制御ｌされる。このようなメモリアレイにおける１ワ
一ド線分の記憶情報をパラレルに読み出して合計４組か
らなるシフトレジスタＳＲから外部端子Ｄｓへ４ビット
の信号をシリアルに送出させる機能は、ＣＲＴのラスク
スキャンタイミングに同期して表示すべきカラー画素を
構成する赤、青、緑及び輝度の図形データを発生させる
上で便利なものとなる。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳにより形成されたタイミング信号φｒ
に同期して外部アドレス信号ＡＸ０−ＡＸｉ（前記第１
図のＡＯないしＡ７）を取込み、ロウアドレスデコーダ
に伝える内部相補アドレス信号を形成する。メモリ部Ｒ
ＡＭに含まれるロウアドレスデコーダは、そのアドレス
信号の解読を行うとともに、ワード線選択タイミング信
号に同期して所定のワード線及びダミーワード線の選択
動作を行う。

カラムアドレスバッファＣ−ＡＤＢは、通常のメモリア
クセスにあっては遅れて供給されるカラムアドレススト
ローブ信号ＣＡＳにより形成されたタイミング信号φＣ
に同期して外部アドレス信号ＡＹＯ〜ＡＹｉ（前記第１
図のＡ８ないしＡ１５）を取込みカラムアドレスデコー
ダに伝える。

メモリ部Ｍに含まれるカラムアドレスデコーダは、その
アドレス１８号の解読を行うとともに、データ線選択タ
イミング信号に同期してデータ線の選択動作を行う。こ
の実施例において、カラムアドレスバッファＣ−ＡＤＨ
は、上記のようなアドレス信号ＡＹＯ〜ＡＹｉの取り込
みの他に後述する一定の動作条件のもとで上記アドレス
端子から取り込んだ信号をファンクシラン信号みなして
ファンクラン設定回路ＦＮに伝える。

上記ファンクシラン設定回路ＦＮは、後述するタイミン
グ制御回路ＴＣにより形成されたタイミング信号φｆｎ
により、それが動作状態にされたとき、上記カラムアド
レスバッファＣ−ＡＤＢを通して取り込まれた信号を解
読して、特に制限されないが、論理演算回路ＬＵの演算
モードを設定する演算モード信号ｆｎ、データ入力回路
ＩＢの動作を選択的に無効にさせるマスク信号ｍｓｋ及
び上記データ入力回路ＩＢの出力信号を論理演算回ＦＩ
！ｔＬ　Ｕを通されないでそのままメモリ部Ｍの入出力
ノードＩ１０に伝えるゲート回路Ｇを制御するバス信号
ｐｓ等を発生させる。

上記論理演算回路ＬＵは、上記４組のメモリ部ＲＡＭに
対応した４組の回路からなり、その一方の入力に設けら
れたラッチ回路Ｆに保持された信号と、データ入力回路
ＩＢを通して外部端子Ｄｉから供給された書き込み信号
とを受け、アンド（ＡＮＤ）　、ナンド（ＮＡＮＤ）　
、オア（ＯＲ）、ノア（ＮＯＲ）、反転及び排他的論理
和動作等の各種論理演算動作を、その演算モード信号ｆ
ｎに従って行うものである。上記ラッチ回路Ｆは、その
入力端子が対応するメモリ部Ｍの入出力線ＣＤに結合さ
れ、選択されたメモリセルの記憶情報を保持するもので
ある。論理演算回路【、Ｕは、複数の論理ゲート回路と
、その信号伝達径路を切り換えるマルチプレクサ回路と
の組み合わせから構成される。このため、外部端子Ｄｉ
から供給された言き込み信号をそのまま占き込む場合に
、その書き込み信号を上記のような論理ゲート回路やマ
ルチプレクサ回路からなる論理演算回路ＬＵを通すと、
その分信号伝達時間が遅くなってしまう、ゲート回路Ｇ
は、上記パス信号ｐｓにより上記データ入力回路ＩＢの
出力信号をそのままメモリ部Ｍの入出力線ＣＤに伝える
。このような動作によって、演算処理を伴わない信号の
書き込み動作を高速に行うことができる。

データ入力回路ｔＢは、合計４組の回路からなり、その
動作タイミング１３号φｉｎにより動作状態にされたと
き、外部端子Ｄｉから供給された４ビツトの書き込み信
号をそれぞれ増幅して、内部書き込み信号を形成する。

データ入力回路ＩＢは、上記ファンクション設定回路Ｆ
Ｎにより形成されたマスク信号ｍ　ｓ　ｋに従い、上記
タイミング信号φｉｎによる動作状態が選択的に無効に
される。言い換えるならば、上記４組の回路のうち、任
意の回路の動作が無効にされる。このような外部書き込
み信号に対するマクス動作は、赤、青、緑及び輝度信号
からなる４つの画素データの中のいずれか１ないし３の
信号を選択的に入力する場合に便利な機能とされる。

データ出力回路ＯＢは、合計４組の回路からなり、その
動作タイミング信号φｏｐにより動作状態にされたとき
、メモリ部ＲＡＭの対応する入出力ノードの合計４ビツ
トの信号をそれぞれ増幅して外部端子ＤＯ−・送出させ
る。

タイミング制御回路ＴＣは、外部から供給されたアドレ
スストローブ信号ＲＡ　Ｓ　、　　ＣＡ　Ｓ　、ライト
イネーブル信号ＷＥとシフトレジスタＳＲの動作のため
のクロック信号ＣＬＫを受け、動作モードの識別と、そ
れに応じた各種タイミング信号φｆｎ等を形成する。

リフレッシュ制御回路ＲＥＦＣは、特に制限されないが
、リフレッシュ用アドレス信号を形成するりフレッシュ
アドレスカウンタ回路を含んでいる。リフレッシュアド
レスカウンク回路は、上記タイミング制御回路ＴＣによ
りロウアドレスストローブ信号ＲＡＳに先立ってカラム
アドレスストローブ信号ＣＡＳががロウレベルにされた
ことを検出することにより形成されたリフレッシュ信号
φｒｆを受けて、上記信号Ｒ１〜Ｓのロウレベル毎に上
記歩進（計数動作）を行う。リフレッシュ動作モードの
とき、上記リフレッシュ制御回路ＲＥＦＣで形成された
りフレッシュ用アドレス信号は、上記リフレッシュモー
ドのとき、ロウアドレスバッファＲ−ＡＤＢの入力に伝
えら、このロウアドレスバッファＲ−ＡＤＢを通してメ
モリ部Ｍのロウデコーダに供給される。

次に、第４図に示したタイミング図に従って、この実施
例の情報処理システムにおけるＲＡＭの動作の一例を説
明する。

プロセッサＣＰＵ等から、ＲＡＭのファンクシラン設定
動作を行う場合、上記そのファンクシラン設定に割り当
てられたアドレス信号が発生される。すなわち、１６進
法で０ＦＦＦＯないし０ＦＦＦＦのうちの何れかを指定
すると、ゲート回路Ｇがこれを検出して制御装置Ｃ０Ｎ
Ｔにファンクション設定モード信号ＦＣを伝える。制御
装置Ｃ０ＮＴは、上記信号ＦＣを受けると、ロウアドレ
スストローブ信号ＲＡＳをハイレベルのままとして先に
カラムアドレスストローブ信号ＣＡＳとライトイネーブ
ル信号ＷＥをロウレベルにする。また、信号Ｒ／Ｃは、
マルチプレクサＭＰＸにカラムアドレス信号（ＡＯ−Ａ
７）を伝達させるよう指示する。すると実質的なチップ
選択信号であるロウアドレスストローブ信号ＲＡＳがハ
イレベルからロウレベルにされるタイミングで内部回路
が動作状態にされ、タイミング制御回路ＴＣは、上記タ
イミングでカラムアドレスストローブ信号ＣＡｓがロウ
レベルであることを判定して、リフレッシュ制御信号φ
ｒｆを発生させて、リフレッシュサイクルのための各種
タイミング信号を発生させる（Ｃ，ＡＳビフォワーＲＡ
Ｓリフレッシュ）。これにより、リフレッシュ制御回路
Ｔ？ＥＦＣで形成されたりフレッシュアドレス信号は、
ロウアドレスバッファＲ−Ａ　Ｄ　Ｂを介してメモリ部
ＲＡＭ０ロウアドレスデコーダに伝えられ、この後図示
しないがタイミング制御回路ＴＣにより発生された時系
列的なタイミング１８号に従ってワード線の選択動作、
センスアンプ及びアクティブリストア回路の一連の動作
によるリフレッシュ動作が行われる。このとき、ロウア
ドレスバッファＲ−ＡＤＢの入力端子は、上記リフレッ
シュ１１１１１１回路ＲＥＦＣと結合され、外部アドレ
ス端子とは分離されている。

タイミング制御回路ＴＣは、上記カラムアドレスストロ
ーブ信号ＣＡＳと上記ライトイネーブル信号ＷＥが共に
ロウレベルであることを検出すると、上記ロウアドレス
ストローブ信号Ｒ／’、　Ｓのロウレベルへの変化タイ
ミングにより、カラムアドレスバッファＣ−ＡＤＢを活
性化させるタイミング信号φＣと、ファンクション設定
回路ＦＮを起動させるタイミング信号φｆｎを発生させ
る。上記カラムアドレスバッファＣ−ＡＤＢには、上記
下位の８ビツトの信号ＡＯないしＡ？（ＦＯないしＦＦ
）が供給される。そのうちの下位４ビツトの信号ＡＯな
いしＡ３の組み合わせに従って指定されたクシラン信号
Ｆ（ｆｎ、ｍ）は、この時に動作状態にされたファンク
ション設定回路ＦＮに取り込まれる。ファンクション設
定回路ＦＮは、上記取り込んだファンクション信号Ｆ（
ｆｎ、ｍ）を保持するともとに、それを解読して次の動
作のための各種動作モード信号を形成する。上記ファン
クション信号Ｆ（ｆｎ、ｍ）は、特に制限されないが、
ｆｎが演算モードを指示し、ｍはマスクを指示するもの
である。このようにして、リフレッシュ動作と、ファン
クション信号Ｆの取り込み動作が同じメモリサイクル（
リフレッシュサイクル）中で並行して行われる。

制御装置Ｃ０ＮＴにより、上記アドレスストローブ信号
ＲＡＳ、ＣＡＳ、及びライトイネーブル信号ＷＥがハイ
レベルにされるとＲＡＭの内部回路をいったんリセット
状態にされる。ＲＡＭは、このリセット状態においても
上記ファンクション設定回路ＦＮは、上記取り込んだフ
ァンクション信号Ｆ（ｆｎ、ｍ）を保持している。

次に、プロセッサＣＰＵ等において、画像処理用のＲＡ
Ｍに対するアクセスを行うとき、それに割り当てられた
アドレス空間ｏｏｏｏｏないし０Ｆ９ＦＦのアドレス信
号と、メモリリクエスト信号ＭＩＦ、ＲＱ及びライト／
リード信号ＷＲが形成される。上記各信月の組み合わせ
のとき、制御装置Ｃ０ＮＴは、マルチプレクサＭＰＸを
アドレス信号ＡＯないしＡ７側としてロウアドレススト
ローブ信号ＲＡＳをハイレベルからロウレベルに変化さ
せる。これにより、ＲＡＭのタイミング制御回路ＴＣは
、タイミング信号φｒを発生させてロウアドレスバッフ
ァＲ−ＡＤＢを動作状態にし、外部アドレス端子から供
給されたアドレス信号をロウアドレス信号ＡＸ　（ＡＯ
−Ａ７）として取り込む。この後、上記タイミング制御
回路ＴＣは、図示しないが前記ワード線選択タイミング
信号、センスアンプ動作タイミング信号及びアクティブ
リストア動作タイミング信号を時系列的に発生させて、
ロウ系の選択動作を行う。

次いで、制ｍＷＷｃＯＮＴは、マルチプレクサＭＰＸを
アドレス空間号Ａ８ないしＡ１５側としてカラムアドレ
スストローブ信号言号ＣＡＳをハイレベルからロウレベ
ルに変化させる。これによりＲＡＭのタイミング制御化
ＴＯは、タイミング１言号φＣを発生させてカラムアド
レスバッファＣ−ＡＤＢを動作状態にし、外部アドレス
端子からイ、！へ給されたアドレス信号をカラムアドレ
ス信号ＡＭ　（Ａ８〜Ａ１５）として取り込む。この後
、上記タイミング制御回路ＴＣは、図示しないが前記デ
ータ線選択タイミング信号に発生させて、データ線の選
択動作を行う。これにより、メモリ部Ｍにおけるメモリ
アレイの入出力綿（共通データ線）ＣＤの信号、言い換
えるならば、上記アドレス信号ＡＸとＡＹで指定された
メモリセルの記憶情報ＤＡはラッチ回路Ｆに取り込まれ
る。

制御装ｆｉｃＯＮＴによりライトイネーブル信号ＷＥが
ロウレベルにされた書き込み動作モードにおいては、外
部端子Ｄｉから供給された書き込み信号ＤＢがデータ入
力回路ＩＢを介して取り込まれる。上記演算モード信号
ｆｎがアンド（ＡＮＤ）演算モードを指示するなら、論
理演算回路ＬＵは、上記ラッチ回路Ｆの信号ＤＡと上記
書き込み信ＤＢのアンド信号ＤＡ−ＤＢを形成して、上
記入出力ノードＩ１０に伝える。これによって、上記選
択されたメモリセルには上記信号ＤＡ−ＤＢが書き込ま
れる。これにより、１サイクルの書き込み動作によって
、メモリセルの記憶情報をそれと外部端子から供給され
た書き込み信号の論理演算に従った画素データに置き換
えることができる。この場合、上記マスク信号ｍが４ビ
ツトからなる書き込み信号に対して上位２ビツト（Ｄｉ
ｎｏ。

１）にマスクさせるならば、上記論理演算結果は下位２
ビツト（Ｄｉｎ２．Ｄｉｎ３）に対して実行される。な
お、上位２ビツトに対するマスク動作は、例えば合計４
個の論理演算回路ＬＵのうちの上位２ビツトに対応した
回路を非動作状態にさせる。

このようにすると、非動作状態にされた論理演算回路Ｌ
Ｕに対応されたメモリ部Ｍのメモリアレイは、もとの記
憶情報を維持するものとなる。なお、上記アンド演算の
場合には、外部端子から供給された書き込み信号に無関
係に、それに対応した論理演算回路ＬＵに論理“１″を
供給するものであってもよい。

ファンクション設定による他の動作形態は、図示しない
が、メモリセルの記憶情報を外部端子から供給された書
き込み信号に置き換えるものである。この場合、上記同
様なファンクシ９ン設定動作において、バス信号ＰＳが
形成される。これによって、データ入力回路ｒＢを通し
た書き込み信号は、上記論理演算回路ＬＵに代えて、ゲ
ート回路（トライステートバッファ）Ｇを通して直接に
メモリ部Ｍの入出力線ＣＤに伝えられる。これによって
、従来のダイナミック型ＲＡＭと同様に高速に書き込み
動作を行うことができる。

さらに、シリアル読み出し動作は、前記公知のシリアル
メモリとは鵞゛頻僚の動作により行うことができる。こ
の場合、この実施例では、ロウアドレスを外部端子から
供給されろアドレス信号によって任意に設定できるから
、表示画面のスクロール機能を実現できる。すなわち、
ＣＲＴの最初のマスクに同期して設定されるロウアドレ
スの変更によって表示画面上の図形を上又は下方向に移
動（スクロール）させることが可能になる。

上記した実施例から得られる作用効果は、以下の通りで
ある。すなわち、 （１）アドレス端子を利用しその動作モードの設定が行
われる周辺装置において、その周辺装置の選択に割り当
てられるアドレス空間とは別の動作モードの設定用のア
ドレス空間を設けて、そのアドレス空間におけるアドレ
ッシングによって簡単に上記周辺装置の動作モードの設
定動作を行わせることができるという効果が得られる。

（２）多数のドツト（ビット）の集合からなる１つの図
形又は特定のエリアを構成する画素の変更には同じ論理
演算が上記多数のドツトに対して操り返して行う必要が
あるから、演算回路を内蔵させるとともに、その演算モ
ードを指示するファンクション設定が上記（１１によっ
て簡単に行えること、及び上記ファンクシラン設定後の
１メモリサイクルで演算処理を行うことができるから、
画像処理の高速化を実現できるという効果が得られる。

（３）特定のアドレス空間を周辺装置の動作モードの設
定用に割り当てることによって、簡単な構成により上記
周辺装置の多機能化を実現できるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に躍定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、演算回路は、
論理演算の他算術演算を行うものであってもよい。上記
画像処理用のＲＡＭは、ロウアドレス信号とカラムアド
レス信号とがそれぞれ独立した外部端子から供給される
ものであってもよい。この場合、チップ選択信号とライ
トイネーブル信号との組み合わせから、上記ファンクシ
ラン設定モードを指示することができる。また、上記Ｒ
Ａ　Ｍを構成するメモリセルは、スタティック型メモリ
セルを用いるものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である画像処理システムに
適用した場合について説明したが、それに限定されるも
のでなく、周辺装置としてその動作機能がアドレス端子
からのく８号によって設定つされる機能を持・つ各ＩＲ
情報処理システノ、に広（利用できるものである。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を漕単に説明すれば以下の通りである
。すなわち、アドレス空間に所定の動作モードを指示す
るエリアを設けることにより、それに対応したアドレス
（８号を供給するのみで、ｊｌにｖＪ作モードの設定を
行うことができるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのアドレス空間の一例を示す図、第３図は
、上記第１図のＲＡＭの一実施例を示すブロック図、 第４図は、その動作の一例を示すタイミング図である。 ＣＰＵ　（ＡＣ’ｌ’ＲＣ）　　・・プロセッサ、Ｒ７
４Ｍ・・画像処理用メモリ、Ｇ・・ゲート回路、Ｃ０Ｎ
Ｔ・・制御装置、ＡＤＤ・・アトＬノスバス、ＤＡＴＡ
・・データバス、ＭＰＸ・・マルチプレクサ、Ｍ・・メ
モリ部、Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−Ａ
ＤＢ・・カラムアドレスバッファ、ＯＢ・・データ出力
回路、ＩＢ・・データ入力回路、ＴＣ・・タイミング制
御回路、ＲＥＦＣ・・リフレッシュ制御回路、ＦＮ・・
ファンクション設定回路、ＬＵ・・演算回路、Ｇ・・デ
ート回路、■？・・ラッチ回路、ＳＲ・・シフトレジス
タ ／′ ・二　　　　第１図 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、アドレス指定によって選択され、上記アドレス指定
   とは別に割り当てられたアドレス空間に相当するアドレ
   ス信号によってその動作モードの指定がなされる周辺装
   置と、アドレス信号、データ信号及び所定の制御信号を
   発生する信号源装置と、上記信号源装置から出力される
   アドレス信号を受けて、上記周辺装置の動作モードの指
   定に対応したアドレス指定を検出して、上記周辺装置に
   対して動作モードの取り込みを指示する制御信号を発生
   させる制御装置とを含むことを特徴とする情報処理シス
   テム。 ２、上記信号源装置はマイクロプロセッサ機能を持つも
   のであり、上記周辺装置は内部に論理演算機能を持つＲ
   ＡＭであり、上記アドレス信号を利用してその論理演算
   モードの指示がなされるものであることを特徴とする特
   許請求の範囲第１項記載の情報処理システム。