JPH0544680B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は複数のブロツク分けされた表示用メモ
リを有する画像表示装置に係り、特に、カラー化
フルグラフイツク表示するに好適な画像表示装置
に関するものである。 近年、電子計算機と接続するデイスプレイ装置
や、パーソナルコンピユータなどの表示機能が高
機能化を要求され、１チツプ化された電子計算機
の中央演算処理回路（マイクロプロセツサ、以下
MPUと略す。）の限られた機能をうまく利用して
これを実現する例がいくつか提案されている。 たとえば、カラー化フルグラフイツク表示がそ
の最たる要求機能である。この要求に対して複数
のブロツク分けされた表示メモリを切り換えてア
クセスするいわゆるバンク切換方式や、バンク切
換方式をさらに改善し入出力レジスタを並用して
表示メモリを高速アクセスする方式などが提案さ
れている。後者の方式については特開昭54−
38724や、特願昭54−155609に詳細に記載され、
表示メモリ内での高速データ転送や同一データの
連続書き込みに特にすぐれた方式とされている。
本発明は、このような提案の残された欠点を更に
改善するものである。そこで、本発明の説明に先
だち、第１図、第２図第３図および第４図を用い
て上記の従来技術とその欠点を説明する。 第１図は、上記従来技術をグラフイツク表示に
適用した場合のデイスプレイ装置やパーソナルコ
ンピユータにおける表示回路のブロツク図であ
り、１はMPU、２はアドレスバス、３はデータ
バス、４はMPUの読書動作を示す読書制御信号
線（以下Ｒ／Ｗ線と略す。）である。また、５は
表示に必要な回路のアドレスをデコードするアド
レスデコーダ、６は表示のための各種タイミング
信号を発生するCRT（Cathode Rey Tube）制御
回路（以下CRTCと略す。）、７はMPUアドレス
バス２とCRTCからの表示アドレス信号線８とを
表示タイミング信号線９で供給される信号によつ
て切り換えるマルチプレクサである。さらに、１
０，１１，１２は表示用メモリ、１３，１４，１
５は表示用メモリから読み出された表示情報を表
示部１６が入力できる信号に変換する並直列変換
回路、１７，１８，１９は表示用メモリ入出力回
路である。さらに、２０は表示用メモリ入出力回
路１７，１８，１９の制御信号を発生する入出力
制御回路であり、２２〜３３は上記回路間を接続
する信号路である。 また、第２図、第３図は第１図の表示メモリ１
０および表示用メモリ入出力回路１７のより詳細
な回路の一例であり、第４図は第３図の動作説明
図である。 第１図において、表示メモリ１０，１１，１２
はCRTC６から発生する各種タイミング信号によ
つてその記憶内容が表示情報として周期的に読み
出され、読み出された表示情報は並直列変換回路
１３，１４，１５をそれぞれ経て表示部１６で可
視情報として表示される。また、MPU１は、こ
れら表示メモリ１０，１１，１２へ表示情報の書
き込み又は更新を行なうもので、アドレスバス２
を介して指定された番地とデータバス３によつて
データの入出力を行なう。また、Ｒ／Ｗ線４は、
このデータの入出力の方向を示す信号が出力され
る。 マルチプレクサ７は、表示タイミング信号線９
で供給される信号で切り換えられ、表示用メモリ
１０，１１，１２を駆動するための複合アドレス
信号を複合アドレスバス２８に出力する。 MPU１から表示メモリ１０，１１，１２のア
クセス時には、アドレスデコータ５が表示メモリ
をアクセス中である事を示す信号をデコードして
信号路２９により入出力制御回路２０に供給す
る。またデータバス３、Ｒ／Ｗ線４、および表示
タイミング信号線９も入出力制御回路２０に入力
される。入出力制御回路２０は、一種のデコード
回路で、これらの入力信号を利用して、表示メモ
リ１０，１１，１２および表示用メモリ入出力回
路１７，１８，１９に必要な制御信号を発生し、
信号路３０および信号路３１，３２，３３を経て
供給する。 表示メモリ１０は、第２図に一例を示すように
ある定められたビツト単位のメモリブロツクであ
り、たとえばMPU１がバイト（８ビツト）単位
を扱う場合には、バイト単位のメモリブロツクと
なる。第２図において、５０〜５７はRAM
（Random Access Memory）であり、総合で１
画面を表示するに足る記憶容量を持つている。具
体的な例としては、日立製4KビツトRAM・
HM6147があげられ、この場合には横方向256ド
ツト、縦方向128ドツトのグラフイツク表示が可
能となる。もちろん、16Kビツトや64Kビツトな
どより大きな素子を使用することも可能であり、
ダイナミツク動作のRAMであつても、入出力制
御回路２０からの制御信号を追加することによつ
て、制御可能となる。なお、第２図における線路
２２，２３，２８，３０はそれぞれ第１図におけ
る線路番号と同一であり、他の表示メモリ１１，
１２についても第２図と同様の構成である。 表示用メモリ入出力回路１７は、第３図にその
例を示すように、データバス３と表示メモリ１０
のデータ入出力線２２と間に介在する双方向バツ
フア１７１と入出力レジスタ１７２とからなる。
この入出力レジスタ１７２が従来技術の大きな特
徴であり、入出力制御回路２０によつて入出力レ
ジスタ１７２のデータ入出力制御を行ない、
MPU１から発せられる１命令によつて、そのデ
ータバスの扱える範囲を越えて入出力処理可能に
したところにある。すなわち、表１に示すよう
に、入出力レジスタ１７２とMPU１間のデータ
授受やMPU１と表示メモリ１０間のデータ授受
以外に、入出力レジスタ１７２と表示メモリ１０
間のデータ授受を可能とし、たとえば、第１図の
表示用メモリ入出力回路１７がMPU１と表示メ
モリ１０間のデータ授受を行なうと同じ時間に、
他の同一構成の表示用メモリ入出回路１８，１９
が入出力レジスタと表示メモリ間のデータ授受を
行なうように構成しより高速な入出力処理を可能
にしたものである。

【表】 処理性能が向上するより具体的な例としては次
のようなものがある。たとえば、画面スクロール
で代表されるように、ある色の表示画像を別の表
示位置に移動する場合には、MPU１が表示メモ
リ１０に記憶された情報のみを移動する処理を行
なうだけで、表示メモリ１１，１２の記憶内容に
ついても同時に移動することができ、バンク切換
方式に比べ、約３倍の処理性能の向上が実現でき
る。また、画面消去の場合も同様に、１系列分に
相当する消去処理で、３系列同時に処理すること
ができる。 ところが、MPU１が表示画面のある座標の１
ドツトに新しい色を書き込もうとする場合や、そ
の座標の色情報を読み取ろうとする場合にはバン
ク切換方式と同様に、表示メモリ１０，１１，１
２のそれぞれについて、指定された座標に対応す
る１ビツトとデータ授受を行なう必要があつた。
さらに、MPU１が複数ビツト並列処理のため、
表示メモリの１ビツトとデータ授受を行なうに
は、複数回の論理演算処理を必要とした。そのた
め、グラフイツク画像表示のための手順が複雑と
なり、画像情報授受を高速に行なうことができ
ず、MPU１の処理性を低下させるという欠点を
有していた。 そこで、本発明の目的は、このような従来技術
の欠点をなくし、ドツト単位の画像情報の授受に
おいて処理手順を簡単化した、MPUの処理性を
低下させない画像表示装置を提供することにあ
る。 上記目的を達成するために、本発明では、複数
ビツトのデータバスを持つ表示用の演算処理回路
と、記憶された情報がカラー画像として表示され
る複数系列の表示メモリと、前記演算処理回路と
上記表示メモリとの情報入出力が、カラー表示画
像１画素に対応する複数ビツトを前記演算処理回
路のデータバスで一度に前記表示メモリに書き込
み可能であり、かつ、カラー表示画像１画素に対
応する複数ビツトを前記演算処理回路のデータバ
スで一度に前記表示メモリから読み出し可能とす
る表示画素情報入出力手段を設け、MPUの１命
令によつて複数表示メモリの複数ビツトの書き込
みおよび読み出しのデータ授受を可能にした事を
特徴とする。これにより、MPUで扱う色情報の
ままで複数の表示メモリブロツクとデータ授受が
可能となる。 以下、本発明の実施例を図面を用いて詳細に説
明する。 第４図は、本発明の一実施例を示した図で、第
１図と同一機能を有する回路ブロツクには、第１
図と同一記号を付してある。第４図において、１
７０，１８０，１９０はそれぞれ表示メモリ１
０，１１，１２のメモリビツト入出回路、２００
はメモリビツト入出力回路１７０，１８０，１９
０の制御信号を発生するビツト入出力制御回路で
あり、３４はビツト入出力制御回路２００からメ
モリビツト入出力回路１７０，１８０，１９０に
共通に供給される信号の線路である。 第４図において、ビツト入出力制御回路２００
は第１図の入出力制御回路２０とほぼ同等の機能
を有しているが、MPU１のデータバス３が新た
な入力として供給され、新しい制御信号が信号路
３４によつて、メモリビツト入出力回路１７０，
１８０，１９０に共通に供給されている点が異な
つている。この構成により、MPU１のデータバ
ス３は、複数ブロツクの表示メモリ１０，１１，
１２と表示画面の任意の１ドツトの色情報につい
てデータ授受可能となる。 以下、さらに詳細に説明する。 第５図は、第４図の動作の一例を概念的に示し
た図、第６図は第５図のビツト入出力制御回路２
００のより詳細な構成の一例、第７図はメモリビ
ツト入出力回路１８０のより詳細な構成の一例で
ある。 まず、第４図において、表示メモリ１０，１
１，１２が光の三原色（赤緑青でそれぞれRGB
と略す。）をＲ、Ｇ、Ｂとそれぞれ割りあてられ
ているとすると、第５図に示すように、表示画面
上のある一点は、そのまま表示メモリ１０，１
１，１２のある番地のあるビツトに対応すること
となる。もちろんこの点については、従来例でも
同様であるが、本発明では、その複数ブロツク表
示メモリの各ビツトが第５図に示すようにそのま
まMPU１とデータ授受可能となる点が大きな特
長である。 ビツト入出力制御回路２００は、第６図に一例
を示すように、第１図従来構成の入出力制御回路
２０の機能を含み、さらに第２図に示した表示メ
モリ１０，１１，１２を構成する個々のメモリチ
ツプ単位、すなわちビツト単位に選択する制御信
号を信号路３０へ出力し、その時の選択情報を信
号路３４へ出力する機能を持つ。第６図におい
て、６０は表示メモリドツト動作選択回路、６１
は選択情報を記憶するレジスタ、６２はデコード
回路６１は表示メモリ１０，１１，１２の選択信
号を表示タイミング信号線９から供給される信号
によつて合成するアンド・ノア回路、３４は選択
情報を出力する線路である。第６図の線路記号は
第４図のそれとそれぞれ対応している。表示タイ
ミング信号線９で供給される信号（SW信号と略
す。）は、ハイレベル時に表示メモリ１０，１１，
１２の記憶内容を表示のために読み出す期間を示
し、ローレベル時にMPU１が表示メモリ１０，
１１，１２とデータ授受可能な事を示す。したが
つて、SW信号がハイレベルの期間には、表示メ
モリ１０，１１，１２に供給されるメモリ選択信
号（CS₁と略す。）がアンド・ノア回路６３によ
つてローレベル（アクテイブ状態）に設定され、
読書制御信号（WE₁信号と略す。）はハイレベル
（読出状態）に設定される。この結果、表示メモ
リ１０，１１，１２は全て読出状態となり、表示
部に画像情報を供給することとなる。いつぽう、
SW信号がローレベルの期間には、レジスタ６１
に記憶された情報によつて表示メモリの各ビツト
単位に、または全ビツトがアクテイブとなるよう
にデコード回路６２から信号が出力される。デコ
ード回路６２の入出力信号の関係を表１に示す
が、Ｇ入力がローレベル時にビツト単位出力とな
る。

【表】 デコード回路６２の出力信号と、入出力制御回
路２０のメモリ選択信号（CSOと略す。）との論
理積がアンド・ノア回路６３によつて行なわれ、
表示メモリ１０，１１，１２に供給される。この
結果、表示メモリ１０，１１，１２とメモリビツ
ト入出力回路１７０，１８０，１９０とのデータ
授受が可能となる。 以上、レジスタ６１、デコード回路６２、アン
ド・ノア回路で表示メモリ１０，１１，１２のビ
ツト単位動作を可能にする表示メモリドツト動作
選択回路６０を構成する。 また、入出力制御回路２０は、従来例で述べた
ようにデコード回路として機能しているため、
PROM（Programable Read Only Memory）や
PLA（Programable Logic Array）で簡単に構
成される。従つて、第６図の構成ではメモリビツ
ト入出力回路１７０，１８０，１９０に共通に供
給される信号を、レジスタ６１の出力信号からそ
のまま信号路３４に出力しているが、別の構成例
として入出力制御回路２０にこのレジスタ６１の
出力信号を入力し、個別の制御信号として出力す
るよう構成できることは自明であろう。 次に、メモリビツト入出回路１７０，１８０，
１９０について、メモリビツト入出力回路１７０
を代表として、第７図を用いて詳細に説明する。
第７図に示すごとく、メモリビツト入出力回路１
７０は、従来例の表示メモリ入出力回路１７の双
方向バツフア回路１７１に並列にビツト単位で入
出力される回路を追加し、データバス３の固定ビ
ツトとデータ入出力線２２とでデータ授受可能な
機能を持つ。同図において、第３図や第４図と同
一機能を有する回路ブロツクには同一記号を付し
てあり、線路記号についても対応する線路には同
一の記号を付してある。１７３はバツフア回路、
１７４は８入力１出力のデータセレクタ回路１７
５はバツフア回路、１７６，１７７は双方向バツ
フア回路１７１を動作させるか、ビツト単位入出
力のためのバツフア回路１７３，１７５を動作さ
せるかを切り換える切換回路である。また、３１
５〜３１９は信号路を示す。 第７図において、表示メモリ１０が光の三原色
のうちＲ色を割りあてられているとすると、バツ
フア回路１７３，１７５はデータバス３のうち
D₂ビツトとのみ接続される。また、信号路３１
２によつて供給される出力方向のバツフアを動作
させるための信号は、信号路３１５によつて供給
される第６図レジスタ６１のQ₃出力信号（以下、
Q₃信号と略す。）の制御によつて、切換回路１７
６の２つの出力信号路３１６または３１７に出力
される。この例では、Q₃信号がローレベルの時
は信号路３１６へ、またハイレベルの時は信号路
３１７へ出力され、それぞれ双方向バツフア回路
１７１とバツフア回路１７３を動作させる。さら
に、信号路３１３によつて供給される入力方向の
バツフアを動作させるための信号も、同様にして
切換回路１７７の出力信号路３１８または３１９
に出力される。Q₃信号がローレベルの時は信号
路３１８に、ハイレベルの時は信号路３１９に動
作信号が出力されそれぞれ双方向バツフア回路１
７１とバツフア回路１７５を動作させる。したが
つて、Q₃信号がローレベルの時は、第３図に示
す表示メモリ入出力回路１７と同じ動作が可能で
あり、ハイレベルの時には、データバス３の１ビ
ツトとのみ表示メモリ１０、および入出力レジス
タ１７２がデータ授受可能となる。バツフア回路
１７３は、MPU１からデータバス３に出力され
る１ビツトの信号を表示メモリ１０のビツト構成
である８ビツトに拡張するための回路であり、デ
ータセレクタ回路１７４は表示メモリ１０から出
力される８ビツトのデータのうち有効な１ビツト
をバツフア回路を経てデータバス３に出力するた
めの回路である。データセレクタ回路１７４のセ
レクト端子には、第６図レジスタ６１のQ₀〜Q₂
出力が信号路３４によつて供給されており、表示
メモリ１０の有効ビツトと対応するよう構成され
る。 以上述べたように、表示メモリ１０は、データ
バス３の全部またはD₂ビツトとデータ授受可能
な構成になる。同様に、表示メモリ１１について
はD₁ビツト、表示メモリ１２についてはD₀ビツ
トとそれぞれデータ授受可能となる。したがつて
第６図に示すように、表示画面の一部の１ドツト
にある色を書き込む場合には、その１ドツトが表
示メモリ１０，１１，１２のどの番地のどのビツ
トに対応するかを計算し、ドツト位置をレジスタ
６１へ色をその番地に書き込むだけの簡単な手順
で処理できる。また、逆に表示画面の１ドツトの
色を読み込む場合も、レジスタ６１の指定を行な
つて対応する番地を読むだけで処理することがで
き、全体として、従来回路に比べ３倍以上の処理
能力向上が期待できる。 また、第７図の構成では、表示メモリデータ入
出力線２２には表示メモリ１０のみならず、入出
力レジスタ１７２も接続されている事から、入出
力レジスタ１７２への固定情報の書き込み処理も
簡単な手順で実現できることとなる。この場合ビ
ツト入出力制御回路２００を少変更し、データバ
ス３とのデータ授受をビツト単位として、入出力
レジスタ１７２およびそれに対応する他の２つの
入出力レジスタがデータを記憶するような信号を
発生させるのみで実現できる。 以上の説明は、１ドツトに３ブロツクの表示メ
モリ１ビツトが対応するとして述べたものである
が、１ドツトに更に多くのブロツクおよび多くの
ビツトが対応するとしても、MPU１が１回にデ
ータ授受できるビツト数まで同様の構成が適用可
能な事は自明である。 さらに、以上の説明では、CRTを用いた表示
装置について述べたものであるが、同様の構成が
プラズマ、液晶などの他のデイスプレイ装置に対
しても適用可能なことは言うまでもない。 以上述べたように、本発明によれば、MPUが
複数ブロツクの表示メモリとデータ授受を行なう
最に、複数ブロツクの表示メモリにまたがつた色
情報として一括してデータ授受できるため従来技
術に比較し画像情報授受を３倍以上もの高速手順
で実現できる。したがつて、MPUの処理性を向
上した画像表示装置を提供できる。

【図面の簡単な説明】

第１図はデイスプレイ装置やパーソナルコンピ
ユータの表示回路の従来例を示すブロツク図第２
図は第１図の表示メモリブロツクのより詳細な構
成の一例を示すブロツク図、第３図は第１図の表
示用メモリ入出力回路のより詳細な構成の一例を
示すブロツク図、第４図は本発明の一実施例を示
すブロツク図、第５図は本発明の動作概念の一例
を示した図、第６図は第４図のビツト入出力制御
回路のより詳細な構成の一例を示すブロツク図、
第７図はメモリビツト入出力回路のより詳細な構
成の一例を示すブロツク図である。 符号の説明、１……MPU、１０……表示メモ
リ、１１……表示メモリ、１２……表示メモリ、
１６……表示部、６０……表示メモリドツト動作
選択回路、１７０……メモリビツト入出力回路、
１８０……メモリビツト入出力回路、１９０……
メモリビツト入出力回路、２００……ビツト入出
力制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツトのデータバスを持つ表示用の演算
   処理回路と、記憶された情報がカラー画像として
   表示される複数系列の表示メモリと、前記演算処
   理回路と前記表示メモリとの情報入出力が、カラ
   ー表示画像１画素に対応する複数ビツトを前記演
   算処理回路のデータバスで一度に前記表示メモリ
   に書き込み可能であり、かつ、カラー表示画像１
   画素に対応する複数ビツトを前記演算処理回路の
   データバスで一度に前記表示メモリから読み出し
   可能とする表示画素情報入出力手段を備えている
   ことを特徴とする画像表示装置。 ２ 前記表示画素情報入出力手段は、前記複数系
   列の表示メモリの複数ビツトと前記演算処理回路
   のデータバスのあらかじめ定められた複数ビツト
   とでデータ授受可能とする複数のメモリビツト入
   出力回路と、前記表示メモリをビツト単位で動
   作・非動作に設定し前記メモリビツト入出力回路
   がビツト単位のデータ授受を可能とする表示メモ
   リビツト入出力制御回路とであることを特徴とす
   る特許請求の範囲第１項記載の画像表示装置。 ３ 前記表示画素情報入出力手段は、前記表示メ
   モリの動作を設定するメモリ動作設定回路を有
   し、前記メモリ動作設定回路の設定情報によつ
   て、前記表示メモリの少くとも１系列を構成する
   ビツト幅全部が動作するか、もしくは、表示画像
   １画素に対応するビツト単位で動作するかを設定
   できることを特徴とする特許請求の範囲第１項記
   載の画像表示装置。