JPH0758431B2 - アドレス線およびデータ線の接続システム - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術、および発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 本発明の第１の形態の全体構成（第１図） 第２のデータ配列のメモリのデータ構成（第10図） データ線接続回路（第３図、第５図、第６図） 発明の効果 〔概 要〕 ビデオ・メモリにおける、データ配列を異にする装置の
間のアドレス線およびデータ線の接続システムに関し、 画像を構成する各画素に対応する複数種類の画像情報を
異なるデータ配列で取扱う装置の間を接続することを可
能にすることを目的とし、 画像を構成する各画素について、それぞれ２の整数乗種
類のビット情報を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
応に配列して別々に記憶する第１のデータ配列に従って
ビット情報を記憶する２の整数乗種類のメモリを、 前記画素の各々に関する前記２の整数乗種類のビット情
報を、それぞれ各画素毎に該２の整数乗ビットの連続す
るデータとして記憶する第２のデータ配列に基づくアド
レス指定を行なう所定の装置と接続する際のアドレス線
およびデータ線の接続システムであって、 前記各種類のメモリからのデータ線と前記所定の装置か
らのデータ線との間に、該種類に応じたデータ線接続回
路を有し、 前記所定の装置が前記メモリをアクセスする際には、該
所定の装置からのアドレス線のうち所定の数ビットを除
くビットによって、全ての種類のメモリを同時にアクセ
スし、前記データ線接続回路は、該所定の装置からのデ
ータ線中の、対応する種類のビットのみを、対応するメ
モリからのデータ線上の、前記所定の数ビットにより定
められるビットに接続して構成する。

〔産業上の利用分野〕

本発明はアドレス線およびデータ線の接続システムに関
し、特に、ビデオ・メモリにおける、データ配列を異に
する装置の間のアドレス線およびデータ線の接続システ
ムに関する。

１つのディスプレイ装置上において多様な描画機能を高
速に実現するためには、複数の画像処理用プロセッサを
用いることが必要となる。ところが、このような画像処
理用プロセッサの中には、互いに取扱う画像情報のデー
タ配列を異にするものが存在し、これらのプロセッサの
同時接続を困難にしていた。そのため、このような、取
扱う画像情報のデータ配列を異にするシステム間を接続
する技術が要望されていた。

〔従来の技術、および発明が解決しようとする問題点〕

ディスプレイ装置に表示する画像情報を保持するビデオ
・メモリは通常、ビット・マップ方式となっており、デ
ィスプレイ画面上の画素の配列の順に各画素に対応する
画像情報が１画素に１ビットの対応で配列されている。
画像情報としては、色信号と輝度信号が用いられる。色
信号は、例えば、赤（Ｒ）、緑（Ｇ）、および青（Ｂ）
それぞれの有無をビットの“1"、および“0"で表わすも
のであり、輝度信号はその画素が明るいか、暗いかをそ
れぞれ“1"、および“0"で表わすものである。このよう
な複数種類の画像情報は、個々にディスプレイ上の画素
の並びに対応するビット・マップ対応のメモリ領域を有
し、ディスプレイ画面への画像の表示の際には各画素の
画像情報は該画像情報の種類毎に設けられたメモリ領域
から並行して取り出される。この様子は第10図に示され
ているとおりである。

ところが、様々の画像処理を行なうプロセッサの中に
は、上記のように１種類の画像情報毎にビット・マップ
対応のメモリ領域を設けるのではなく、１つの画素に対
する複数の画像情報を数ビット１まとめにして画素の順
に配列する、すなわち、１つのメモリ領域の連続する数
ビットが１画素に対応するようなデータ配列を想定した
アドレス指定によって処理を行なうものがある。例え
ば、第９図の101に示されるようなデータ配列を有する
メモリを想定したアドレス指定を用いる。

このようなプロセッサは、前述のビット・マップ対応の
デビオ・メモリと画像情報のデータ配列を異にするた
め、そのまま接続することは不可能である。ところが、
従来、１画素に対応する複数の画像情報を数ビット１ま
とめにして配列するデータ配列を用いるシステムを、各
画像情報毎に設けられたビット・マップ対応のメモリと
接続する有効な技術が存在せず、１つのディスプレイ装
置上で多様な機能を実現する処理を同時、且つ高速に行
なうことに制約が課せられるという問題があった。

本発明は上記の問題点に鑑み、なされたもので、画像を
構成する各画素に対応する複数種類の画像情報を異なる
データ配列で取扱う装置の間を接続することを可能にす
るアドレス線とデータ線の接続システムを提供すること
を目的とするものである。

〔問題点を解決するための手段〕

本発明のアドレス線およびデータ線の接続システムの第
１の形態は、画像を構成する各画素について、それぞれ
２の整数乗ｍ種類C1,…Cmのビット情報C1₁,…Cm_l,…を
取扱う装置において、該ビット情報を、それぞれの種類
毎にビット・マップ対応に配列して別々に記憶する第１
のデータ配列に従ってビット情報を記憶する２の整数乗
ｍ種類C1,…Cmのメモリ8₁,…8_mを、前記画素の各々に関
する前記２の整数乗ｍ種類C1,C2,…Cmのビット情報C1₁,
…Cm_l,…を、それぞれ各画素毎に該２の整数ｉ乗ビット
の連続するデータとして記憶する第２のデータ配列に基
づくアドレス指定を行なう所定の装置９と接続する際の
アドレス線２およびデータ線5₁,…5_m,…６の接続システ
ムであって、前記各種類のメモリ8₁,…8_mからのデータ
線5₁,…5_mと前記所定の装置９からのデータ線６との間
に、該種類に応じたデータ線接続回路1₁,…1_mを有し、
前記所定の装置９が前記メモリ8₁,…8_mをアクセスする
際には、該所定の装置９からのアドレス線２のうち所定
の数ビットA_i-1,…A₀を除くビットA_n,…A_iによって、全
ての種類のメモリ8₁,…8_mを同時にアクセスし、前記デ
ータ線接続回路1₁,…1_mは、該所定の装置９からのデー
タ線６の中の、各データ線接続回路に対応する種類のビ
ットのみを、該データ線接続回路に対応するメモリ8₁,
…8_mからのデータ線5₁,…5_mのうちの、前記所定の数ビ
ットA_i-1,…A₀により定められるビットに接続するもの
である。

また、本発明のアドレス線およびデータ線の接続システ
ムの第２の形態は、画像を構成する各画素について、そ
れぞれ２の整数乗ｍ種類C1,…Cmのビット情報C1₁,…C
m_l,…を取扱う装置において、該ビット情報を、それぞ
れの種類毎にビット・マップ対応に配列して別々に記憶
する第１のデータ配列に従ってビット情報を記憶する２
の整数乗ｍ種類C1,…Cmのメモリ8₁,…8_mを、前記第１の
データ配列に基づくアドレス指定を行なう第１の装置1
3、あるいは、前記画素の各々に関する前記２つの整数
乗ｍ種類C1,C2,…Cmのビット情報C1₁,…C_m,…を、それ
ぞれ各画素毎に該２の整数乗ビットの連続するデータと
して記憶する第２のデータ配列に基づくアドレス指定を
行なう所定の装置９のいずれかと必要に応じて接続する
際のアドレス線２′およびデータ線5₁′，…5_m′,6′の
接続システムであって、前記各種類のメモリ8₁,…8_mか
らのデータ線5₁′，…5_m′と前記第１あるいは第２の装
置13,9からのデータ線６′との間に、該種類に応じたデ
ータ線接続回路１′，…1_m′を有し、前記データ線接続
回路1₁′，…1_m′の各々は、前記第１の装置13が前記メ
モリ8₁,…8_mをアクセスする際には、該第１の装置13か
らの制御により前記メモリ8₁,…8_mのそれぞれからのア
ドレス線２′およびデータ線5₁′，…5_m′を、該第１の
装置13からのアドレス線２′およびデータ線６′とその
まま接続し、前記第２の装置９が前記メモリ8₁,…8_mを
アクセスする際には、該第２の装置９からの制御により
該第２の装置９からのアドレス線２′のうち所定の数ビ
ットA_i-1,…A₀を除くビットA_n,…A_iによって、全ての種
類のメモリ8₁,…8_mを同時にアクセスし、前記データ線
接続回路1₁′，…1_m′は、該第２の装置９からのデータ
線６′中の、対応する種類のビットのみを、対応するメ
モリ8₁,…8_mからのデータ線5₁′，…5_m′上の前記所定
の数ビットA_i-1,…A₀により定められるビットに接続す
るものである。

〔作 用〕

本発明の第１の形態の、第２のデータ配列のデータを取
扱うシステムのデータ線６上においては、特定の種類Cj
のビット情報は、前記ビット情報の種類に等しいビット
数ｍ毎に位置する。他方、第１のデータ配列のメモリ
8₁,…8_mは、ビット情報の種類毎に設けられており、各
種類に対応するメモリ8_iにおいては、対応する種類のビ
ット情報がビット・マップ対応に、連続して記憶されて
いる。前記データ線６上の特定種類Cjのビット情報が位
置するビットは、該種類Cjに対応するデータ線接続回路
1_jによってのみ、対応する種類のメモリ8_jからのデータ
線5_j上の対応するビットに接続される。そして、第１の
データ配列の各メモリ8₁,…8_mにおいて、１つのアドレ
スによって指定されるデータのビット情報は、第２のデ
ータ配列のシステムにおいては複数のアドレスによって
指定されるデータ上に、前記のビット数ｍの間隔をおい
て分布している。すなわち、第１のデータ配列のメモリ
8_j上の１つのアドレスによって指定されるデータの各ビ
ットは、第２のデータ配列のシステムにおける上記複数
のアドレスによって指定されるデータのうちの、該メモ
リ8_jに対応する種類のビット情報が位置する前記ビット
数ｍ毎のビットに対応する。上記複数のアドレスの“複
数”は、該ビット情報の種類の数ｍ、および、上記第２
のデータ配列のシステムのデータ線の幅ｌと第１のデー
タ配列のメモリにおけるデータ線の幅ｌ′の比によって
定まる。すなわち次の関係が成立する。

そして、これら複数のアドレスのうち各アドレスのデー
タ列の中の種類Cjのビット情報は、対応する種類のメモ
リ8_jの対応するアドレスで指定されるデータ列の中で、
それぞれ、異なる領域のビットに対応する。これらの領
域の区別は、前記第２のデータ配列のシステムのアドレ
ス線２のビットA_n,…A₀のうち、上記複数アドレスを互
いに区別するために必要な最小限のビットA_i-1,…A
₀（ｉは、前記アドレスの数ｍ′によって2ⁱ＝ｍ′とし
て定められる）によって行なわれる。すなわち、上記デ
ータ線接続回路1_jは、上記のビットA_i-1,…A₀を制御信
号として入力して、第２のデータ配列のデータ線６上の
該メモリ8_jに対応する種類のビット情報が位置するビッ
トを、メモリ8_jからのデータ線5_j上の、上記アドレスの
ビットA_i-1,…A₀によって定められる、領域のビットに
接続する。

第２のデータ配列のアドレス線２の残りのビットA_n,…A
_iは、上記第２のビット配列のシステムにおける上記複
数のアドレスのみに共通なものであって、つまり、対応
するメモリ8_jにおいて対応するデータを指定するアドレ
スとなる。

このようにして、第２のデータ配列のシステムにおける
全てのアドレスで指定されるデータは、第１のデータ配
列のメモリ8₁,…8_m上のビットと対応付けられる。すな
わち第２のデータ配列を想定してアドレス指定を行なう
システムと第１のデータ配列によるメモリ8₁,…8_mとが
接続される。

また、本発明の第２の形態においては、データ線接続回
路1₁′，…1_m′は、第１のデータ配列に基づくアドレス
指定をする第１の装置13からの制御によって、前記メモ
リ8₁,…8_mのそれぞれのアドレス線２′およびデータ線5
₁′，…5_m′を、該第１の装置13からのアドレス線２′
およびデータ線６′とそのまま接続し、前記第２の装置
９が前記メモリ8₁,…8_mをアクセスする際には、該第２
の装置９からの制御により該第２の装置９からのアドレ
ス線２′のうち所定の数ビットA_i-1,…A₀を除くビットA
_n,…A_iによって、全ての種類のメモリ8₁,…8_mを同時に
アクセスし、前記データ線接続回路１′，…1_m′は、該
第２の装置９からのデータ線６′中の、対応する種類の
ビットのみを、対応するメモリ8₁,…8_mからのデータ線5
₁′，…5_m′上の前記所定の数ビットA_i-1,…A₀により定
められるビットに接続するというように切替えられるの
で、第１のデータ配列のメモリ8₁,…8_mに対してアクセ
スする装置として、第１のデータ配列に基づいてアドレ
ス指定する第１の装置13と第２のデータ配列に基づいて
アドレス指定する第２の装置９のいずれからもアドレス
指定され得る。

〔実施例〕

〔本発明の第１の形態の全体構成〕（第１図） 第１図は本発明によるアドレス線およびデータ線の接続
システムの第１の形態の実施例の全体構成を示す図であ
る。本図において、8₁〜8_mは、前述の第１のデータ配列
のメモリであって、それぞれ、各種類毎のビット情報を
ビット・マップ対応に記憶するものである。他方、９は
前述の第２のデータ配列を想定したアドレス指定によっ
てデータを取扱う装置、例えば、画像処理プロセッサで
ある。そして、７は上記第２のデータ配列によってデー
タを取扱うシステムのシステムバス、10および11は、該
システムバス７と上記の装置９とを結ぶアドレス線およ
びデータ線である。1₁〜1_mが本発明により設けられたデ
ータ線接続回路、5₁〜5_mは該データ線接続回路と対応す
る前記メモリ8₁〜8_mとを結ぶ第１のデータ線、６は前記
システムバス７と該データ接続回路1₁〜1_mとを結ぶ、第
２のデータ配列のデータ線、２は第２のデータ配列のシ
ステムからのアドレス線、３は前述のメモリ8₁〜8_mの１
つのアドレスに対応する、第２のデータ配列のデータを
指定する複数のアドレスの間を区別するアドレス線のビ
ットA₀,…A_i-1、２′は前記アドレス線２より、ビットA
₀,…A_i-1を除いた残りのビットA_i,…A_n、4₁〜4_mは、そ
れぞれデータ線接続回路1₁〜1_mを制御する制御線、12は
装置９からの制御信号を伝送する制御線であって、シス
テムバス７を介して上記制御装置4₁〜4_mに接続されるも
のである。

〔第１および第２のデータ配列のメモリのデータ構成〕
（第７図、第８図） 第８図は第２のデータ配列を想定したアドレス指定につ
いて示すために第２のデータ配列のメモリのデータ構成
を示すものである。第８図において太線100内が第２の
データ配列のデータを示すものであり、その左側には、
このメモリのアドレスA_n,…A_i、A_i-1,…A₀が示されてい
る。例えばアドレスA_n,…A₀のうち２進数A_n,…A_iで示さ
れる値が（A_n,…A_i）_０であって、ビットA_i-1,…A₀の値
が０のときは、第２のデータ配列のデータC1₁,C2₁,…Cj
₁…Cm₁,C1₂,C2₂,…Cj₂…Cm₂,…C1_l/m,C2_l/m，…Cj_l/m，
…Cm_l/mが指定される。ここで“Cj_x"の“x"は画素を、
“j"は各画素に対する複数種類のビット情報を示すもの
であり、ｍは該ビット情報の種類の数、ｌは該メモリ10
0のデータ出力幅、すなわち第２のデータ配列のシステ
ムにおけるデータ線のビット数である。したがって、第
２のデータ配列のシステムにおいて、ｌビットのデータ
線は、１画素あたりｍ種類のビット情報l/m画素分から
構成されている。また、ｌ′は後述するように、第１の
データ配列のメモリ8₁〜8_mの各々において１つのアドレ
スによって指定されるデータの長さであって、これに対
応して第８図には第ｌ′番目の画素に対応するデータま
でが示されている。第ｌ′番目の画素に対応するデータ
まではｍ′回のアドレス指定によって得られる。ここ
で、 である。また前記のｉは2ⁱ＝ｍ′によって定められる。

他方、第７図には第１のデータ配列のメモリ8₁〜8_mにお
けるデータ構成が示されている。ビット情報の種類C1,
…Cj,…Cm毎に設けられたメモリ8₁〜8_mの各々の各アド
レスには、それぞれｌ′ビットの画素のビット情報がビ
ット・マップ対応に記憶されている。これらｍ個のメモ
リ8₁〜8_mは共通のｎ−ｉ＋１ビットのアドレス信号
A_n-i′，…A₀′によってアドレス指定される。そしてこ
のｎ−ｉ＋１ビットのアドレスとしては、前述の第８図
の第２のデータ配列のメモリ100におけるアドレスの上
位ｎ−ｉ＋１ビットA_n,…A_iを用いることができる。例
えば、第１番目から第ｌ′番目までの画素のデータに対
しては、第８図のメモリ100の第１番目から第ｌ′番目
までの画素のデータに対するｍ′個のアドレスにおける
共通の上位ｎ−ｉ＋１ビットの値（A_n,…A_i）_０を第７
図のアドレスA_n-i′，…A₀′として用いることができ
る。

第７図および第８図において、ｌ＝ｌ′＝16 m＝ｍ′＝
４とした場合の第１および第２のデータ配列のメモリ間
の対応関係の例が第９図に示されている。ｌ＝ｌ′且つ
ｍ＝４であるのでｉ＝２である。第９図の例ではR,G,B
およびＹの４種類のビット情報が、第２のデータ配列の
メモリ101においては１ワードに各４ビットのデータが
４画素分ずつ格納され、他方第１のデータ配列のメモリ
81,82,83,84は、R,G,B,およびＹのそれぞれの種類のビ
ット情報が、それぞれ別々にビット・マップ対応に格納
されている。メモリ81,82,83,84はそれぞれ16ビットの
幅を有しており、それぞれ１ワードに16画素分のデータ
を格納している。第２のデータ配列のメモリにおいて
は、16画素分のデータは４ワードを占めており、これら
４ワードはアドレスの下位２ビットA1,A0によって区別
され、それ以外の上位ビットA2,A3,A4,…は共通であ
る。そこで、前述のように、第１のデータ配列の４種類
のメモリ81,82,83,84においても、上記上位ビットA2,A
3,A4,…をアドレスA0′,A1′,A2′，…として用いるこ
とができる。

第９図の例によって、より明確に示されているように、
第２のデータ配列のアドレスの下位ビットA1,A0（第10
図のA_i-1,…A₀も同様）の値の小さい方で指定されるデ
ータが、画素のより若い番号に対応しているので、第１
のデータ列のメモリ8₁〜8_mにおいても、上記アドレスの
下位ビットの値の小さい方で指定されるデータがメモリ
8₁〜8_mの、よりMSB側の位置のビットに対応している。

〔データ線接続回路〕（第３図、第５図、第６図） 第３図には第１図のデータ線接続回路1₁〜1_mの構成が示
されている。第３図のデータ線接続回路1_j（ｊ＝1,…
ｍ）は、メモリ8jへのデータ書込み用、および読出し用
の、それぞれ第１および第２のマルチプレクサMPX1_jお
よびMPX2_jから構成され、それぞれ前記アドレス信号の
下位ビットA₀,…A_i-1を制御信号として入力している。
各マルチプレクサはまた、それぞれ、第１図に4_j（ｊ＝
1,…ｍ）で示された制御線に対応する制御線41_jあるい
は42_jを介してイネーブル信号EN1またはEN2を受けるこ
とにより動作する。第１のマルチプレクサMPX1_jを制御
するEN1が書込みイネーブル信号であり、第２のマルチ
プレクサMPX2_jを制御するEN2が読出しイネーブル信号で
ある。

第５図には第３図の第１のマルチプレクサMPX1_jの機能
が示されている。第５図の第２のデータ配列のシステム
側のデータ線６上には、第８図に示されたデータ書込の
ためのアドレスの、下位ビットA_i-1,…A₀で示される値
がｒ（ｒ＝0,…ｍ′−１）であるときのデータが現れて
いる。書込みイネーブル信号E1が有効のとき、第ｉ番目
のメモリ8_jに接続されるデータ線接続回路1_j内の第１の
マルチプレクサMPX1_jは、第２のデータ配列のシステム
からのデータ線６上の、該メモリ8_jに対応する種類のビ
ット情報が存在するビット、すなわち第ｊビット、第ｍ
＋ｊビット、…第ｌ−ｍ＋ｊビットから、ビット情報 を入力して、対応する第１のデータ配列のメモリ8_jから
のデータ線5_j上の、前記アドレスの下位ビットA_i-1,…A
₀の値で指定される領域、（A_i-1,…A₀）＝ｒのときはMS
Bより第 ビット目から第 ビット目までの領域に出力する。データ線5_j上の他のビ
ットに対しては第５に“Z"で示されるようにハイ・イン
ピーダンス状態とする。

第６図には第３図の第２のマルチプレクサMPX2_jの機能
が示されている。第６図においても、第５図におけると
同様に、第２のデータ配列のシステムにおいてデータ読
出しのためのアドレスの、下位ビットA_i-1,…A₀で示さ
れる値がｒ（ｒ＝0,…ｍ′−１）である場合について示
している。このとき、第ｊ番目のメモリ8_jに接続される
データ線接続回路1_j内の第２のマルチプレクサMPX2
_jは、前記装置９より読出しイネーブル信号EN2を受ける
ことにより、第１のデータ配列のメモリ8_jからのデータ
線5_jのビット内、（A_i-1,…A₀）＝ｒで指定される第 ビット目から第 ビット目までの領域に現れているデータ、 を入力して、第２のデータ配列のシステムのデータ線６
上の、該メモリ8_jに対応する種類Cjのビット情報が位置
すべきビット、すなわち、第ｉビット、第ｍ＋ｊビッ
ト、…第ｌ−ｍ＋ｊビットに出力する。データ線６上の
他のビットはハイ・インピーダンス状態となる。

以上の説明から明らかなように、第５図の第１のマルチ
プレクサMPX1_jと第２のマルチプレクサMPX2_jとは、それ
ぞれ互いに入力側に接続するデータ線ビットと出力側に
接続するデータ線のビットとを入れ替えただけであっ
て、全く同一のデータ線同士を接続するものである。

〔本発明の第２の形態の実施例〕（第２図、第４図） 第２図は本発明によるアドレス線およびデータ線の接続
システムの第２の形態の実施例の全体構成図である。第
２図の構成においては、第１のデータ配列を想定したア
ドレス指定を行う第１の装置13と第２のデータ配列を想
定したアドレス指定を行なう第２の装置９とが、それぞ
れ、アドレス線14、データ線15、制御線16、および、ア
ドレス線10′、データ線11、制御線12を介してシステム
バス７に接続されている。第１の装置13からのアドレス
線14には第１のデータ配列のメモリ8₁〜8_mを直接アドレ
ス指定し得る第１のデータ配列を想定したｎ−ｉ＋１ビ
ットのアドレスA₀′，…A_n-i′が出力され、これらのア
ドレス信号はシステムバス７およびアドレス線２を通っ
てそれぞれのメモリ8₁〜8_mに到る。他方、第２の装置９
からのアドレス線10′上には第２のデータ配列を想定し
たｎ＋１ビットのアドレスA₀,…A_i,…A_nが一旦出力され
るが、このうち、上位ｎ−ｉ＋１ビットA_i,…A_nのみが
システムバス７、およびアドレス線２を介してメモリ8₁
〜8_mのアドレスを指定し、アドレス線10′の他の下位ｉ
ビットA₀,…A_n-iは分岐されてデコーダ20に入力され
る。デコーダ20はこのアドレスの下位ｉビットA₀,…A
_n-iをデコードして、出力を制御線３′を介して、以下
に述べるデータ線接続回路1₁′〜1_m′に印加する。

第２図のデータ線接続回路1₁′〜1_m′の構成は第４図に
示されている。第４図においてデータ線接続回路1_j′
は、それぞれ、第１のマルチプレクサMPX1_j′および第
２のマルチプレクサMPX2_j′から構成される。第４図に
おけるマルチプレクサMPX1_j′は第８図のマルチプレク
サMPX1_jと同一の機能の他に、制御線43を介してのセレ
クト信号SELによる制御によって、データ線６′のビッ
トをそのまま各メモリ8₁〜8_mからのデータ線5₁′〜5_m′
のビットに持続するように切替えることができるように
なっている。なお、第２図の構成においてはデータ線
６′の幅とデータ線5₁′〜5_m′の幅とは同一であるもの
とする。

また、第４図のデータ線接続回路1_jはアドレスの下位ビ
ットA₀,…A_n-1を直接制御信号として入力するのでな
く、これらをデコーダ20にてデコードしたものを制御信
号として入力している。

第４図のデータ線接続回路1_j′のその他の構成は第３図
のものと同様である。

こうして第８図の構成によれば、第１のデータ配列の装
置も第２のデータ配列の装置も共に第１のデータ配列の
メモリに接続され、特別なアドレス変換なしに該メモリ
を利用することが可能となる。

〔発明の効果〕

本発明のアドレス線およびデータ線の接続システムにお
いては、各画素に対応する複数種類の画像情報を異なる
データ配列で取扱うシステムの間を接続することを可能
にし、さらに、同一のディスクプレイ装置に様々のデー
タ配列を用いるシステムを接続することを可能にする。
このことにより、同一のディスプレイ装置上において多
種多様な機能を高速に実現し得る。

【図面の簡単な説明】

第１図は本発明によるアドレス線およびデータ線の接続
システム第１の形態の全体構成図、 第２図は本発明によるアドレス線およびデータ線の接続
システム第２の形態の全体構成図、 第３図は第１図のデータ線接続回路の構成図、 第４図は第２図のデータ線接続回路の構成図、 第５図は第３図の第１のマルチプレクサの機能を示す
図、 第６図は第４図の第２のマルチプレクサの機能を示す
図、 第７図は第１のデータ配列を示す図、 第８図は第２のデータ配列のメモリ構成図、 第９図はRGBデータと輝度データとを記憶するメモリに
おける第１のデータ配列と第２のデータ配列との間のア
ドレスとデータとの対応を示す図、そして 第10図は第１のデータ配列のメモリとディスプレイ上の
画素との対応を示す図である。 （符号の説明） 1₁〜1_m,1₁′…1_m′……データ線接続回路、 2,2′……アドレス線、 3₁〜3_m……データ線接続制御アドレス線、 3₁′〜3_m′……アドレス下位ビットに基づく制御線、 4₁〜4_m……書込み／読出し制御線、 5₁〜5_m,6……データ線、 ７……システムバス、 8₀〜8_m,81,82,83,84……第１のデータ配列のメモリ、 11₁〜11_m,11₁′〜11_m′……第１のマルチプレクサ、 12₁〜12_m,12₁′〜12_m′……第２のマルチプレクサ、 41₁〜41_m……書込みイネーブル信号線、 42₁〜42_m……読出しイネーブル信号線、 43……セレクト信号線、 90……ディスプレイ画面、 100,101……第１のデータ配列のメモリ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】画像を構成する各画素について、それぞれ
   ２つの整数乗（ｍ）種類（C1,…Cm）のビット情報（C
   1₁,…Cm₁,…）を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
   応に配列して別々に記憶する第１のデータ配列に従って
   ビット情報を記憶する２の整数乗（ｍ）種類（C1,…C
   m）のメモリ（8₁,…8_m）を、 前記画素の各々に関する前記２の整数乗（ｍ）種類（C
   1,C2,…Cm）のビット情報（C1₁,…Cm₁,…）を、それぞ
   れ各画素毎に該２の整数乗ビットの連続するデータとし
   て記憶する第２のデータ配列に基づくアドレス指定を行
   なう所定の装置（９）と接続する際のアドレス線（２）
   およびデータ線（5₁,…5_m,6）の接続システムであっ
   て、 前記各種類のメモリ（8₁,…8_m）からのデータ線（5₁,…
   5_m）と前記所定の装置（９）からのデータ線（６）との
   間に、該種類に応じたデータ線接続回路（1₁,…1_m）を
   有し、 前記所定の装置（９）が前記メモリ（8₁,…8_m）をアク
   セスする際には、該所定の装置（９）からのアドレス線
   （２）のうち所定の数ビット（A_i-1,…A₀）を除くビッ
   ト（A_n,…A_i）によって、全ての種類のメモリ（8₁,…
   8_m）を同時にアクセスし、前記データ線接続回路（1₁,
   …1_m）は、該所定の装置（９）からのデータ線（６）の
   中の、各データ線接続回路に対応する種類のビットのみ
   を、該データ線接続回路に対応するメモリ（8₁,…8_m）
   からのデータ線（5₁,…5_m）のうちの、前記所定の数ビ
   ット（A_i-1,…A₀）により定められるビットに接続する
   ことを特徴とするアドレス線およびデータ線の接続シス
   テム。
2. 【請求項２】前記データ線接続回路（1₁,…1_m）の各々
   は、対応する前記メモリ（8₁,…8_m）へのデータ書込み
   時にのみイネーブルとなる第１のマルチプレクサ（11₁,
   …11_j,…11_m）と、該メモリからのデータ読出し時のみ
   にイネーブルとなる第２のマルチプレクサ（12₁,…12_j,
   …12_m）とを有してなる特許請求の範囲第１項記載のア
   ドレス線およびデータ線の接続システム。
3. 【請求項３】画像を構成する各画素について、それぞれ
   ２の整数乗（ｍ）種類（C1,…Cm）のビット情報（C1₁,
   …Cm₁,…）を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
   応に配列して別々に記憶する第１のデータ配列に従って
   ビット情報を記憶する２の整数乗（ｍ）種類（C1,…C
   m）のメモリ（8₁,…8_m）を、 前記第１のデータ配列に基づくアドレス指定を行なう第
   １の装置（13）、あるいは、 前記画素の各々に関する前記２の整数乗（ｍ）種類（C
   1,…Cm）のビット情報（C₁,…C_m1,…）を、それぞれ各
   画素毎に該２の整数乗ビットの連続するデータとして記
   憶する第２のデータ配列に基づくアドレス指定を行なう
   第２の装置（９）のいずれかと必要に応じて接続する際
   のアドレス線（2₁′，…2_m′）およびデータ線（5₁′，
   …5_m′,6′）の接続システムであって、 前記各種類のメモリ（8₁,…8_m）からのデータ線
   （5₁′，…5_m′）と前記第１あるいは第２の装置（13,
   9）からのデータ線（６′）との間に、該種類に応じた
   データ線接続回路（１′，…1_m′）を有し、 該データ線接続回路（1₁′，…1_m′）の各々は、前記第
   １の装置（13）が前記メモリ（8₁,…8_m）をアクセスす
   る際には、前記メモリ（8₁,…8_m）のそれぞれからのア
   ドレス線（２′）およびデータ線（5₁′，…5_m′）を、
   該第１の装置（13）からのアドレス線（２′）およびデ
   ータ線（６′）とそのまま接続し、 前記第２の装置（９）が前記メモリ（8₁,…8_m）をアク
   セスする際には、該第２の装置（９）からのアドレス線
   （２′）のうち所定の数ビット（A_i-1,…A₀）を除くビ
   ット（A_n,…A_i）によって、全ての種類のメモリ（8₁,…
   8_m）を同時にアクセスし、前記データ線接続回路
   （１′，…1_m′）は、該第２の装置（９）からのデータ
   線（６′）中の、対応する種類のビットのみを、対応す
   るメモリ（8₁,…8_m）からのデータ線（5₁′，…5_m′）
   上の前記所定の数ビット（A_i-1,…A₀）により定められ
   るビットに接続することを特徴とするアドレス線および
   データ線の接続システム。
4. 【請求項４】前記データ線接続回路（1₁′，…1_m′）の
   各々は、対応する前記メモリ（8₁,…8_m）へのデータ書
   込み時にのみイネーブルとなる第１のマルチプレクサ
   （11₁,…11_j,…11_m）と、該メモリからのデータ読出し
   時のみにイネーブルとなる第２のマルチプレクサ（12₁,
   …12_j,…12_m）とを有してなる特許請求の範囲第３項記
   載のアドレス線およびデータ線の接続システム。