JPH0758431B2 - アドレス線およびデータ線の接続システム - Google Patents
アドレス線およびデータ線の接続システムInfo
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- JPH0758431B2 JPH0758431B2 JP62269417A JP26941787A JPH0758431B2 JP H0758431 B2 JPH0758431 B2 JP H0758431B2 JP 62269417 A JP62269417 A JP 62269417A JP 26941787 A JP26941787 A JP 26941787A JP H0758431 B2 JPH0758431 B2 JP H0758431B2
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Description
【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術、および発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 本発明の第1の形態の全体構成(第1図) 第2のデータ配列のメモリのデータ構成(第10図) データ線接続回路(第3図、第5図、第6図) 発明の効果 〔概 要〕 ビデオ・メモリにおける、データ配列を異にする装置の
間のアドレス線およびデータ線の接続システムに関し、 画像を構成する各画素に対応する複数種類の画像情報を
異なるデータ配列で取扱う装置の間を接続することを可
能にすることを目的とし、 画像を構成する各画素について、それぞれ2の整数乗種
類のビット情報を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
応に配列して別々に記憶する第1のデータ配列に従って
ビット情報を記憶する2の整数乗種類のメモリを、 前記画素の各々に関する前記2の整数乗種類のビット情
報を、それぞれ各画素毎に該2の整数乗ビットの連続す
るデータとして記憶する第2のデータ配列に基づくアド
レス指定を行なう所定の装置と接続する際のアドレス線
およびデータ線の接続システムであって、 前記各種類のメモリからのデータ線と前記所定の装置か
らのデータ線との間に、該種類に応じたデータ線接続回
路を有し、 前記所定の装置が前記メモリをアクセスする際には、該
所定の装置からのアドレス線のうち所定の数ビットを除
くビットによって、全ての種類のメモリを同時にアクセ
スし、前記データ線接続回路は、該所定の装置からのデ
ータ線中の、対応する種類のビットのみを、対応するメ
モリからのデータ線上の、前記所定の数ビットにより定
められるビットに接続して構成する。
間のアドレス線およびデータ線の接続システムに関し、 画像を構成する各画素に対応する複数種類の画像情報を
異なるデータ配列で取扱う装置の間を接続することを可
能にすることを目的とし、 画像を構成する各画素について、それぞれ2の整数乗種
類のビット情報を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
応に配列して別々に記憶する第1のデータ配列に従って
ビット情報を記憶する2の整数乗種類のメモリを、 前記画素の各々に関する前記2の整数乗種類のビット情
報を、それぞれ各画素毎に該2の整数乗ビットの連続す
るデータとして記憶する第2のデータ配列に基づくアド
レス指定を行なう所定の装置と接続する際のアドレス線
およびデータ線の接続システムであって、 前記各種類のメモリからのデータ線と前記所定の装置か
らのデータ線との間に、該種類に応じたデータ線接続回
路を有し、 前記所定の装置が前記メモリをアクセスする際には、該
所定の装置からのアドレス線のうち所定の数ビットを除
くビットによって、全ての種類のメモリを同時にアクセ
スし、前記データ線接続回路は、該所定の装置からのデ
ータ線中の、対応する種類のビットのみを、対応するメ
モリからのデータ線上の、前記所定の数ビットにより定
められるビットに接続して構成する。
本発明はアドレス線およびデータ線の接続システムに関
し、特に、ビデオ・メモリにおける、データ配列を異に
する装置の間のアドレス線およびデータ線の接続システ
ムに関する。
し、特に、ビデオ・メモリにおける、データ配列を異に
する装置の間のアドレス線およびデータ線の接続システ
ムに関する。
1つのディスプレイ装置上において多様な描画機能を高
速に実現するためには、複数の画像処理用プロセッサを
用いることが必要となる。ところが、このような画像処
理用プロセッサの中には、互いに取扱う画像情報のデー
タ配列を異にするものが存在し、これらのプロセッサの
同時接続を困難にしていた。そのため、このような、取
扱う画像情報のデータ配列を異にするシステム間を接続
する技術が要望されていた。
速に実現するためには、複数の画像処理用プロセッサを
用いることが必要となる。ところが、このような画像処
理用プロセッサの中には、互いに取扱う画像情報のデー
タ配列を異にするものが存在し、これらのプロセッサの
同時接続を困難にしていた。そのため、このような、取
扱う画像情報のデータ配列を異にするシステム間を接続
する技術が要望されていた。
ディスプレイ装置に表示する画像情報を保持するビデオ
・メモリは通常、ビット・マップ方式となっており、デ
ィスプレイ画面上の画素の配列の順に各画素に対応する
画像情報が1画素に1ビットの対応で配列されている。
画像情報としては、色信号と輝度信号が用いられる。色
信号は、例えば、赤(R)、緑(G)、および青(B)
それぞれの有無をビットの“1"、および“0"で表わすも
のであり、輝度信号はその画素が明るいか、暗いかをそ
れぞれ“1"、および“0"で表わすものである。このよう
な複数種類の画像情報は、個々にディスプレイ上の画素
の並びに対応するビット・マップ対応のメモリ領域を有
し、ディスプレイ画面への画像の表示の際には各画素の
画像情報は該画像情報の種類毎に設けられたメモリ領域
から並行して取り出される。この様子は第10図に示され
ているとおりである。
・メモリは通常、ビット・マップ方式となっており、デ
ィスプレイ画面上の画素の配列の順に各画素に対応する
画像情報が1画素に1ビットの対応で配列されている。
画像情報としては、色信号と輝度信号が用いられる。色
信号は、例えば、赤(R)、緑(G)、および青(B)
それぞれの有無をビットの“1"、および“0"で表わすも
のであり、輝度信号はその画素が明るいか、暗いかをそ
れぞれ“1"、および“0"で表わすものである。このよう
な複数種類の画像情報は、個々にディスプレイ上の画素
の並びに対応するビット・マップ対応のメモリ領域を有
し、ディスプレイ画面への画像の表示の際には各画素の
画像情報は該画像情報の種類毎に設けられたメモリ領域
から並行して取り出される。この様子は第10図に示され
ているとおりである。
ところが、様々の画像処理を行なうプロセッサの中に
は、上記のように1種類の画像情報毎にビット・マップ
対応のメモリ領域を設けるのではなく、1つの画素に対
する複数の画像情報を数ビット1まとめにして画素の順
に配列する、すなわち、1つのメモリ領域の連続する数
ビットが1画素に対応するようなデータ配列を想定した
アドレス指定によって処理を行なうものがある。例え
ば、第9図の101に示されるようなデータ配列を有する
メモリを想定したアドレス指定を用いる。
は、上記のように1種類の画像情報毎にビット・マップ
対応のメモリ領域を設けるのではなく、1つの画素に対
する複数の画像情報を数ビット1まとめにして画素の順
に配列する、すなわち、1つのメモリ領域の連続する数
ビットが1画素に対応するようなデータ配列を想定した
アドレス指定によって処理を行なうものがある。例え
ば、第9図の101に示されるようなデータ配列を有する
メモリを想定したアドレス指定を用いる。
このようなプロセッサは、前述のビット・マップ対応の
デビオ・メモリと画像情報のデータ配列を異にするた
め、そのまま接続することは不可能である。ところが、
従来、1画素に対応する複数の画像情報を数ビット1ま
とめにして配列するデータ配列を用いるシステムを、各
画像情報毎に設けられたビット・マップ対応のメモリと
接続する有効な技術が存在せず、1つのディスプレイ装
置上で多様な機能を実現する処理を同時、且つ高速に行
なうことに制約が課せられるという問題があった。
デビオ・メモリと画像情報のデータ配列を異にするた
め、そのまま接続することは不可能である。ところが、
従来、1画素に対応する複数の画像情報を数ビット1ま
とめにして配列するデータ配列を用いるシステムを、各
画像情報毎に設けられたビット・マップ対応のメモリと
接続する有効な技術が存在せず、1つのディスプレイ装
置上で多様な機能を実現する処理を同時、且つ高速に行
なうことに制約が課せられるという問題があった。
本発明は上記の問題点に鑑み、なされたもので、画像を
構成する各画素に対応する複数種類の画像情報を異なる
データ配列で取扱う装置の間を接続することを可能にす
るアドレス線とデータ線の接続システムを提供すること
を目的とするものである。
構成する各画素に対応する複数種類の画像情報を異なる
データ配列で取扱う装置の間を接続することを可能にす
るアドレス線とデータ線の接続システムを提供すること
を目的とするものである。
本発明のアドレス線およびデータ線の接続システムの第
1の形態は、画像を構成する各画素について、それぞれ
2の整数乗m種類C1,…Cmのビット情報C11,…Cml,…を
取扱う装置において、該ビット情報を、それぞれの種類
毎にビット・マップ対応に配列して別々に記憶する第1
のデータ配列に従ってビット情報を記憶する2の整数乗
m種類C1,…Cmのメモリ81,…8mを、前記画素の各々に関
する前記2の整数乗m種類C1,C2,…Cmのビット情報C11,
…Cml,…を、それぞれ各画素毎に該2の整数i乗ビット
の連続するデータとして記憶する第2のデータ配列に基
づくアドレス指定を行なう所定の装置9と接続する際の
アドレス線2およびデータ線51,…5m,…6の接続システ
ムであって、前記各種類のメモリ81,…8mからのデータ
線51,…5mと前記所定の装置9からのデータ線6との間
に、該種類に応じたデータ線接続回路11,…1mを有し、
前記所定の装置9が前記メモリ81,…8mをアクセスする
際には、該所定の装置9からのアドレス線2のうち所定
の数ビットAi-1,…A0を除くビットAn,…Aiによって、全
ての種類のメモリ81,…8mを同時にアクセスし、前記デ
ータ線接続回路11,…1mは、該所定の装置9からのデー
タ線6の中の、各データ線接続回路に対応する種類のビ
ットのみを、該データ線接続回路に対応するメモリ81,
…8mからのデータ線51,…5mのうちの、前記所定の数ビ
ットAi-1,…A0により定められるビットに接続するもの
である。
1の形態は、画像を構成する各画素について、それぞれ
2の整数乗m種類C1,…Cmのビット情報C11,…Cml,…を
取扱う装置において、該ビット情報を、それぞれの種類
毎にビット・マップ対応に配列して別々に記憶する第1
のデータ配列に従ってビット情報を記憶する2の整数乗
m種類C1,…Cmのメモリ81,…8mを、前記画素の各々に関
する前記2の整数乗m種類C1,C2,…Cmのビット情報C11,
…Cml,…を、それぞれ各画素毎に該2の整数i乗ビット
の連続するデータとして記憶する第2のデータ配列に基
づくアドレス指定を行なう所定の装置9と接続する際の
アドレス線2およびデータ線51,…5m,…6の接続システ
ムであって、前記各種類のメモリ81,…8mからのデータ
線51,…5mと前記所定の装置9からのデータ線6との間
に、該種類に応じたデータ線接続回路11,…1mを有し、
前記所定の装置9が前記メモリ81,…8mをアクセスする
際には、該所定の装置9からのアドレス線2のうち所定
の数ビットAi-1,…A0を除くビットAn,…Aiによって、全
ての種類のメモリ81,…8mを同時にアクセスし、前記デ
ータ線接続回路11,…1mは、該所定の装置9からのデー
タ線6の中の、各データ線接続回路に対応する種類のビ
ットのみを、該データ線接続回路に対応するメモリ81,
…8mからのデータ線51,…5mのうちの、前記所定の数ビ
ットAi-1,…A0により定められるビットに接続するもの
である。
また、本発明のアドレス線およびデータ線の接続システ
ムの第2の形態は、画像を構成する各画素について、そ
れぞれ2の整数乗m種類C1,…Cmのビット情報C11,…C
ml,…を取扱う装置において、該ビット情報を、それぞ
れの種類毎にビット・マップ対応に配列して別々に記憶
する第1のデータ配列に従ってビット情報を記憶する2
の整数乗m種類C1,…Cmのメモリ81,…8mを、前記第1の
データ配列に基づくアドレス指定を行なう第1の装置1
3、あるいは、前記画素の各々に関する前記2つの整数
乗m種類C1,C2,…Cmのビット情報C11,…Cm,…を、それ
ぞれ各画素毎に該2の整数乗ビットの連続するデータと
して記憶する第2のデータ配列に基づくアドレス指定を
行なう所定の装置9のいずれかと必要に応じて接続する
際のアドレス線2′およびデータ線51′,…5m′,6′の
接続システムであって、前記各種類のメモリ81,…8mか
らのデータ線51′,…5m′と前記第1あるいは第2の装
置13,9からのデータ線6′との間に、該種類に応じたデ
ータ線接続回路1′,…1m′を有し、前記データ線接続
回路11′,…1m′の各々は、前記第1の装置13が前記メ
モリ81,…8mをアクセスする際には、該第1の装置13か
らの制御により前記メモリ81,…8mのそれぞれからのア
ドレス線2′およびデータ線51′,…5m′を、該第1の
装置13からのアドレス線2′およびデータ線6′とその
まま接続し、前記第2の装置9が前記メモリ81,…8mを
アクセスする際には、該第2の装置9からの制御により
該第2の装置9からのアドレス線2′のうち所定の数ビ
ットAi-1,…A0を除くビットAn,…Aiによって、全ての種
類のメモリ81,…8mを同時にアクセスし、前記データ線
接続回路11′,…1m′は、該第2の装置9からのデータ
線6′中の、対応する種類のビットのみを、対応するメ
モリ81,…8mからのデータ線51′,…5m′上の前記所定
の数ビットAi-1,…A0により定められるビットに接続す
るものである。
ムの第2の形態は、画像を構成する各画素について、そ
れぞれ2の整数乗m種類C1,…Cmのビット情報C11,…C
ml,…を取扱う装置において、該ビット情報を、それぞ
れの種類毎にビット・マップ対応に配列して別々に記憶
する第1のデータ配列に従ってビット情報を記憶する2
の整数乗m種類C1,…Cmのメモリ81,…8mを、前記第1の
データ配列に基づくアドレス指定を行なう第1の装置1
3、あるいは、前記画素の各々に関する前記2つの整数
乗m種類C1,C2,…Cmのビット情報C11,…Cm,…を、それ
ぞれ各画素毎に該2の整数乗ビットの連続するデータと
して記憶する第2のデータ配列に基づくアドレス指定を
行なう所定の装置9のいずれかと必要に応じて接続する
際のアドレス線2′およびデータ線51′,…5m′,6′の
接続システムであって、前記各種類のメモリ81,…8mか
らのデータ線51′,…5m′と前記第1あるいは第2の装
置13,9からのデータ線6′との間に、該種類に応じたデ
ータ線接続回路1′,…1m′を有し、前記データ線接続
回路11′,…1m′の各々は、前記第1の装置13が前記メ
モリ81,…8mをアクセスする際には、該第1の装置13か
らの制御により前記メモリ81,…8mのそれぞれからのア
ドレス線2′およびデータ線51′,…5m′を、該第1の
装置13からのアドレス線2′およびデータ線6′とその
まま接続し、前記第2の装置9が前記メモリ81,…8mを
アクセスする際には、該第2の装置9からの制御により
該第2の装置9からのアドレス線2′のうち所定の数ビ
ットAi-1,…A0を除くビットAn,…Aiによって、全ての種
類のメモリ81,…8mを同時にアクセスし、前記データ線
接続回路11′,…1m′は、該第2の装置9からのデータ
線6′中の、対応する種類のビットのみを、対応するメ
モリ81,…8mからのデータ線51′,…5m′上の前記所定
の数ビットAi-1,…A0により定められるビットに接続す
るものである。
本発明の第1の形態の、第2のデータ配列のデータを取
扱うシステムのデータ線6上においては、特定の種類Cj
のビット情報は、前記ビット情報の種類に等しいビット
数m毎に位置する。他方、第1のデータ配列のメモリ
81,…8mは、ビット情報の種類毎に設けられており、各
種類に対応するメモリ8iにおいては、対応する種類のビ
ット情報がビット・マップ対応に、連続して記憶されて
いる。前記データ線6上の特定種類Cjのビット情報が位
置するビットは、該種類Cjに対応するデータ線接続回路
1jによってのみ、対応する種類のメモリ8jからのデータ
線5j上の対応するビットに接続される。そして、第1の
データ配列の各メモリ81,…8mにおいて、1つのアドレ
スによって指定されるデータのビット情報は、第2のデ
ータ配列のシステムにおいては複数のアドレスによって
指定されるデータ上に、前記のビット数mの間隔をおい
て分布している。すなわち、第1のデータ配列のメモリ
8j上の1つのアドレスによって指定されるデータの各ビ
ットは、第2のデータ配列のシステムにおける上記複数
のアドレスによって指定されるデータのうちの、該メモ
リ8jに対応する種類のビット情報が位置する前記ビット
数m毎のビットに対応する。上記複数のアドレスの“複
数”は、該ビット情報の種類の数m、および、上記第2
のデータ配列のシステムのデータ線の幅lと第1のデー
タ配列のメモリにおけるデータ線の幅l′の比によって
定まる。すなわち次の関係が成立する。
扱うシステムのデータ線6上においては、特定の種類Cj
のビット情報は、前記ビット情報の種類に等しいビット
数m毎に位置する。他方、第1のデータ配列のメモリ
81,…8mは、ビット情報の種類毎に設けられており、各
種類に対応するメモリ8iにおいては、対応する種類のビ
ット情報がビット・マップ対応に、連続して記憶されて
いる。前記データ線6上の特定種類Cjのビット情報が位
置するビットは、該種類Cjに対応するデータ線接続回路
1jによってのみ、対応する種類のメモリ8jからのデータ
線5j上の対応するビットに接続される。そして、第1の
データ配列の各メモリ81,…8mにおいて、1つのアドレ
スによって指定されるデータのビット情報は、第2のデ
ータ配列のシステムにおいては複数のアドレスによって
指定されるデータ上に、前記のビット数mの間隔をおい
て分布している。すなわち、第1のデータ配列のメモリ
8j上の1つのアドレスによって指定されるデータの各ビ
ットは、第2のデータ配列のシステムにおける上記複数
のアドレスによって指定されるデータのうちの、該メモ
リ8jに対応する種類のビット情報が位置する前記ビット
数m毎のビットに対応する。上記複数のアドレスの“複
数”は、該ビット情報の種類の数m、および、上記第2
のデータ配列のシステムのデータ線の幅lと第1のデー
タ配列のメモリにおけるデータ線の幅l′の比によって
定まる。すなわち次の関係が成立する。
そして、これら複数のアドレスのうち各アドレスのデー
タ列の中の種類Cjのビット情報は、対応する種類のメモ
リ8jの対応するアドレスで指定されるデータ列の中で、
それぞれ、異なる領域のビットに対応する。これらの領
域の区別は、前記第2のデータ配列のシステムのアドレ
ス線2のビットAn,…A0のうち、上記複数アドレスを互
いに区別するために必要な最小限のビットAi-1,…A
0(iは、前記アドレスの数m′によって2i=m′とし
て定められる)によって行なわれる。すなわち、上記デ
ータ線接続回路1jは、上記のビットAi-1,…A0を制御信
号として入力して、第2のデータ配列のデータ線6上の
該メモリ8jに対応する種類のビット情報が位置するビッ
トを、メモリ8jからのデータ線5j上の、上記アドレスの
ビットAi-1,…A0によって定められる、領域のビットに
接続する。
タ列の中の種類Cjのビット情報は、対応する種類のメモ
リ8jの対応するアドレスで指定されるデータ列の中で、
それぞれ、異なる領域のビットに対応する。これらの領
域の区別は、前記第2のデータ配列のシステムのアドレ
ス線2のビットAn,…A0のうち、上記複数アドレスを互
いに区別するために必要な最小限のビットAi-1,…A
0(iは、前記アドレスの数m′によって2i=m′とし
て定められる)によって行なわれる。すなわち、上記デ
ータ線接続回路1jは、上記のビットAi-1,…A0を制御信
号として入力して、第2のデータ配列のデータ線6上の
該メモリ8jに対応する種類のビット情報が位置するビッ
トを、メモリ8jからのデータ線5j上の、上記アドレスの
ビットAi-1,…A0によって定められる、領域のビットに
接続する。
第2のデータ配列のアドレス線2の残りのビットAn,…A
iは、上記第2のビット配列のシステムにおける上記複
数のアドレスのみに共通なものであって、つまり、対応
するメモリ8jにおいて対応するデータを指定するアドレ
スとなる。
iは、上記第2のビット配列のシステムにおける上記複
数のアドレスのみに共通なものであって、つまり、対応
するメモリ8jにおいて対応するデータを指定するアドレ
スとなる。
このようにして、第2のデータ配列のシステムにおける
全てのアドレスで指定されるデータは、第1のデータ配
列のメモリ81,…8m上のビットと対応付けられる。すな
わち第2のデータ配列を想定してアドレス指定を行なう
システムと第1のデータ配列によるメモリ81,…8mとが
接続される。
全てのアドレスで指定されるデータは、第1のデータ配
列のメモリ81,…8m上のビットと対応付けられる。すな
わち第2のデータ配列を想定してアドレス指定を行なう
システムと第1のデータ配列によるメモリ81,…8mとが
接続される。
また、本発明の第2の形態においては、データ線接続回
路11′,…1m′は、第1のデータ配列に基づくアドレス
指定をする第1の装置13からの制御によって、前記メモ
リ81,…8mのそれぞれのアドレス線2′およびデータ線5
1′,…5m′を、該第1の装置13からのアドレス線2′
およびデータ線6′とそのまま接続し、前記第2の装置
9が前記メモリ81,…8mをアクセスする際には、該第2
の装置9からの制御により該第2の装置9からのアドレ
ス線2′のうち所定の数ビットAi-1,…A0を除くビットA
n,…Aiによって、全ての種類のメモリ81,…8mを同時に
アクセスし、前記データ線接続回路1′,…1m′は、該
第2の装置9からのデータ線6′中の、対応する種類の
ビットのみを、対応するメモリ81,…8mからのデータ線5
1′,…5m′上の前記所定の数ビットAi-1,…A0により定
められるビットに接続するというように切替えられるの
で、第1のデータ配列のメモリ81,…8mに対してアクセ
スする装置として、第1のデータ配列に基づいてアドレ
ス指定する第1の装置13と第2のデータ配列に基づいて
アドレス指定する第2の装置9のいずれからもアドレス
指定され得る。
路11′,…1m′は、第1のデータ配列に基づくアドレス
指定をする第1の装置13からの制御によって、前記メモ
リ81,…8mのそれぞれのアドレス線2′およびデータ線5
1′,…5m′を、該第1の装置13からのアドレス線2′
およびデータ線6′とそのまま接続し、前記第2の装置
9が前記メモリ81,…8mをアクセスする際には、該第2
の装置9からの制御により該第2の装置9からのアドレ
ス線2′のうち所定の数ビットAi-1,…A0を除くビットA
n,…Aiによって、全ての種類のメモリ81,…8mを同時に
アクセスし、前記データ線接続回路1′,…1m′は、該
第2の装置9からのデータ線6′中の、対応する種類の
ビットのみを、対応するメモリ81,…8mからのデータ線5
1′,…5m′上の前記所定の数ビットAi-1,…A0により定
められるビットに接続するというように切替えられるの
で、第1のデータ配列のメモリ81,…8mに対してアクセ
スする装置として、第1のデータ配列に基づいてアドレ
ス指定する第1の装置13と第2のデータ配列に基づいて
アドレス指定する第2の装置9のいずれからもアドレス
指定され得る。
〔本発明の第1の形態の全体構成〕(第1図) 第1図は本発明によるアドレス線およびデータ線の接続
システムの第1の形態の実施例の全体構成を示す図であ
る。本図において、81〜8mは、前述の第1のデータ配列
のメモリであって、それぞれ、各種類毎のビット情報を
ビット・マップ対応に記憶するものである。他方、9は
前述の第2のデータ配列を想定したアドレス指定によっ
てデータを取扱う装置、例えば、画像処理プロセッサで
ある。そして、7は上記第2のデータ配列によってデー
タを取扱うシステムのシステムバス、10および11は、該
システムバス7と上記の装置9とを結ぶアドレス線およ
びデータ線である。11〜1mが本発明により設けられたデ
ータ線接続回路、51〜5mは該データ線接続回路と対応す
る前記メモリ81〜8mとを結ぶ第1のデータ線、6は前記
システムバス7と該データ接続回路11〜1mとを結ぶ、第
2のデータ配列のデータ線、2は第2のデータ配列のシ
ステムからのアドレス線、3は前述のメモリ81〜8mの1
つのアドレスに対応する、第2のデータ配列のデータを
指定する複数のアドレスの間を区別するアドレス線のビ
ットA0,…Ai-1、2′は前記アドレス線2より、ビットA
0,…Ai-1を除いた残りのビットAi,…An、41〜4mは、そ
れぞれデータ線接続回路11〜1mを制御する制御線、12は
装置9からの制御信号を伝送する制御線であって、シス
テムバス7を介して上記制御装置41〜4mに接続されるも
のである。
システムの第1の形態の実施例の全体構成を示す図であ
る。本図において、81〜8mは、前述の第1のデータ配列
のメモリであって、それぞれ、各種類毎のビット情報を
ビット・マップ対応に記憶するものである。他方、9は
前述の第2のデータ配列を想定したアドレス指定によっ
てデータを取扱う装置、例えば、画像処理プロセッサで
ある。そして、7は上記第2のデータ配列によってデー
タを取扱うシステムのシステムバス、10および11は、該
システムバス7と上記の装置9とを結ぶアドレス線およ
びデータ線である。11〜1mが本発明により設けられたデ
ータ線接続回路、51〜5mは該データ線接続回路と対応す
る前記メモリ81〜8mとを結ぶ第1のデータ線、6は前記
システムバス7と該データ接続回路11〜1mとを結ぶ、第
2のデータ配列のデータ線、2は第2のデータ配列のシ
ステムからのアドレス線、3は前述のメモリ81〜8mの1
つのアドレスに対応する、第2のデータ配列のデータを
指定する複数のアドレスの間を区別するアドレス線のビ
ットA0,…Ai-1、2′は前記アドレス線2より、ビットA
0,…Ai-1を除いた残りのビットAi,…An、41〜4mは、そ
れぞれデータ線接続回路11〜1mを制御する制御線、12は
装置9からの制御信号を伝送する制御線であって、シス
テムバス7を介して上記制御装置41〜4mに接続されるも
のである。
〔第1および第2のデータ配列のメモリのデータ構成〕
(第7図、第8図) 第8図は第2のデータ配列を想定したアドレス指定につ
いて示すために第2のデータ配列のメモリのデータ構成
を示すものである。第8図において太線100内が第2の
データ配列のデータを示すものであり、その左側には、
このメモリのアドレスAn,…Ai、Ai-1,…A0が示されてい
る。例えばアドレスAn,…A0のうち2進数An,…Aiで示さ
れる値が(An,…Ai)0であって、ビットAi-1,…A0の値
が0のときは、第2のデータ配列のデータC11,C21,…Cj
1…Cm1,C12,C22,…Cj2…Cm2,…C1l/m,C2l/m,…Cjl/m,
…Cml/mが指定される。ここで“Cjx"の“x"は画素を、
“j"は各画素に対する複数種類のビット情報を示すもの
であり、mは該ビット情報の種類の数、lは該メモリ10
0のデータ出力幅、すなわち第2のデータ配列のシステ
ムにおけるデータ線のビット数である。したがって、第
2のデータ配列のシステムにおいて、lビットのデータ
線は、1画素あたりm種類のビット情報l/m画素分から
構成されている。また、l′は後述するように、第1の
データ配列のメモリ81〜8mの各々において1つのアドレ
スによって指定されるデータの長さであって、これに対
応して第8図には第l′番目の画素に対応するデータま
でが示されている。第l′番目の画素に対応するデータ
まではm′回のアドレス指定によって得られる。ここ
で、 である。また前記のiは2i=m′によって定められる。
(第7図、第8図) 第8図は第2のデータ配列を想定したアドレス指定につ
いて示すために第2のデータ配列のメモリのデータ構成
を示すものである。第8図において太線100内が第2の
データ配列のデータを示すものであり、その左側には、
このメモリのアドレスAn,…Ai、Ai-1,…A0が示されてい
る。例えばアドレスAn,…A0のうち2進数An,…Aiで示さ
れる値が(An,…Ai)0であって、ビットAi-1,…A0の値
が0のときは、第2のデータ配列のデータC11,C21,…Cj
1…Cm1,C12,C22,…Cj2…Cm2,…C1l/m,C2l/m,…Cjl/m,
…Cml/mが指定される。ここで“Cjx"の“x"は画素を、
“j"は各画素に対する複数種類のビット情報を示すもの
であり、mは該ビット情報の種類の数、lは該メモリ10
0のデータ出力幅、すなわち第2のデータ配列のシステ
ムにおけるデータ線のビット数である。したがって、第
2のデータ配列のシステムにおいて、lビットのデータ
線は、1画素あたりm種類のビット情報l/m画素分から
構成されている。また、l′は後述するように、第1の
データ配列のメモリ81〜8mの各々において1つのアドレ
スによって指定されるデータの長さであって、これに対
応して第8図には第l′番目の画素に対応するデータま
でが示されている。第l′番目の画素に対応するデータ
まではm′回のアドレス指定によって得られる。ここ
で、 である。また前記のiは2i=m′によって定められる。
他方、第7図には第1のデータ配列のメモリ81〜8mにお
けるデータ構成が示されている。ビット情報の種類C1,
…Cj,…Cm毎に設けられたメモリ81〜8mの各々の各アド
レスには、それぞれl′ビットの画素のビット情報がビ
ット・マップ対応に記憶されている。これらm個のメモ
リ81〜8mは共通のn−i+1ビットのアドレス信号
An-i′,…A0′によってアドレス指定される。そしてこ
のn−i+1ビットのアドレスとしては、前述の第8図
の第2のデータ配列のメモリ100におけるアドレスの上
位n−i+1ビットAn,…Aiを用いることができる。例
えば、第1番目から第l′番目までの画素のデータに対
しては、第8図のメモリ100の第1番目から第l′番目
までの画素のデータに対するm′個のアドレスにおける
共通の上位n−i+1ビットの値(An,…Ai)0を第7
図のアドレスAn-i′,…A0′として用いることができ
る。
けるデータ構成が示されている。ビット情報の種類C1,
…Cj,…Cm毎に設けられたメモリ81〜8mの各々の各アド
レスには、それぞれl′ビットの画素のビット情報がビ
ット・マップ対応に記憶されている。これらm個のメモ
リ81〜8mは共通のn−i+1ビットのアドレス信号
An-i′,…A0′によってアドレス指定される。そしてこ
のn−i+1ビットのアドレスとしては、前述の第8図
の第2のデータ配列のメモリ100におけるアドレスの上
位n−i+1ビットAn,…Aiを用いることができる。例
えば、第1番目から第l′番目までの画素のデータに対
しては、第8図のメモリ100の第1番目から第l′番目
までの画素のデータに対するm′個のアドレスにおける
共通の上位n−i+1ビットの値(An,…Ai)0を第7
図のアドレスAn-i′,…A0′として用いることができ
る。
第7図および第8図において、l=l′=16 m=m′=
4とした場合の第1および第2のデータ配列のメモリ間
の対応関係の例が第9図に示されている。l=l′且つ
m=4であるのでi=2である。第9図の例ではR,G,B
およびYの4種類のビット情報が、第2のデータ配列の
メモリ101においては1ワードに各4ビットのデータが
4画素分ずつ格納され、他方第1のデータ配列のメモリ
81,82,83,84は、R,G,B,およびYのそれぞれの種類のビ
ット情報が、それぞれ別々にビット・マップ対応に格納
されている。メモリ81,82,83,84はそれぞれ16ビットの
幅を有しており、それぞれ1ワードに16画素分のデータ
を格納している。第2のデータ配列のメモリにおいて
は、16画素分のデータは4ワードを占めており、これら
4ワードはアドレスの下位2ビットA1,A0によって区別
され、それ以外の上位ビットA2,A3,A4,…は共通であ
る。そこで、前述のように、第1のデータ配列の4種類
のメモリ81,82,83,84においても、上記上位ビットA2,A
3,A4,…をアドレスA0′,A1′,A2′,…として用いるこ
とができる。
4とした場合の第1および第2のデータ配列のメモリ間
の対応関係の例が第9図に示されている。l=l′且つ
m=4であるのでi=2である。第9図の例ではR,G,B
およびYの4種類のビット情報が、第2のデータ配列の
メモリ101においては1ワードに各4ビットのデータが
4画素分ずつ格納され、他方第1のデータ配列のメモリ
81,82,83,84は、R,G,B,およびYのそれぞれの種類のビ
ット情報が、それぞれ別々にビット・マップ対応に格納
されている。メモリ81,82,83,84はそれぞれ16ビットの
幅を有しており、それぞれ1ワードに16画素分のデータ
を格納している。第2のデータ配列のメモリにおいて
は、16画素分のデータは4ワードを占めており、これら
4ワードはアドレスの下位2ビットA1,A0によって区別
され、それ以外の上位ビットA2,A3,A4,…は共通であ
る。そこで、前述のように、第1のデータ配列の4種類
のメモリ81,82,83,84においても、上記上位ビットA2,A
3,A4,…をアドレスA0′,A1′,A2′,…として用いるこ
とができる。
第9図の例によって、より明確に示されているように、
第2のデータ配列のアドレスの下位ビットA1,A0(第10
図のAi-1,…A0も同様)の値の小さい方で指定されるデ
ータが、画素のより若い番号に対応しているので、第1
のデータ列のメモリ81〜8mにおいても、上記アドレスの
下位ビットの値の小さい方で指定されるデータがメモリ
81〜8mの、よりMSB側の位置のビットに対応している。
第2のデータ配列のアドレスの下位ビットA1,A0(第10
図のAi-1,…A0も同様)の値の小さい方で指定されるデ
ータが、画素のより若い番号に対応しているので、第1
のデータ列のメモリ81〜8mにおいても、上記アドレスの
下位ビットの値の小さい方で指定されるデータがメモリ
81〜8mの、よりMSB側の位置のビットに対応している。
〔データ線接続回路〕(第3図、第5図、第6図) 第3図には第1図のデータ線接続回路11〜1mの構成が示
されている。第3図のデータ線接続回路1j(j=1,…
m)は、メモリ8jへのデータ書込み用、および読出し用
の、それぞれ第1および第2のマルチプレクサMPX1jお
よびMPX2jから構成され、それぞれ前記アドレス信号の
下位ビットA0,…Ai-1を制御信号として入力している。
各マルチプレクサはまた、それぞれ、第1図に4j(j=
1,…m)で示された制御線に対応する制御線41jあるい
は42jを介してイネーブル信号EN1またはEN2を受けるこ
とにより動作する。第1のマルチプレクサMPX1jを制御
するEN1が書込みイネーブル信号であり、第2のマルチ
プレクサMPX2jを制御するEN2が読出しイネーブル信号で
ある。
されている。第3図のデータ線接続回路1j(j=1,…
m)は、メモリ8jへのデータ書込み用、および読出し用
の、それぞれ第1および第2のマルチプレクサMPX1jお
よびMPX2jから構成され、それぞれ前記アドレス信号の
下位ビットA0,…Ai-1を制御信号として入力している。
各マルチプレクサはまた、それぞれ、第1図に4j(j=
1,…m)で示された制御線に対応する制御線41jあるい
は42jを介してイネーブル信号EN1またはEN2を受けるこ
とにより動作する。第1のマルチプレクサMPX1jを制御
するEN1が書込みイネーブル信号であり、第2のマルチ
プレクサMPX2jを制御するEN2が読出しイネーブル信号で
ある。
第5図には第3図の第1のマルチプレクサMPX1jの機能
が示されている。第5図の第2のデータ配列のシステム
側のデータ線6上には、第8図に示されたデータ書込の
ためのアドレスの、下位ビットAi-1,…A0で示される値
がr(r=0,…m′−1)であるときのデータが現れて
いる。書込みイネーブル信号E1が有効のとき、第i番目
のメモリ8jに接続されるデータ線接続回路1j内の第1の
マルチプレクサMPX1jは、第2のデータ配列のシステム
からのデータ線6上の、該メモリ8jに対応する種類のビ
ット情報が存在するビット、すなわち第jビット、第m
+jビット、…第l−m+jビットから、ビット情報 を入力して、対応する第1のデータ配列のメモリ8jから
のデータ線5j上の、前記アドレスの下位ビットAi-1,…A
0の値で指定される領域、(Ai-1,…A0)=rのときはMS
Bより第 ビット目から第 ビット目までの領域に出力する。データ線5j上の他のビ
ットに対しては第5に“Z"で示されるようにハイ・イン
ピーダンス状態とする。
が示されている。第5図の第2のデータ配列のシステム
側のデータ線6上には、第8図に示されたデータ書込の
ためのアドレスの、下位ビットAi-1,…A0で示される値
がr(r=0,…m′−1)であるときのデータが現れて
いる。書込みイネーブル信号E1が有効のとき、第i番目
のメモリ8jに接続されるデータ線接続回路1j内の第1の
マルチプレクサMPX1jは、第2のデータ配列のシステム
からのデータ線6上の、該メモリ8jに対応する種類のビ
ット情報が存在するビット、すなわち第jビット、第m
+jビット、…第l−m+jビットから、ビット情報 を入力して、対応する第1のデータ配列のメモリ8jから
のデータ線5j上の、前記アドレスの下位ビットAi-1,…A
0の値で指定される領域、(Ai-1,…A0)=rのときはMS
Bより第 ビット目から第 ビット目までの領域に出力する。データ線5j上の他のビ
ットに対しては第5に“Z"で示されるようにハイ・イン
ピーダンス状態とする。
第6図には第3図の第2のマルチプレクサMPX2jの機能
が示されている。第6図においても、第5図におけると
同様に、第2のデータ配列のシステムにおいてデータ読
出しのためのアドレスの、下位ビットAi-1,…A0で示さ
れる値がr(r=0,…m′−1)である場合について示
している。このとき、第j番目のメモリ8jに接続される
データ線接続回路1j内の第2のマルチプレクサMPX2
jは、前記装置9より読出しイネーブル信号EN2を受ける
ことにより、第1のデータ配列のメモリ8jからのデータ
線5jのビット内、(Ai-1,…A0)=rで指定される第 ビット目から第 ビット目までの領域に現れているデータ、 を入力して、第2のデータ配列のシステムのデータ線6
上の、該メモリ8jに対応する種類Cjのビット情報が位置
すべきビット、すなわち、第iビット、第m+jビッ
ト、…第l−m+jビットに出力する。データ線6上の
他のビットはハイ・インピーダンス状態となる。
が示されている。第6図においても、第5図におけると
同様に、第2のデータ配列のシステムにおいてデータ読
出しのためのアドレスの、下位ビットAi-1,…A0で示さ
れる値がr(r=0,…m′−1)である場合について示
している。このとき、第j番目のメモリ8jに接続される
データ線接続回路1j内の第2のマルチプレクサMPX2
jは、前記装置9より読出しイネーブル信号EN2を受ける
ことにより、第1のデータ配列のメモリ8jからのデータ
線5jのビット内、(Ai-1,…A0)=rで指定される第 ビット目から第 ビット目までの領域に現れているデータ、 を入力して、第2のデータ配列のシステムのデータ線6
上の、該メモリ8jに対応する種類Cjのビット情報が位置
すべきビット、すなわち、第iビット、第m+jビッ
ト、…第l−m+jビットに出力する。データ線6上の
他のビットはハイ・インピーダンス状態となる。
以上の説明から明らかなように、第5図の第1のマルチ
プレクサMPX1jと第2のマルチプレクサMPX2jとは、それ
ぞれ互いに入力側に接続するデータ線ビットと出力側に
接続するデータ線のビットとを入れ替えただけであっ
て、全く同一のデータ線同士を接続するものである。
プレクサMPX1jと第2のマルチプレクサMPX2jとは、それ
ぞれ互いに入力側に接続するデータ線ビットと出力側に
接続するデータ線のビットとを入れ替えただけであっ
て、全く同一のデータ線同士を接続するものである。
〔本発明の第2の形態の実施例〕(第2図、第4図) 第2図は本発明によるアドレス線およびデータ線の接続
システムの第2の形態の実施例の全体構成図である。第
2図の構成においては、第1のデータ配列を想定したア
ドレス指定を行う第1の装置13と第2のデータ配列を想
定したアドレス指定を行なう第2の装置9とが、それぞ
れ、アドレス線14、データ線15、制御線16、および、ア
ドレス線10′、データ線11、制御線12を介してシステム
バス7に接続されている。第1の装置13からのアドレス
線14には第1のデータ配列のメモリ81〜8mを直接アドレ
ス指定し得る第1のデータ配列を想定したn−i+1ビ
ットのアドレスA0′,…An-i′が出力され、これらのア
ドレス信号はシステムバス7およびアドレス線2を通っ
てそれぞれのメモリ81〜8mに到る。他方、第2の装置9
からのアドレス線10′上には第2のデータ配列を想定し
たn+1ビットのアドレスA0,…Ai,…Anが一旦出力され
るが、このうち、上位n−i+1ビットAi,…Anのみが
システムバス7、およびアドレス線2を介してメモリ81
〜8mのアドレスを指定し、アドレス線10′の他の下位i
ビットA0,…An-iは分岐されてデコーダ20に入力され
る。デコーダ20はこのアドレスの下位iビットA0,…A
n-iをデコードして、出力を制御線3′を介して、以下
に述べるデータ線接続回路11′〜1m′に印加する。
システムの第2の形態の実施例の全体構成図である。第
2図の構成においては、第1のデータ配列を想定したア
ドレス指定を行う第1の装置13と第2のデータ配列を想
定したアドレス指定を行なう第2の装置9とが、それぞ
れ、アドレス線14、データ線15、制御線16、および、ア
ドレス線10′、データ線11、制御線12を介してシステム
バス7に接続されている。第1の装置13からのアドレス
線14には第1のデータ配列のメモリ81〜8mを直接アドレ
ス指定し得る第1のデータ配列を想定したn−i+1ビ
ットのアドレスA0′,…An-i′が出力され、これらのア
ドレス信号はシステムバス7およびアドレス線2を通っ
てそれぞれのメモリ81〜8mに到る。他方、第2の装置9
からのアドレス線10′上には第2のデータ配列を想定し
たn+1ビットのアドレスA0,…Ai,…Anが一旦出力され
るが、このうち、上位n−i+1ビットAi,…Anのみが
システムバス7、およびアドレス線2を介してメモリ81
〜8mのアドレスを指定し、アドレス線10′の他の下位i
ビットA0,…An-iは分岐されてデコーダ20に入力され
る。デコーダ20はこのアドレスの下位iビットA0,…A
n-iをデコードして、出力を制御線3′を介して、以下
に述べるデータ線接続回路11′〜1m′に印加する。
第2図のデータ線接続回路11′〜1m′の構成は第4図に
示されている。第4図においてデータ線接続回路1j′
は、それぞれ、第1のマルチプレクサMPX1j′および第
2のマルチプレクサMPX2j′から構成される。第4図に
おけるマルチプレクサMPX1j′は第8図のマルチプレク
サMPX1jと同一の機能の他に、制御線43を介してのセレ
クト信号SELによる制御によって、データ線6′のビッ
トをそのまま各メモリ81〜8mからのデータ線51′〜5m′
のビットに持続するように切替えることができるように
なっている。なお、第2図の構成においてはデータ線
6′の幅とデータ線51′〜5m′の幅とは同一であるもの
とする。
示されている。第4図においてデータ線接続回路1j′
は、それぞれ、第1のマルチプレクサMPX1j′および第
2のマルチプレクサMPX2j′から構成される。第4図に
おけるマルチプレクサMPX1j′は第8図のマルチプレク
サMPX1jと同一の機能の他に、制御線43を介してのセレ
クト信号SELによる制御によって、データ線6′のビッ
トをそのまま各メモリ81〜8mからのデータ線51′〜5m′
のビットに持続するように切替えることができるように
なっている。なお、第2図の構成においてはデータ線
6′の幅とデータ線51′〜5m′の幅とは同一であるもの
とする。
また、第4図のデータ線接続回路1jはアドレスの下位ビ
ットA0,…An-1を直接制御信号として入力するのでな
く、これらをデコーダ20にてデコードしたものを制御信
号として入力している。
ットA0,…An-1を直接制御信号として入力するのでな
く、これらをデコーダ20にてデコードしたものを制御信
号として入力している。
第4図のデータ線接続回路1j′のその他の構成は第3図
のものと同様である。
のものと同様である。
こうして第8図の構成によれば、第1のデータ配列の装
置も第2のデータ配列の装置も共に第1のデータ配列の
メモリに接続され、特別なアドレス変換なしに該メモリ
を利用することが可能となる。
置も第2のデータ配列の装置も共に第1のデータ配列の
メモリに接続され、特別なアドレス変換なしに該メモリ
を利用することが可能となる。
本発明のアドレス線およびデータ線の接続システムにお
いては、各画素に対応する複数種類の画像情報を異なる
データ配列で取扱うシステムの間を接続することを可能
にし、さらに、同一のディスクプレイ装置に様々のデー
タ配列を用いるシステムを接続することを可能にする。
このことにより、同一のディスプレイ装置上において多
種多様な機能を高速に実現し得る。
いては、各画素に対応する複数種類の画像情報を異なる
データ配列で取扱うシステムの間を接続することを可能
にし、さらに、同一のディスクプレイ装置に様々のデー
タ配列を用いるシステムを接続することを可能にする。
このことにより、同一のディスプレイ装置上において多
種多様な機能を高速に実現し得る。
第1図は本発明によるアドレス線およびデータ線の接続
システム第1の形態の全体構成図、 第2図は本発明によるアドレス線およびデータ線の接続
システム第2の形態の全体構成図、 第3図は第1図のデータ線接続回路の構成図、 第4図は第2図のデータ線接続回路の構成図、 第5図は第3図の第1のマルチプレクサの機能を示す
図、 第6図は第4図の第2のマルチプレクサの機能を示す
図、 第7図は第1のデータ配列を示す図、 第8図は第2のデータ配列のメモリ構成図、 第9図はRGBデータと輝度データとを記憶するメモリに
おける第1のデータ配列と第2のデータ配列との間のア
ドレスとデータとの対応を示す図、そして 第10図は第1のデータ配列のメモリとディスプレイ上の
画素との対応を示す図である。 (符号の説明) 11〜1m,11′…1m′……データ線接続回路、 2,2′……アドレス線、 31〜3m……データ線接続制御アドレス線、 31′〜3m′……アドレス下位ビットに基づく制御線、 41〜4m……書込み/読出し制御線、 51〜5m,6……データ線、 7……システムバス、 80〜8m,81,82,83,84……第1のデータ配列のメモリ、 111〜11m,111′〜11m′……第1のマルチプレクサ、 121〜12m,121′〜12m′……第2のマルチプレクサ、 411〜41m……書込みイネーブル信号線、 421〜42m……読出しイネーブル信号線、 43……セレクト信号線、 90……ディスプレイ画面、 100,101……第1のデータ配列のメモリ。
システム第1の形態の全体構成図、 第2図は本発明によるアドレス線およびデータ線の接続
システム第2の形態の全体構成図、 第3図は第1図のデータ線接続回路の構成図、 第4図は第2図のデータ線接続回路の構成図、 第5図は第3図の第1のマルチプレクサの機能を示す
図、 第6図は第4図の第2のマルチプレクサの機能を示す
図、 第7図は第1のデータ配列を示す図、 第8図は第2のデータ配列のメモリ構成図、 第9図はRGBデータと輝度データとを記憶するメモリに
おける第1のデータ配列と第2のデータ配列との間のア
ドレスとデータとの対応を示す図、そして 第10図は第1のデータ配列のメモリとディスプレイ上の
画素との対応を示す図である。 (符号の説明) 11〜1m,11′…1m′……データ線接続回路、 2,2′……アドレス線、 31〜3m……データ線接続制御アドレス線、 31′〜3m′……アドレス下位ビットに基づく制御線、 41〜4m……書込み/読出し制御線、 51〜5m,6……データ線、 7……システムバス、 80〜8m,81,82,83,84……第1のデータ配列のメモリ、 111〜11m,111′〜11m′……第1のマルチプレクサ、 121〜12m,121′〜12m′……第2のマルチプレクサ、 411〜41m……書込みイネーブル信号線、 421〜42m……読出しイネーブル信号線、 43……セレクト信号線、 90……ディスプレイ画面、 100,101……第1のデータ配列のメモリ。
Claims (4)
- 【請求項1】画像を構成する各画素について、それぞれ
2つの整数乗(m)種類(C1,…Cm)のビット情報(C
11,…Cm1,…)を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
応に配列して別々に記憶する第1のデータ配列に従って
ビット情報を記憶する2の整数乗(m)種類(C1,…C
m)のメモリ(81,…8m)を、 前記画素の各々に関する前記2の整数乗(m)種類(C
1,C2,…Cm)のビット情報(C11,…Cm1,…)を、それぞ
れ各画素毎に該2の整数乗ビットの連続するデータとし
て記憶する第2のデータ配列に基づくアドレス指定を行
なう所定の装置(9)と接続する際のアドレス線(2)
およびデータ線(51,…5m,6)の接続システムであっ
て、 前記各種類のメモリ(81,…8m)からのデータ線(51,…
5m)と前記所定の装置(9)からのデータ線(6)との
間に、該種類に応じたデータ線接続回路(11,…1m)を
有し、 前記所定の装置(9)が前記メモリ(81,…8m)をアク
セスする際には、該所定の装置(9)からのアドレス線
(2)のうち所定の数ビット(Ai-1,…A0)を除くビッ
ト(An,…Ai)によって、全ての種類のメモリ(81,…
8m)を同時にアクセスし、前記データ線接続回路(11,
…1m)は、該所定の装置(9)からのデータ線(6)の
中の、各データ線接続回路に対応する種類のビットのみ
を、該データ線接続回路に対応するメモリ(81,…8m)
からのデータ線(51,…5m)のうちの、前記所定の数ビ
ット(Ai-1,…A0)により定められるビットに接続する
ことを特徴とするアドレス線およびデータ線の接続シス
テム。 - 【請求項2】前記データ線接続回路(11,…1m)の各々
は、対応する前記メモリ(81,…8m)へのデータ書込み
時にのみイネーブルとなる第1のマルチプレクサ(111,
…11j,…11m)と、該メモリからのデータ読出し時のみ
にイネーブルとなる第2のマルチプレクサ(121,…12j,
…12m)とを有してなる特許請求の範囲第1項記載のア
ドレス線およびデータ線の接続システム。 - 【請求項3】画像を構成する各画素について、それぞれ
2の整数乗(m)種類(C1,…Cm)のビット情報(C11,
…Cm1,…)を取扱う装置において、 該ビット情報を、それぞれの種類毎にビット・マップ対
応に配列して別々に記憶する第1のデータ配列に従って
ビット情報を記憶する2の整数乗(m)種類(C1,…C
m)のメモリ(81,…8m)を、 前記第1のデータ配列に基づくアドレス指定を行なう第
1の装置(13)、あるいは、 前記画素の各々に関する前記2の整数乗(m)種類(C
1,…Cm)のビット情報(C1,…Cm1,…)を、それぞれ各
画素毎に該2の整数乗ビットの連続するデータとして記
憶する第2のデータ配列に基づくアドレス指定を行なう
第2の装置(9)のいずれかと必要に応じて接続する際
のアドレス線(21′,…2m′)およびデータ線(51′,
…5m′,6′)の接続システムであって、 前記各種類のメモリ(81,…8m)からのデータ線
(51′,…5m′)と前記第1あるいは第2の装置(13,
9)からのデータ線(6′)との間に、該種類に応じた
データ線接続回路(1′,…1m′)を有し、 該データ線接続回路(11′,…1m′)の各々は、前記第
1の装置(13)が前記メモリ(81,…8m)をアクセスす
る際には、前記メモリ(81,…8m)のそれぞれからのア
ドレス線(2′)およびデータ線(51′,…5m′)を、
該第1の装置(13)からのアドレス線(2′)およびデ
ータ線(6′)とそのまま接続し、 前記第2の装置(9)が前記メモリ(81,…8m)をアク
セスする際には、該第2の装置(9)からのアドレス線
(2′)のうち所定の数ビット(Ai-1,…A0)を除くビ
ット(An,…Ai)によって、全ての種類のメモリ(81,…
8m)を同時にアクセスし、前記データ線接続回路
(1′,…1m′)は、該第2の装置(9)からのデータ
線(6′)中の、対応する種類のビットのみを、対応す
るメモリ(81,…8m)からのデータ線(51′,…5m′)
上の前記所定の数ビット(Ai-1,…A0)により定められ
るビットに接続することを特徴とするアドレス線および
データ線の接続システム。 - 【請求項4】前記データ線接続回路(11′,…1m′)の
各々は、対応する前記メモリ(81,…8m)へのデータ書
込み時にのみイネーブルとなる第1のマルチプレクサ
(111,…11j,…11m)と、該メモリからのデータ読出し
時のみにイネーブルとなる第2のマルチプレクサ(121,
…12j,…12m)とを有してなる特許請求の範囲第3項記
載のアドレス線およびデータ線の接続システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269417A JPH0758431B2 (ja) | 1987-10-27 | 1987-10-27 | アドレス線およびデータ線の接続システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62269417A JPH0758431B2 (ja) | 1987-10-27 | 1987-10-27 | アドレス線およびデータ線の接続システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01113791A JPH01113791A (ja) | 1989-05-02 |
JPH0758431B2 true JPH0758431B2 (ja) | 1995-06-21 |
Family
ID=17472126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62269417A Expired - Fee Related JPH0758431B2 (ja) | 1987-10-27 | 1987-10-27 | アドレス線およびデータ線の接続システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758431B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01201780A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | 情報処理装置 |
JP2903175B2 (ja) * | 1990-06-21 | 1999-06-07 | セイコーインスツルメンツ株式会社 | 画像処理装置 |
JPH05150738A (ja) * | 1991-11-27 | 1993-06-18 | Rhythm Watch Co Ltd | 液晶表示板用画像デ−タ処理方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6041378B2 (ja) * | 1981-01-28 | 1985-09-17 | 富士通株式会社 | 画像記憶装置 |
JPS62271184A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 画像用メモリのアクセス方式 |
-
1987
- 1987-10-27 JP JP62269417A patent/JPH0758431B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH01113791A (ja) | 1989-05-02 |
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