JPS62271184A - 画像用メモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 本発明は画像用メモリのアクセス方式であって、アドレ
ス変換手段と制御手段とを設けることにより、画像用メ
モリをブレーン型及びピクセル聖人々のアドレスでアク
セスでき、画面全体に対する処理及び画面の−・部に対
する処理夫々を高速に行なう。（産業上の利用分野〕 本発明は画像用メモリのアクセス方式に関し、特にビッ
トマツプグラフィックスに用いられる画像用メモリをブ
レーン型及びピクセル聖人々のアドレスで任急にアクセ
スＪるアクセス方式に関する。

コンピュータグラフィックスでは、ＣＲＴディスプレイ
画面上に表示される文字や図形を画面上に表示するイメ
ージそのままに画素中位で画像用メモリにマツピングし
てビットパターンに展開するビットマツプグラフィック
スの手法を用いるものがある。

ビットマツプグラフィックスにおける画像用メモリのア
クセス方式としてはブレーン型と、ピクセル型とがある
。

ブレーン型は、第６図（Ａ）に示す如く、ＣＲＴディス
プレイ画面上の各画素を各１ピツトの原色Ｒ，Ｇ、Ｂ及
び強度〈輝度）■の計４ビットで現わすとして、上記の
原色Ｒ，Ｇ、Ｂ、強度Ｉ夫々毎にＣＲＴディスプレイ画
面に対応させて各ビットを画像用メモリに記憶する。こ
のとぎ原色Ｒ９Ｇ、Ｂ、強度Ｉ夫々のメモリ空間をブレ
ーンと呼ぶ。この場合、１画素の情報は４個のブレーン
に分かれて記憶されることとなり、画像用メモリが１ア
ドレスにつき８ビツトでアクセスされるとすると、１回
のアクセスで書き込み又は読み出される情報は原色Ｒ，
Ｇ、Ｂ、強度Ｉのうちのいずれかの８画素分の情報であ
る。

ピクセル型は、第６図（Ｂ）に示す如く、各画素の原色
Ｒ，Ｇ、Ｂ、強度Ｉをまとめ、各画素の情報をＣＲＴデ
ィスプレイ画面に対応させて順次画像用メモリに記憶す
る。この場合、画像用メモリが１アドレスにつき４ビツ
トでアクセスされるとすると、１回のアクセスで書き込
み又は読み出される情報は１画素分の原色Ｒ，Ｇ、Ｂ、
強度１の情報である。

°上記のブレーン型のアクセスは画面仝休の色を変更す
る等の処理に適しており、ピクセル型のアクセスは画面
の一部の画素を操作する等の処理に適しており、上記い
ずれの処理にも適したアクセス方式が要望されている。

（従来の技術〕 従来のブレーン型は、画像メモリの１回のアクセスでい
ずれかのブレーンの８画素分の情報の古き込み又は読み
出しが可能であるため、例えば画面全体から赤成分を除
去する等の画面全体に対する処理を高速に行なうことが
できる。

また、ピクセル型は、画像メモリの１回のアクセスで１
画素分の原色Ｒ，Ｇ、Ｂ、強度（全情報の書き込み又は
読み出しが可能であるため、画面の任意の微小部分を画
面中の異なる位置に移動し、又は任意に選定した原点を
中心として回転する等の微小部分に対ケる処理を高速に
行なうことができる。

〔発明が解決しようとする問題点〕

上記従来のブレーン型のアクセスで、微小部分の移動又
は回転等の処理を行なう場合、上記微小部分の１画素に
対して、４つのブレーン夫々をアクセスし、得られた８
画素分の情報から所望の１画素（Ａ）の情報を選択し、
かつ移動又は回転による画面上の位置を求める。この位
置の１画素（Ｂ）の情報を含む８画素分の情報を４つの
ブレーン夫々をアクセスして読み出し、この８画素分の
情報のうち画素（Ｂ）を画素（Ａ）で置き換えた後、４
つのブレーン夫々をアクセスしてこれらの８画素分の情
報を書き込む。上記の処理は全てソフトウェアによって
行なわれ、処理が非常に複雑で時間がかかるという問題
点があった。

また、ピクセル型のアクセスで画面全体から赤成分を除
去する処理を行なう場合にも、画像用メモリから読み出
された１画素４ピツトの情報のうち原色Ｒの情報のみを
書き換え、その後出き換えられた１画素４ビツトの情報
を再び画像用メモリに書き込まなければならず、ソフト
ウェアで行なう処理が非常に複雑で時間がかかるという
問題点があった。

本発明は、このような点にかんがみてなされたもので、
画面の全体及び一部分夫々に対する処理が高速な画像用
メモリのアクセス方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

１は画像用メモリであり、各画素を色及び／又は輝度の
要素ｎビットで表わす１画面分の画素情報を一度にｍビ
ットの入出力を行なうｎ系統のメモリに該要素毎に記憶
するブレーン型、又は該１画面弁の画像情報を一度にｎ
ビットの入出力を行なうｍ系統のメモリに画素Ｘ１１位
で記憶するピクセル型のもので、書き込まれる情報は端
子２より入来し、読み出された情報は端子２より出力さ
れる。

３はアドレス変換手段で、各要素毎のｍビットの情報を
アクセスするブレーン型のアドレス、及び該各画素毎の
ｎビットの情報をアクセスするピクセル型のアドレスを
端子４より供給され、画像用メモリ１をアクセスするア
ドレスに変換し、画像用メモリ１に供給する。

５は制御手段で、端子４より供給されるブレーン型又は
ピクセル型のアドレスをデコードして、変換されたアド
レスでアクセスされる画像用メモリ１のｎ×ｍビットの
うちｎビット又はｍビットを指定して読み出し又は書き
込みを行なうよう制御Ｉする。

〔作用〕

本発明においては、ブレーン型又はピクセル型のアドレ
スは画像用メモリのアドレスに変換されｎ又はｍ系統の
メモリに供給される。これによって、アクセスされるｎ
×ｍビットのうちアドレスの型に応じたｎビット又はｍ
ビットのみの読み出し又は書き込みが行なわれ、ブレー
ン型アドレス及びピクセル型のアドレスＣ画像用メモリ
の読み出し及び書き込みが可能となる。

（実施例） 第２図は本発明方式の一実施例のブロック系統図を示す
。同図中、端子１０はデータバスに接続されており、こ
こに入来する８ビツトのブレーン型データ又は４ビツト
のビクセル型データはセレクタ回路１１に供給され、ま
たセレクタ回路１１の出力するデータが端子１０よりデ
ータバスに出力される。端子１２はアドレスバスに接続
されており、ここに入来する例えば１６ビツトのブレー
ン型アドレス又は１７ビツトのピクセル型アドレスはア
ドレス変換回路１３及びコントロール回路１４に供給さ
れる。また、端子１５にはＣＰＵ（図示せず）よりブレ
ーン望、ビクセル聖人々を指示する制御信号が入来し、
アドレス変換回路１３及びコントロール回路１４に供給
される。端子１６にはクロック信号、リード／ライト制
御信号、チップセレクト信号等が入来し、コントロール
回路１４及び画像用メモリ１７に供給される。

画像用メモリ１７は例えば第６図（Ａ）に示す如きブレ
ーン型のデータ配列で画像情報を記憶している。画像用
メモリ１７は４つのＲＡＭで構成されており、第１〜第
４のＲＡＭ夫々が原色Ｒ１Ｇ、Ｂ、強度■夫々のブレー
ンとされており、各ＲＡＭは１４ビツトのアドレスでア
クセスされ１アドレスに８ビツトの情報を記憶する。

アドレス変換回路１３は第３図に示す構成である。図中
、端子１２に入来するアドレスはセレクタ２１．２２夫
々に供給される。また、端子１５に入来する制御信号は
セレクタの制ｉ端子に供給され゛ると共に、インバータ
２３で反転されてセレクタ２２の制御端子に供給される
。

ここで、１６ビツトのブレーン型アドレスが供給される
とき制御信号はハイレベルであり、このときセレクタ２
１がアクティブとなる。セレクタ２１は入来する１６ビ
ツトのブレーン型アドレスの下位１４ビツトを取り出し
て端子２４より出力する。ブレーン型アドレスの上位２
ビツトは画像用メモリ１７の４つのＲＡＭを区別するも
ので、どのＲＡＭを選択するかは上記のブレーン型アド
レスの上位２ビツトをデコードして得られるチップセレ
クト信号で指示されるため、各ＲＡＭ内のアドレスであ
る下位１４ビツトのみを取り出す。

１７ビツトのピクセル型アドレスが供給されるとき制御
信号はローレベルであり、このときセレクタ２２がアク
ティブとなる。セレクタ２２は入来する１７ビツトのピ
クセル型アドレスの上位１４ビツトを取り出して端子２
４より出力する。

画像用メモリ１７は１６ビツトのアドレスでアクセスさ
れて８ビツトの情報の書き込み、読み出しを行なうもの
であるが、ピクセル型の情報は４ビツトであるため、こ
のピクセル型の情報が上記８ビツトの情報の上位４ビツ
トであるか下位４ビツトであるかを指示するために、最
下位に１ビットが付加されビクセル型アドレスは１７ビ
ツトである。また、ビクセル型アドレスの下位３ビツト
は画面水平方向の８画素中における位置を示すものであ
るからプレーン型の画像用メモリ１７をアクセスする際
には必要がなく、上位１４ビツトのみを取り出す。なお
、端子１２にビクセル型アドレスが入来するときには端
子１６よりチップセレクト信号は画像用メモリ１７の４
つのＲＡＭ全体の選択を指示する。

このようにして、アドレス変換回路１３は端子２４から
プレーン型の画像用メモリ１７をアクセスするアドレス
を出力し、このアドレスが画像用メモリ１７に供給され
る。

第２図に戻って説明するに、画像用メｔす１７から読み
出された情報はラッチ回路１８及びセレクタ回路１１を
介して端子１ｏよりデータバスへ出力され、また、端子
１０に入来する情報はセレクタ回路１１及びラッチ回路
１８を介して画像用メモリ１７に書き込まれる。セレク
タ回路１１及びラッチ回路１８はコントロール回路１４
よりの制御信号で制御される。

セレクタ回路１１及びラッチ回路１８は第４図に示す構
成である。図中、ラッチ回路１８はマトリクス構成の３
２個のラッチＲＡＴ１１〜ＲＡＴ８４よりなる。ラッチ
ＲＡＴ１１〜ＲＡＴ８４夫々は各１ビツトの情報をラッ
チする。第１列のラッチＲＡＴ１１〜ＲＡＴ８１は夫々
端子３０を介して画像用メモリ１７の原色Ｒのプレーン
であるＲＡＭの第１〜第８ビツトの入出力端子に接続さ
れており、同様に第２列〜第４列の各８個のラッチＲＡ
Ｔ１２〜ＲＡＴ８２．ＲＡＴ１３〜ＲＡＴ８３．ＲＡＴ
１４〜ＲＡＴｇ４は夫々端子３１．３２．３３を介して
画像用メモリ１７の原色Ｇ、Ｂ、強度Ｉ夫々のプレーン
であるＲＡＭの第１〜第８ビツトの入出力端子に接続さ
れている。

セレクタ回路１１は各８ビツトのセレクタ５ＥＬ１〜５
ＦＬ４と、各４ビツトのセレクタ５ＥＬ５〜５ＥＬ１２
とより構成されている。セレクタ５ＥＬ１は端子１０を
介してデータバスの８ビツトに接続されると共に、第１
列の８個のラッチＲＡＴ１１〜ＲＡＴ８１夫々に接続さ
れている。同様にしてセレクタ５ＥＬ２〜５ＥＬ４夫々
はデータバスの８ビツトに接続されると共に、第２列〜
第４列夫々の８個のラッチＲＡＴ１２〜ＲＡ　Ｔ　ａ２
゜ＲＡＴ１３〜ＲＡＴｇ３．ＲＡＴ、４〜ＲＡＴ８４夫
々に接続されている。

セレクタ５ＥＬ５は端子１ｏよりデータバスの上位４ビ
ツトに接続されると共に、第１行の４個のラッチＲＡＴ
１１〜ＲＡＴ１４夫々に接続されており、同様にセレク
タ５ＥＬ６．ＳＥＬ、。

５ＥＬ８．５ＥＬ９．５ＥＬ１ｏ、５ＥＬ１１゜５ＥＬ
１２夫々はデータバスの上位４ビツトに接続されると共
に、第２行、第３行、第４行、第５行。

第６行、第７行、第８行夫々の４個のラッチＲＡＴ２１
〜ＲＡＴ、４．ＲＡＴ３．〜ＲＡＴ３４゜ＲＡＴ４１〜
ＲＡＴ４４．ＲＡＴ、１〜ＲＡ■５４゜ＲＡＴ６１〜Ｒ
ＡＴ６４．ＲＡＴ、１〜ＲＡＴ７４゜ＲＡＴ８１〜ＲＡ
Ｔ８４夫々に接続されている。

端子３４にはコントロール回路１４の出力する制御信号
が入来し、１２個のセレクタ５ＥＬ１〜ＳＥＬ　　及び
３２個のラッチＲＡＴ１１〜ＲＡＴ８４夫々に供給され
る。

コントロール回路１４は、第５図に示す構成である。図
中、端子４０〜４２は夫々はアドレスバスの下位３ビツ
トに接続され、端子４３．４４夫々はアドレスバスの上
位２ビツトに接続されている。端子４０〜４２に入来す
るアドレスの下位３ビツトは直接又はインバータ４５ａ
、４５ｂ。

４５ｃで反転されて８個のアンド回路４６ａ〜４６ｈの
いずれかに供給されてデコードされる。

アンド回路４６８〜４６ｈ夫々の出力信号はアンド回路
４７８〜４７ｈ夫々に供給される。アンド回路４７ａ〜
４７ｈ夫々には端子１５よりの制御信号がインバータ４
８で反転されて供給されており、ビクセル型アドレスの
入来時にのみ、その下位３ビツトをデコードした制御信
号が端子４９８〜４９ｈのいずれかより出力される。こ
の端子４９ａ〜４９ｈ夫々より出力される制御信号は第
４図示の端子３４を介してセレクタ５ＥＬ５〜５Ｅ１１
２夫々にイネーブル信号として供給され、イネーブル信
号を供給された単一のセレクタがアクティブとなる。

端子４３．４４に入来するアドレスの上位２ビツトは直
接又はインバータ５０ａ、５０ｂで反転されて４個のア
ンド回路５１８〜５１ｄのいずれかに供給されてデコー
ドされる。アンド回路５１ａ〜５１ｄ夫々の出力信号は
アンド回路５２８〜５２ｄ夫々に供給される。アンド回
路５２８〜５２ｈ夫々には端子１５よりの制御信号が供
給されており、ブレーン型アドレスの入来時にのみその
上位２ビツトをデコードした制御信号が端子５３ａ〜５
３ｄのいずれかより出力される。この端子５３ａ〜５３
ｄ夫々より出力される制御信号は第４図示の端子３４を
介してセレクタ５ＥＬ１〜５ＥＬ４夫々にイネーブル信
号として供給され、イネーブル信号を供給された単一の
セレクタがアクティブとなる。

また、端子１５よりの制御信号及び端子１６よりのクロ
ック信号、リード／ライト制御信号はタイミング信号発
生回路５４に供給される。タイミング信号発生回路５４
はブレーン型／ビクセル型及びリード／ライト夫々に対
応してラッチタイミングを指示する制御信号を生成し、
端子５５より出力する。このυｌ＠信号は第４図示の端
子３４よリラッチー回路１８に供給される。

ここで、ブレーン型アクセスの読み出しについて説明す
る。この場合、画像用メモリー７のうちチップセレクト
信号で指示された例えば原色ＲのブレーンのＲＡＭから
、アドレス変換回路１３よりのアドレスで指定された８
ビツトの情報が読み出され、この８ビツトがラッチＲΔ
”１１〜ＲΔＴ８１夫々にラッチされる。このときコン
トロール回路１４はブレーン型アドレスの上位２ビツト
をデコードして端子５３ａより制御信号を出力するため
、セレクタ５ＥＬ１のみがアクティブとなる。従ってセ
レクタＳＥＬ　　はＲＡＴ１１〜ＲＡ■８１夫々が出力
する８ビツトの情報を取り出して端子１０よりアドレス
バスに出力する。

ブレーン型アクセスの書ぎ込み時には、コントロール回
路１４はブレーン型アドレスの上位２ビツトをデコード
して例えば端子５３ｄより制御信号が出力するものとす
る。これによってセレクタ５ＥＬ４のみがアクティブと
なり、端子１０よりの８ビツトの情報はラッチＲＡＴ１
４〜ＲＡＴ８４夫々に供給されてラッチされる。このと
き、画像用メモリ１７はブレーン型アドレスの上位２ビ
ツトをデコードして得られるチップセレクト信号により
強度ＩのブレーンのＲＡＭが指示されており、ラッチＲ
ＡＴ１４〜ＲＡＴ８４夫々より出力される８ビツトの情
報が強度ＩのブレーンのＲＡＭに供給され、アドレス変
換回路１３よりのアドレスで指定された領域に記憶され
る。

このようにブレーン型アドレスによるアクセスはソフト
ウェアによらず、画像メモリ１７の８ビツトの読み出し
及び書き込みが可能である。

次に、ビクセル型アクセスの読み出し時には、チップセ
レクト信号は画像用メモリ１７の全てのブレーンのＲＡ
Ｍを指示するため、４つのＲＡＭ夫々から、アドレス変
換回路１３よりのアドレスで指定された各８ビツト計３
２ビツトの情報が読み出され、ラッチＲＡＴ１１〜ＲＡ
Ｔ８４夫々にラッチされる。このときコントロール回路
１４はビクセル型アドレスの下位３ビツトをデコードし
て例えば端子４９ａより制御信号を出力するものとする
。これによって、セレクタ５ＥＬ５のみがアクディプと
なり、セレクタ５ＥＬ５はＲＡＴ１１〜ＲＡ　Ｔ　１４
夫々が出力する４ビツトの情報を取り出して端子１０よ
りアドレスバスに出力する。

ビクセル型の書き込みは、リードモディファイ・ライト
方式で行なわれる。まず、画像メモリ１７の書き込むべ
きアドレスを含む領域より３２ビツトの情報が読み出さ
れる。このときは読み出しと同様にチップセレクト信号
は全てのブレーンのＲＡＭを指示し、４つのＲＡＭ夫々
からアドレス変換回路１３よりのアドレスで指定され１
こ各８ピツト計３２ビツトの情報が読み出され、ラッチ
ＲＡＴ１□〜ＲＡＴ８４夫々にラッチされる。このとぎ
コントロール回路１４はビクセル型アドレスの下位３ピ
ツトをデコードして例えば端子４９ｈより制御信号を出
力するとすれば、セレクタ５ＥＬ１２のみがアクティブ
になり、端？１０より入来する４ビツトの情報がセレク
タ５ＥＬ１２を介してラッチＲＡＴ８．〜ＲＡＴ８４夫
々に供給されてラッチされる。

この後、リード／ライト制御信号が書き込みを指示する
と、ラッチＲＡＴ４．〜ＲＡ　Ｔ　８．。

ＲＡＴ１２〜ＲＡＴ８２．ＲＡＴ１３〜ＲＡ　Ｔ　８３
゜ＲＡＴ１４〜ＲＡＴ８４夫々の各８ビツトの情報は、
画像用メモリ１７の原色Ｒ，Ｇ、Ｂ、強度■夫々のプレ
ーンのＲＡＭに供給され、読み出し時と同一のアドレス
に記憶″される。

このように、画像用メモリ１７がプレーン型であるにも
拘らず、プレーン型アドレスによるアクセスで、画像メ
モリ１７より１画素分４ビットの読み出し及び書き込み
が可能である。

つまり、画像用メモリ１７がプレーン型、ビクセル型の
いずれであっても、ブレーン型アドレス又はビクセル型
アドレスで高速にアクセスすることができ、画面全体に
対する処理及び画面の一部に対する処理夫々を高速に行
なうことができる。

なお、上記実施例で、チップセレクト信号は必ずしも画
像用メモリに供給する必要はなく、ブレーン型アドレス
によるアクセス時にも４つのプレレーンのＲＡＭより各
８ビツトの情報を読み出してラッチ回路１８にラッチす
る構成であっても良い。

なお、上記実施例では画像用メモリ１７はプレーン型の
記憶を行なうものとして説明を行なったが、ビクセル型
の記憶を行なうものであっても良い。この場合にはセレ
クタ回路１１．ラッチ回路１８、コントロール回路１４
夫々の構成を多少変更しなければならないが、原理とし
てはまったく同一である。

なお、画像用メモリ１７として１ビツト毎にアクセス可
能な１ビツトＩ１０メモリ、又はマスク可能なメモリを
用いれば、セレクタ回路１１、ラッチ回路１８を設ける
必要はない。

〔発明の効果〕

上述の如く、本発明になる画像用メモリのアクセス方式
は、ブレーン型のアドレス及びビクセル型のアドレスい
ずれでも画像用メモリをアクセスすることができ、画面
全体に対する処理及び画面の一部に対する処理夫々を高
速に行なうことが可能となる。

【図面の簡単な説明】

第１図は本発明方式の原理ブロック図、第２図は本発明
方式の一実施例のブロック系統図、 第３図は第２図に示すアドレス変換回路の一実施例の回
路構成図、 第４図は第２図に示すセレクタ回路及びラッチ回路の一
実−施例の回路構成図、 第５図は第２図に示すコントロール回路の一実施例の回
路構成図、 第６図はプレーン方式、ビクセル方式夫々を説明するた
めの図である。 図中において、 １．１７は画像用メモリ、 ３はアドレス変換手段、。 ５はイー！御手段、 １１はセレクタ回路、 １３はアドレス変換回路、 １４はコントロール回路、 １８はラッチ回路である。 坤ぐ一乍司の贋Ｉ！ブ′ｏ、７図 第１図 本斐−月方〕ぺつフ゛℃−７２工寥ｔｍ第２図 ７ドレスて調Ｉトコ冨さ−のＩＥ１ｍ島−目（論＼゛図
コシｒロー；し回〉＆の面配各才咋鴨；回第５図 （Ａ） （Ｂ） ブレー漉、ヒ゛２七ル方−六Ｉ、ｊ兇朗するた彬べ羽第
６図

Claims (1)

1. 【特許請求の範囲】 各画素を色及び／又は輝度の要素ｎビットで表わす１画
   面分の画像情報を一度にｍビットの入出力を行なうｎ系
   統のメモリに該要素毎に記憶するブレーン型、又は該１
   画面分の画像情報を一度にｎビットの入出力を行なうｍ
   系統のメモリに画素単位で記憶するピクセル型の画像用
   メモリ（１）と、 該各要素毎のｍビットの情報をアクセスするブレーン型
   のアドレス、及び該各画素毎のｎビットの情報をアクセ
   スするピクセル型のアドレスを供給され、該画像用メモ
   リ（１）をアクセスするアドレスに変換し、該画像用メ
   モリ（１）に供給するアドレス変換手段（３）と、 供給されるブレーン型又はピクセル型のアドレスをデコ
   ードして、変換されたアドレスでアクセスされる該画像
   用メモリ（１）のｎ×ｍビットのうちｎビット又はｍビ
   ットを指定して読み出し又は書き込みを行なうよう制御
   する制御手段（５）とを有することを特徴とする画像用
   メモリのアクセス方式。