JPH01321573A - 画像データ変換回路 - Google Patents
画像データ変換回路Info
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- JPH01321573A JPH01321573A JP63156260A JP15626088A JPH01321573A JP H01321573 A JPH01321573 A JP H01321573A JP 63156260 A JP63156260 A JP 63156260A JP 15626088 A JP15626088 A JP 15626088A JP H01321573 A JPH01321573 A JP H01321573A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 17
- 238000003491 array Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 13
- 238000004364 calculation method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、カラー画像、階調を有するモノクロ画像等の
多値画像にお（する画素データのデータ格納形式の変換
を行う画像データ変換回路に関する。
多値画像にお（する画素データのデータ格納形式の変換
を行う画像データ変換回路に関する。
コンピュータで処理される図形等のカラー画像データは
、１ピクセルあたり２４ピツト（赤色＝８ピット、緑色
＝８ビット、青紫色＝８ビット）で表現されることが多
く、またプレーナ・レイアウト型あるいはチャンキー・
ピクセル（パックド・ピクセル）型のいずれかの表示メ
モリ構成で記憶装Ｗ１（表示メモリ）に記憶されている
。
、１ピクセルあたり２４ピツト（赤色＝８ピット、緑色
＝８ビット、青紫色＝８ビット）で表現されることが多
く、またプレーナ・レイアウト型あるいはチャンキー・
ピクセル（パックド・ピクセル）型のいずれかの表示メ
モリ構成で記憶装Ｗ１（表示メモリ）に記憶されている
。
上述した図形等のカラー画像データは、コンピュータか
ら図形出力装置（例えば、グラフィックス表示装置）に
送出され、このグラフィックス表示装置によってカラー
画像として表示される。
ら図形出力装置（例えば、グラフィックス表示装置）に
送出され、このグラフィックス表示装置によってカラー
画像として表示される。
なお、プレーナ・レイアウトとは、１ピクセルに関して
定義された複数ビットの画素データ（例えば、２４ビツ
トの画素データ）を、該各ビットに対応する複数枚（例
えば、２４枚）のビットプレーンのアドレス内に分散し
てメモリに記憶する表示メモリ構成をいう。
定義された複数ビットの画素データ（例えば、２４ビツ
トの画素データ）を、該各ビットに対応する複数枚（例
えば、２４枚）のビットプレーンのアドレス内に分散し
てメモリに記憶する表示メモリ構成をいう。
またチャンキー・ピクセル（パックド・ピクセル）とは
、１ピクセルに対応するビットがすべて隣り合っており
、また次のピクセルに対応するビットすべてが当該ピク
セルの前のピクセルのビットに続いてメモリに記憶され
る表示メモリ構成をいう。この場合、各ピクセルは、メ
モリ内で隣り合った複数ビット（例えば、２４ビツト）
によって定義されている。
、１ピクセルに対応するビットがすべて隣り合っており
、また次のピクセルに対応するビットすべてが当該ピク
セルの前のピクセルのビットに続いてメモリに記憶され
る表示メモリ構成をいう。この場合、各ピクセルは、メ
モリ内で隣り合った複数ビット（例えば、２４ビツト）
によって定義されている。
ところで上述した従来の技術において、プレーナ・レイ
アウト型の表示メモリ構成でカラー画像データを記憶し
ておく場合の方うが、チャンキー・ピクセル（パックド
・ピクセル）型の表示メモリ構成で記憶しておく場合よ
りも、カラー画像データを拡大・縮小処理、塗りつぶし
処理等の各処理に適している。
アウト型の表示メモリ構成でカラー画像データを記憶し
ておく場合の方うが、チャンキー・ピクセル（パックド
・ピクセル）型の表示メモリ構成で記憶しておく場合よ
りも、カラー画像データを拡大・縮小処理、塗りつぶし
処理等の各処理に適している。
一方、チャンキー・ピクセル（パックドφピクセル）型
の表示メモリ構成でカラー画像データを記憶しておく場
合の方が、プレーナ・レイアウト型の表示メモリ構成で
カラー画憬データを記憶しておく場合よりも、１ピクセ
ルを単位として描画していく図形描画の描画処理を高速
にすることができる。
の表示メモリ構成でカラー画像データを記憶しておく場
合の方が、プレーナ・レイアウト型の表示メモリ構成で
カラー画憬データを記憶しておく場合よりも、１ピクセ
ルを単位として描画していく図形描画の描画処理を高速
にすることができる。
そこで、上述したプレーナ・レイアウト型からチャンキ
ー・ピクセル（パックド・ピクセル）型への変換、ある
いは、チャンキー・ピクセル（パックド・ピクセル）型
からプレーナ・レイアウト型への変換を行うことができ
れば、プレーナ・レイアウト型およびチャンキー・ピク
セル（パックド・ピクセル）型のそれぞれの表示メモリ
構成における特徴を生かすことができる。
ー・ピクセル（パックド・ピクセル）型への変換、ある
いは、チャンキー・ピクセル（パックド・ピクセル）型
からプレーナ・レイアウト型への変換を行うことができ
れば、プレーナ・レイアウト型およびチャンキー・ピク
セル（パックド・ピクセル）型のそれぞれの表示メモリ
構成における特徴を生かすことができる。
しかしながら従来においては、プレーナ・レイアウト型
からチャンキー・ピクセル（パックド・ピクセル）型へ
の変換、あるいは、チャンキー・ピクセル（パックド・
ピクセル）型からプレーナ・レイアウト型への変換を行
う変換手段がなかった。
からチャンキー・ピクセル（パックド・ピクセル）型へ
の変換、あるいは、チャンキー・ピクセル（パックド・
ピクセル）型からプレーナ・レイアウト型への変換を行
う変換手段がなかった。
本発明は上記実情に鑑みてなされたものであり、プレー
ナ・レイアウト型からチャンキー・ピクセル（パックド
・ピクセル）型への変換を行う画像データ変換回路を提
供することを目的とする。
ナ・レイアウト型からチャンキー・ピクセル（パックド
・ピクセル）型への変換を行う画像データ変換回路を提
供することを目的とする。
〔課題を解決するための手段および作用〕本発明は、１
ピクセルに対応する複数ビットの画素データを、該各ビ
ットに対応する複数枚のビットプレーンのアドレス内に
分散して格納する記憶手段と、前記各ビットプレーンの
アドレスを指定するとともに、該指定された各ビットプ
レーンに該当するアドレス内のビットを前記記憶手段か
ら順次読み出し、該読み出された各ビットを、前記画素
データが一つのアドレス内に格納されるべく複数ビット
の画素データに変換する変換手段とを具え、複数枚のビ
ットプレーンの各ビットプレーンのアドレス内に分散さ
れて格納された１ピクセルに対応する複数ビットの画素
データは、一つのアドレス内に格納されるべく複数ビッ
トの画素データに変換されることになる。
ピクセルに対応する複数ビットの画素データを、該各ビ
ットに対応する複数枚のビットプレーンのアドレス内に
分散して格納する記憶手段と、前記各ビットプレーンの
アドレスを指定するとともに、該指定された各ビットプ
レーンに該当するアドレス内のビットを前記記憶手段か
ら順次読み出し、該読み出された各ビットを、前記画素
データが一つのアドレス内に格納されるべく複数ビット
の画素データに変換する変換手段とを具え、複数枚のビ
ットプレーンの各ビットプレーンのアドレス内に分散さ
れて格納された１ピクセルに対応する複数ビットの画素
データは、一つのアドレス内に格納されるべく複数ビッ
トの画素データに変換されることになる。
（実施例〕
以下本発明に係る画像データ変換回路の実施例を添附図
面を参照して説明する。
面を参照して説明する。
第１図は、本発明に係る画像データ変換回路１０の一実
施例を示すブロック図であり、同図において、メモリ１
１は、ビットプレーンの表示メモリ構成で所定の画情報
を記憶するものであり、なお実施例では、１画素あたり
２４ビツトの画素データを、２４枚のビットプレーンの
表示メモリ構成で所定の画情報を記憶できるようになっ
ている。また実施例では、メモリ１１は、３２ビツトの
ワード長に設定されており、この３２ビツトでワードア
ドレッシングされる。
施例を示すブロック図であり、同図において、メモリ１
１は、ビットプレーンの表示メモリ構成で所定の画情報
を記憶するものであり、なお実施例では、１画素あたり
２４ビツトの画素データを、２４枚のビットプレーンの
表示メモリ構成で所定の画情報を記憶できるようになっ
ている。また実施例では、メモリ１１は、３２ビツトの
ワード長に設定されており、この３２ビツトでワードア
ドレッシングされる。
ベースアドレスレジスタ部１２は、上記２４枚のビット
プレーンの各ビットプレーンにそれぞれ対応し２４ＷＡ
のアドレスレジスタ［０］〜［２３］を有している。
プレーンの各ビットプレーンにそれぞれ対応し２４ＷＡ
のアドレスレジスタ［０］〜［２３］を有している。
オフセットレジスタ１３は、インクリメンタの機能を有
している。
している。
演算部１４は、ベースアドレスレジスタ部１２の各アド
レスレジスタのベースアドレスとオフセットレジスタ１
４のアドレスとを加算する。
レスレジスタのベースアドレスとオフセットレジスタ１
４のアドレスとを加算する。
レジスタアレー１５Ａおよびレジスタアレー１５Ｂは、
と記２４枚のビットプレーンの各ビツドブレーンに対応
した２４個のレジスタ［０］〜［２３］を有しており、
１ビツトずつシフトする。 制御部（以下、ＣＰＵとい
う）１６は、上記各部を制御する。
と記２４枚のビットプレーンの各ビツドブレーンに対応
した２４個のレジスタ［０］〜［２３］を有しており、
１ビツトずつシフトする。 制御部（以下、ＣＰＵとい
う）１６は、上記各部を制御する。
次に上記画像データ変換回路１０のプレーナレイアウト
型の表示メモリ構成からチャンキーピクセル型の表示メ
モリ構成への変換動作を、第２図および第３図のフロー
チャートにもとづき説明する。
型の表示メモリ構成からチャンキーピクセル型の表示メ
モリ構成への変換動作を、第２図および第３図のフロー
チャートにもとづき説明する。
ＣＰＵ１６は、アドレスレジスタ［０］〜［２３］の各
アドレスレジスタに、咳各アドレスレジスタに対応する
各ビットプレーンの先頭アドレスをセットするとともに
、オフセットレジスタのアドレスを最初「０」に設定し
くステップ１００）、また記号ＭＲをレジスタアレー１
５Ａと定義し、さらに記号ＳＲをｒＯＪ （ＪＸ下、Ｎ
ＩＬという）と定義する（ステップ１０１）。
アドレスレジスタに、咳各アドレスレジスタに対応する
各ビットプレーンの先頭アドレスをセットするとともに
、オフセットレジスタのアドレスを最初「０」に設定し
くステップ１００）、また記号ＭＲをレジスタアレー１
５Ａと定義し、さらに記号ＳＲをｒＯＪ （ＪＸ下、Ｎ
ＩＬという）と定義する（ステップ１０１）。
次に、ＣＰＵ１６は、記号ＭＲに定義された内容がＮＩ
Ｌか否かを判断するとともに（ステップ１０２）、記号
ＳＲに定義された内容がＮＩＬか否かを判断しくステッ
プ１０３）、前記ステップ１０２において、記号ＭＲに
定義された内容がＮＩＬでないと判断した場合、記号Ｎ
の値を最初［０」と定義する（ステップ１０４）。モし
てＣＰＵ１６は、演算部１４に対して、アドレスレジス
タＩＮ］のペースアドレスの値とオフセットレジスタの
アドレスの値とを加算させ、この加算されたアドレス値
に該当するメモリ１１のアドレスからデータを読み出す
。
Ｌか否かを判断するとともに（ステップ１０２）、記号
ＳＲに定義された内容がＮＩＬか否かを判断しくステッ
プ１０３）、前記ステップ１０２において、記号ＭＲに
定義された内容がＮＩＬでないと判断した場合、記号Ｎ
の値を最初［０」と定義する（ステップ１０４）。モし
てＣＰＵ１６は、演算部１４に対して、アドレスレジス
タＩＮ］のペースアドレスの値とオフセットレジスタの
アドレスの値とを加算させ、この加算されたアドレス値
に該当するメモリ１１のアドレスからデータを読み出す
。
さらにＣＰＬＪ １６は、メモリ１１から読み出された
データを、記号ＭＲに定義されたレジスタアレーのレジ
スタＮに書込む。この場合、メモリ１１から読み出され
たデータは、記号ＭＲに定義されたレジスタアレー１５
ＡのレジスタＮに書込まれる（ステップ１０５）。ＣＰ
Ｕ １６は、メモリ１１から読み出されたデータのレジ
スタアレー１５ＡにおけるレジスタＮへの書込みを終了
すると、上記記号Ｎの値に「１」を加算するとともに（
ステップ１０６）、このステップ１０６における記号Ｎ
の値に「１」を加算して得られた記号Ｎの加算値が、「
２４」以上か否かを判断する（ステップ１０７）。この
ステップ１０７の判断結果、記号Ｎの加算値が「２４Ｊ
より小さいと判断したＣＰＵ１６は、上記ステップ１０
５にもどり、記号Ｎの加算値が「２４」以上になるまで
、ステップ１０５〜ステップ１０７．を実行する。
データを、記号ＭＲに定義されたレジスタアレーのレジ
スタＮに書込む。この場合、メモリ１１から読み出され
たデータは、記号ＭＲに定義されたレジスタアレー１５
ＡのレジスタＮに書込まれる（ステップ１０５）。ＣＰ
Ｕ １６は、メモリ１１から読み出されたデータのレジ
スタアレー１５ＡにおけるレジスタＮへの書込みを終了
すると、上記記号Ｎの値に「１」を加算するとともに（
ステップ１０６）、このステップ１０６における記号Ｎ
の値に「１」を加算して得られた記号Ｎの加算値が、「
２４」以上か否かを判断する（ステップ１０７）。この
ステップ１０７の判断結果、記号Ｎの加算値が「２４Ｊ
より小さいと判断したＣＰＵ１６は、上記ステップ１０
５にもどり、記号Ｎの加算値が「２４」以上になるまで
、ステップ１０５〜ステップ１０７．を実行する。
ステップ１０７において記号Ｎの加算値が「２４］以上
と判断したＣＰＵ １６は、記号ＭＲに定義された内容
がレジスタアレー１５Ａであるか否か、すなわち、ＭＲ
＝レジスタアレー１５Ａであるか否かを判断する（ステ
ップ１０８）。
と判断したＣＰＵ １６は、記号ＭＲに定義された内容
がレジスタアレー１５Ａであるか否か、すなわち、ＭＲ
＝レジスタアレー１５Ａであるか否かを判断する（ステ
ップ１０８）。
一方、上記ステップ１０３において、ＣＰＵ１６は、記
号ＳＲに定義された内容がＮＩＬか否かを判断すること
になるが、この場合、ステップ１０１で記号ＳＲがＮＩ
Ｌに定義されているため、ステップ１０８へ進み、この
ステップ１０８の処理を実行する。
号ＳＲに定義された内容がＮＩＬか否かを判断すること
になるが、この場合、ステップ１０１で記号ＳＲがＮＩ
Ｌに定義されているため、ステップ１０８へ進み、この
ステップ１０８の処理を実行する。
上記ステップ１０８において、ＭＲ＝レジスタアレー１
５Ａであると判断したＣＰＵ１６は、記号ＭＲをレジス
タアレー１５Ｂと定義し、また記号ＳＲをレジスタアレ
ー１５Ａと定義するとともに（ステップ１０９）、オフ
セットレジスタのアドレスの値を「１」インクリメント
しくステップ１１０）、さらに「１」インクリメントさ
れたオフセットレジスタのアドレスの値が、１ライン分
の画素を処理するのに必要な予め設定された設定値しに
達したか否かを判断する（ステップ１１１）。
５Ａであると判断したＣＰＵ１６は、記号ＭＲをレジス
タアレー１５Ｂと定義し、また記号ＳＲをレジスタアレ
ー１５Ａと定義するとともに（ステップ１０９）、オフ
セットレジスタのアドレスの値を「１」インクリメント
しくステップ１１０）、さらに「１」インクリメントさ
れたオフセットレジスタのアドレスの値が、１ライン分
の画素を処理するのに必要な予め設定された設定値しに
達したか否かを判断する（ステップ１１１）。
なお、上記設定値しは、例えば、１ライン分の画素数が
１０２４画素の場合、メモリ１１が３２ビツトでワード
アドレッシングされるため、１０２４／３２＝３２にな
る。
１０２４画素の場合、メモリ１１が３２ビツトでワード
アドレッシングされるため、１０２４／３２＝３２にな
る。
ＣＰＵ１６は、「１」インクリメントされたオフセット
レジスタのアドレスの値が、前記設定値り以下の場合、
上述したステップ１０２およびステップ１０３の各ステ
ップを実行する。
レジスタのアドレスの値が、前記設定値り以下の場合、
上述したステップ１０２およびステップ１０３の各ステ
ップを実行する。
この場合、ＣＰＵ１６は、ステップ１０９において、Ｍ
Ｒ＝レジスタアレー１５８．ＳＲ＝レジスタアレー１５
Ａとそれぞれ定義されているので、ステップ１０２の処
理においては、ＩＶＩＲ≠ＮＩＬでないと判断し、続い
てステップ１０８へ進み、一方、ステップ１０３の処理
においては、ＳＲ≠ＮＩＬであると判断し、さらに記号
Ｍの値を最初ｒＯＪに定義する（ステップ１１２）。ま
たＣＰＵ１６は、記号ＳＲに定義されたレジスタアレー
、この場合、レジスタアレー１５Ａにおけるし［ジスタ
［０１〜レジスタ［２３］のビット［Ｍ］ （ｂ ｉ
ｔ ［Ｍ］ ）をｂｉｔ［ｏ］〜ｂｉｔ［２３］として
２４ｂｉｔの１画素データ（すなわち、チャンキーピク
セル）として出力する（ステップ１１３）。
Ｒ＝レジスタアレー１５８．ＳＲ＝レジスタアレー１５
Ａとそれぞれ定義されているので、ステップ１０２の処
理においては、ＩＶＩＲ≠ＮＩＬでないと判断し、続い
てステップ１０８へ進み、一方、ステップ１０３の処理
においては、ＳＲ≠ＮＩＬであると判断し、さらに記号
Ｍの値を最初ｒＯＪに定義する（ステップ１１２）。ま
たＣＰＵ１６は、記号ＳＲに定義されたレジスタアレー
、この場合、レジスタアレー１５Ａにおけるし［ジスタ
［０１〜レジスタ［２３］のビット［Ｍ］ （ｂ ｉ
ｔ ［Ｍ］ ）をｂｉｔ［ｏ］〜ｂｉｔ［２３］として
２４ｂｉｔの１画素データ（すなわち、チャンキーピク
セル）として出力する（ステップ１１３）。
そして、ＣＰＵ １６は、上記記号Ｍの値に「１」を加
算するとともに（ステップ１１４）、記号Ｍの値に「１
」を加算して得られた記号Ｍの加算値が、「８」以上か
否かを判断する（ステップ１１５）。このステップ１１
５の判断結果、記号Ｍの加算値が「８」より小さいと判
断したＣＰＵ１６は、ステップ１１３にもどり記号Ｍの
加算値が「８」以上になるまで、ステップ１１３〜ステ
ツプ１１５の各ステップを実行する。
算するとともに（ステップ１１４）、記号Ｍの値に「１
」を加算して得られた記号Ｍの加算値が、「８」以上か
否かを判断する（ステップ１１５）。このステップ１１
５の判断結果、記号Ｍの加算値が「８」より小さいと判
断したＣＰＵ１６は、ステップ１１３にもどり記号Ｍの
加算値が「８」以上になるまで、ステップ１１３〜ステ
ツプ１１５の各ステップを実行する。
一方、ステップ１１５において記号Ｍの加算値が「８」
以上と判断したＣＰＵ １６は、ステップ１０８へ進み
、ＭＲ＝レジスタアレー１５Ａであるか否かを判断する
。この場合、ＣＰＵ１６は、上記ステップ１０９におい
て、ＭＲ＝レジスタアレー１５Ｂと定義されているので
、記号ＭＲに定義された内容とレジスタアレー１５Ａと
は等しくないと判断し、続いて、記号ＭＲの定義内容を
レジスタアレー１５Ｂからレジスタアレー１５Ａに・変
更し、また記号ＳＲの定義内容をレジスタアレー１５Ａ
からレジスタアレー１５８に変更する。
以上と判断したＣＰＵ １６は、ステップ１０８へ進み
、ＭＲ＝レジスタアレー１５Ａであるか否かを判断する
。この場合、ＣＰＵ１６は、上記ステップ１０９におい
て、ＭＲ＝レジスタアレー１５Ｂと定義されているので
、記号ＭＲに定義された内容とレジスタアレー１５Ａと
は等しくないと判断し、続いて、記号ＭＲの定義内容を
レジスタアレー１５Ｂからレジスタアレー１５Ａに・変
更し、また記号ＳＲの定義内容をレジスタアレー１５Ａ
からレジスタアレー１５８に変更する。
すなわち、ＭＲ＝レジスタアレー１５Ａ、ＳＲ＝レジス
タアレー１５８とする（ステップ１１６）。
タアレー１５８とする（ステップ１１６）。
ステップ１１６を終了したＣＰＵ １６は、上述したス
テップ１１０へ進み、このステップ１１０以降の各ステ
ップを実行する。
テップ１１０へ進み、このステップ１１０以降の各ステ
ップを実行する。
そして、ＣＰｔＪ１６は、ステップ１１１において、オ
フセットレジスタのアドレスの値と上記設定値りとが等
しくなった場合には、記号ＭＲをＮＩＬと定義する（ス
テップ１１７）。また記号ＳＲの定義内容は、オフセッ
トレジスタのアドレスの値と設定値りと、が等しくなっ
た際におけるステップ１０９あるいはステップ１１６の
記号ＳＲに定義されたレジスタアレーとなっている。
フセットレジスタのアドレスの値と上記設定値りとが等
しくなった場合には、記号ＭＲをＮＩＬと定義する（ス
テップ１１７）。また記号ＳＲの定義内容は、オフセッ
トレジスタのアドレスの値と設定値りと、が等しくなっ
た際におけるステップ１０９あるいはステップ１１６の
記号ＳＲに定義されたレジスタアレーとなっている。
ステップ１１７を終了したｃｐｕ １６は、ステップ１
０２およびステップ１０３を実行することになるが、ス
テップ１０２の処理においては、ＭＲ＝Ｎ Ｉ Ｌの関
係になっているので続いてステップ１０８へ進み、また
ステップ１０３の処理においては、５Ｒ−ｆ−Ｎ Ｉ
Ｌの関係になっているのでステップ１１２〜ステツプ１
１５を実行した後、ステップ１０８へ進む。
０２およびステップ１０３を実行することになるが、ス
テップ１０２の処理においては、ＭＲ＝Ｎ Ｉ Ｌの関
係になっているので続いてステップ１０８へ進み、また
ステップ１０３の処理においては、５Ｒ−ｆ−Ｎ Ｉ
Ｌの関係になっているのでステップ１１２〜ステツプ１
１５を実行した後、ステップ１０８へ進む。
ステップ１０８へ進んだＣＰＵ１６は、上述したように
ＭＲ−ＮＩＬの関係になっているため、ステップ１１６
を実行してステップ１１０およびステップ１１１を実行
する。このステップ１１１においては、オフセットレジ
スタの値が、設定値しより大きくなるため、ＣＰｔＪ
１６は、処理実行を終了する。
ＭＲ−ＮＩＬの関係になっているため、ステップ１１６
を実行してステップ１１０およびステップ１１１を実行
する。このステップ１１１においては、オフセットレジ
スタの値が、設定値しより大きくなるため、ＣＰｔＪ
１６は、処理実行を終了する。
上記実施例において、ベースアドレスレジスタ部、レジ
スタアレーにおけるレジスタの数量を、赤色、緑色、青
色の各色のビット数に対応させる（あるいは各色のビッ
ト数の一部分のみを使用）ことにより、プレーナ・レイ
アウト型の表示メモリ構成からチャンキー・プレーナ・
レイアウト型の表示メモリ構成への変換も可能である。
スタアレーにおけるレジスタの数量を、赤色、緑色、青
色の各色のビット数に対応させる（あるいは各色のビッ
ト数の一部分のみを使用）ことにより、プレーナ・レイ
アウト型の表示メモリ構成からチャンキー・プレーナ・
レイアウト型の表示メモリ構成への変換も可能である。
また、上記実施例において、メモリのワード長と１画素
のビット数が同一であれば、メモリを順次アクセスし、
該アクセスされたデータをレジスタアレーにおける各レ
ジスタに転送することにより、チャンキー・ピクセル型
の表示メモリ構成からプレーナレイアウト型の表示メモ
リ構成への変換も可能である。
のビット数が同一であれば、メモリを順次アクセスし、
該アクセスされたデータをレジスタアレーにおける各レ
ジスタに転送することにより、チャンキー・ピクセル型
の表示メモリ構成からプレーナレイアウト型の表示メモ
リ構成への変換も可能である。
なお、上記実施例では、１画素データが２４ビツトの場
合についてのプレーナ・レイアウト型の表示メモリ構成
からチャンキーピクセル型の表示メモリ構成への変換を
説明したが、本発明はこれに限定されることなく、１画
素データが１６ビツト、３２ビツト等の様に複数ビット
であればすべて適用できる。
合についてのプレーナ・レイアウト型の表示メモリ構成
からチャンキーピクセル型の表示メモリ構成への変換を
説明したが、本発明はこれに限定されることなく、１画
素データが１６ビツト、３２ビツト等の様に複数ビット
であればすべて適用できる。
以上説明したように本発明では、複数枚のビットプレー
ンの各ビットブレーンのアドレス内に分散されて格納さ
れた１ピクセルに対応する複数ビットの画素データを、
一つのアドレス内に格納されるべく複数ビットの画素デ
ータに変換するようにしたので、図形描画処理、拡大・
縮小処理、塗りつぶし処理等の各処理を迅速に行わせる
ことのできる画像データ変換回路を提供することができ
る。
ンの各ビットブレーンのアドレス内に分散されて格納さ
れた１ピクセルに対応する複数ビットの画素データを、
一つのアドレス内に格納されるべく複数ビットの画素デ
ータに変換するようにしたので、図形描画処理、拡大・
縮小処理、塗りつぶし処理等の各処理を迅速に行わせる
ことのできる画像データ変換回路を提供することができ
る。
第１図は本発明に係る画像データ変換回路の一実施例を
示すブロック図、第２図および第３図は第１図の画像デ
ータ変換回路の動作を説明するためのフローチャートで
ある。 １１・・・メモリ、１２・・・ベースアドレスレジスタ
部、１３・・・オフセットレジスタ、１４・・・演算部
、１５Ａ、１５Ｂ・・・レジスタアレー、１６・・・制
御部（ＣＰＵ）。
示すブロック図、第２図および第３図は第１図の画像デ
ータ変換回路の動作を説明するためのフローチャートで
ある。 １１・・・メモリ、１２・・・ベースアドレスレジスタ
部、１３・・・オフセットレジスタ、１４・・・演算部
、１５Ａ、１５Ｂ・・・レジスタアレー、１６・・・制
御部（ＣＰＵ）。
Claims (1)
- 【特許請求の範囲】 １ピクセルに対応する複数ビットの画素データを、該各
ビットに対応する複数枚のビットプレーンの各アドレス
内に分散して格納する記憶手段と、前記各ビットプレー
ンのアドレスを指定するとともに、該指定された各ビッ
トプレーンに該当するアドレス内のビットを前記記憶手
段から順次読み出し、該読み出された各ビットを、前記
画素データが一つのアドレス内に格納されるべく複数ビ
ットの画素データに変換する変換手段と を具えたことを特徴とする画像データ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156260A JP2767815B2 (ja) | 1988-06-24 | 1988-06-24 | 画像データ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156260A JP2767815B2 (ja) | 1988-06-24 | 1988-06-24 | 画像データ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321573A true JPH01321573A (ja) | 1989-12-27 |
| JP2767815B2 JP2767815B2 (ja) | 1998-06-18 |
Family
ID=15623911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156260A Expired - Fee Related JP2767815B2 (ja) | 1988-06-24 | 1988-06-24 | 画像データ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767815B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03226847A (ja) * | 1990-01-31 | 1991-10-07 | Sharp Corp | コンピュータシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271184A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 画像用メモリのアクセス方式 |
-
1988
- 1988-06-24 JP JP63156260A patent/JP2767815B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271184A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 画像用メモリのアクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03226847A (ja) * | 1990-01-31 | 1991-10-07 | Sharp Corp | コンピュータシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767815B2 (ja) | 1998-06-18 |
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