JP2767815B2 - 画像データ変換回路 - Google Patents
画像データ変換回路Info
- Publication number
- JP2767815B2 JP2767815B2 JP63156260A JP15626088A JP2767815B2 JP 2767815 B2 JP2767815 B2 JP 2767815B2 JP 63156260 A JP63156260 A JP 63156260A JP 15626088 A JP15626088 A JP 15626088A JP 2767815 B2 JP2767815 B2 JP 2767815B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- pixel
- image data
- address
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Image Input (AREA)
- Image Processing (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カラー画像、階調を有するモノクロ画像等
の多値画像における画像データのデータ格納形式の変換
を行う画像データ変換回路に関する。
の多値画像における画像データのデータ格納形式の変換
を行う画像データ変換回路に関する。
コンピュータで処理される図形等のカラー画像データ
は、１ピクセルあたり24ビット（赤色＝８ビット、緑色
＝８ビット、青紫色＝８ビット）で表現されることが多
く、またプレーナ・レイアウト型あるいはチャンキー・
ピクセル（パックト・ピクセル）型のいずれかの表示メ
モリ構成で記憶装置（表示メモリ）に記憶されている。
は、１ピクセルあたり24ビット（赤色＝８ビット、緑色
＝８ビット、青紫色＝８ビット）で表現されることが多
く、またプレーナ・レイアウト型あるいはチャンキー・
ピクセル（パックト・ピクセル）型のいずれかの表示メ
モリ構成で記憶装置（表示メモリ）に記憶されている。
上述した図形等のカラー画像データは、コンピュータ
から図形出力装置（例えば、グラフィックス表示装置）
に送出され、このグラフィックス表示装置によってカラ
ー画像として表示される。
から図形出力装置（例えば、グラフィックス表示装置）
に送出され、このグラフィックス表示装置によってカラ
ー画像として表示される。
なお、プレーナ・レイアウトとは、１ピクセルに関し
て定義された複数ビットの画像データ（例えば、24ビッ
トの画素データ）を、該各ビットに対応する複数枚（例
えば、24枚）のビットプレーンのアドレス内に分散して
メモリに記憶する表示メモリ構成をいう。
て定義された複数ビットの画像データ（例えば、24ビッ
トの画素データ）を、該各ビットに対応する複数枚（例
えば、24枚）のビットプレーンのアドレス内に分散して
メモリに記憶する表示メモリ構成をいう。
またチャンキー・ピクセル（パックト・ピクセル）と
は、１ピクセルに対応するビットがすべて隣り合ってお
り、また次のピクセルに対応するビットすべてが当該ピ
クセルの前のピクセルのビットに続いてメモリに記憶さ
れる表示メモリ構成をいう。この場合、各ピクセルは、
メモリ内で隣り合った複数ビット（例えば、24ビット）
によって定義されている。
は、１ピクセルに対応するビットがすべて隣り合ってお
り、また次のピクセルに対応するビットすべてが当該ピ
クセルの前のピクセルのビットに続いてメモリに記憶さ
れる表示メモリ構成をいう。この場合、各ピクセルは、
メモリ内で隣り合った複数ビット（例えば、24ビット）
によって定義されている。
ところで上述した従来の技術において、プレーナ・レ
イアウト型の表示メモリ構成でカラー画像データを記憶
しておく場合の方が、チャンキー・ピクセル（パックト
・ピクセル）型の表示メモリ構成で記憶しておく場合よ
りも、カラー画像データを拡大・縮小処理、塗りつぶし
処理等の各処理に適している。
イアウト型の表示メモリ構成でカラー画像データを記憶
しておく場合の方が、チャンキー・ピクセル（パックト
・ピクセル）型の表示メモリ構成で記憶しておく場合よ
りも、カラー画像データを拡大・縮小処理、塗りつぶし
処理等の各処理に適している。
一方、チャンキー・ピクセル（パックト・ピクセル）
型の表示メモリ構成でカラー画像データを記憶しておく
場合の方が、プレーナ・レイアウト型の表示メモリ構成
でカラー画像データを記憶しておく場合よりも、１ピク
セルを単位として描画していく図形描画の描画処理を高
速にすることができる。
型の表示メモリ構成でカラー画像データを記憶しておく
場合の方が、プレーナ・レイアウト型の表示メモリ構成
でカラー画像データを記憶しておく場合よりも、１ピク
セルを単位として描画していく図形描画の描画処理を高
速にすることができる。
そこで、上述したプレーナ・レイアウト型からチャン
キー・ピクセル（パックト・ピクセル）型への変換、あ
るいは、チャンキー・ピクセル（パックト・ピクセル）
型からプレーナ・レイアウト型への変換を行うことがで
きれば、プレーナ・レイアウト型およびチャンキー・ピ
クセル（パックト・ピクセル）型のそれぞれの表示メモ
リ構成における特徴を生かすことができる。
キー・ピクセル（パックト・ピクセル）型への変換、あ
るいは、チャンキー・ピクセル（パックト・ピクセル）
型からプレーナ・レイアウト型への変換を行うことがで
きれば、プレーナ・レイアウト型およびチャンキー・ピ
クセル（パックト・ピクセル）型のそれぞれの表示メモ
リ構成における特徴を生かすことができる。
しかしながら従来においては、プレーナ・レイアウト
型からチャンキー・ピクセル（パックト・ピクセル）型
への変換、あるいは、チャンキー・ピクセル（パックト
・ピクセル）型からピレーナ・レイアウト型への変換を
行う変換手段がなかった。
型からチャンキー・ピクセル（パックト・ピクセル）型
への変換、あるいは、チャンキー・ピクセル（パックト
・ピクセル）型からピレーナ・レイアウト型への変換を
行う変換手段がなかった。
本発明は上記実情に鑑みてなされたものであり、プレ
ーナ・レイアウト型からチャンキー・ピクセル（パック
ト・ピクセル）型への変換を行う画像データ変換回路を
提供することを目的とする。
ーナ・レイアウト型からチャンキー・ピクセル（パック
ト・ピクセル）型への変換を行う画像データ変換回路を
提供することを目的とする。
上記目的を達成するため、本発明は、１ピクセルに対
応する複数ビットの画素データを各ビットに対応する複
数枚のビットプレーンに分散配置したプレーナレイアウ
ト画像データを１ピクセルに対応する複数ビットの画素
データを隣接配置したチャンキーピクセル画像データに
変換する画像データ変換回路において、前記プレーナレ
イアウト画像データを記憶する画像メモリと、前記画像
メモリに記憶されたプレーナレイアウト画像データの各
ビットプレーンの枚数と同数のアドレスレジスタと、前
記アドレスレジスタに格納された各アドレスをインクリ
メントするインクリメント手段と、前記アドレスレジス
タと同数のレジスタを有する第１のレジスタアレイと、
前記アドレスレジスタと同数のレジスタを有する第２の
レジスタアレイとを具備し、前記アドレスレジスタに格
納された各アドレスにより前記画像メモリに記憶された
前記プレーナレイアウト画像データの各ビットプレーン
のデータを順次読み出して前記第１のレジスタアレイの
各レジスタにそれぞれ格納するとともに前記第２のレジ
スタアレイの各レジスタに格納したデータを同時に１ビ
ットずつシフトして順次チャンキーピクセル画像データ
として出力する第１の処理と、前記アドレスレジスタに
格納された各アドレスにより前記画像メモリに記憶され
た前記プレーナレイアウト画像データの各ビットプレー
ンのデータを順次読み出して前記第２のレジスタアレイ
の各レジスタにそれぞれ格納するとともに前記第１のレ
ジスタアレイの各レジスタに格納したデータを同時に１
ビットずつシフトして順次チャンキーピクセル画像デー
タとして出力する第２の処理とを前記インクリメント手
段により前記アドレスレジスタに格納された各アドレス
がインクリメントされる毎に交互に切り替えて並列実行
するように構成される。
応する複数ビットの画素データを各ビットに対応する複
数枚のビットプレーンに分散配置したプレーナレイアウ
ト画像データを１ピクセルに対応する複数ビットの画素
データを隣接配置したチャンキーピクセル画像データに
変換する画像データ変換回路において、前記プレーナレ
イアウト画像データを記憶する画像メモリと、前記画像
メモリに記憶されたプレーナレイアウト画像データの各
ビットプレーンの枚数と同数のアドレスレジスタと、前
記アドレスレジスタに格納された各アドレスをインクリ
メントするインクリメント手段と、前記アドレスレジス
タと同数のレジスタを有する第１のレジスタアレイと、
前記アドレスレジスタと同数のレジスタを有する第２の
レジスタアレイとを具備し、前記アドレスレジスタに格
納された各アドレスにより前記画像メモリに記憶された
前記プレーナレイアウト画像データの各ビットプレーン
のデータを順次読み出して前記第１のレジスタアレイの
各レジスタにそれぞれ格納するとともに前記第２のレジ
スタアレイの各レジスタに格納したデータを同時に１ビ
ットずつシフトして順次チャンキーピクセル画像データ
として出力する第１の処理と、前記アドレスレジスタに
格納された各アドレスにより前記画像メモリに記憶され
た前記プレーナレイアウト画像データの各ビットプレー
ンのデータを順次読み出して前記第２のレジスタアレイ
の各レジスタにそれぞれ格納するとともに前記第１のレ
ジスタアレイの各レジスタに格納したデータを同時に１
ビットずつシフトして順次チャンキーピクセル画像デー
タとして出力する第２の処理とを前記インクリメント手
段により前記アドレスレジスタに格納された各アドレス
がインクリメントされる毎に交互に切り替えて並列実行
するように構成される。
以下本発明に係る画像データ変換回路の実施例を添附
図面を参照して説明する。
図面を参照して説明する。
第１図は、本発明に係る画像データを変換回路10の一
実施例を示すブロック図であり、同図において、メモリ
11は、ビットプレーンの表示メモリ構成で所定の画情報
を記憶するものであり、なお実施例では、１画素あたり
24ビットの画素データを、24枚のビットプレーンの表示
メモリ構成で所定の画情報を記憶できるようになってい
る。また実施例では、メモリ11は、32ビットのワード長
に設定されており、この32ビットでワードアドレッシン
グされる。
実施例を示すブロック図であり、同図において、メモリ
11は、ビットプレーンの表示メモリ構成で所定の画情報
を記憶するものであり、なお実施例では、１画素あたり
24ビットの画素データを、24枚のビットプレーンの表示
メモリ構成で所定の画情報を記憶できるようになってい
る。また実施例では、メモリ11は、32ビットのワード長
に設定されており、この32ビットでワードアドレッシン
グされる。
ベースアドレスレジスタ部12は、上記24枚のビットプ
レーンの各ビットプレーンにそれぞれ対応し24個のアド
レスレジスタ［０］〜［23］を有している。
レーンの各ビットプレーンにそれぞれ対応し24個のアド
レスレジスタ［０］〜［23］を有している。
オフセットレジスタ13は、インクリメンタの機能を有
している。
している。
演算部14は、ベースアドレスレジスタ部12の各アドレ
スレジスタのベースアドレスとオフセットレジスタ14の
アドレスとを加算する。
スレジスタのベースアドレスとオフセットレジスタ14の
アドレスとを加算する。
レジスタアレー15Aおよびレジスタアレー15Bは、上記
24枚のビットプレーンの各ビットプレーンに対応した24
個のレジスタ［０］〜［23］を有しており、１ビットず
つシフトする。制御部（以下、CPUという）16は、上記
各部を制御する。
24枚のビットプレーンの各ビットプレーンに対応した24
個のレジスタ［０］〜［23］を有しており、１ビットず
つシフトする。制御部（以下、CPUという）16は、上記
各部を制御する。
次に上記画像データ変換回路10のプレーナレイアウト
型の表示メモリ構成からチャンキーピクセル型の表示メ
モリ構成への変換動作を、第２図および第３図のフロー
チャートにもとづき説明する。
型の表示メモリ構成からチャンキーピクセル型の表示メ
モリ構成への変換動作を、第２図および第３図のフロー
チャートにもとづき説明する。
CPU16は、アドレスレジスタ［０］〜［23］の各アド
レスレジスタに、該各アドレスレジスタに対応する各ビ
ットプレーンの先頭アドレスをセットするとともに、オ
フセットレジスタのアドレスを最初「０」に設定し（ス
テップ100）、また記号MRをレジスタアレー15Aと定義
し、さらに記号SRを「０」（以下、NILという）と定義
する（ステップ101）。
レスレジスタに、該各アドレスレジスタに対応する各ビ
ットプレーンの先頭アドレスをセットするとともに、オ
フセットレジスタのアドレスを最初「０」に設定し（ス
テップ100）、また記号MRをレジスタアレー15Aと定義
し、さらに記号SRを「０」（以下、NILという）と定義
する（ステップ101）。
次に、CPU16は、記号MRに定義された内容がNILか否か
を判断するとともに（ステップ102）、記号SRに定義さ
れた内容がNILか否かを判断し（ステップ103）、前記ス
テップ102において、前記MRに定義された内容がNILでな
いと判断した場合、記号Ｎの値を最初「０」と定義する
（ステップ104）。そしてCPU16は、演算部14に対して、
アドレスレジスタ［Ｎ］のベースアドレスの値とオフセ
ットレジスタのアドレスの値とを加算させ、この加算さ
れたアドレス値に該当するメモリ11のアドレスからデー
タを読み出す。
を判断するとともに（ステップ102）、記号SRに定義さ
れた内容がNILか否かを判断し（ステップ103）、前記ス
テップ102において、前記MRに定義された内容がNILでな
いと判断した場合、記号Ｎの値を最初「０」と定義する
（ステップ104）。そしてCPU16は、演算部14に対して、
アドレスレジスタ［Ｎ］のベースアドレスの値とオフセ
ットレジスタのアドレスの値とを加算させ、この加算さ
れたアドレス値に該当するメモリ11のアドレスからデー
タを読み出す。
さらにCPU16は、メモリ11から読み出されたデータ
を、記号MRに定義されたレジスタアレーのレジスタＮに
書込む。この場合、メモリ11から読み出されたデータ
は、記号MRに定義されたレジスタアレー15Aのレジスタ
Ｎに書込まれる（ステップ105）。CPU16は、メモリ11か
ら読み出されたデータのレジスタアレー15Aにおけるレ
ジスタＮへの書込みを終了すると、上記記号Ｎの値に
「１」を加算するとともに（ステップ106）、このステ
ップ106における記号Ｎの値に「１」を加算して得られ
た記号Ｎの加算値が、「24」以上か否かを判断する（ス
テップ107）。このステップ107の判断結果、記号Ｎの加
算値が「24」より小さいと判断したCPU16は、上記ステ
ップ105にもどり、記号Ｎの加算値が「24」以上になる
まで、ステップ105〜ステップ107を実行する。
を、記号MRに定義されたレジスタアレーのレジスタＮに
書込む。この場合、メモリ11から読み出されたデータ
は、記号MRに定義されたレジスタアレー15Aのレジスタ
Ｎに書込まれる（ステップ105）。CPU16は、メモリ11か
ら読み出されたデータのレジスタアレー15Aにおけるレ
ジスタＮへの書込みを終了すると、上記記号Ｎの値に
「１」を加算するとともに（ステップ106）、このステ
ップ106における記号Ｎの値に「１」を加算して得られ
た記号Ｎの加算値が、「24」以上か否かを判断する（ス
テップ107）。このステップ107の判断結果、記号Ｎの加
算値が「24」より小さいと判断したCPU16は、上記ステ
ップ105にもどり、記号Ｎの加算値が「24」以上になる
まで、ステップ105〜ステップ107を実行する。
ステップ107において記号Ｎの加算値が「24」以上と
判断したCPU16は、記号MRに定義された内容がレジスタ
アレー15Aであるか否か、すなわち、MR＝レジスタアレ
ー15Aであるか否かを判断する（ステップ108）。
判断したCPU16は、記号MRに定義された内容がレジスタ
アレー15Aであるか否か、すなわち、MR＝レジスタアレ
ー15Aであるか否かを判断する（ステップ108）。
一方、上記ステップ103において、CPU16は、記号SRに
定義された内容がNILか否かを判断することになるが、
この場合、ステップ101で記号SRがNILに定義されている
ため、ステップ108へ進み、このステップ108の処理を実
行する。
定義された内容がNILか否かを判断することになるが、
この場合、ステップ101で記号SRがNILに定義されている
ため、ステップ108へ進み、このステップ108の処理を実
行する。
上記ステップ108において、MR＝レジスタアレー15Aで
あると判断したCPU16は、記号MRをレジスタアレー15Bと
定義し、また記号SRをレジスタアレー15Aと定義すると
ともに（ステップ109）、オフセットレジスタのアドレ
ス値を「１」インクリメントし（ステップ110）、さら
に「１」インクリメントされたオフセットレジスタのア
ドレスの値が、１ライン分の画素を処理するのに必要な
予め設定された設定値Ｌに達したか否かを判断する（ス
テップ111）。
あると判断したCPU16は、記号MRをレジスタアレー15Bと
定義し、また記号SRをレジスタアレー15Aと定義すると
ともに（ステップ109）、オフセットレジスタのアドレ
ス値を「１」インクリメントし（ステップ110）、さら
に「１」インクリメントされたオフセットレジスタのア
ドレスの値が、１ライン分の画素を処理するのに必要な
予め設定された設定値Ｌに達したか否かを判断する（ス
テップ111）。
なお、上記設定値Ｌは、例えば、１ライン分の画素数
が1024画素の場合、メモリ11が32ビットでワードアドレ
ッシングされるため、1024/32＝32になる。
が1024画素の場合、メモリ11が32ビットでワードアドレ
ッシングされるため、1024/32＝32になる。
CPU16は、「１」インクリメントされたオフセットレ
ジスタのアドレスの値が、前記設定値Ｌ以下の場合、上
述したステップ102およびステップ103の各ステップを実
行する。
ジスタのアドレスの値が、前記設定値Ｌ以下の場合、上
述したステップ102およびステップ103の各ステップを実
行する。
この場合、CPU16は、ステップ109において、MR＝レジ
スタアレー15B、SR＝レジスタアレー15Aとそれぞれ定義
されているので、ステップ102の処理においては、MR≠N
ILでないと判断し、続いてステップ108へ進み、一方、
ステップ103の処理においては、SR≠NILであると判断
し、さらに記号Ｍの値を最初「０」に定義する（ステッ
プ112）。またCPU16は、記号SRに定義されたレジスタア
レー、この場合、レジスタアレー15Aにおけるレ［ジス
タ［０］〜レジスタ［23］のビット［Ｍ］（bit
［Ｍ］）をbit［０］〜bit［23］として24bitの１画素
データ（すなわち、チャンキーピクセル）として出力す
る（ステップ113）。
スタアレー15B、SR＝レジスタアレー15Aとそれぞれ定義
されているので、ステップ102の処理においては、MR≠N
ILでないと判断し、続いてステップ108へ進み、一方、
ステップ103の処理においては、SR≠NILであると判断
し、さらに記号Ｍの値を最初「０」に定義する（ステッ
プ112）。またCPU16は、記号SRに定義されたレジスタア
レー、この場合、レジスタアレー15Aにおけるレ［ジス
タ［０］〜レジスタ［23］のビット［Ｍ］（bit
［Ｍ］）をbit［０］〜bit［23］として24bitの１画素
データ（すなわち、チャンキーピクセル）として出力す
る（ステップ113）。
そして、CPU16は、上記記号Ｍの値に「１」を加算す
るとともに（ステップ114）、記号Ｍの値に「１」を加
算して得られた記号Ｍの加算値が、「32」以上か否かを
判断する（ステップ115）。このステップ115の判断結
果、記号Ｍの加算値が「32」より小さいと判断したCPU1
6は、ステップ113にもどり記号Ｍの加算値が「32」以上
になるまで、ステップ113〜ステップ115の各ステップを
実行する。
るとともに（ステップ114）、記号Ｍの値に「１」を加
算して得られた記号Ｍの加算値が、「32」以上か否かを
判断する（ステップ115）。このステップ115の判断結
果、記号Ｍの加算値が「32」より小さいと判断したCPU1
6は、ステップ113にもどり記号Ｍの加算値が「32」以上
になるまで、ステップ113〜ステップ115の各ステップを
実行する。
一方、ステップ115において記号Ｍの加算値が「32」
以上と判断したCPU16は、ステップ108へ進み、MR＝レジ
スタアレー15Aであるか否かを判断する。この場合、CPU
16は、上記ステップ109において、MR＝レジスタアレー1
5Bと定義されているので、記号MRに定義された内容とレ
ジスタアレー15Aとは等しくないと判断し、続いて、記
号MRの定義内容をレジタアレー15Bからレジスタアレー1
5Aに変更し、また記号SRの定義内容をレジスタアレー15
Aからレジスタアレー15Bに変更する。すなわち、MR＝レ
ジスタアレー15A、SR＝レジスタアレー15Bとする（ステ
ップ116）。ステップ116を終了したCPU16は、上述した
ステップ110へ進み、このステップ110以降の各ステップ
を実行する。
以上と判断したCPU16は、ステップ108へ進み、MR＝レジ
スタアレー15Aであるか否かを判断する。この場合、CPU
16は、上記ステップ109において、MR＝レジスタアレー1
5Bと定義されているので、記号MRに定義された内容とレ
ジスタアレー15Aとは等しくないと判断し、続いて、記
号MRの定義内容をレジタアレー15Bからレジスタアレー1
5Aに変更し、また記号SRの定義内容をレジスタアレー15
Aからレジスタアレー15Bに変更する。すなわち、MR＝レ
ジスタアレー15A、SR＝レジスタアレー15Bとする（ステ
ップ116）。ステップ116を終了したCPU16は、上述した
ステップ110へ進み、このステップ110以降の各ステップ
を実行する。
そして、CPU16は、ステップ111において、オフセット
レジスタのアドレスの値と上記設定値Ｌとが等しくなっ
た場合には、記号MRをNILと定義する（ステップ117）。
また記号SRの定義内容は、オフセットレジスタのアドレ
スの値と設定値Ｌとが等しくなった際におけるステップ
109あるいはステップ116の記号SRに定義されたレジスタ
アレーとなっている。
レジスタのアドレスの値と上記設定値Ｌとが等しくなっ
た場合には、記号MRをNILと定義する（ステップ117）。
また記号SRの定義内容は、オフセットレジスタのアドレ
スの値と設定値Ｌとが等しくなった際におけるステップ
109あるいはステップ116の記号SRに定義されたレジスタ
アレーとなっている。
ステップ117を終了したCPU16は、ステップ102および
ステップ103を実行することになるが、ステップ102の処
理においては、MR＝NILの関係になっているので続いて
ステップ108へ進み、またステップ103の処理において
は、SR≠NILの関係になっているのでステップ112〜ステ
ップ115を実行した後、ステップ108へ進む。
ステップ103を実行することになるが、ステップ102の処
理においては、MR＝NILの関係になっているので続いて
ステップ108へ進み、またステップ103の処理において
は、SR≠NILの関係になっているのでステップ112〜ステ
ップ115を実行した後、ステップ108へ進む。
ステップ108へ進んだCPU16は、上述したようにMR＝NI
Lの関係になっているため、ステップ116を実行してステ
ップ110およびステップ111を実行する。このステップ11
1においては、オフセットレジスタの値が、設定値Ｌよ
り大きくなるため、CPU16は、処理実行を終了する。
Lの関係になっているため、ステップ116を実行してステ
ップ110およびステップ111を実行する。このステップ11
1においては、オフセットレジスタの値が、設定値Ｌよ
り大きくなるため、CPU16は、処理実行を終了する。
上記実施例において、ベースアドレスレジスタ部、レ
ジスタアレーにおけるレジスタの数量を、赤色、緑色、
青色の各色のビット数に対応させる（あるいは各色のビ
ット数の一部分のみを使用）ことにより、プレーナ・レ
イアウト型の表示メモリ構成からチャンキー・プレーナ
・レイアウト型の表示メモリ構成への変換も可能であ
る。
ジスタアレーにおけるレジスタの数量を、赤色、緑色、
青色の各色のビット数に対応させる（あるいは各色のビ
ット数の一部分のみを使用）ことにより、プレーナ・レ
イアウト型の表示メモリ構成からチャンキー・プレーナ
・レイアウト型の表示メモリ構成への変換も可能であ
る。
また、上記実施例において、メモリのワード長と１画
素のビット数が同一であれば、メモリを順次アクセス
し、該アクセスされたデータをレジスタアレーにおける
各レジスタに転送することにより、チャンキー・ピクセ
ル型の表示メモリ構成からプレーナレイアウト型の表示
メモリ構成への変換も可能である。
素のビット数が同一であれば、メモリを順次アクセス
し、該アクセスされたデータをレジスタアレーにおける
各レジスタに転送することにより、チャンキー・ピクセ
ル型の表示メモリ構成からプレーナレイアウト型の表示
メモリ構成への変換も可能である。
なお、上記実施例では、１画素データが24ビットの場
合についてのプレーナ・レイアウト型の表示メモリ構成
からチャンキーピクセル型の表示メモリ構成への変換を
説明したが、本発明はこれに限定されることなく、１画
素データが16ビット、32ビット等の様に複数ビットであ
ればすべて適用できる。
合についてのプレーナ・レイアウト型の表示メモリ構成
からチャンキーピクセル型の表示メモリ構成への変換を
説明したが、本発明はこれに限定されることなく、１画
素データが16ビット、32ビット等の様に複数ビットであ
ればすべて適用できる。
以上説明したように本発明では、複数枚のビットプレ
ーンの各ビットプレーンのアドレス内に分散されて格納
された１ピクセルに対応する複数ビットの画素データ
を、一つのアドレス内に格納されるべく複数ビットの画
素データに変換するようにしたので、図形描画処理、拡
大・縮小処理、塗りつぶし処理等の各処理を迅速に行わ
せることのできる画像データ変換回路を提供することが
できる。
ーンの各ビットプレーンのアドレス内に分散されて格納
された１ピクセルに対応する複数ビットの画素データ
を、一つのアドレス内に格納されるべく複数ビットの画
素データに変換するようにしたので、図形描画処理、拡
大・縮小処理、塗りつぶし処理等の各処理を迅速に行わ
せることのできる画像データ変換回路を提供することが
できる。
第１図は本発明に係る画像データ変換回路の一実施例を
示すブロック図、第２図および第３図は第１図の画像デ
ータ変換回路の動作を説明するためのフローチャートで
ある。 11……メモリ、12……ベースアドレスレジスタ部、13…
…オフセットレジスタ、14……演算部、15A、15B……レ
ジスタアレー、16……制御部（CPU）。
示すブロック図、第２図および第３図は第１図の画像デ
ータ変換回路の動作を説明するためのフローチャートで
ある。 11……メモリ、12……ベースアドレスレジスタ部、13…
…オフセットレジスタ、14……演算部、15A、15B……レ
ジスタアレー、16……制御部（CPU）。
Claims (1)
- 【請求項１】１ピクセルに対応する複数ビットの画素デ
ータを各ビットに対応する複数枚のビットプレーンに分
散配置したプレーナレイアウト画像データを１ピクセル
に対応する複数ビットの画素データを隣接配置したチャ
ンキーピクセル画像データに変換する画像データ変換回
路において、 前記プレーナレイアウト画像データを記憶する画像メモ
リと、 前記画像メモリに記憶されたプレーナレイアウト画像デ
ータの各ビットプレーンの枚数と同数のアドレスレジス
タと、 前記アドレスレジスタに格納された各アドレスをインク
リメントするインクリメント手段と、 前記アドレスレジスタと同数のレジスタを有する第１の
レジスタアレイと、 前記アドレスレジスタと同数のレジスタを有する第２の
レジスタアレイと を具備し、 前記アドレスレジスタに格納された各アドレスにより前
記画像メモリに記憶された前記プレーナレイアウト画像
データの各ビットプレーンのデータの順次読み出して前
記第１のレジスタアレイの各レジスタにそれぞれ格納す
るとともに前記第２のレジスタアレイの各レジスタに格
納したデータを同時に１ビットずつシフトして順次チャ
ンキーピクセル画像データとして出力する第１の処理
と、 前記アドレスレジスタに格納された各アドレスにより前
記画像メモリに記憶された前記プレーナレイアウト画像
データの各ビットプレーンのデータを順次読み出して前
記第２のレジスタアレイの各レジスタにそれぞれ格納す
るとともに前記第１のレジスタアレイの各レジスタに格
納したデータを同時に１ビットずつシフトして順次チャ
ンキーピクセル画像データとして出力する第２の処理と を前記インクリメント手段により前記アドレスレジスタ
に格納された各アドレスがインクリメントされる毎に交
互に切り替えて並列実行することを特徴とする画像デー
タ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156260A JP2767815B2 (ja) | 1988-06-24 | 1988-06-24 | 画像データ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156260A JP2767815B2 (ja) | 1988-06-24 | 1988-06-24 | 画像データ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321573A JPH01321573A (ja) | 1989-12-27 |
| JP2767815B2 true JP2767815B2 (ja) | 1998-06-18 |
Family
ID=15623911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156260A Expired - Fee Related JP2767815B2 (ja) | 1988-06-24 | 1988-06-24 | 画像データ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767815B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03226847A (ja) * | 1990-01-31 | 1991-10-07 | Sharp Corp | コンピュータシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271184A (ja) * | 1986-05-20 | 1987-11-25 | Fujitsu Ltd | 画像用メモリのアクセス方式 |
-
1988
- 1988-06-24 JP JP63156260A patent/JP2767815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01321573A (ja) | 1989-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4933878A (en) | Graphics data processing apparatus having non-linear saturating operations on multibit color data | |
| US4752893A (en) | Graphics data processing apparatus having image operations with transparent color having a selectable number of bits | |
| US4688190A (en) | High speed frame buffer refresh apparatus and method | |
| CN100445961C (zh) | 图形系统 | |
| US5095301A (en) | Graphics processing apparatus having color expand operation for drawing color graphics from monochrome data | |
| JPS5937512B2 (ja) | ラスタ−表示装置 | |
| US5309173A (en) | Frame buffer, systems and methods | |
| US5294918A (en) | Graphics processing apparatus having color expand operation for drawing color graphics from monochrome data | |
| US5231694A (en) | Graphics data processing apparatus having non-linear saturating operations on multibit color data | |
| US5375198A (en) | Process for performing a windowing operation in an array move, a graphics computer system, a display system, a graphic processor and a graphics display system | |
| JPH07168752A (ja) | ディスプレイメモリ構成体 | |
| US5818433A (en) | Grapics memory apparatus and method | |
| JP2767815B2 (ja) | 画像データ変換回路 | |
| US6606673B2 (en) | Direct memory access transfer apparatus | |
| JPS6321694A (ja) | 画像処理装置 | |
| US5255366A (en) | Address processing unit for a graphics controller | |
| JP2794481B2 (ja) | 表示システム | |
| JPH0352066B2 (ja) | ||
| JPH08202324A (ja) | 画像データ記憶制御装置 | |
| JP2587415B2 (ja) | メモリバンクの選択が可変なデ−タ処理システム | |
| JP2000172242A (ja) | 画像表示制御装置 | |
| JP2823043B2 (ja) | 画像表示制御装置 | |
| JP2922519B2 (ja) | ビデオ合成装置 | |
| JPH03226847A (ja) | コンピュータシステム | |
| JPS62174881A (ja) | カラ−像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |