JPH03226847A - コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ＣＰＵと、表示データを格納するビデオメモ
リとを備えるコンピュータシステムに関する。

〈従来の技術〉 この種のコンピュータシステムにおいて、例えば、第４
図に示されるようなＩピクセル１６について２ｎ色の多
色表示が可能なビデオメモリ１５を考えると、このビデ
オメモリ１５へのＣＰＵのアクセスのモードとしては、
第５図の斜線で示されるように、１つのアドレスで１つ
のピクセル１６の色データにアクセスするパックド・ピ
クセルと、第６図の斜線に示されるように、１つのアド
レスでｎ枚のプレーン（プレーン０〜プレーンｎ−１）
の内の１つのプレーンの複数ピクセル１６１６・のデー
タにアクセスするプレーナ・ピクセルとがある。

〈発明が解決しようとする課題〉 一般に、コンピュータでは、ＣＰＵがビデオメモリにア
クセスするモードは、上述のパックド・ピクセルあるい
はプレーナ・ピクセルのいずれか一方のモードとなって
おり、このため、文字データとグラフィックデータが混
在するビットマツプデイスプレィなどのようなシステム
では、次のような問題点がある。

すなわち、パックド・ピクセルは、１つのアドレスが■
ピクセルに対応しているので、特定のピクセルだけにア
クセスするには、適している（′、ｌれども、文字デー
タのように、多くのピクセルで構成されたデータにアク
セスする場合には、ＣＰＵのアクセス回数が多くなると
いう難点があり、方、プレーナ・ピクセルは、１つのア
ドレスで複数のピクセルにアクセスできるので、文字デ
ータの表示には適しているけれども、特定のピクセルの
データだけを書き換えるような場合には、不向きである
。

本発明は、上述の点に鑑みて為されたものであって、パ
ックド・ピクセルおよびプレーナ・ピクセルのいずれの
モードでもアクセスできるようにすることを目的とする
。

く課題を解決するための手段〉 本発明では、」二連の目的を達成するために、ＣＰＵと
、表示データを格納するビデオメモリとを備え、前記Ｃ
ＰＵの前記ビデオメモリへのアクセスのモー１・が、プ
レーナ・ピクセルまたはパックド・ピクセルのいずれか
一方のモードであるときに、前記ＣＰＵが前記一方のモ
ードでアクセスするアドレスを、他方のモードでアクセ
スできるアドレスにアドレス変換するとともに、前記ビ
デオメモリの制御を行い、かつ、アクセスするデータを
各モードに対応したデータに相互変換する変換回路を設
置Ｊている。

〈作用〉 上記構成によれば、ＣＰＵがビデオメモリにアクセスす
るモードが、プレーナ・ピクセルまたはパックド・ピク
セルのいずれか一方のモードであるときに、ＣＰＵがア
クセスするアドレスを、他方のモードでアクセスできる
アドレスにアドレス変換するとともに、ビデオメモリの
制御を行い、かつ、アクセスするデータを、ビデオメモ
リへの書き込みあるいは読み出しに応じて一方のモード
から他方のモートあるいは他方のモードから一方のモー
トに対応したデータにデータ変換する変換回路を設けて
いるので、ＣＰＵは、プレーナ・ピクセルおよびパック
ド・ピクセルのいずれのモードでもビデオメモリをアク
セスできることになる。

〈実施例〉 以下、図面によって本発明の実施例について、詳細に説
明する。

第１図は、本発明の一実施例の構成図であり、この実施
例のコンビュータンステムは、ＣＰＴＪＩと、表示デー
タが格納されるビデオメモリ２とを備えるとともに、後
述の変換回路３を備えている。

このビデオメモリ２は、２５６ｘ２５６ｘ８ビツト、す
なわち、６４　Ｋバイトの容量を有しており、このシス
テムの表示画面は、２５６ドツト×２５６トツトで、Ｉ
ピクセル当たり２５６色表示を行つ。

従来、ＣＰＵＩが、ビデオメモリ２にアクセスするモー
ドは、上述のように、プＩノーナ・ピクセルおよびパッ
クド・ピクセルのいずれか一方のモードに固定されてい
るのであるが、本発明では、両方のモードでアクセスで
きるように、次のように構成している。

すなわち、この実施例では、データバスのハード構成を
パックド・ピクセルにするとともに、ビデオメモリ２か
ら図示しないＣＲＴまでの回路構成もパックド・ピクセ
ルに対応したものとしており、ＣＰＵＩが、ビデオメモ
リ２をプレーナ・ピクセルでアクセスしたときには、Ｃ
ＰＵＩがアクセスするアドレスを、パックド・ピクセル
でアクセスできるアドレスにアドレス変換するとともに
、ビデオメモリ２の制御を行い、かつ、アクセスするデ
ータを、書き込みあるいは読み出しに応じてプレーナ・
ピクセルからパックド・ピクセルあるいはパックド・ピ
クセルからプレーナ・ピクセルに対応したデータに相互
変換する変換回路３を設けている。

この変換回路３は、ＣＰＵＩがプレーナ・ピクセルでア
クセスしたときに、そのアドレスを変換するアドレス変
換回路４と、ビデオメモリ２を制御するＲ　Ａ　Ｓ　、
ＣＡ　Ｓ等のコン）・ロール信号を出ノｊするメモリ制
御回路５と、データを相互変換するデータ変換回路６と
を備えている。

ＣＰＵＩが、ビデオメモリ２をパックド・ピクセルでア
クセスしたときには、後述のように、変換回路３による
アドレスおよびデータの変換を行うことなく、従来と同
様に処理する。

この実施例では、ＣＰｔＪｌがビデオメモリ２をアクセ
スするモードが、パックド・ピクセルであるかプレーナ
・ピクセルであるかの判別を、ＣＰＵ１のアクセスする
アドレスによって行うようにしている。ずなわち、この
実施例のビデオメモリ２の容量は、上述のように６４に
バイトであるので、ＣＰＵＩがアクセスできるメモリ空
間を、その２倍の１２８にバイトととし、ｃｐｕ　ｉが
、前半の６４−　Ｋバイトのアドレスをアクセスしたと
きには、プレーナ・ピクセルであると判別し、ＣＰＵ１
．’＋＜、後半の６４にバイトのアドレスをアクセスし
たときには、パックド・ピクセルと判別するものである
。

第２図は、第１図の変換回路３の構成を示すブロック図
であり、この第２図では、ＣＰＵＩがビデオメモリ２か
らデータを読み出す場合の構成を示してする。

アドレス変換回路４は、ＣＰＵ１からのアドレスをラッ
チするラッチ回路７と、このラッチされたアドレスに基
づいて、プレーナ・ピクセルであるかパックド・ピクセ
ルであるかを上述のように判別してプレーナ・ピクセル
であるときには、メモリ制御回路５により対応するタイ
ミングでメモリを制御させるとともに、アクセスされた
プレーンがいずれのプレーンであるかを示す選択信号を
出力するデコーダ８と、ＣＰＵＩのアクセスがプレーナ
・ピクセルであるときに、メモリ制御回路５からのクロ
ックを計数するカウンタ９と、このカウンタ９の計数値
および前記ラッチ回路７のアドレスを加算して変換され
たアドレスを出力する加算器ＩＯとを備えている。

メモリ制御回路５は、ＣＰＵＩのビデオメモリ２へのア
クセスが、プレーナ・ピクセルであるときには、アドレ
ス変換回路４のデコーダの出力により動作してＲＡＳ、
ＣＡＳ等のコントロール信号を出力してビデオメモリ２
を制御するとともに、カウンタ９にクロックを出力して
カウンタ９を動作させるようになっている。このメモリ
制御回路５は、ＣＰＵＩのビデオメモリ２へのアクセス
が、パックド・ピクセルであるときには、従来と同様の
メモリ制御を行う。

データ変換回路６は、８ビツトのレジスタ１１３〜ｌｌ
ｂを８個備えるとともに、アドレス変換回路４のデコー
ダ８からの選択信号に基づいて、ＣＰＵＩがアクセスす
るプレーンに対応するデータを前記レジスタ１ｌａ−１
１ｈに格納されたデータから選択するセレクタ１２を備
えている。このデータ変換回路６によるデータの変換は
、ＣＰＵ１がビデオメモリ２をプレーナ・ピクセルでア
クセスしたときにだけ行われ、ＣＰＵＩがビデオメモリ
２をパックド・ピクセルでアクセスしたときには、この
データ変換回路６を通すことなく処理される。

次に、上記構成を有するコンピュータシステムにおいて
、ＣＰＵＩがビデオメモリ２からデータを読み出す場合
の動作を説明する。

一 先ず、ＣＰＵＩが、ビデオメモリ２をパックド・ピクセ
ルでアクセスしたときには、そのアドレスに基づいて、
アドレス変換回路４のデコーダ８でパックド・ピクセル
であると判別され、メモリ制御回路５は、従来のパック
ド・ピクセルのタイミングでメモリの制御を行い、この
場合には、カウンタ９を動作させない。したがって、カ
ウンタ９の計数値は、０のままであり、ＣＰＵＩがアク
セスしたアドレスが、ラッチ回路７および加算器１０を
介してそのまま出力される。すなわちＣＰＵ１がパック
ド・ピクセルでアクセスしたアドレスは、アドレス変換
されることなく出力されることになる。

このアドレスに従って一゛ビデオメモリ２のデータを読
み出し、データ変換回路６を介することなく、そのまま
ＣＰＵＩに与えることになる。

このように、ＣＰＵＩが、ビデオメモリ２をパックド・
ピクセルでアクセスしたときには、アドレス変換および
データ変換を行うことなく、従来と同様に処理されるこ
とになる。

次に、ＣＰＵＩが、ビデオメモリ２をプレーナ・ピクセ
ルでアクセスしたときには、そのアドレスに基づいて、
アドレス変換回路４のデコーダ８でプレーナ・ピクセル
であると判別され、メモリ制御回路５は、後述のような
タイミングでメモリ制御を行い、この場合には、カウン
タ９を動作させ、カウンタは、０から７までクロックを
計数する。

したがって、このときには、ＣＩ）Ｕｌがプレーナ・ピ
クセルでアクセスしたアドレスは、このカウンタ９の計
数値と順次加算された８つのアドレスに変換されること
になる。

この変換された８つのアドレスに従ってビデオメモリ２
のデータをパックド・ピクセルで順次読み出す。ずなわ
ち、ビデオメモリ２からデータを８回パックド・ピクセ
ルで読み出し、１回毎に読み出される８ピツトのデータ
を、データ変換回路６の８ビツトの各レジスタＩｌａ〜
Ｉｌｂに順次格納する。

つまり、プレーナ・ピクセルとしてビデオメモ１ す２に直接アクセスすることはできないので、パックド
・ピクセルどして８回に分Ｉ：ｌてアクセスするもので
ある。

データ変換回路６ては、このようにして８個の１ノジス
タ１１ａ＝Ｉｌｈに格納されたデータの内、アドレス変
換回路４のデコーダ８からの選択信号に基づいて、ＣＰ
ＵＩがプレーナ・ピクセルでアクセスしたプレーンに対
応ｄ−る８ピツトのデータをセレクタ１２で選択してＣ
Ｐ　Ｕ　Ｉに出力する。

例えば、第３図に示されるように、ＣＰ　Ｕ　Ｉが、ビ
デオメモリ２の斜線を施したプレーン０に対応する８ピ
ツトのデータにプレーナ・ピクセルでアクセスすると、
プレーンＯの前記８ビットのデータを含むように、パッ
クド・ピクセルでビデオメモリ２から８ピツ）・のデー
タを８回読み出１−て各レジスタｌｌａ〜１．１ｈに順
次格納する。したがって、プレーン０の８ピツトのデー
タは、各レジスタＩｌａ〜Ｉｌｈの最初のビットに対応
し、プレーン１の８ビツトのデータは、各レジスタ１．
１．　ａ〜Ｉｌｂの２番目のビットに対応し、以下同様
に、プレーン７の８ビツトのデータは、各レジスタ１１
ａ〜ｌｌｈの８番目のビットに対応したものとなる。

したがって、データ変換回路６のセレクタ１２は、選択
信号に基づいて、プレーンＯに対応する８ビツトのデー
タ、すなわち、各レジスタ１．１ａ〜ｌｌｈの１ビツト
目のデータをＣＰ　Ｕ　１に出力するのである。

このようにして、ＣＰＵＩが、プレーナ・ピクセルで１
回アクセスすると、変換回路３によってパックド・ピク
セルとして８回に分けてアクセスし、アクセスしたデー
タをプレーナ・ピクセルに対応するように変換してＣＰ
　Ｕ　Ｉに与えることになる。すなわち、ＣＰＵＩは、
パックド・ピクセルおよびプレーナ・ピクセルの両モー
ドでビデオメモリ２にアクセスできることになる。

上述の実施例では、データバスのハード構成をパックド
・ピクセルにし、ＣＰＵＩがビデオメモリ２をプレーナ
・ピクセルでアクセスしたときに、アドレスおよびデー
タを変換するように構成した３ けれとも、データバスのハード構成をプレーナ・ピクセ
ルにし、ＣＰ　１．Ｊ　］がビデオメモリ２をパックド
・ピクセルでアクセス１．たときに、アドレスおよびデ
ータを変換するようにしてもよいのは勿論である。

〈発明の効果〉 以］二のように本発明によれば、ＣＰＵがビデオメモリ
にアクセスするモードが、プレーナ・ピクセルまたはパ
ックド・ピクセルのいずれか一方のモードであるときに
、ＣＰＵがアクセスするアドレスを、他方のモードでア
クセスできるアドレスにアドレス変換するとともに、ビ
デオメモリの制御を行い、かつ、アクセスづ”るデータ
を、ビデオメモリへの書き込みあるいは読み出しに応じ
て一方のモートから他方のモードあるいは他方のモード
から一方のモードに対応したデータにデータ変換する変
換回路を設置Ｊているのて、ＣＰＵは、プレーナ・ピク
セルおよびパックド・ピクセルのいずれのモードでもビ
デオメモリをアクセスできることになる。これによって
、文字データおよびグ４ ラブイッグデータが混在するビットマツプデイスプレィ
などにおいては、データの種類の応じてアクセスのモー
ドを切換えることができることになり、ＣＰＵの負担を
軽くすることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
変換回路の構成を示すブロック図、第３図はビデオメモ
リへのアクセスを説明するための図、第４図はビデオメ
モリを示す図、第５図および第６図はパックド・ピクセ
ルおよびプレーナ・ピクセルを説明するための図である
。 １・・・ＣＰＵ、２・・・ビデオメモリ、３・・・変換
回路、４・アドレス変換回路、５・・メモリ制御回路、
６・データ変換回路。

Claims (1)

【特許請求の範囲】
1. （１）ＣＰＵと、表示データを格納するビデオメモリと
   を備え、 前記ＣＰＵの前記ビデオメモリへのアクセスのモードが
   、プレーナ・ピクセルまたはパックド・ピクセルのいず
   れか一方のモードであるときに、前記ＣＰＵが前記一方
   のモードでアクセスするアドレスを、他方のモードでア
   クセスできるアドレスにアドレス変換するとともに、前
   記ビデオメモリの制御を行い、かつ、アクセスするデー
   タを各モードに対応したデータに相互変換する変換回路
   を設けたことを特徴とするコンピュータシステム。