JPS635758B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデイジタル的なメモリ装置に関し、
特に、メモリ素子の読出／書込速度を等化的に引
上げた高速度の読出／書込を可能にすると共に、
シーケンシヤル（高速）読出と同時にランダム
（低速）読出／書込を実行できるメモリ制御装置
に関する。

一般に、電子計算機等の情報処理装置で処理さ
れる文字、図形、画像等のデイジタル信号をデイ
ジタル−アナログ変換器によりアナログ信号に変
換してTV表示装置に表示させるには、デイジタ
ル信号を一旦バツフアメモリに記憶し、その後
TV同期で画像メモリを読出し、TV表示装置に
表示させる方法が、画像メモリの高速性、デイジ
タル処理の容易性等の理由で広く使用されてい
る。ところで、日本標準方式のTV表示装置には
縦512×横512の画素を表示させることができるの
で、１画素の階調を８ビツト（８ビツトを１バイ
トとする）とすると、256Kバイトの画像メモリ
が必要となる。又、赤、緑、青の三原色の画像情
報によりカラーTV表示装置にカラー画像を表示
すると、256Kバイト×３＝768Kバイトもの大容
量の画像メモリが必要となる。更に、TV表示装
置の横方向の有効表示時間は53.5マイクロセカン
ド以下であり、従つて、１画素の表示時間は100
ナノセカンド以下となるために、画像メモリから
表示情報を100ナノセカンド以下という高速度で
読出す必要がある。即ち、画像メモリとして高速
で且つ大容量メモリが必要となる。今日、メモリ
素子は長足の進歩により高速、高密度、廉価にな
つてきたが、100ナノセカンド以下のサイクルタ
イムの性能を有するメモリ素子により前記の如き
画像メモリを構成すると大型計算機なみの極めて
高価なメモリになることは明白である。

従来これを解決する手段として、例えば、
256Kバイトの画像メモリをメモリ容量16Kバイ
トのメモリカード16枚から構成し、各メモリカー
ドから指定されたアドレスのデータを同時に、即
ち並列に読出し、外部にて読出データを選択出
力、即ち並列−直列変換を行つていた。このよう
にすることにより、画像メモリへのサイクルは16
倍となり、極めて廉価なメモリ素子を高速に使用
することが可能となる。

しかるに、上記構成とすると、外部と接続する
読出データの信号線は８本から８×16＝128本と
なる。又、テレビジヨン（TV）カメラ装置等か
らデイジタル化されたデータを画像メモリに書込
む場合には、読出しの場合とは反対に外部にて直
列−並列変換を行う必要があつた。このために、
外部と画像メモリとの間にはアドレス信号線、制
御信号線の他に入出力線とに200本以上のデータ
信号線が必要であり、画像メモリとの接続の複雑
さ、更には、並列−直列変換及び並列−直列変換
を必要とする欠点があつた。

本発明者は、従来の上記欠点を解決する為に研
究し、比較的低速度で廉価なメモリ素子を用いて
並列−直列変換、直列−並列変換回路を外部に設
けることなく高速度な読出し、書込みを可能とし
た画像記憶装置を開発した。その詳細な説明は本
願と同一出願人の出願に係る特願昭52−134493号
明細書に記載されている。

しかしながら、上記明細書に記載された画像記
憶装置には読出データの出力経路はただ一つしか
設けられていない（通常の記憶装置もすべて同様
である）ので、上記記憶装置を画像処理装置用デ
イスプレイ装置の画像記憶装置として使用した場
合には次のような欠点があつた。即ち、一般にこ
の種のカラー画像処理装置に於ては、デイスプレ
イ装置のCRTモニタに画像表示がなされている
ときに、表示されている画像の一部又は全部を変
更したい場合がしばしば発生する。その際には表
示されている画像情報が記憶されている記憶装置
をアクセスすることになるが、先行技術ではこの
アクセスする場合に、そのアクセス時間だけ表示
の為の記憶装置のアクセスを中断する必要があつ
た。そのために、画像の表示を禁止しなければな
らず、その結果、デイスプレイ装置に表示される
画像がちらつくという現象が生じた。

この発明は先行技術に内在する上記欠点を克服
する為になされたものであり、従つてこの発明の
主目的は、メモリの読出データの出力経路を複数
個形成することにより、シーケンシヤルな読出動
作とランダムな読出／書込動作を独立して同時に
実行することを可能とした新規なメモリ制御装置
を提供することにある。

この発明の他の目的は、一単位のメモリに２組
のデータ出力ループを設けることによつて、２組
のデータ処理を同時に独立して実行することがで
きる新規なメモリ制御装置を提供することにあ
る。

この発明の更に他の目的は、高密度で比較的低
速度なメモリ素子を用いて回路構成を簡単にする
ことにより、一般的な読出／書込は勿論、高速度
な読出／書込を可能とした廉価なメモリ制御装置
を提供することにある。

この発明の上記目的は、書込データ信号を後記
ラツチ信号によりラツチする書込データレジスタ
と、この書込データレジスタからの書込信号をア
ドレス信号が指定する番地に記憶するメモリと、
第１のカードアドレス信号が当該メモリカードを
指定している時に第１のカード選択信号を発生す
る第１のデコーダと、前記メモリの前記アドレス
信号が指定した番地から読出された読出信号をラ
ツチし且つ前記第１のカード選択信号により第１
の読出データ信号を第１の読出データバスに出力
する第１の読出データレジスタと、第２のカード
アドレス信号が当該メモリカードを指定している
時に第２のカード選択信号を発生する第２のデコ
ーダと、前記メモリの前記アドレス信号が指定し
た番地からの読出信号をラツチし且つ前記第２の
カード選択信号により第２の読出データ信号を第
２の読出データバスに出力する第２の読出データ
レジスタと、前記第２のカード選択信号に基づく
前記書込データレジスタのラツチ信号により書込
指定を保持し且つ前記書込信号を前記メモリの前
記アドレス信号が指定する番地に後記タイミング
信号により書込を終了した時点で保持を解除する
書込指定保持回路と、この書込指定保持回路の出
力信号とライトイネーブル信号により前記メモリ
の書込タイミング信号を発生するゲート回路とを
含むメモリカードを互いにカードアドレスが異な
るごとくに複数個配設し、前記各第１の読出デー
タレジスタから第１の読出データ信号をシーケン
シヤルに出力すると同時に、前記各第２の読出デ
ータレジスタから第２の読出データ信号をランダ
ム又はシーケンシヤルに出力することを特徴とし
たメモリ制御装置、によつて達成される。

この発明に係るメモリ制御装置は、最近の気象
衛星、資源衛星等のリモートセンシング、医療関
係のコンピユータによるデイジタル画像処理シス
テムにおける会話型処理、その他のデイジタル画
像処理システムの画像解析処理に必要なカラー表
示装置のメモリ制御装置として使用するのに最適
であり、前記した表示画像のちらつきが除去され
ると共に、大型電子計算機に匹敵する大容量メモ
リを必要とする前記メモリとしては高密度で廉価
なMOSICメモリ素子を使用できるためにその効
果は甚大である。

次にこの発明をその良好な一実施例について添
付図面を参照しながら具体的に説明する。

第１図はこの発明に係るメモリ制御装置の一実
施例を示すブロツク構成図である。図に於て、参
照番号１はこの発明に係るメモリ制御装置を示
し、列えば16個のメモリカードＭ０〜Ｍ１５によ
り構成されたメモリ制御装置１には、電子計算機
等の情報処理装置（図示せず）からカードアドレ
ス信号２００、アドレス信号２０１、制御信号２
０６が出力される。前記各信号２００，２０１，
２０６及び書込データ信号はメモリ制御装置１内
でワイヤードオアされて各メモリカードＭ０〜Ｍ
１５に入力される。各メモリカードはシーケンシ
ヤルな第１読出データ信号２０３とランダムな第
２読出データ信号２０３′を有しており、メモリ
制御装置１からのこれらの読出データ信号２０
３，２０３′はメモリ制御装置１内で各メモリカ
ードＭ０〜Ｍ１５の第１、第２読出データ信号２
０３，２０３′がワイヤードオアされて出力され
る。

第２図に第１図に示した各メモリカードＭ１〜
Ｍ１５の一実施例を示す。図に於て、参照番号１
０はメモリを示し、このメモリ１０のアドレス端
子Ａにはアドレスバスからアドレス信号２０１が
直接接続されている。１１は書込データレジスタ
を示し、このレジスタ１１には、書込データ信号
２０２が後記第２カード選択信号１００′により
ANDゲート２２でゲートされた書込データセツ
ト信号１０６によりセツトされる。第１読出デー
タレジスタ１２はメモリ１０からの読出信号２０
５が第１読出データセツト１０４によりセツトさ
れ、後記第１カード選択信号１００により第１読
出データ信号２０３が第１読出データバスに出力
される。FF（フリツプフロツプ）１３及び
NANDゲート３４を含む回路は、制御信号バス
の書込指定信号の指定期間内で発生したラツチ信
号により書込指定を保持し且つ前記制御信号バス
の書込終了信号により前記保持を解除する機能を
有する書込指定保持回路１７を構成する。指定保
持回路１７内のFF１３は、書込指定信号１０１
によりＱ信号１１１が“１”となる可能状態にあ
り、前記ANDゲート２２によりゲートされ且つ
NANDゲート３４によりデートされた書込デー
タセツト信号１０６によりＱ信号１１１は“１”
となる。又、そのＤ端子が常に“０”であるため
に、NANDゲート３０によりゲートされたチツ
プイネーブル信号（これはメモリ１０の読出し及
び書込みを可能にするタイミング信号であり、以
下CE信号と略記する）１０３がCP端子に入力し
た時点でＱ信号１１１は“０”となる。FF１３
は例えばテキサスインスツルメント社製の
SN7474NICを使用することができ、その動作は
デイジタル技術の分野に於て周知である。即ち、
FF１３のＱ信号１１１は書込指定の時に第２デ
コーダ１５により当該メモリカードが選択される
と、書込データセツト信号１０６により“１”と
なり、NANDゲート３０でゲートされたCE信号
１０３により“０”となる。

１４はカードアドレスバスのカードアドレス信
号２００内の第１カードアドレス信号２００′
（この実施例では４ビツトで構成される）を受け、
この第１カードアドレス信号２００′があらかじ
め割当てられたカードアドレスになると、メモリ
カードＭ０〜Ｍ１５の内から１枚のメモリカード
を選択する第１カード選択信号を発生するデコー
ダであり、この第１デコーダ１４はこの実施例で
は各メモリカードＭ０〜Ｍ１５の各第１読出デー
タレジスタ１２にラツチされた読出信号をシーケ
ンシヤル（高速）に読出すときにのみ使用され
る。１５はカードアドレス信号２００内の第２カ
ードアドレス信号２００″（この実施例では４ビ
ツトで構成される）を受け、対応するカードアド
レス信号の時に第２カード選択信号１００′を発
生する第２デコーダであり、この第２デコーダ１
５はこの実施例では書込データ信号２０２を各メ
モリカードＭ０〜Ｍ１５の各書込データレジスタ
１１にシーケンシヤル（高速）及びランダム（低
速）にセツトする場合及び各メモリカードＭ０〜
Ｍ１５の各第２読出データレジスタ１６にラツチ
された読出信号をランダム（低速）に読出す場合
に使用される。

１８は書込指定信号１０１又は読出指定信号１
０２及びFF１３のＱ信号１１１等に基づいて所
定のタイミングで同時書込の場合にはライトイネ
ーブル信号（これは書込みを指定するタイミング
信号であり、以下WE信号と略記する）１０５及
びCE信号１０３を、同時読出の場合にはCE信号
１０３をメモリ１０のWE、CE端子に供給する
論理回路を示す。ただ、この論理回路１８はこの
発明の必須の構成要素ではなく、例えば、
NANDゲート３３の出力１１０の代りに、FF１
３のＱ信号１１１を直接にWE信号１０５が入力
するANDゲート２１の他の入力に印加し、論理
回路１８を省略してもよい。NANDゲート３１
はFF１３のＱ信号１１１が“１”で且つインバ
ータ４８の出力が“１”の時に“０”となる。
NANDゲート３２は書込指定信号１０１、読出
指定信号１０２が“０”で且つ前記第２カード選
択信号１００′が“１”のとき“０”となる。
NANDゲート３３はNANDゲート３１または
NANDゲート３２が“０”となる時に“１”と
なり、また読出信号１０２が“１”となることに
よりインバータ５０で“０”となるために、
NANDゲート３３は“１”となる。ANDゲート
２３はNANDゲート３３が“１”となることに
より、メモリの書込／読出を可能にするCE信号
１０３を信号１０８としてメモリ１０のCE端子
に出力する。メモリの書込みを可能にするWE信
号１０５はANDゲート２１にてNANDゲート３
３の出力でゲートされてメモリ１０のWE端子に
入力される。

メモリ１０は、前記ANDゲート２３の出力信
号１０８及びANDゲート２１の出力信号１０９
により、書込データレジスタ１１からの書込信号
２０４をアドレス信号２０１で指定されるメモリ
１０のアドレスに書込む。また、メモリ１０は、
WE信号１０９がない時に、CE信号１０８によ
りアドレス信号２０１で指定されるアドレスの内
容を読出信号２０５として出力する。

次に第３図のタイムチヤートを参照しながら読
出指定の時の動作を説明する。アドレス信号２０
１が“ｉ”を含む期間Ｐに於て、読出指定信号１
０２によりNANDゲート３３の出力信号１１０
を“１”にするために、CE信号１０３は第１カ
ードアドレス信号200′に関係なく各メモリカード
Ｍ０〜Ｍ１５のメモリ１０のCE端子に入力され
る。それによつて、各メモリカードＭ０〜Ｍ１５
のアドレス信号２０１で指定されるメモリ１０の
ｉアドレスの内容が並列に即ち同時に読出され、
読出信号２０５が出力される。次いで、CE信号
１０３よりもメモリ１０のアクセスタイムを考慮
した遅れを持つた第１読出データセツト信号１０
４が第１読出データレジスタ１２に入力され、前
記各読出信号２０５は対応する各レジスタ１２に
ラツチされる。即ちこの時点に於て、各メモリカ
ードＭ０〜Ｍ１５の第１読出データレジスタ１２
には各メモリ１０のｉアドレスの内容がラツチさ
れたことになる。又、同時に、第１カードアドレ
ス信号２００′が“０”となつてメモリカードＭ
０が選択され、メモリカードＭ０の第１カード選
択信号１００が“１”となるために、メモリカー
ドＭ０の第１読出データレジスタ１２から第１読
出データ信号２０３が第１読出データバスに出力
される。

読出回路（図示せず）内のクロツク信号Ｃによ
り、第１カードアドレス信号２００′は“１”と
なり、その結果、メモリカードＭ１の第１カード
選択信号が“１”となるために、メモリカードＭ
１のレジスタ１２の第１読出データ信号２０３が
第１読出データバスに出力される。以下、逐次ク
ロツク信号により第１カードアドレス信号２０
０′は、第３図のタイムチヤートに見られる如く、
２，３，……１５となり、メモリカードＭ２，Ｍ
３，……Ｍ１５の各第１読出データレジスタ１２
から第１読出データ信号２０３がシーケンシヤル
（高速）に第１読出データバスに出力される。

さて、アドレス信号２０１が“ｉ”の時の読出
データ信号２０３が読出されている最中に、アド
レス信号２０１は“ｊ”を過ぎ“ｉ＋１”とな
り、“ｉ＋１”アドレスの内容を読出すためのCE
信号１０３がメモリ１０に入力する。この時点で
メモリカードのメモリ１０からは“ｉ＋１”アド
レスの読出データ２０５が出力されている。第３
図によつても理解される如く、メモリカード１５
からの読出データ信号２０３が出力され、クロツ
ク信号Ｃの次の時刻になると同時に、第１データ
セツト信号１０４により各メモリカードの第１読
出データレジスタ１２にはメモリ１０の“ｉ＋
１”アドレスの内容がラツチされ、同時に第１カ
ードアドレス信号２００′が“０”となつてメモ
リカードＭ０の読出データ信号２０３が第１読出
データバスに出力され、以下同じ動作が行われ
る。

ここで、各メモリ１０が動作する周期Ｐはクロ
ツク信号Ｃの周期の16倍であるから、クロツク信
号Ｃが100ナノセカンドであつても、周期Ｐは1.6
マイクロセカンドとなり、今日のICメモリにお
いては低速で極めて廉価なメモリを使用すること
ができる。

以上の実施例では、周期Ｐにおいて、第１カー
ドアドレス信号２００′が０，１，２，……１５
と逐次順序良く変化する場合の動作について説明
したが、第１カードアドレス信号はどのように変
化してもよいことは勿論である。

次いで、同じく第３図を参照して前記したシー
ケンシヤルな読出動作と同時に行われるランダム
（低速）な読出／書込動作について説明しよう。
前述した如く、シーケンシヤルな読出が実行され
ている最中にアドレス信号２０１が“ｉ”、“ｊ”、
“ｉ＋１”と変化して行くが、“ｊ”アドレスの時
にCE信号１０３（第３図の破線にて示される）
がメモリ１０のCE端子に印加された際には、
“ｊ”アドレスで指定されたメモリ１０の内容が
同時に読出され、読出信号２０５が出力される。
このCE信号１０３よりもメモリ１０のアクセス
タイムを考慮した遅れを有する第２読出データセ
ツト信号１０４′が第２読出データレジスタ１６
に入力され、それによつて前記読出信号２０５は
前記第２読出データレジスタにラツチされる。こ
の時点に於て、第２カードアドレス信号２００″
はあるカードアドレスを指定し、指定されたメモ
リカードの第２デコーダ１５から第２カード選択
信号１００′を出力しているが、その第２カード
アドレス信号２００″で指定されて選択されたメ
モリカードの第２読出データレジスタ１６だけが
第２カード選択信号１００′により出力イネーブ
ルされることにより、該当する第２読出データレ
ジスタ１６の読出データ信号２０３′が第２読出
データバスに出力される。この第２読出データ信
号２０３′は同一メモリの同一又は異なるアドレ
スにWE信号１０５によつてランダムに書込むこ
ともできる。

ランダムな書込の場合には、第２カードアドレ
ス信号２００″に基づき第２デコーダ１５が発生
する第２カード選択信号１００′によりメモリカ
ードＭ０〜Ｍ１５が選択され、書込データ信号２
０２は第２カード選択信号１００′により書込ダ
ータセツト信号１０６がゲートされて生ずる信号
１０７によつて、該当する書込データレジスタ１
１にセツトされる。次に、第２カードアドレス信
号２００″に基づいてWE信号１０５がゲートさ
れて発生する信号１０９により、該当レジスタの
内容は該当するメモリ１０のアドレス信号２０１
で指定されたアドレスに書込まれる。

次に第４図を参照しつつ書込指定の時のシーケ
ンシヤルな書込動作について説明する。周期Ｐに
於て、書込データセツト信号１０６と共に第２カ
ードアドレス信号２００″は逐次０，１，２，…
…１５と変化する。これにより各メモリカードＭ
０〜Ｍ１５の書込データレジスタ１１には逐次書
込データ信号２０２がラツチされる。又、FF１
３のＱ信号１１１が“１”となる。例えば、メモ
リカードＭ２のＱ信号１１１は矢印５１で示す時
点で“１”となり、メモリ、カード１５のＱ信号
１１１は矢印５２で示す時点で“１”となる。周
期Ｐの後半において、即ち、第２カードアドレス
信号２００″が８〜15の期間において、インバー
タ４８の出力は“１”となり、このインバータに
よりNANDゲート３０，３１の一方の入力は
“１”となる。

NANDゲート３１の他方の入力であるＱ信号
１１１は前述の如く“１”となつているために、
NANDゲート３１の出力は“０”となり、
NANDゲート３３の出力信号１１０は“１”と
なり、ANDゲート２１，２３に入力するWE信
号１０５、CE信号１０３をメモリ１０に入力可
能ならしめる。この時点でメモリ１０のアドレス
信号２０１は“ｉ”となつているために、周期Ｐ
の前半でメモリカードＭ０〜Ｍ７の各書込データ
レジスタ１１にラツチされた書込データ信号２０
２は、周期Ｐの後半で斜線で示すCE信号１０３、
WE信号１０５により、メモリカードＭ０〜Ｍ７
の“ｉ”アドレスに書込まれる。書込み動作が終
了すると、NANDゲート３０でゲートされた矢
印６１で示すCE信号１０３の立下りの時点で、
メモリカードＭ０〜Ｍ７のFF１３のＱ信号は
“０”となる。

一方、周期Ｐの後半ではメモリカードＭ８〜Ｍ
１５の各書込データレジスタ１１には、書込デー
タ信号２０２が逐次ラツチされ、又、FF１３の
Ｑ信号１１１は“１”になる。次の周期Ｐ＋１の
前半において、前記周期Ｐの後半における動作と
同じように、インバータ４８の“１”出力によ
り、NANDゲート３０，３１の入力の一つは
“１”となる。NANDゲート３１の入力のもう一
方のＱ信号１１１は“１”になつているために、
NANDゲート３１の出力は“０”となる。従つ
て、NANDゲート３３の出力信号１１０は“１”
となり、ANDゲート２１，２３に入力するWE
信号１０５、CE信号１０３をメモリ１０に入力
可能ならしめる。しかして、周期Ｐの後半でメモ
リカードＭ８〜Ｍ１５の書込データレジスタ１１
にラツチされた書込データ信号２０２は周期Ｐ＋
１の前半にメモリカードＭ８〜Ｍ１５のメモリ１
０の“ｉ”アドレスに書込まれる。書込動作が終
了すると、NANDゲード３０でゲートされた矢
印６２で示すCE信号の立下りの時点で、即ち、
書込動作終了であるとし、メモリカードＭ８〜Ｍ
１５のFF１３の保持は解除され、Ｑ信号１１１
は“０”となる。以下、順次アドレス信号２０１
が変りながら同じ動作が行われる。

以上の説明では第２カードアドレス信号２０
０″が０，１，２，……１５と０から始まる場合
について説明したが、第２カードアドレス信号２
００″はどのアドレスから開始しても、又、どの
アドレスで終了してもかまわない。即ち、書込指
定の時には、第２カードアドレス信号２００″に
より第２カード選択信号１００′が発生して、FF
１３のＱ信号１１１が“１”の時にのみ、メモリ
１０に対して書込み動作が行われる。

第３図からも明らかなように、各メモリ１０が
動作する周期Ｐは書込データセツト信号１０６の
周期の16倍であるから、書込データセツト信号１
０６の周期が100ナノセカンドであつても周期Ｐ
は1.6マイクロセカンドとなる。

以上の実施例におけるメモリ１０としては、チ
ツプイネーブル（CE）信号を用いる型式のもの
にて説明したが、CE信号不用の場合には、
NANDゲート３０の入力としてインバータ４８
の出力信号と、ライトイネーブル（WE）信号を
加えれば、同様に目的を達成できるものであり、
いずれの場合にも書込動作終了信号として信号の
立下りが用いられクロツクとなりFF１３の保持
を解除しＱ信号１１１を“０”とする。

近年、デイジタル画像処理システムには大容量
の画像記憶装置が使用され、その入力装置として
TVカメラ等の高速度なデータ入力装置が使用さ
れる。又、カラーTVモニタが不可決な出力装置
として多く使用されて来た。

この発明によれば、まさにこれらの用途に合つ
た高速動作をするメモリ制御装置を極めて廉価に
提供することができ、特に、この発明を前記の如
きデイジタルカラー画像処理システムのCRTデ
イスプレイ装置に適用した場合には、シーケンシ
ヤルな読出動作とランダムな読出／書込動作を独
立して同時に実行できるので、画像表示を続行し
たままでその表示している表示内容を種々の目的
に従つて変更することが可能となり、従来の如く
表示画像がちらつくことは全く除去される。

この発明によれば、また、一単位のメモリに複
数組（以上の実施例では２組）のデータ出力経路
が形成されるので、独立した複数系統の高速デー
タ転送用データバツフア、その他としても使用す
ることができる。

以上この発明はその最も好ましい実施例につい
て説明されたが、それは単なる例示的なものであ
り、ここで説明された実施例によつてのみこの発
明が限定されるものではなく、その範囲から逸脱
することなくこの発明は種々の変更を加えて実施
することができる。例えば、第２読出データレジ
スタ１６に第１読出データレジスタ１２と同じ第
１読出データセツト信号１０４を印加することに
より、同一又は違つたシーケンスでシーケンシヤ
ル読出動作を同時に実行することも可能である
し、また、第１及び第２読出データレジスタと並
列に更に第３、第４、……レジスタを設け、同様
の動作を実行させることもできる。更にまた、第
２読出データレジスタ１６はバスドライバとして
もよい。

【図面の簡単な説明】

第１図はこの発明に係るメモリ制御装置の一実
施例を示す概略ブロツク構成図、第２図はこの発
明の構成単位であるメモリカードの一実施例を示
すブロツク構成図、第３図はシーケンシヤル読出
及びランダム読出／書込動作の場合におけるタイ
ムチヤート、第４図はシーケンシヤル書込動作の
場合におけるタイムチヤートである。 １……メモリ制御装置、Ｍ０〜Ｍ１５……メモ
リカード、１０……メモリ、１１……書込データ
レジスタ、１２……第１読出データレジスタ、１
３……フリツプフロツプ、１４……第１デコー
ダ、１５……第２デコーダ、１６……第２読出デ
ータレジスタ、１７……書込指定保持回路、１８
……論理回路、１００……第１カード選択信号、
１００′……第２カード選択信号、１０１……書
込指定信号、１０２……読出指定信号、１０３…
…CE信号、１０４……第１読出データセツト信
号、１０４′……第２読出データセツト信号、１
０５……WE信号、１０６……書込データセツト
信号、１０７……書込データラツチ信号、１０８
……CEタイミング信号、１０９……書込（WE）
タイミング信号、１１１……FF１３のＱ信号、
２００……カードアドレス信号、２００′……第
１カードアドレス信号、２００″……第２カード
アドレス信号、２０１……アドレス信号、２０２
……書込データ信号、２０３……第１読出データ
信号、２０３′……第２読出データ信号、２０４
……書込信号、２０５……読出信号。

Claims (1)

【特許請求の範囲】
1. １ 書込データ信号を後記ラツチ信号によりラツ
   チする書込データレジスタと、この書込データレ
   ジスタからの書込信号をアドレス信号が指定する
   番地に記憶するメモリと、第１のカードアドレス
   信号が当該メモリカードを指定している時に第１
   のカード選択信号を発生する第１のデコーダと、
   前記メモリの前記アドレス信号が指定した番地か
   ら読出された読出信号をラツチし且つ前記第１の
   カード選択信号により第１の読出データ信号を第
   １の読出データバスに出力する第１の読出データ
   レジスタと、第２のカードアドレス信号が当該メ
   モリカードを指定している時に第２のカード選択
   信号を発生する第２のデコーダと、前記メモリの
   前記アドレス信号が指定した番地からの読出信号
   をラツチし且つ前記第２のカード選択信号により
   第２の読出データ信号を第２の読出データバスに
   出力する第２の読出データレジスタと、前記第２
   のカード選択信号に基づく前記書込データレジス
   タのラツチ信号により書込指定を保持し且つ前記
   書込信号を前記メモリの前記アドレス信号が指定
   する番地に後記タイミング信号により書込を終了
   した時点で保持を解除する書込指定保持回路と、
   この書込指定保持回路の出力信号とライトイネー
   ブル信号により前記メモリの書込タイミング信号
   を発生するゲート回路とを含むメモリカードを互
   いにカードアドレスが異なるごとくに複数個配設
   し、前記各第１の読出データレジスタから第１の
   読出データ信号をシーケンシヤルに出力すると同
   時に、前記各第２の読出データレジスタから第２
   の読出データ信号をランダム又はシーケンシヤル
   に出力することを特徴としたメモリ制御装置。