JPS58136093A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS58136093A JPS58136093A JP57018356A JP1835682A JPS58136093A JP S58136093 A JPS58136093 A JP S58136093A JP 57018356 A JP57018356 A JP 57018356A JP 1835682 A JP1835682 A JP 1835682A JP S58136093 A JPS58136093 A JP S58136093A
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- Japan
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- video ram
- mode
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- video
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は表示制御装置、具体的にはドツト単位に色指定
可能なＲＧＢ形式のビデオＲＡＭを持った表示制御装置
に関する。
可能なＲＧＢ形式のビデオＲＡＭを持った表示制御装置
に関する。
従来８ビット、１６ビツトマイクロコンピユータを用い
た低価格パーソナルコンピュータニおいて、ＣＲＴ表示
画面に画素数６４０Ｘ２００で、且つ１ドツト単位でＲ
−Ｇ−Ｂ形式の色指定可能な表示を行なう場合、通常ビ
デオＲＡＭといわれる方式が用いられている。
た低価格パーソナルコンピュータニおいて、ＣＲＴ表示
画面に画素数６４０Ｘ２００で、且つ１ドツト単位でＲ
−Ｇ−Ｂ形式の色指定可能な表示を行なう場合、通常ビ
デオＲＡＭといわれる方式が用いられている。
ビデオＲＡＭ方式とは、マルチプレクサとトライステー
トのバッファによりプロセッサユニット（マイクロゾロ
セッサ）とＣＲＴコントローラとがリフレッシュメモリ
（ＲＡＭ ）を共有する方式である。リフレッシ−メモ
リのアドレスラインへのアクセスはマルチプレクサによ
り制御される様になっているので、ＣＲＴコントロー
ラ（同期信号発生回路）とマイクロゾロセ、すのアドレ
スバスとにメモリを切替えることができる３、この切替
えは、マイクロプロセッサからの１本のアドレスライン
をチップセレクトイに号として使用することにより行な
う。
トのバッファによりプロセッサユニット（マイクロゾロ
セッサ）とＣＲＴコントローラとがリフレッシュメモリ
（ＲＡＭ ）を共有する方式である。リフレッシ−メモ
リのアドレスラインへのアクセスはマルチプレクサによ
り制御される様になっているので、ＣＲＴコントロー
ラ（同期信号発生回路）とマイクロゾロセ、すのアドレ
スバスとにメモリを切替えることができる３、この切替
えは、マイクロプロセッサからの１本のアドレスライン
をチップセレクトイに号として使用することにより行な
う。
メモリデータバスはトライステートのバッフアラ続出し
てマイクロプロセッサのデータバスに接続することもで
きる１、また、バッファはマイクロプロセッサのｌルＡ
Ｄ ／ ＷＲＩＴＥ及びチップセレクトのラインによっ
て制御される。
てマイクロプロセッサのデータバスに接続することもで
きる１、また、バッファはマイクロプロセッサのｌルＡ
Ｄ ／ ＷＲＩＴＥ及びチップセレクトのラインによっ
て制御される。
チップセレクトラインがアクティブになると外部システ
ムがＲＡＭを制御することができる。
ムがＲＡＭを制御することができる。
この構成にすると外部システムにはＲＡＭの様に見える
ディスプレイが作り出される。だからビデオＲＡＭとい
う名称が存在する。
ディスプレイが作り出される。だからビデオＲＡＭとい
う名称が存在する。
第１図はビデオＲＡＭ方式による表示制御部の櫃略構成
を示したものである。
を示したものである。
図において、１ａ＋７ｂ＋Ｊｃは表示画素数に対応した
メモリ容鰯を持らそれぞれＲ−Ｇ・Ｂ毎のメモリである
。２はマイクロプロセッサ（図示せず）よシ発せられる
各種コントロール信号であり、これらは制御回路３へ供
給される３゜制御回路３ではこれら信号に基づき、ＲＥ
ＡＤ 。
メモリ容鰯を持らそれぞれＲ−Ｇ・Ｂ毎のメモリである
。２はマイクロプロセッサ（図示せず）よシ発せられる
各種コントロール信号であり、これらは制御回路３へ供
給される３゜制御回路３ではこれら信号に基づき、ＲＥ
ＡＤ 。
Ｖｌ／ＲＩＴＥ 、 ＥＮＡＢＬＥ等のコントロール信
号をライン４．５．６を介してメモリ（Ｊａ〜ｌｃ）へ
供給する。
号をライン４．５．６を介してメモリ（Ｊａ〜ｌｃ）へ
供給する。
同、図中７はアドレスが伝播されるライン、Ｉｌｌ ａ
＋ ８ｂ ） ８ｃはＲ−Ｇ−Ｂ各メモリに対応する
メモリデータ出力ライン、９はビデオイｇ号発生回路で
ある。このビデオ信号発生囲路９よシ出力されるＶＩＤ
ＥＯ信号はＲ−Ｇ −Ｂビデオ出力もしくはコンポノッ
トビデオ出力のいずれでも良い。
＋ ８ｂ ） ８ｃはＲ−Ｇ−Ｂ各メモリに対応する
メモリデータ出力ライン、９はビデオイｇ号発生回路で
ある。このビデオ信号発生囲路９よシ出力されるＶＩＤ
ＥＯ信号はＲ−Ｇ −Ｂビデオ出力もしくはコンポノッ
トビデオ出力のいずれでも良い。
従来、第１図のように構成されたＲ−Ｇ−Ｂ用メモリ（
）ａ〜ｌｃ）は、それぞれ、グロセッサユニソ） （Ｃ
ＰＵ ）が持つメモリ領域に第２図のように割合てられ
る。図において１ｏは、ＣＰＵメモリ領域を示す。１１
，１２．１３は表示画素に対応したＲ−Ｇ−Ｂ用メモリ
領域である。このようにメモリ領域を割り合でた場合に
は以下に列挙する欠点があった。
）ａ〜ｌｃ）は、それぞれ、グロセッサユニソ） （Ｃ
ＰＵ ）が持つメモリ領域に第２図のように割合てられ
る。図において１ｏは、ＣＰＵメモリ領域を示す。１１
，１２．１３は表示画素に対応したＲ−Ｇ−Ｂ用メモリ
領域である。このようにメモリ領域を割り合でた場合に
は以下に列挙する欠点があった。
（１） 高密度の画素を表示させようとした場合ＣＰ
Ｕメモリ領域に占めるビデオＲＡＭの領域が大きくなり
、本来のプログラムやデータ領域が小さくなる。
Ｕメモリ領域に占めるビデオＲＡＭの領域が大きくなり
、本来のプログラムやデータ領域が小さくなる。
（２）１ドツトの色を指定する場合表示すべき色に対応
するＲ−Ｇ−Ｈの複数のビデオＲＡＭをアクセスする必
要があり表示速度が遅い。
するＲ−Ｇ−Ｈの複数のビデオＲＡＭをアクセスする必
要があり表示速度が遅い。
（３）表示画素をＸ、Ｙ座標にて指定する場合、ソフト
ウェアにて、Ｘ、Ｙ座標に対応するメモリ・アドレス・
データを演算する必要があり、表示速度が遅い。
ウェアにて、Ｘ、Ｙ座標に対応するメモリ・アドレス・
データを演算する必要があり、表示速度が遅い。
し発明の目的〕
本発明は上記事情に基づきなされたものであり、少量の
ハードウェアの追加によりプロセッサのメモリ領域の有
効活用をはかると共に高度な画面表示を実現する表示制
御装置を提供することを目的とする３゜ 〔発明の概要〕 本発明はマイクロコンピュータを用いた低価格パーソナ
ルコンピュータにおいて、１ドツト単位で色指定可能な
ＲＧＢ形式のビデオＲＡＭの画面表示のだめのハードウ
ェアに更にメモリマツピング制御回路（第３図１０３，
１０４，１０５゜１０７．１０８）とメモリ・リード／
ライト制御回路（第３図ｘｏ２，１ｏｓ、ｘｏｅ）とを
付加したものである３゜ これにより、従来のビデオＲＡＭ方式より高速な画面表
示を実現する３゜ 〔発明の実施例〕 以下、第３図以降を使用して本発明に関し詳細に説明す
る。
ハードウェアの追加によりプロセッサのメモリ領域の有
効活用をはかると共に高度な画面表示を実現する表示制
御装置を提供することを目的とする３゜ 〔発明の概要〕 本発明はマイクロコンピュータを用いた低価格パーソナ
ルコンピュータにおいて、１ドツト単位で色指定可能な
ＲＧＢ形式のビデオＲＡＭの画面表示のだめのハードウ
ェアに更にメモリマツピング制御回路（第３図１０３，
１０４，１０５゜１０７．１０８）とメモリ・リード／
ライト制御回路（第３図ｘｏ２，１ｏｓ、ｘｏｅ）とを
付加したものである３゜ これにより、従来のビデオＲＡＭ方式より高速な画面表
示を実現する３゜ 〔発明の実施例〕 以下、第３図以降を使用して本発明に関し詳細に説明す
る。
第３図は本発明の実施例を示す！ロック図である。図に
おいて、１０ノはＣＰＵ （図示せず）の持つデータバ
ス、ＩＪ９はアドレスバスである。また、１０２はビデ
オＲＡＭＩＩＩ、１１２゜１１３をアクセスするモード
が設定されるモードレジスタである。モードには、ＣＰ
Ｕによる１Ｇ接アドレス指定とＸ、Ｙ座標指定とがある
。
おいて、１０ノはＣＰＵ （図示せず）の持つデータバ
ス、ＩＪ９はアドレスバスである。また、１０２はビデ
オＲＡＭＩＩＩ、１１２゜１１３をアクセスするモード
が設定されるモードレジスタである。モードには、ＣＰ
Ｕによる１Ｇ接アドレス指定とＸ、Ｙ座標指定とがある
。
１０３は色指定レジスタ、１０４はＹ座標レジスタ、１
０５はＸ座標レジスタである。上記レジスタ１０２．１
０３，１０４．１０５はデータバス１０ノを介してプロ
セッサユニットと接続される。
０５はＸ座標レジスタである。上記レジスタ１０２．１
０３，１０４．１０５はデータバス１０ノを介してプロ
セッサユニットと接続される。
１０６は制御回路である１、制御回路１０６は上記モー
ドレジスタ１０２と色指定レジスタ１０３に設定された
内容に従い、後述するＲＧＢの各ビデオＲＡＭ ７７１
，１１２ 、 Ｊ ７３にＲＥＡＤ ／ＷＲＩＴＥのた
めの制御信号を供給する他、データ出力回路１１０１デ
ータレ・ゾスタ１１４．１１５゜１１６へもタイミング
信号を供給する。
ドレジスタ１０２と色指定レジスタ１０３に設定された
内容に従い、後述するＲＧＢの各ビデオＲＡＭ ７７１
，１１２ 、 Ｊ ７３にＲＥＡＤ ／ＷＲＩＴＥのた
めの制御信号を供給する他、データ出力回路１１０１デ
ータレ・ゾスタ１１４．１１５゜１１６へもタイミング
信号を供給する。
１０７はデコーダであって、Ｘ、Ｙ座標し・ゾスタ１０
４．１０５に設定された値が入力され、これに基きビデ
オＲＡＭアドレスとデータを出力する。 １０ Ｂはビ
デオＲＡＭアクセス制御回路、１０９は座標データとＣ
ＰＵデータとを切替えるダートである。このダート１０
９出力はデータ出力回路１１０へ供給される。
４．１０５に設定された値が入力され、これに基きビデ
オＲＡＭアドレスとデータを出力する。 １０ Ｂはビ
デオＲＡＭアクセス制御回路、１０９は座標データとＣ
ＰＵデータとを切替えるダートである。このダート１０
９出力はデータ出力回路１１０へ供給される。
データ出力回路１１０は□指定されたモードと色により
座標データとメモリデータとを合成して各ビデオＲＡＭ
Ｉ Ｉ １ 、１１２ 、 Ｉ Ｉ Ｊへ供給する３
、このブロックの詳細は後述する。
座標データとメモリデータとを合成して各ビデオＲＡＭ
Ｉ Ｉ １ 、１１２ 、 Ｉ Ｉ Ｊへ供給する３
、このブロックの詳細は後述する。
ビデオＲＡＭ １１１ 、 Ｊ １２ 、７７３にはＲ
・Ｇ−Ｂ毎の画素データが記憶される。、 １１４ 。
・Ｇ−Ｂ毎の画素データが記憶される。、 １１４ 。
１１５．１１６は指定されたアドレスのｌｔＡＭのデー
タをそれぞれ各納するデータレジスタ、１１７はビデオ
信号合成回路である。
タをそれぞれ各納するデータレジスタ、１１７はビデオ
信号合成回路である。
尚、１２１．１２２，１２３はそれぞれビデオＲＡＭ
１７１ 、１１２ 、１７３のコントロール信号、アド
レス、データ信号である。
１７１ 、１１２ 、１７３のコントロール信号、アド
レス、データ信号である。
以下、本発明の動作につき詳細に説明する。
まずＣＰＵがビデオＲＡＭ１１１，１１２．１１３をア
クセスする場合、モードレジスタ１０２にｘ、Ｘ座標指
定か、直接アドレス指定かを指定しておく必要があり、
他の回路はこのレジスタ１０２出力により動作が決めら
れる。また色指定レジスタ１０３により、ＫＧＢビデオ
ＲＡＭＩＩＩ。
クセスする場合、モードレジスタ１０２にｘ、Ｘ座標指
定か、直接アドレス指定かを指定しておく必要があり、
他の回路はこのレジスタ１０２出力により動作が決めら
れる。また色指定レジスタ１０３により、ＫＧＢビデオ
ＲＡＭＩＩＩ。
１１２．１１３がセレクトされる。
第４図にＣＰＵ Ｋよる直接アドレス指定の場合の色指
定レゾスタフ ０ Ｊの内容と、セレクトされるビデオ
ＲＡＭ １１１ 、 Ｊ １２ 、１１ Ｊの状態が示
されている。図如より明らかな如く、Ｒ・Ｇ−Ｂ毎に存
在するＲＡＭＣＰＵアドレス領域においては、２０ノで
示した領域のみ専用しており色指定レジスタ１０３によ
り各ＲＡＭ １１１．１１２゜１１３を切替え、直接ア
クセスされる。
定レゾスタフ ０ Ｊの内容と、セレクトされるビデオ
ＲＡＭ １１１ 、 Ｊ １２ 、１１ Ｊの状態が示
されている。図如より明らかな如く、Ｒ・Ｇ−Ｂ毎に存
在するＲＡＭＣＰＵアドレス領域においては、２０ノで
示した領域のみ専用しており色指定レジスタ１０３によ
り各ＲＡＭ １１１．１１２゜１１３を切替え、直接ア
クセスされる。
次にモードレジスタ１０２がＸ、Ｙ座標指定の場合の動
作を説明する。
作を説明する。
レジスタ１０４，１０５にそれぞれｘ、Ｘ座標が格納さ
れ、ビデオＲＡＭアクセス信号が発生すると、Ｒ−Ｇ−
Ｂ各ビデオＲＡＭ １１１．１１２゜１１３はＸ、Ｙ座
標に対応したアドレスをビデオＲＡＭアクセス制御回路
１０８により受は取り該当するデータを出力する６、そ
して制御回路１０６から発せられるタイミング信号でデ
ータレジスタ１１４，１１５．１１６に各メモリデータ
を取り込む。そして、次に切替回路１０９によりデータ
が切替え出力され、更にデータ出力回路１１０にてＸ座
標の下位数ビットによシ指定されるデータとメモリデー
タとが合成されＲ−Ｇ−Ｂ各々のビデオＲＡＭに１１１
．１１２゜１１３に書き込まれる。上記動作はＸ、Ｙ座
標への書き込み動作であるがＸ、Ｙ座標の色データもデ
ータ出力回路１１０を介して、ＣＰＵデータとすること
が出来る。
れ、ビデオＲＡＭアクセス信号が発生すると、Ｒ−Ｇ−
Ｂ各ビデオＲＡＭ １１１．１１２゜１１３はＸ、Ｙ座
標に対応したアドレスをビデオＲＡＭアクセス制御回路
１０８により受は取り該当するデータを出力する６、そ
して制御回路１０６から発せられるタイミング信号でデ
ータレジスタ１１４，１１５．１１６に各メモリデータ
を取り込む。そして、次に切替回路１０９によりデータ
が切替え出力され、更にデータ出力回路１１０にてＸ座
標の下位数ビットによシ指定されるデータとメモリデー
タとが合成されＲ−Ｇ−Ｂ各々のビデオＲＡＭに１１１
．１１２゜１１３に書き込まれる。上記動作はＸ、Ｙ座
標への書き込み動作であるがＸ、Ｙ座標の色データもデ
ータ出力回路１１０を介して、ＣＰＵデータとすること
が出来る。
岡、８ビツトマイクロコンピユータを用いて本発明を実
施した場合の、画面表示座標とビデオＲＡＭのアドレス
・データとの関係を第５図に示す３．この例ではＸ座標
＝６４０ （＝８ Ｘ８０）。
施した場合の、画面表示座標とビデオＲＡＭのアドレス
・データとの関係を第５図に示す３．この例ではＸ座標
＝６４０ （＝８ Ｘ８０）。
Ｙ座標＝２００としている。
以上説明の如く本発明によれば以下に列挙する種々の効
果が得られる。
果が得られる。
（１） ＲＧＢ方式のカラー表示において、高分解能
画面表示用メモリのＣＰＵメモリ領域に占る割合が１／
３となり、プログラム・データ領域が大きくとれる。。
画面表示用メモリのＣＰＵメモリ領域に占る割合が１／
３となり、プログラム・データ領域が大きくとれる。。
（２）Ｘ、Ｙ座標を直接入力することで高速な画面表示
が実行できる。
が実行できる。
（３） モードレジスタを設置することにより、種々
の方法ヤビデオＲＡＭをアクセスすることができる。
の方法ヤビデオＲＡＭをアクセスすることができる。
（４）従来のビデオＲＡＭ方式に少ない付加回路により
、さらに高速画面表示ができる。。
、さらに高速画面表示ができる。。
（５） ＣＰＵから、ＲＧＢビデオＲＡＭをそれぞれ
直接アクセスできるため、ビデオＲＡＭを表示以外のメ
モリとしても利用できる。
直接アクセスできるため、ビデオＲＡＭを表示以外のメ
モリとしても利用できる。
第１図は従来の表示制御装置の構成例を示すブロック図
、第２図はそのメモリマツプを示す図、第３図は本発明
の実施例を示すブロック図、第４図はそのメモリマツプ
を示す図、第５図は本発明を実施した場合の画面表示座
標とビデオＲＡＭのアドレスデータとの関係を示す図で
ある。 １０２・・・モードレノスタ、１０４，１０５・・・座
標レジスタ、１０６・・・制御回路、１０１・・・デコ
ーダ、１０８・・・ＲＡＭアドレス制御回路、１０９・
・データ切替回路、１１０・・・データ出力回路、１１
１．１１２．１１３・・・ビデオＲＡＭ、 １１４゜
１１５ 、１１６・データレジスタ ＝１１− 第１図 第２図 ≦ ６１２−
、第２図はそのメモリマツプを示す図、第３図は本発明
の実施例を示すブロック図、第４図はそのメモリマツプ
を示す図、第５図は本発明を実施した場合の画面表示座
標とビデオＲＡＭのアドレスデータとの関係を示す図で
ある。 １０２・・・モードレノスタ、１０４，１０５・・・座
標レジスタ、１０６・・・制御回路、１０１・・・デコ
ーダ、１０８・・・ＲＡＭアドレス制御回路、１０９・
・データ切替回路、１１０・・・データ出力回路、１１
１．１１２．１１３・・・ビデオＲＡＭ、 １１４゜
１１５ 、１１６・データレジスタ ＝１１− 第１図 第２図 ≦ ６１２−
Claims (1)
- プロセッサユニットによりコントｑ−ルされ表示画素デ
ータが記憶されるビデオＲＡＭと、このビデオＲＡＭを
使用するにあたりＸ、Ｙ座標もしくはプロセッサユニッ
トによる直接アドレス指定のいずれにより処理するかの
モードが設定されるモードレジスタ、と、上記処理モー
ドに従いビデオＲＡ、’１ｌｌＩへＲＥＡＤ ／ ＷＲ
ＩＴＥのだめの制御信号を供給する制御回路と、上記座
標値もしくはアドレスによりビデオデータが取込まれる
データレジスタと、座標データとプロセッサユニットか
らのデータを上記モードによって切替え、モードによっ
ては上記データレジスタに設定されたデータならびに上
記座標値の一部ビットにより指定されるデータとを合成
し上記ビデオＲＡＭへ供給する回路とを具備することを
特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018356A JPS58136093A (ja) | 1982-02-08 | 1982-02-08 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57018356A JPS58136093A (ja) | 1982-02-08 | 1982-02-08 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136093A true JPS58136093A (ja) | 1983-08-12 |
Family
ID=11969405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57018356A Pending JPS58136093A (ja) | 1982-02-08 | 1982-02-08 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58136093A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079394A (ja) * | 1983-10-06 | 1985-05-07 | カシオ計算機株式会社 | カラ−グラフイツク表示装置 |
| JPS60260989A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | 任意位置へのパタ−ン表示方式 |
| JPH01118193A (ja) * | 1988-09-28 | 1989-05-10 | Hitachi Ltd | 画像メモリのアクセス装置 |
| JPH01124895A (ja) * | 1988-09-28 | 1989-05-17 | Hitachi Ltd | カラー画像表示装置 |
-
1982
- 1982-02-08 JP JP57018356A patent/JPS58136093A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079394A (ja) * | 1983-10-06 | 1985-05-07 | カシオ計算機株式会社 | カラ−グラフイツク表示装置 |
| JPS60260989A (ja) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | 任意位置へのパタ−ン表示方式 |
| JPH01118193A (ja) * | 1988-09-28 | 1989-05-10 | Hitachi Ltd | 画像メモリのアクセス装置 |
| JPH01124895A (ja) * | 1988-09-28 | 1989-05-17 | Hitachi Ltd | カラー画像表示装置 |
| JPH0569434B2 (ja) * | 1988-09-28 | 1993-10-01 | Hitachi Ltd |
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