JPH01124895A - カラー画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層構造の画像メモリを、高速に、読み出し
、書き込む方式に係り、特に、画像メモリの各層に演算
装置を設は図形１画像を高速に処理するに好適な多層構
造をなす画像メモリのアクセス装置に関する。

〔従来技術〕

従来のカラー画像の表示制御装置を第１図と第２図を用
いて説明する。

第１図は、１画素Ｎビットのカラー情報をもつＮ層より
成る画像メモリ４０７，４０８，４０９を各層の画像メ
モリ単位に、マイクロプロセッサなどの制御装置４０１
がアクセスする方式を示したブロック図である。制御装
置４０１は、画像メ□　モリのアドレス信号４０２によ
り画像メモリの１ワードを指定する。アドレス信号４０
２の一部は、データスイッチ４０６からのメモリコント
ロールスイッチ４０５に入力され、制御装置！４０１か
らのメモリコントロール信号４０３と、データライン４
０４はＮ層の画像メモリ４０７，４０８゜４０９のどれ
か一つに接続される。このように指定される１ワードデ
ータは、制御装置４０１のメモリコントロール信号４０
３に従って、読み出し書き込みが行なわれる０画像メモ
リ４０７．４０８゜４０９のデータは、常時、デイスプ
レィコントローラ４１０に読み出され、ＣＲＴなどの表
示装置４１１に表示される。

第２図に、画像単位に画像メモリをアクセスする画像メ
モリの制御回路のブロック図を示す。

制御装置４０１力ζら出るＮビットのデータライン４０
４は、画像メモリの各層４１２，４１３゜４１４に各々
−ビットずつ接続される。アドレス信号４０２は、画像
メモリの各層４１２，４１３゜４１４の一ビットを指定
し、そのＮビットの信号。

即ち、一画素のデータに対し、メモリコントロール信号
４０３によって書き込み、又は、読み出しを行なう。

（発明が解決しようとする課題〕 上記従来技術において、前者のメモリアクセス方式では
、一つの画素を書き込むために画像メモリの層の数、す
なわちＮ回メモリアクセスを行わなければならず、画像
メモリの層の数が増加するに従い処理時間も増大すると
いう欠点があった。

但し、この方式の場合、１ワードを構成するビット数を
Ｗとすると、水平に並んだＷ画素は、やはり、Ｎ回のメ
モリアクセスで行なえるものである。

他方、後者のメモリアクセス方式は、直線を描画する時
の様な場合には有効であるが、塗り潰しなどのラスター
単位の処理には向いていない、なぜならば、画像メモリ
４１２，４１３．４１４は通常デイスプレィコントロー
ラ４１０に読み出されるときは、複数画素分読み出され
、表示装置４１１に表示される。従って、画像メモリの
１つのプレーンに対し、実際にはデータラインが１ビツ
トではなく、複数のビット存在し、画像メモリのアクセ
ス時には、その内、１ビツトしか使用しないため、ラス
ター方向にメモリアクセスを行う時は、同じメモリアド
レスを複数回アクセスすることになり効率が悪いという
問題があった。

本発明の目的は、カラーの画像データを別の場所にコピ
ーするような画像データの読み出し、書き込みを行う際
に、画像メモリの各層が並列に画像データのリード、変
更、ライトを行うことを可能とし１画像メモリの層の数
が増えても画像データを別の場所にコピーする処理時間
が増大しない画像メモリのアクセス装置を提供すること
にある。

〔課題を解決するための手段〕

上記目的は１画像メモリの各層に演算装置を設け、前記
各演算装置内に、複数画素で構成される画像データを゛
保持する第１．第２の画像データ保持手段と、前記第１
．第２の画像データ保持手段に保持した画像データをあ
わせてシフトする手段と、画像データを論理演算する手
段とを設けることにより達成される。

〔作用〕

各演算装置内に設けられた第１．第２の画像データ保持
手段は、連続して読み出された転送元となるソースの画
像データを保持し、シフトする手段は、前記第１．第２
の画像データ保持手段に保持されたソースの画像データ
を転送先となるデイステイネイションの画像データとデ
ータ形式が一致するようシフトし、論理演算手段は、シ
フトされた画像データと転送先となるデイステイネイシ
ョンの画像データとの論理演算を行うことにより。

むだなメモリの参照をすることなくカラーの画像データ
を別の場所にコピーすることができ、画像メモリの層の
数が増えても画像データを別の場所にコピーする処理時
間の増大を防止することができる。

（実施例〕 以下、本発明の一実施例を第３図、第４図および第５図
により説明する。

第３図は、読み出し書き込みのデータ幅が８画素で１０
２４画素Ｘ１０２４画素の二値画像を記憶する画像メモ
リ１と１画像メモリ１の内容をビデオ信号１５１に変換
する並列直列変換器８から成り、第４図の一層の画像メ
モリである例えば。

１０１の構成を示す、制御信号バス４１は、リードライ
ト信号を含み、リードライト信号は画像メモリ１を構成
するメモリ素子のリードライト端子に接続されている。

第４図は１本発明の画像メモリのアクセス装置を実現す
るための、カラー画像の表示装置の構成の一例を示す、
第４図で示した画像メモリ１０１と同一の構成から成る
画像メモリ１０２．・・・。

１ＯＮと、演算装置１１１，１１２．・・・、１１Ｎと
の間は、各々８ビツト幅のローカルデータバス１２１．
１２２．・・・、１２Ｎで接続されている。

制御袋［５と演算装置！１１１，１１２．・・・ＩＩＮ
の間は、８ビツトのデータバス２と、制御信号バス４１
とで結ばれている。データバス２は、その１ビツト目で
ある、データ入出力信号２１が１番目の演算装置１１１
１に、２ビツト目が２番目の演算装置にと、順次、８ビ
ツト目が８番目の演算装置に接続されている。Ｎが９以
上の場合、Ｎビット目のデータは、（Ｎｍｏｄ８）ビッ
ト目の演算装置に接続される。

第５図は、第４図第１番目の演算装置１ｉ１１１の構成
を示す図で、第２番目から第Ｎ番目までの演算装置１１
２．・・・、１１Ｎも同一の構成となっている。演算装
置１１１は、ローカルデータバス１２１上の８ビツトの
データをラッチする第一のレジスタ２０２と、第１のレ
ジスタ２０２の内容をラッチする第二のレジスタ２０３
と、これらの１６ビツトデータを、０から１５ビツトシ
フトして下位８ビツトを出力するバレルシフタ２０４と
、このバレルシフタ２０４の出力とローカルデータバス
１２１上のデータをラッチする第三のレジスタ２０８と
の論理演算を行なう演算器２０５と、その論理演算結果
と、第三のレジスタ２０８の内容とを、ビット単位で選
択するマスクセレクタ２０６と、マスクセレクタ２０６
の出力をラッチし、ローカルデータバス１２１に、接続
される第四のレジスタ２０７と、ローカルデータバス１
２１と、データバス２とのインターフェースを取る第五
の双方向レジスタ２０１から成る。第五の双方向レジス
タ２０１は、１ビツトのデータ入出力信号２１をラッチ
する機能と、その１ビツトデータの４１　Ｑ　ｎ　、　
　１１１　＃によって、８ビツトの”ｏｏｏｏｏｏｏｏ
”か“１１１１１１１１”のいずれかにデータ幅の伸張
を行ない、ローカルデータバス１２１に送出する制御を
行なう機能と、ローカルデータバス１２１上の８ビツト
のデータの内１ビットをラッチする機能と、その１ビツ
トデータを、データ入出力信号２１に送出する制御を行
なう機能とから成り、これは、Ｄタイプのフリップフロ
ップ２個と、８対１のセレクタ１個と３ステートのバッ
ファ９個により容易に構成することができる。

ところで、制御信号バス４１は、前述の画像メモリ１の
リードライト信号１ビツトと、データ入出力信号２１の
１ビツトデータを第５の双方向レジスタ２０１に取り込
む信号１ビツトと取り込んだデータを伸長してローカル
データバス１２１に送出制御する信号１ビツトと、ロー
カルデータバス１２１の８ビツトデータのうちどの１ビ
ツトデータを選択する“かを決める３ビツトデータと、
その選択された１ビツトデータを第五の双方向レジスタ
２０１に取り込む信号１ビツトと。

その取り込んだ１ビツトデータをデータ入出力信号２１
に送出する制−を行う信号１ビツトから成る第五の双方
向レジスタ２０１に対する計７ピツ１−の制御信号２１
３と、 第一のレジスタのラッチ信号２１０と、第二のレジスタ
のラッチ信号２１１と、バレルシフタ２０４のシフト数
を制御する４ビツトの制御信号２１２と、 演算器２０５のファンクション（ＴＴＬ　　ＩＣ７４Ｌ
Ｓ１８１の論理演算モードに従う）を決める４ビツトの
制御信号２１４と、マスクセレクタ２０６の各入力のビ
ット単位の選択を制御する８ビツトの制御信号２１５と
、 第三のレジスタ２０８のラッチ信号２１７と、第四のレ
ジスタ２０７のラッチ信号１ビツトと、その取り込まれ
ているデータとをローカルデータバス１２１に送出制御
する信号１ビツトから成る計２ビットの第四のレジスタ
２０７の制御信号２１６と、から成る。これらの制御信
号バス４１のうち、制御信号２１３の中の第五の双方向
レジスタ２０１のデータをローカルデータバス１２１へ
送出制御する信号と、ローカルデータバス１２１の８ビ
ツトデータのうちどの１ビツトを選択するかを決める３
ビツトテータと、そみ信号を第五の双方向レジスタ２０
１へ取り込む信号、そして、ラッチ信号２１０，２１１
，２１７および制御信号２１２，２１４，２１５，２１
６は、各演算装置１１１，１１２．・・・、ＩＩＮに全
て共通に接続されでいる。また、制御信号バス４１のう
ち、制御信号２１３の中のデータ入出力信号２１を、第
五の双方向レジスタ２０１に取り込む信号と、第五の双
方向レジスタ２０１の内容を、データ入出力信号２１へ
送出制御する信号とは、画像メモリ数Ｎが８以下の時は
、他の制御線と同様に、各演算装置１１１，１１２．・
・・、１１Ｎに共通に接続される。Ｎが８を越えた場合
は、８ごとに、これらの２信号は（Ｎ−１）／８＋１を
越えない最も大きい整数個に分割される。゛すなわち、
制御装置５が演算装置１１１，１１２．・・・、１１Ｎ
の第五の双方向レジスタをアクセスする場合、データバ
ス２が、８ビツトであるため、８個の第五の双方向レジ
スタ単位にアクセスを行なうようにこれら制御信号を分
割する。以下では便宜上Ｎは８以下として説明を行なう
。

さて、第４＠で画面メモリ１０１，１０２．・・・。

１ＯＮから、ビデオ信号１５１，１５２．・・・。

１５Ｎを読み出し、カラー変換回路１３によってカラー
ビデオ信号１４に変換し、カラーＣＲＴ６に、カラー画
像を表示する操作は以下の様に行う。

まず、画像メモリからのシリアルデータ１５１゜１５２
、・・・、１５Ｎは、ＣＲＴ制御装置７（詳細は、日立
マイクロコンピュータシステムデバイスデータブック内
のＨＤ　４６５０５の項を参照）からの表示アドレス７
１をセレクタ９を介して、画像メモリのアドレス信号９
１で１画像メモリに与え、読み出された各画像メモリの
画像データを並列直列変換器８によって直列データに変
換して得られる。

得られるＮビットデータは、１画素の色コードであり、
カラー変換回路１３に入力され、ＲＧＢのビデオ信号１
４に変換される。このビデオ信号１４と、ＣＲＴ制御装
！！７から出力される周期信号７２がカラーＣＲＴ６に
送出され、カラー画像がＣＲＴ上に表示される。

以下に、制御装置５が、演算装置１１１，１１２゜・・
・、１１Ｎを介し石、画面メモリ１０１，１０２゜・・
・、１ＯＮ内の画像メモリ１をアクセスする方式につい
て述べる。

まず１画像メモリのあるＮビットから成る１画素分の情
報をデータバス２にもってくるためには、制御装置５が
アドレスバス３に、読み出そうとする画素の含まれる画
像メモリのアドレスを送出し、アドレス選択信号４２を
アドレスバス３側に設定する。次に、制御信号２１３の
８ビツトデータから１ビツトを選択する３ビツトの信号
に、読み出そうとする画像が、読み出された８画素の何
番目かを設定し、上記制御信号２１３のローカルデータ
バス１２１からのデータを取り込むラッチ信号を与える
。また同時に、制御信号２１３のデータ入出力信号２１
への送出制御信号により、第五の双方向レジスタ２０１
に取り込んだ目的の画素情報がデータバス２に送出され
る。

次に、Ｎビットの画素情報を画像メモリ上のある点に書
き込むには、まず、制御表＠５が、データバス２の上に
書き込もうとする画素情報を送出し、制御信号２１３に
よって第五の双方向レジスタ２０１に取り込む。取り込
まれた１ビツトデータは、８ビツトのデータに伸長され
同制御信号２１３によりローカルデータバス１２１に送
出され、制御信号２１０により第一レジスタ２０２に取
り込む。そして、バレルシフタの４ビツトの制御信号２
１２をシフト数０として演算器２０５の一方の入力が第
一のレジスタ２０２と同じデータとなるようにする。一
方、制御回路５は、目的の書き込む点の含まれる画像メ
モリ１のアドレスをアドレスバス３に与え、アドレス選
択信号４２をアドレスバス３側に設定し、画像メモリの
データがローカルデータバス１２１に送出された時点で
そのデータを第三のレジスタ２０８にラッチ信号２１７
により取り込む。この時、第五の双方向レジスタ２０１
のローカルデータバスへの出力と。

画像メモリの出力とが競合しないように、制御袋［５は
、アドレス選択信号４２．制御信号２１３を制御する。

また、制御装置５は、書き込む画素情報と、現在画像メ
モリにある書き込もうとする点の画素情報とをどの様な
論理で演算するかを制御信号２１４で与え、書き込もう
とする点が、その点を含む画像メモリのアドレスに対応
する８画素の何番目にある分かを、８ビツトの情報でマ
スクセレクタ２０６の制御信号２１５に与える６例えば
、左から２番目に、書き込む画素があるとすれば、制御
信号２１５は、２進数”０１００００００”という信号
となる。さてマスクセレクタ２０６の出力が確定した後
、制御信号２１６により、マスクセレクタ２０６の出力
を第４のレジスタ２０７に取り込み、ローカルデータバ
ス１２１に取り込んだデータを送出する。制御装置１５
は、制御信号バス４１のリードライト信号をライトとす
ることにより、書き込もうとした点に、与えた画素情報
と。

書き込まれる前にあった画素情報との論理演算結果が書
き込まれる。この処理で制御信号２１５を適当に変える
ことにより、最大８画素まで、同一画像情報を書き込む
ことが可能となる。

次に１画像メモリ上に水平方向に並んだ任意の８画素を
、画像メモリの１つのアドレスに対して指定される８画
素に各画素ごとに論理演算を施して転送する方式につい
て述べる。まず、転送される８画素は、２ワードにまた
がり二つのアドレスで指定される０画面上で左側の１ワ
ードのあるアドレスを、ソースアドレスと呼ぶ、一方、
転送される先の８画素のアドレスをデスティネイション
アドレスと呼ぶ。

制御装置５は、はじめに、ソースアドレスをアドレスバ
ス３に送出し、アドレス選択信号４２をアドレスバス３
側に設定する。ソースアドレスに対応した画像メモリの
データがローカルデータバス２１１に送出された所で、
ラッチ信号２１０により第１のレジスタ２１０に５画像
データを取り込む。これと同時に、制御装置５は、アド
レスバス３に、ソースアドレスに１を加えた（画面上で
右側の）アドレスを送出する。

ソースアドレスに１を加えたアドレスの画像メモリのデ
ータが、ローカルデータバス１２１に送出された所でラ
ッチ信号２１１とラッチ信号２１０により、第一のレジ
スタ２０２の内容を、第二のレジスタ２０３にラッチす
ると同時にローカルデータバス１２１上のデータを、第
一のレジスタ２０２に取り込む。次に、制御装置５は、
制御信号２１２に、転送される８画素の一番左の画素が
、ソースアドレスの８画素の左から何番目にあるがを二
進数で表わした値を４ビツトの信号として与える。また
、□制御信号２１４には、どのような論理演算を行なう
かを設定する。次に、制御装置５は、アドレスバス３に
ディステイネイションアドレスを与え、ローカルデータ
バス１２１に画像メモリのデータが送出された所で、制
御信号２１７により第三のレジスタ２０８に取り込む、
制御信号２１５を全て１１１　Ｊｊにし、演算器２０５
の出力をすべてマスクセレクタ２０６の出力とするよう
に設定し、バレルシフタ２０４の出力と、第三のレジス
タ２０８の論理演算結果が、第四のレジスタ２０７の入
力として確定した後、制御信号２１６により第四のレジ
スタ２０７に、マスクセレクタ２０６の出力を取り込む
と同時に、ローカルデータバス１２１に送出する。そし
て、制御信号パス４１のリードライト信号をライトにす
ることにより、画像メモリ上のソースアドレスと、ソー
スアドレスに１を加えたアドレスの連続する１６６画素
うちの任意の連続した８画素の画像データを。

転送する前にデイステイネイションアドレスに在った８
画素の画像データと論理演算を施した結果が、デイステ
イネイションアドレスに書き込まれる。この処理で、マ
スクセレクタ２０６の制御信号２１５にマスク情報を与
えることにより、マスクのかかった画像の転送を行なう
ことができる。

デイステイネイションが８画素以上の場合には、第一の
レジスタ２０２の内容を、第二のレジスタ２０３にラッ
チすると同時に、更にソースアドレスに１を加えたアド
レスの画像メモリのデータを第一のレジスタ２０２に取
り込むところから繰り返すことにより効率良く画像デー
タを別の場所にコピーすることができる。

このように本実施例によれば、画像メモリごとに、演算
装置を備え、それらが全て並列に単一画像メモリ１をア
クセスすることによって、第１図の従来の方式に比べ画
像メモリの数倍高速な処理が行なえ、第２図に示した方
式に比べ８倍高速となる。また、演算装置に転送元の画
素情報を保持する第一と第二のレジスタ及び、それらを
任意のビット数シフトするバレルシフタと、転送先の画
素情報を保持する第三のレジスタと、バレルシフタの出
力と、第三のレジスタとの論理演算を行なう演算器、演
算器の出力と、第三のレジスタとをビット単位に選択で
きるマスクセレクタと、転送する画素情報を保持する第
四のレジスタを持つことにより１画像メモリ内の画像の
転送が著しく高速となる。

〔発明の効果〕

本発明によれば、多層構造の画像メモリの各画像メモリ
に対し、複数画素より成る画像データを保持する第一、
第二の画像データ保持手段と、前記第一、第二の保持手
段に保持した画像データをあわせてシフトする手段を有
する演算装置を一つずつ持つことにより、各層並列に水
平方向の複数画素で構成される画像データをむだなメモ
リ参照なく、リード、変更、ライト処理が行えるので。

画像メモリの層がふえても、カラーの画像データを別の
場所にコピーする処理時間が一定となる。

【図面の簡単な説明】

第１図は画像メモリの層別にワード単位にアクセスする
表示制御装置のブロック図、第２図は、１画素単位に画
像メモリをアクセスする表示制御装置のブロック図、第
３図は本発明の一実施例のカラー画像の表示制御装置の
１枚の画像メモリの構成図、第４図は本発明の一実施例
のカラー画像の表示制御装置の構成図、第５図は演算装
置のブロック図である。 １・・・画像メモリ、２・・・データバス、３・・・ア
ドレスバス、４１・・・制御信号バス、４２・・・アド
レス選択信号、５・・・制御装置、６・・・カラーＣＲ
Ｔ、７・・・ＣＲＴ制御回路、７１・・・表示アドレス
、７２・・・同期信号、８・・・並列直列変換器、９・
・・セレクタ。 １０１．１０２．・・・、１ＯＮ・・・第１から第Ｎ番
目の画像メモリ、１１１，１１２．・・・、１１Ｎ・・
・第１から第Ｎ番目の演算装置、１３・・・カラー変換
回路、２０４・・・バレルシフタ、２０５・・・演算器
、２０６・・・セレクタ、２０７，２０８，２１０゜２
１１・・・レジスタ、４０１・・・メモリ制御装置、４
０２・・・アドレス信号、４０３・・・メモリコントロ
ール信号、４０４・・・データライン、　４０７．４０
８゜４０９．４１２，４１３，４１４・・・画像メモリ
、４１０・・・ディスブレスコントローラ、４１１・・
・ＣＲＴ。 第１図 地２−図 高３図 躬４０ 第５図

Claims (1)

1. 【特許請求の範囲】 １、カラーの画像データを記憶する多層構造の画像メモ
   リと、前記画像メモリをラスター方向に順次読み出し、
   表示装置に送出する手段と、前記画像メモリのアドレス
   を発生し、前記画像メモリの読み出し、書込みを制御す
   る制御装置から成るものにおいて、 前記画像メモリと、前記画像メモリの読み出し書き込み
   を制御する制御装置の間に、複数画素で構成される前記
   画像データを保持する第１、第２の手段を設け、前記第
   １の画像データ保持手段に保持した画像データを前記第
   ２の画像データ保持手段にセットする構成とし、前記第
   １、第２の画像データ保持手段に保持した画像データを
   あわせてシフトする手段と、前記画像データを論理演算
   する手段とからなる演算装置を、前記画像メモリの各層
   に１つずつ設けたことを特徴とする画像メモリのアクセ
   ス装置。 ２、特許請求の範囲第１項記載の前記論理演算手段は、
   前記シフト手段によりシフトした画像データと、更に別
   のアドレスで読み出された画像データとを論理演算する
   ことを特徴とする画像メモリのアクセス装置。 ３、特許請求の範囲第１項記載の画像メモリのアクセス
   装置において、前記第２の画像データ保持手段は、前記
   第１の画像データ保持手段に新たな画像データが保持さ
   れると前記第１の画像データ保持手段にこれまで保持さ
   れていた画像データをセットすることを特徴とする画像
   メモリのアクセス装置。