JPH0569434B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層構造の画像メモリを、高速に、
読み出し、書き込む方式に係り、特に、画像メモ
リの各層に演算装置を設け図形、画像を高速に処
理するに好適な多層構造をなす画像メモリのアク
セス装置に関する。

〔従来技術〕

従来のカラー画像の表示制御装置を第１図と第
２図を用いて説明する。

第１図は、１画素Ｎビツトのカラー情報をもつ
Ｎ層より成る画像メモリ４０７，４０８，４０９
を各層の画像メモリ単位に、マイクロプロセツサ
などの制御装置４０１がアクセスする方式を示し
たブロツク図である。制御装置４０１は、画像メ
モリのアドレス信号４０２により画像メモリの１
ワードを指定する。アドレス信号４０２の一部
は、データスイツチ４０６からのメモリコントロ
ールスイツチ４０５に入力され、制御装置４０１
からのメモリコントロール信号４０３と、データ
ライン４０４はＮ層の画像メモリ４０７，４０
８，４０９のどれか一つに接続される。このよう
に指定される１ワードデータは、制御装置４０１
のメモリコントロール信号４０３に従つて、読み
出し書き込みが行なわれる。画像メモリ４０７，
４０８，４０９のデータは、常時、デイスプレイ
コントローラ４１０に読み出され、CRTなどの
表示装置４１１に表示される。

第２図に、画像単位に画像メモリをアクセスす
る画像メモリの制御回路のブロツク図を示す。

制御装置４０１から出るＮビツトのデータライ
ン４０４は、画像メモリの各層４１２，４１３，
４１４に各々一ビツトずつ接続される。アドレス
信号４０２は、画像メモリの各層４１２，４１
３，４１４の一ビツトを指定し、そのＮビツトの
信号、即ち、一画素のデータに対し、メモリコン
トロール信号４０３によつて書き込み、又は、読
み出しを行なう。

〔発明が解決しようとする課題〕

上記従来技術において、前者のメモリアクセス
方式では、一つの画素を書き込むために画像メモ
リの層の数、すなわちＮ回メモリアクセスを行わ
なければならず、画像メモリの層の数が増加する
に従い処理時間も増大するという欠点があつた。
但し、この方式の場合、１ワードを構成するビツ
ト数をＷとすると、水平に並んだＷ画素は、やは
り、Ｎ回のメモリアクセスで行なえるものであ
る。

他方、後者のメモリアクセス方式は、直線を描
画する時の様な場合には有効であるが、塗り潰し
などのラスター単位の処理には向いていない。な
ぜならば、画像メモリ４１２，４１３，４１４は
通常デイスプレイコントローラ４１０に読み出さ
れるときは、複数画素分読み出され、表示装置４
１１に表示される。従つて、画像メモリの１つの
プレーンに対し、実際にはデータラインが１ビツ
トではなく、複数のビツト存在し、画像メモリの
アクセス時には、その内、１ビツトしか使用しな
いため、ラスター方向にメモリアクセスを行う時
は、同じメモリアドレスを複数回アクセスするこ
とになり効率が悪いという問題があつた。

本発明の目的は、カラーの画像データを別の場
所にコピーするような画像データの読み出し、書
き込みを行う際に、画像メモリの各層が並列に画
像データのリード、変更、ライトを行うことを可
能とし、画像メモリの層の数が増えても画像デー
タを別の場所にコピーする処理時間が増大しない
画像メモリのアクセス装置を提供することにあ
る。

〔課題を解決するための手段〕

上記目的は、画像メモリの各層に演算装置を設
け、前記各演算装置内に、複数画素で構成される
画像データを保持する第１、第２の画像データ保
持手段と、前記第１、第２の画像データ保持手段
に保持した画像データをあわせてシフトする手段
と、画像データを論理演算する手段とを設けるこ
とにより達成される。

〔作用〕

各演算装置内に設けられた第１、第２の画像デ
ータ保持手段は、連続して読み出された転送元と
なるソースの画像データを保持し、シフトする手
段は、前記第１、第２の画像データ保持手段に保
持されたソースの画像データを転送先となるデイ
ステイネイシヨンの画像データとデータ形式が一
致するようシフトし、論理演算手段は、シフトさ
れた画像データと転送先となるデイステイネイシ
ヨンの画像データとの論理演算を行うことによ
り、むだなメモリの参照をすることなくカラーの
画像データを別の場所にコピーすることができ、
画像メモリの層の数が増えても画像データを別の
場所にコピーする処理時間の増大を防止すること
ができる。

〔実施例〕

以下、本発明の一実施例を第３図、第４図およ
び第５図により説明する。

第３図は、読み出し書き込みのデータ幅が８画
素で1024画素×1024画素の二値画像を記憶する画
像メモリ１と、画像メモリ１の内容をビデオ信号
１５１に変換する並列直列変換器８から成り、第
４図の一層の画像メモリである例えば、１０１の
構成を示す。制御信号バス４１は、リードライト
信号を含み、リードライト信号は画像メモリ１を
構成するメモリ素子のリードライト端子に接続さ
れている。

第４図は、本発明の画像メモリのアクセス装置
を実現するための、カラー画像の表示装置の構成
の一例を示す。第４図で示した画像メモリ１０１
と同一の構成から成る画像メモリ１０２，…，１
０Ｎと、演算装置１１１，１１２，…，１１Ｎと
の間は、各々８ビツト幅のローカルデータバス１
２１，１２２，…，１２Ｎで接続されている。制
御装置５と演算装置１１１，１１２，…１１Ｎの
間は、８ビツトのデータバス２と、制御信号バス
４１とで結ばれている。データバス２は、その１
ビツト目である、データ入出力信号２１が１番目
の演算装置１１１に、２ビツト目が２番目の演算
装置にと、順次、８ビツト目が８番目の演算装置
に接続されている。Ｎが９以上の場合、Ｎビツト
目のデータは、（Nmod8）ビツト目の演算装置に
接続される。

第５図は、第４図第１番目の演算装置１１１の
構成を示す図で、第２番目から第Ｎ番目までの演
算装置１１２，…，１１Ｎも同一の構成となつて
いる。演算装置１１１は、ローカルデータバス１
２１上の８ビツトのデータをラツチする第一のレ
ジスタ２０２と、第１のレジスタ２０２の内容を
ラツチする第二のレジスタ２０３と、これらの16
ビツトデータを、０から15ビツトシフトして下位
８ビツトを出力するバレルシフタ２０４と、この
バレルシフタ２０４の出力とローカルデータバス
１２１上のデータをラツチする第三のレジスタ２
０８との論理演算を行なう演算器２０５と、その
論理演算結果と、第三のレジスタ２０８の内容と
を、ビツト単位で選択するマスクセレクタ２０６
と、マスクセレクタ２０６の出力をラツチし、ロ
ーカルデータバス１２１に、接続される第四のレ
ジスタ２０７と、ローカルデータバス１２１と、
データバス２とのインターフエースを取る第五の
双方向レジスタ２０１から成る。第五の双方向レ
ジスタ２０１は、１ビツトデータ入出力信号２１
をラツチする機能と、その１ビツトデータの
“０”，“１”によつて、８ビツトの“00000000”
か“11111111”のいずれかにデータ幅の伸張を行
ない、ローカルデータバス１２１に送出する制御
を行なう機能と、ローカルデータバス１２１上の
８ビツトのデータの内１ビツトをラツチする機能
と、その１ビツトデータを、データ入出力信号２
１に送出する制御を行なう機能とから成り、これ
は、Ｄタイプのフリツプフロツプ２個と、８対１
のセレクタ１個と３ステートのバツフア９個によ
り容易に構成することができる。

ところで、制御信号バス４１は、前述の画像メ
モリ１のリードライト信号１ビツトと、 データ入出力信号２１の１ビツトデータを第５
の双方向レジスタ２０１に取り込む信号１ビツト
と取り込んだデータを伸長してローカルデータバ
ス１２１に送出制御する信号１ビツトと、ローカ
ルデータバス１２１の８ビツトデータのうちどの
１ビツトデータを選択するかを決める３ビツトデ
ータと、その選択された１ビツトデータを第五の
双方向レジスタ２０１に取り込む信号１ビツト
と、その取り込んだ１ビツトデータをデータ入出
力信号２１に送出する制御を行う信号１ビツトか
ら成る第五の双方向レジスタ２０１に対する計７
ビツトの制御信号２１３と、 第一のレジスタのラツチ信号２１０と、 第二のレジスタのラツチ信号２１１と、 バレルシフタ２０４のシフト数を制御する４ビ
ツトの制御信号２１２と、 演算器２０５のフアンクシヨン（TTL
IC74LS181の論理演算モードに従う）を決める４
ビツトの制御信号２１４と、マスクセレクタ２０
６の各入力のビツト単位の選択を制御する８ビツ
トの制御信号２１５と、 第三のレジスタ２０８のラツチ信号２１７と、 第四のレジスタ２０７のラツチ信号１ビツト
と、その取り込まれているデータとをローカルデ
ータバス１２１に送出制御する信号１ビツトから
成る計２ビツトの第四のレジスタ２０７の制御信
号２１６と、から成る。これらの制御信号バス４
１のうち、制御信号２１３の中の第五の双方向レ
ジスタ２０１のデータをローカルデータバス１２
１へ送出制御する信号と、ローカルデータバス１
２１の８ビツトデータのうちどの１ビツトを選択
するかを決める３ビツトデータと、その信号を第
五の双方向レジスタ２０１へ取り込む信号、そし
て、ラツチ信号２１０，２１１，２１７および制
御信号２１２，２１４，２１５，２１６は、各演
算装置１１１，１１２，…，１１Ｎに全て共通に
接続されている。また、制御信号バス４１のう
ち、制御信号２１３の中のデータ入出力信号２１
を、第五の双方向レジスタ２０１に取り込む信号
と、第五の双方向レジスタ２０１の内容を、デー
タ入出力信号２１へ送出制御する信号とは、画像
メモリ数Ｎが８以下の時は、他の制御線と同様
に、各演算装置１１１，１１２，…，１１Ｎに共
通に接続される。Ｎが８を越えた場合は、８ごと
に、これらの２信号は（Ｎ−１）／８＋１を越え
ない最も大きい整数個に分割される。すなわち、
制御装置５が演算装置１１１，１１２，…，１１
Ｎの第五の双方向レジスタをアクセスする場合、
データバス２が、８ビツトであるため、８個の第
五の双方向レジスタ単位にアクセスを行なうよう
にこれら制御信号を分割する。以下では便宜上Ｎ
は８以下として説明を行なう。

さて、第４図で画面メモリ１０１，１０２，
…，１０Ｎから、ビデオ信号１５１，１５２，
…，１５Ｎを読み出し、カラー変換回路１３によ
つてカラービデオ信号１４に変換し、カラー
CRT６にカラー画像を表示する操作は以下の様
に行う。

まず、画像メモリからのシリアルデータ１５
１，１５２，…，１５Ｎは、CRT制御装置７
（詳細は、日立マイクロコンピユータシステムデ
バイスデータブツク内のHD46505の項を参照）
からの表示アドレス７１をセレクタ９を介して、
画像メモリのアドレス信号９１で、画像メモリに
与え、読み出された各画像メモリの画像データを
並列直列変換器８によつて直列データに変換して
得られる。得られるＮビツトデータは、１画素の
色コードであり、カラー変換回路１３に入力さ
れ、RGBのビデオ信号１４に変換される。この
ビデオ信号１４と、CRT制御装置７から出力さ
れる周期信号７２がカラーCRT６に送出され、
カラー画像がCRT上に表示される。

以下に、制御装置５が、演算装置１１１，１１
２，…，１１Ｎを介して、画像メモリ１０１，１
０２，…，１０Ｎ内の画像メモリ１をアクセスす
る方式について述べる。

まず、画像メモリのあるＮビツトから成る１画
素分の情報をデータバス２にもつてくるために
は、制御装置５がアドレスバス３に、読み出そう
とする画素の含まれる画像メモリのアドレスを送
出し、アドレス選択信号４２をアドレスバス３側
に設定する。次に、制御信号２１３の８ビツトデ
ータから１ビツトを選択する３ビツトの信号に、
読み出そうとする画像が、読み出された８画素の
何番目かを設定し、上記制御信号２１３のローカ
ルデータバス１２１からのデータを取り込むラツ
チ信号を与える。また同時に、制御信号２１３の
データ入出力信号２１への送出制御信号により、
第五の双方向レジスタ２０１に取り込んだ目的の
画素情報がデータバス２に送出される。

次に、Ｎビツトの画素情報を画像メモリ上のあ
る点に書き込むには、まず、制御装置５が、デー
タバス２の上に書き込もうとする画素情報を送出
し、制御信号２１３によつて第五の双方向レジス
タ２０１に取り込む。取り込まれた１ビツトデー
タは、８ビツトのデータに伸長され同制御信号２
１３によりローカルデータバス１２１に送出さ
れ、制御信号２１０により第一レジスタ２０２に
取り込む。そして、バレルシフタの４ビツトの制
御信号２１２をシフト数０として演算器２０５の
一方の入力が第一のレジスタ２０２と同じデータ
となるようにする。一方、制御回路５は、目的の
書き込む点の含まれる画像メモリ１のアドレスを
アドレスバス３に与え、アドレス選択信号４２を
アドレスバス３側に設定し、画像メモリのデータ
がローカルデータバス１２１に送出された時点で
そのデータを第三のレジスタ２０８にラツチ信号
２１７により取り込む。この時、第五の双方向レ
ジスタ２０１のローカルデータバスへの出力と、
画像メモリの出力とが競合しないように、制御装
置５は、アドレス選択信号４２、制御信号２１３
を制御する。また、制御装置５は、書き込む画素
情報と、現在画像メモリにある書き込もうとする
点の画素情報とをどの様な論理で演算するかを制
御信号２１４で与え、書き込もうとする点が、そ
の点を含む画像メモリのアドレスに対応する８画
素の何番目にある分かを、８ビツトの情報でマス
クセレクタ２０６の制御信号２１５に与える。例
えば、左から２番目に、書き込む画素があるとす
れば、制御信号２１５は、２進数“01000000”と
いう信号となる。さてマスクセレクタ２０６の出
力が確定した後、制御信号２１６により、マスク
セレクタ２０６の出力を第４のレジスタ２０７に
取り込み、ローカルデータバス１２１に取り込ん
だデータを送出する。制御装置５は、制御信号バ
ス４１のリードライト信号をライトとすることに
より、書き込もうとした点に、与えた画素情報
と、書き込まれる前にあつた画素情報との論理演
算結果が書き込まれる。この処理で制御信号２１
５を適当に変えることにより、最大８画素まで、
同一画像情報を書き込むことが可能となる。

次に、画像メモリ上に水平方向に並んだ任意の
８画素を、画像メモリの１つのアドレスに対して
指定される８画素に各画素ごとに論理演算を施し
て転送する方式について述べる。まず、転送され
る８画素は、２ワードにまたがり二つのアドレス
で指定される。画面上で左側の１ワードのあるア
ドレスを、ソースアドレスと呼ぶ。一方、転送さ
れる先の８画素のアドレスをデステイネイシヨン
アドレスと呼ぶ。

制御装置５は、はじめに、ソースアドレスをア
ドレスバス３に送出し、アドレス選択信号４２を
アドレスバス３側に設定する。ソースアドレスに
対応した画像メモリのデータがローカルデータバ
ス２１１に送出された所で、ラツチ信号２１０に
より第１のレジスタ２１０に、画像データを取り
込む。これと同時に、制御装置５は、アドレスバ
ス３に、ソースアドレスに１を加えた（画面上で
右側の）アドレスを送出する。

ソースアドレスに１を加えたアドレスの画像メ
モリのデータが、ローカルデータバス１２１に送
出された所でラツチ信号２１１とラツチ信号２１
０により、第一のレジスタ２０２の内容を、第二
のレジスタ２０３にラツチすると同時にローカル
データバス１２１上のデータを、第一のレジスタ
２０２に取り込む。次に、制御装置５は、制御信
号２１２に、転送される８画素の一番左の画素
が、ソースアドレスの８画素の左から何番目にあ
るかを二進数で表わした値を４ビツトの信号とし
て与える。また、制御信号２１４には、どのよう
な論理演算を行なうかを設定する。次に、制御装
置５は、アドレスバス３にデイステイネイシヨン
アドレスを与え、ローカルデータバス１２１に画
像メモリのデータが送出された所で、制御信号２
１７により第三のレジスタ２０８に取り込む。制
御信号２１５を全て“１”にし、演算器２０５の
出力をすべてマスクセレクタ２０６の出力とする
ように設定し、バレルシフタ２０４の出力と、第
三のレジスタ２０８の論理演算結果が、第四のレ
ジスタ２０７の入力として確定した後、制御信号
２１６により第四のレジスタ２０７に、マスクセ
レクタ２０６の出力を取り込むと同時に、ローカ
ルデータバス１２１に送出する。そして、制御信
号バス４１のリードライト信号をライトにするこ
とにより、画像メモリ上のソースアドレスと、ソ
ースアドレスに１を加えたアドレスの連続する16
画素のうちの任意の連続した８画素の画像データ
を、転送する前にデイステイネイシヨンアドレス
に在つた８画素の画像データと論理演算を施した
結果が、デイステイネイシヨンアドレスに書き込
まれる。この処理で、マスクセレクタ２０６の制
御信号２１５にマスク情報を与えることにより、
マスクのかかつた画像の転送を行なうことができ
る。デイステイネイシヨンが８画素以上の場合に
は、第一のレジスタ２０２の内容を、第二のレジ
スタ２０３にラツチすると同時に、更にソースア
ドレスに１を加えたアドレスの画像メモリのデー
タを第一のレジスタ２０２に取り込むところから
繰り返すことにより効率良く画像データを別の場
所にコピーすることができる。

このように本実施例によれば、画像メモリごと
に、演算装置を備え、それらが全て並列に単一画
像メモリ１をアクセスすることによつて、第１図
の従来の方式に比べ画像メモリの数倍高速な処理
が行なえ、第２図に示した方式に比べ８倍高速と
なる。また、演算装置に転送元の画素情報を保持
する第一と第二のレジスタ及び、それらを任意の
ビツト数シフトするバレルシフタと、転送先の画
素情報を保持する第三のレジスタと、バレルシフ
タの出力と、第三のレジスタとの論理演算を行な
う演算器、演算器の出力と、第三のレジスタとを
ビツト単位に選択できるマスクセレクタと、転送
する画素情報を保持する第四のレジスタを持つこ
とにより、画像メモリ内の画像の転送が著しく高
速となる。

〔発明の効果〕

本発明によれば、多層構造の画像メモリの各画
像メモリに対し、複数画素より成る画像データを
保持する第一、第二の画像データ保持手段と、前
記第一、第二の保持手段に保持した画像データを
あわせてシフトする手段を有する演算装置を一つ
ずつ持つことにより、各層並列に水平方向の複数
画素で構成される画像データをむだなメモリ参照
なく、リード、変更、ライト処理が行えるので、
画像メモリの層がふえても、カラーの画像データ
を別の場所にコピーする処理時間が一定となる。

【図面の簡単な説明】

第１図は画像メモリの層別にワード単位にアク
セスする表示制御装置のブロツク図、第２図は、
１画素単位に画像メモリをアクセスする表示制御
装置のブロツク図、第３図は本発明の一実施例の
カラー画像の表示制御装置の１枚の画像メモリの
構成図、第４図は本発明の一実施例のカラー画像
の表示制御装置の構成図、第５図は演算装置のブ
ロツク図である。 １……画像メモリ、２……データバス、３……
アドレスバス、４１……制御信号バス、４２……
アドレス選択信号、５……制御装置、６……カラ
ーCRT、７……CRT制御回路、７１……表示ア
ドレス、７２……同期信号、８……並列直列変換
器、９……セレクタ、１０１，１０２，…，１０
Ｎ……第１から第Ｎ番目の画像メモリ、１１１，
１１２，…，１１Ｎ……第１から第Ｎ番目の演算
装置、１３……カラー変換回路、２０４……バレ
ルシフタ、２０５……演算器、２０６……セレク
タ、２０７，２０８，２１０，２１１……レジス
タ、４０１……メモリ制御装置、４０２……アド
レス信号、４０３……メモリコントロール信号、
４０４……データライン、４０７，４０８，４０
９，４１２，４１３，４１４……画像メモリ、４
１０……デイスプレスコントローラ、４１１……
CRT。

Claims (1)

1. 【特許請求の範囲】 １ カラーの画像データを記憶する多層構造の画
   像メモリと、前記画像メモリをラスター方向に順
   次読み出し表示装置に送出する表示制御部と、表
   示部と、前記画像メモリのアドレスを発生し前記
   画像メモリの読み出し、書き込みを制御する制御
   部から成るものにおいて、 前記画像メモリに記憶された複数画素で構成さ
   れる画像データをワード単位に保持する第１、第
   ２のレジスタを設け、前記第１のレジスタに保持
   した１ワードの画像データを前記第２のレジスタ
   にセツトする構成とし、 前記第１及び第２のレジスタの出力を併せてシ
   フトし、２ワードの画像データから所望の１ワー
   ドの画像データを出力するシフタを有する演算部
   を、前記画像メモリの各層毎に設けたことを特徴
   とするカラー画像表示装置。