JP3085693B2 - 図形処理システム - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、ブロック−書込み図形制御データメモリー
書込みシステム、さらに限定的に言うと、ブロック−書
込み機能を制御する前にデータを経済的に再配列できる
ようにする装置に関する。

「従来の技術」 図形適用業務向けのマイクロプロセッサは、メモリー
ビットマップ間でできるかぎり迅速に画素情報を移動さ
せることができなくてはならない。数多くの画素を１つ
のビットマップに転送しなければならない状況の下で
は、かかる転送はブロック−書込み機能を用いることに
よりスピードアップすることができる。標準的には、各
々のVRAMとカラーレジスタを結びつけ（連関させ）、カ
ラーレジスタにビットを充てんしてVRAMの選択された部
分の望ましいカラー値を決定し、次にVRAMのアドレスビ
ットならびにVRAMへのデータ母線入力の両方を用いてVR
AMの中のカラーレジスタ内の値が表わすカラーが現われ
る場合を見極めることによって、１つのブロック−書込
みが生成される。この技術はデータ母線に同一の画素値
の多数のコピーという負担を負わせることがなく、従っ
て利用可能なメモリー帯域幅を増大し、再びデータ転送
をスピードアップする。

ブロック−書込みを有利に用いることのできる最も単
純な適用業務は、同じ画素値をメモリーの規定の部域内
に転送する充てんである。同様に、いくつかの形のデー
タ拡張も、ブロック−書込み技術の適用に充分適してい
る。従って、ビットマップが圧縮された形で記憶される
場合、１及び０は１つの画素の存在又は不在を表わすこ
とができ、ビットマップを圧縮解除するためブロック−
書込みを用いることができる。標準的には、この種の拡
張は、メモリーを調節するため圧縮された形で記憶され
ることの多い文字字体に対し適用される。

メモリーアクセスは、正規のモードとブロック−書込
みモードで同じ母線を介して行われなくてはならず、
又、１つのモードで書込まれた（又は読取られた）デー
タはもう１つのモードで読取られ（又は書込まれ）るこ
とが可能でなくてはならないことから、問題が生じる。
これは、データがブロック−書込みモードでVRAMSに書
込まれる前に、そのデータの圧縮された表示のビット配
列が正規モードのアクセスとの関係において操作つまり
スウィズルされなくてはならないことから、１つの問題
である。このビット配列の変更は、標準的に圧縮データ
が１つの特定の配列で各マルチビット表示画素を表わす
１つのビットと共に記憶されることから、必要なことな
のである。これらのビットの記憶は、各ビットが相応す
る表示点を表わす状態で、逐次的である。例えば、第１
のビット（ビット０）は、画素位置１を表わす。第２の
ビット（ビット１）は画素位置２を表わし、第３のビッ
ト（ビット２）は画素位置３を表わす。従って、この例
では母線上のビットは、１対１ベースで画素位置を表わ
し、そのため母線ビット位置ゼロは第１の画素のための
データを含み、一方母線位置３は４番目の画素のための
データを含むことになる。しかしながら、連続する画素
が異なるVRAMチップ（又はユニット）内に記憶されるVR
AMの物理的配置のため、データはVRAMへの提示の前に再
配列されなくてはならない。VRAMが、32ビットの幅のデ
ータ母線を伴う幅４ビット（４平面）のものであるケー
スを考えてみる。データ母線は、第１のVRAMに接続され
た母線位置０−３を有し、このVRAMの方は通常の書込み
位置内の第１の画素のビット０−３を制御することがで
きる。スウィズル無しでは、第２の画素を制御すること
を目的とすべき母線ビット位置１（第２の位置）内の圧
縮されたデータは第１のVRAMの第２の入力端子に連結さ
れた状態で終わることになる。なおかかる第１のVRAMの
第２の入力端子は、通常のアクセスでは、必要とされる
第２の画素ではなく第９の画素と結びつけ（連関）され
ている。従って、ブロック−書込みモードで機能してい
る場合、ビット配列の画配置が必要である。

データスウィズルの性質は画素のサイズにより左右さ
れることから、もう１つの問題点に遭遇する。広範な画
素サイズ及びVRAM構成に合わせるには、複数の異なるス
ウィズルを行わなくてはならない。従って、ビデオRAM
のブロック−書込みモードはブロックサイズの正確な倍
数内の部域を充てんするためにのみ合理的に用いられう
ると言うのが正当である。VRAMのブロック−書込み機能
の性質は、いくつかのデータ再配列が達成されないかぎ
り１つのブロック内の画素に対するスクランブリングさ
れた書込みという結果をもたらす。

従って、経済的なやり方でブロック−書込みを達成す
るようデータの有効な操作を可能にするスウィズル配置
に対するニーズが当該技術分野において存在する。

さらに当該技術分野では、いかなるサイズの画素又は
VRAM構成についても用いることのできるスウィズル論理
も必要とされている。

又、当該技術分野においては、ブロック内の各々の画
素に対しての書込みも同様に正確かつ有効に制御するこ
とのできるブロック−書込みモードを用いたシステムを
設計する必要性も存在している。さらに、異なる数のカ
ラー平面について適用可能なシステムに対するニーズも
ある。

「課題を解決するための手段」 数多くの異なるサイズの画素に対して利用可能なスウ
ィズル配置が設計されている。この回路は、ブロック−
書込みアクセス中にVRAMで指定されたデータストリーム
のビットが、スウィズルされなかった場合に通常の書込
み条件の下でそうである場所とは異なる画素の場所をア
クセスしようとするために、スウィズルに対する必要性
が生じるという事実の認識を利用するものである。この
相違は、上述のように、画素が４つ（又はそれ以上）の
ビットを有している状態で、各々のVRAMが１つの画素
（又は１つの画素の一部分）を処理するという事実によ
りひき起こされるビットストリーム内の再配列として考
えることができる。

各画素が４つのビットを有すると仮定し、又各VRAMが
４つのデータ入力径路（画素の各ビットに対して１つの
径路）を有すると仮定すると、圧縮されたデータとVRAM
に対する実際の入力の間には４つのビット位置の分離
（又は再配列）があることになる。この再配列は、スウ
ィズル回路により行なわれる。

従って、圧縮された母線ビット０は、母線ビット１が
事後スウィズル位置４に進むのに対して、事後スウィズ
ル位置０にまで進む。同様にして、圧縮された母線ビッ
ト２は事後スウィズル位置８まで進み、圧縮された母線
ビット３は事後スウィズル位置12にまで進む。これは７
つの圧縮ビット位置について続き、圧縮ビット７は事後
スウィズル位置28まで進む。次の圧縮ビット、ビット８
は、事後スウィズル位置１まで進み、一方圧縮ビット９
は事後スウィズル位置５まで進む。この不連続順序は、
全母線幅について続行する。

画素サイズが８ビットである状況の下では、各々８ビ
ット画素の半分を保持する２つの４ビット幅のVRAMが必
要とされることになる。この状況の下では、このとき、
拡張には異なるアルゴリズムすなわち、８つの位置によ
る圧縮ビットの縦座標位置の再配列が必要である。同一
の画素を含む全てのVRAMに同一の制御信号が与えられな
くてはならないということがわかる。従って、２つのVR
AM画素（例えば８ビット）については、母線の２つの位
置が同じ圧縮ビット値を反映しなくてはならない。

スウィズルを実行するには２つのオプションがある。
１つは、より大きいすなわち64本のリード線の母線を生
成することである。これには、より多くの又はより大き
いVRAM及び母線を制御するための回路が必要である。も
う１つのオプションは、スウィズル回路内に異なる１つ
のスウィズルパターンを有することである。両方の場合
において、圧縮されたデータは、画素が１つ以上のVRAM
内に含まれている場合、１つ以上のVRAMを制御しなくて
はならない。

メモリーアドレッシングは、一連のブロック−書込み
アクセス（例えば大きいスクリーン部域の充てん）を実
行する場合、VRAMに書込まれているより多くのデータ量
に対応するよう調整されなくてはならない。実際、VRAM
に進む４つのデータビットは、ブロック−書込みモード
で４という係数で内部的に拡張させられる。従って、32
ビットのデータ母線が、ブロック−書込みモードでVRAM
の内側で128ビットにまで拡張される。従って、１つの
アドレス可能な場所から次の隣接する場所まで効率よく
進むためには、正規のアドレッシングにおいて行なわれ
るように32ではなく（ビットアドレス単位で）128だけ
アドレスを増分／減分（指示に応じて）させることが必
要である。

１実施例におけるスウィズルオペレーションは、与え
られた各々のビット位置についてのマルチプレクサ機能
の適切な接続により実現されうる。多重化は、必要に応
じて単数又は複数のスウィズル機能と通常（又はストレ
ート・パス）モードのいずれかを選択する。

通常モードならびにブロック−書込みモードの両方で
一貫した形でメモリーアレイに画素を書き込むための機
構を提供していることが、本発明の技術的利点である。

「実施例」 ここで第１図を参照して、本発明の実施例の機能につ
いての実際の詳述へと進展していく前に、標準的な図形
メモリーシステムのメモリー構造の簡単な説明をしてお
くのが適当である。使用できるメモリー構造及びシステ
ムは数多くあるものの、好ましい実施態様においては、
１つのアレイ内で８つのVRAMメモリー200、201などを用
いる第１図に示されているもののような構造を使用する
のが標準的である。各VRAMメモリー又はユニットは、平
面11、12、13及び14を有するものとして処理することの
できる４ビットのデータポートをもっている。各平面の
構成は、その平面に情報を書き込むのに単一のデータリ
ード線が用いられるようなものである。これらのリード
線は、各平面について０、１、２及び３とラベル付けさ
れている。データ母線20のような32ビットのデータ母線
を用いるシステム内には、各々データ母線に接続された
４本のデータリード線を有する８つのVRAMメモリー（う
ち２つが第１図に示されている）がある。

従って、32ビットのデータ母線については、VRAMメモ
リー200の４本のデータリード線はそれぞれデータ母線
リード線０、１、２、３に接続されていることになる。
同様にして、VRAMメモリー201の４本のリード線０、
１、２、３はそれぞれデータ母線リード線４、５、６、
７に接続されている。これは、最後のVRAMのリード線が
母線20のリード線28、29、30、31に接続されるように、
残りの６つのVRAMについても続く。接続部の完全なセッ
トが第２図に示されている。

第１図をひきつづき見ていくと、メモリーは、図形表
示のための画素情報が同じ行内に平面を横切って逐次記
憶されるように配置されている。

１画素システムにつき４ビットを仮定して、次に連続
するVRAMの中に連続する画素が記憶される。このような
状況の下で、画素０はVRAM200内にあり、画素１はVRAM2
01内にくることになる。画素２から７までについての画
素記憶は第１図には示されていないが、第２図に示され
ている。このとき、画素８についての画素情報は、なお
行１中ではあるがその列２内でVRAM200の中に記憶され
ることになる。画素情報のこの配置の利用は、メモリー
からの情報の検索方法を理解することにより、さらに充
分に把握できることだろう。

ひきつづき第１図を参照すると、各々のVRAM平面は、
メモリーの１行から情報をシフトアウトするための逐次
レジスタ16を有している。これらのレジスタからの出力
端子は、データ入力リード線がデータ入力母線に接続さ
れるのと同じ要領でデータ出力母線15に接続される。従
って、メモリーの行、例えば行１からのデータはレジス
タ16内へと移動する。このことは、８つのメモリーアレ
イの各平面について起こる。

一瞬時におけるデータ出力母線15をみると、各シフト
レジスタ内の第１のビットは、母線上にある。従って、
行１が母線に出力されていたと仮定すると、母線はその
リード線０上にメモリー200の行１、ビットA1を有する
ことになる。出力母線15のリード線１はその上に行１ビ
ットB1を有し、リード線２は行１、ビットC1を有し、リ
ード線３はその上に行１、ビットD1を有することにな
る。これらのビットの後には、それぞれリード線４、
５、６、７上のメモリー201、行１、ビットA1、B1、C
1、D1が来る。従って第１の一瞬時において、データ出
力母線15はその上に、画素０を形成する４つのビットと
それに続く画素１を形成する４つのビットと、それに続
く画素２を形成する４つのビットを有することになる。
これは、８つの画素０〜７を形成する32個のビットがデ
ータ出力母線15の連続するリード線上にくるまで続く。
これらのビットは図形表示装置に供給され、シフトレジ
スタは全て１位置だけシフトして、次の８つの画素すな
わち画素８から15についての画素情報を母線に提供す
る。その後このシフトオペレーションは、ライン全体が
シフトアウトされるまで続き、それから出力レジスタへ
のロードのための新しいラインが選択される。

これまで、１画素あたりのビット情報が４ビットであ
ると仮定してきた。画素情報が例えば８ビットでなくて
はならないとすると、そのとき、各画素について４ビッ
トの幅の２つのVRAMを用いなくてはならなくなる。こう
してビットパターンは幾分か変わることになる。本発明
のこの面については、以下にさらに詳しく説明する。同
様に、メモリーのサイズ及び構造が変化し続けるもので
あること、そして図示されているサイズ及び構造は単に
一例にすぎず、本発明は数多くの異なるメモリー構成及
び異なる画素サイズで使用しうるものであることにも留
意されたい。

第２図から第５図までのメモリーの描写は、コンセプ
ト的には第１図に示されているように３次元アレイであ
るものの１次元表示であるということを指摘しておかな
くてはならない。従って、今後、「行」という語は、母
線から一度にアドレスされる画素セットを意味する。

ここで第２図をみてみると、画素８から15が行２にあ
り画素16から23が行３内にあり画素24から31が行４内に
ある一方で、VRAM200から207の最高行内に画素０−７を
制御するための情報が含まれている状態で、完全な8VRA
Mメモリー配置が示されている。この配置は、メモリー
の各追加行について続く。

VRAMメモリーへの通常の書込みオペレーションについ
ては、データ母線20上でデータビットが受けとられる。
母線上の情報の位置が、VRAM内でのデータの記憶場所を
決定する。従って、母線20のリード線０上のビットはVR
AM200のリード線０上へ進む。VRAM200の第１行のアドレ
ス場所も又選択されたと仮定すると、このビット情報は
画素０のビット０と結びつけられた（連関された）状態
になる。これは図形システムの従来の周知のオペレーシ
ョンであり、このオペレーションについてはここではと
り上げない。

データワード21といった一定の与えられたデータワー
ドが縦座標においてビットを有し、データ母線とVRAMの
間の物理的接続及び結びつき（連関）のためVRAM内の適
当なビット位置にこれらのビットが直接転送されるとい
うことを指摘するだけで、本発明を理解するのに充分で
ある。同様に、データワード21の縦座標位置０−３内の
情報が母線20を介して数多くの画素０、８、16、24、32
などの１つに進むことができる。ということにも留意さ
れたい。実際の記憶場所は、ここではその全ては示され
ていないものの当該技術分野では周知のものであるVRAM
に対するその他の並行アドレッシングにより左右され
る。

上述のようなデータの提示方法は、各行について完全
なメモリー書込みサイクル（８画素）と32のデータビッ
トを必要とする。例えば、スクリーン上に背景色を塗り
出さなければならないといったいくつかの状況の下で
は、数多くの画素に同一の情報が書込まれている。VRAM
をロードするブロック−書込み方法はこの状況を処理す
るために考案された。当該技術分野において周知のもの
であるこのオペレーションは、メモリー内の選択された
画素場所への転送のためのビットを含む、VRAM200と合
わせて示されているレジスタ210といった各VRAM上の特
別なレジスタを用いる。これらのビットは、あらゆるブ
ロック−書込みオペレーションの開始に先立ってロード
される。

ブロック−書込みオペレーションの間に、メモリー
は、通常のローディングとは異なる要領でロードされ
る。４本のデータ入力リード線が用いられるが、今度は
各々のビットは、そのVRAM内の特定のメモリー行への特
別なレジスタ−ビットの伝送を制御する。例えば、VRAM
200内で、画素16を変えないままにしながらレジスタ210
からのビットを画素０、８及び24にロードすることが望
まれると仮定しよう。この状況の下では、リード線０、
１、３はその上に論理１を有し、一方リード線２は論理
０を含むことになる。この同じ状況は、相当するVRAMメ
モリー行内の相応する画素の中に情報が転送されるべき
か否かをビットの縦座標位置が決定するという点におい
て、32ビット母線全体について優勢となる。ここが、デ
ータ自体でデータ母線からくる通常のデータローディン
グと異なる点であることがわかる。ブロック−書込みオ
ペレーションについては、データは各々のVRAMと結びつ
けられた特殊なレジスタから来て、データ母線上のビッ
トは、母線のさまざまなリード線上のその位置に応じ
て、オン−オフ又はロード−非ロード制御しか与えな
い。

このオペレーションを制御するデータワードはこのと
き圧縮された書式にあると言われ、そのため各ビットが
１又は０のいずれかである縦座標位置は１つの機能を制
御する。同様に、それぞれオン及びオフを表わす１及び
０が単に一例にすぎず、逆も又真でありうるということ
を指摘しておかなくてはならない。

ここで第３図を参照すると、圧縮されたデータワード
31は、ワード内のデータの縦座標位置に応じてさまざま
な画素を制御するためVRAMに提示されなくてはならない
縦座標位置０−31を有することがわかる。従って、画素
０は圧縮されたデータビット０により制御され、画素１
は圧縮データビット１により制御されることになる。こ
のようにして、圧縮データビット31はこのとき画素31を
制御しなくてはならない。これは言うは易しいが行なう
のはむずかしいことである。

画素０は、圧縮ビット０に接続されているVRAM200の
リード線０により制御されているため、容易である。し
かしながら、圧縮データワード39の位置１内のビットが
問題を開始する。第２図において、この非圧縮ビットは
VRAM200のピン１に接続されている。しかしながら、上
述のように、圧縮データ縦座標位置１内のビットは、特
別なレジスタから画素１への情報の書込みを制御するの
に用いられる。一方画素１の方は、VRAM201のリード線
１上の１又は０により制御される。このリード線の方
は、母線20のリード線４に接続されている。第２図及び
第３図を比較すると、１つの状況において、入力データ
ワードのビット位置１は母線20のリード線１へと進むの
に対し、他の状況においてはこれはリード線４へと進む
ということがわかる。従って明らかに、ブロック−書込
みモードにおいてデータ転送を制御するのに圧縮ワード
が用いられる場合ビットの再配列が必要である。

この再配列は、圧縮データ入力端子と実際のデータ母
線の間に介在させられたスウィズル回路32により達成さ
れる。スウィズル回路32は、第２図の状況がそうである
ようにデータが真っ直にその中を流れるように又は、第
３図で必要とされているように或る種のパターンにリー
ド線を再配列するために、プロセッサによって制御され
ている。この配置は情報を再配置するのにプロセッサ時
間を必要としないが、むしろ、メモリー母線配置の物理
的構造に基づく１つのパターンを打ち立て、ブロック−
書込みオペレーションが呼出される毎にこの構造を要求
する。

スウィズル回路はハード配線されていてもよいし又、
プロセッサ内又はプロセッサの外部で制御されるソフト
ウェアであってもよい。

ここで、１画素あたり４つのビットの代りに１画素あ
たり８つのビットを用い32ビットのデータ母線を保持す
ることが望まれる場合を仮定してみよう。同様に、第１
図との関係で記述された１ユニットあたり４つの平面を
もつVRAMをひき続き使用すると仮定する。このような状
況の下で、圧縮ワードからのビットの再配列は、１画素
につき４つだけのビットが用いられた場合のものとは異
なるものとなる。このことは、VRAM200及び201が両者共
画素１の情報を含む一方VRAM202、203が画素１の情報を
含んでいるような第４図において、容易に見られる。

従ってこのとき、再び圧縮されたデータビット０がVR
AM200のリード線０とひき続き結びつけられる一方で、
圧縮されたワードのその他の縦座標位置の全てが母線の
異なるリード線と結びつけられる。例として圧縮ワード
縦座標位置２をとってみる。第３図において、圧縮デー
タワード縦座標位置２は画素２及び母線リード線８と結
びつけられる（連関される）。しかしながら、第４図に
おいては、連関は母線リード線16との連関である。この
ときこれは、異なる画素構成がある場応のシステムのた
めの別々のスウィズルに対する論拠となる。同様に、各
画素の半分は別のVRAM内に含まれているため、両半部分
は同じ圧縮データ制御ビットにより制御される。従って
圧縮されたデータ制御ビットの各々は、一定の与えられ
た画素の一部分を含む付加的なVRAMの各々に対して一度
ずつ複写されなくてはならない。このことも又、各画素
構成に対する異なるスウィズルの論拠となる。

第４図を見ると、圧縮ワードの各々のビットは２つの
VRAM入力端子に接続していることから、圧縮ワードのわ
ずか16のビットのみが32ビット母線構成内のVRAMの全て
を制御することになるということが明らかである。この
問題を解決するための第１のシステムは、32ビット母線
を保持し、32ビットの圧縮ワードの両半部分を用いるた
めに２本の母線サイクルをとる、というものである。も
う１つのオプションは、データ母線を64ビットまで拡張
する圧縮されたワードの32ビット全てを用いることであ
る。

第９図は、好ましい実施態様の４平面及び８平面モー
ドを支持するため出力ビット０、１、及び２に対する必
要なスウィズルを単一のマルチプレクサがいかに達成す
るかの概略図を示している。通常モードでは、マルチプ
レクサ機能は単に入力端子から出力端子まで相応するビ
ット位置を移行させる（すなわち０から０、１から１、
そして２から２）。４平面モード選択については、入力
端子から出力端子への接続は第４図に示されているよう
に行なわれる（０から０、８から８、16から２）。８平
面選択については、接続は第５図に示されているように
行なわれる（０から０、０から４、８から２）。当然の
ことながら、その他のマルチプレクサ機能も、その他の
平面数及び異なる母線組織を支持するために実施するこ
とができる。

好ましい実施例においては、スウィズル機能はマルチ
プレクサハードウェア機能により実行されるが、ソフト
ウェアベースのテーブル索引方法といったその他の手段
も、スウィズル実行のために用いることができる。

第５図を参照すると、１画素あたりに用いられたVRAM
の数に相当する各々のビットを複写することによって圧
縮ワードを拡張すると、その結果、異なるメモリー／画
素構成について同じスウィズル回路を用いることが可能
となる。複写／拡張回路52によって実行されるようなこ
の解決法は、たとえ２つのVRAM内に位置づけられている
場合でも全ての画素ビットに対してカラー情報が提供さ
れなくてはならないことから、一定の与えられた画素の
両方のVRAMを活動化させる効果も有している。

オペレーションの真髄は、複写及び拡張がスウィズル
オペレーションに先立って起こり、こうして両方のオペ
レーションに対して同じスウィズル構成が可能となると
いう事実にある。標準的なオペレーションにおいては、
いずれかの与えられたシステムについて同じ構成が用い
られ、従って唯一図の複写／拡張決定しか行なう必要が
ない。しかしながら、同一のプロセッサにより複数のVR
AMシステム構成が制御され、従って動的制御が必要とな
りうるような状況も発生する可能性がある。これは、ケ
ース毎のベースでのシステムプロセッサの制御の下で機
能するよう複写／拡大回路52を配置することにより容易
に達成することができる。

複写／拡張回路52は、番号を再配列し埋込むことので
きるいかなるタイプのレジスタ回路でもプロセッサでも
良い。これは主プロセッサの制御の下でマイクロコード
によって或いは又特殊なプロセッサによって操作されて
もよいし、又望ましい場合にはホストプロセッサ（上位
演算処理装置）により実行されてもよい。回路52が実行
する機能は、本質的に数学的であり、従って当業者なら
ば望ましい機能を実行するため数多くの配置を容易に考
案することができる。

回路52は、画素／メモリー構成を変更できるようにす
るためレジスタ内のフラグに応答して或いは又受取った
データに応答して動的ベースで複写及び拡張機能を変更
するよう適合可能なシステムであり得る。従って、16ビ
ットの画素サイズ及び第１図に示されているものと同じ
サイズのVRAM（すなわち４ビット）については、各画素
に対し４つのVRAMが使用されることになり、従って拡張
は４ビットだけの拡張となる。この状況の下では、第６
図に示されているように、拡張されたワード61は、この
ワードの縦座標位置０、１、２、３に拡張された圧縮ビ
ット縦座標位置０からのデータを有することになる。こ
の状況において、圧縮された縦座標位置１からのデータ
は、縦座標ビット位置４、５、６、７へと拡張され、同
様に続いて行く。

第７図のチャートから、スウィズル回路の入力端子
０、１、２、３における複写されたデータは出力端子
０、４、８、12へと進むことがわかる。第４図を見る
と、これらの出力端子は、長さが16ビットである場合の
画素０を保持する４つのVRAMであるVRAM200、201、20
2、203へと進むということがわかる。

圧縮されたワードは、いくつのビットが拡張されるか
に関わらず、与えられたいかなるメモリークロックサイ
クルについても32の全てのビットを通して回転されうる
ように、レジスタ内に与えられる。こうして、画素サイ
ズに関係なくシステムの連続動作が可能となる。同様に
こうして、いずれの与えられた画素境界においても開始
及び停止ができるように、メモリー記憶の完全な柔軟性
が得られる。

第７図は、スウィズル回路がスウィズルモードにある
場合のスウィズル回路32の入力端子対出力端子の対応を
示している。各々の入力端子には可能な出力端子が２つ
あることを認めなくてはならない。つまり、図示されて
いるようなスウィズル出力端子と図示していないストレ
ート挿入直通出力端子である。当然のことながら、スト
レート挿入直通出力端子は、入力端子１が出力端子１に
接続され、入力端子２が出力端子２に接続される等々と
いった状態で、出力端子０に接続された入力端子０を有
する。スウィズル回路のストレート挿入直通配置とスウ
ィズル回路のスウィズルモードの間の切換えを行なうた
めに、切換え回路が用いられる。第８図は、位置０及び
１についてレジスタ０及び１が示されているうスウィズ
ル回路32の一実施態様を示している。

第８図に示されているように、入力母線は32本のリー
ド線を有し、出力母線も又32本のリード線を有する。こ
れらのリード線の間には数多くのラッチがあり、そのう
ちの２つ、900及び901が図示されている。各々のラッチ
は、個々の入力母線リード線に接続された単一の入力端
子と、ストレート挿入直通対応及びスウィズル対応に第
７図に従って接続されている２つの出力端子を有してい
る。ラッチは、ロードリード線上で信号が与えられた時
点で入力母線上の情報から直接的な方法でロードする。
ストレート挿入直通オペレーションについては、「正規
の」リード線上に１つの信号が与えられ、ラッチからの
出力は、上述のように、ストレート挿入対応でスウィズ
ル回路を通して真っ直にクロッキングされる。しかしな
がら、スウィズル回路32がスウィズルモードで用いられ
ている場合、「スウィズル」リード線がパルス送りさ
れ、これは出力端子の切換えに役立つ。例えば、ラッチ
901に関して言うと、ストレート挿入モードでは、ラッ
チ901は出力母線のリード１に接続される。しかしなが
らスウィズルモードでは、わかるように、ラッチ１から
のもう１つの出力端子が出力母線のリード線４に接続さ
れる。スウィズル回路32のラッチは全て、各ラッチのス
ウィズル出力リード線が第７図に示されているように出
力母線リード線に接続されるようにこの対応で配線され
ている。この配置により、システムプロセッサの制御の
下でのストレート挿入直通モード又はスウィズルモード
でのスウィズル回路の選択的制御が可能になる。

第８図に示されている回路は、スウィズル回路42に必
要な複数のスウィズルを網羅するよう拡張されうる。こ
の状況の下で、各ラッチから異なる出力端子まで、追加
の制御された出力リード線が拡張することになる。この
モードにおいては、各ラッチからの複数の出力を制御す
べく第２のスウィズル制御信号が拡張する。なお倍数
は、同じ画素情報を含むVRAMの数の関数である。

ここで図示されている回路及び方法は、図形処理シス
テムのブロック−書込みオペレーションの形で記述され
てきたが、これは、物理的適合を制御するのに縦座標調
和が必要とされるその他の数多くの状況の下で用いられ
うる。スウィズル回路及びプロセッサを含む回路群を単
一のチップ内に集積させることも可能であるということ
に留意すべきである。

本記述は、VRAMに関連したブロック−書込みモードに
関してのものであったが、ビデオを支持することを特定
の目的としていないメモリーに対して同じタイプのメモ
リーオペレーションを付加することも可能であるという
ことを理解すべきである。

本発明はその特定の好ましい実施例に関して記述され
ているが、当業者はさまざまな変更及び修正を提案する
ことができ、本発明はかかる変更及び修正を添付のクレ
ームの範囲内に入るものとして包含するものである。

以上の記載に関連して、以下の各項を開示する： （１） データ制御リード線を介してデータビットを中
に記憶するための複数のメモリー（なおかかるメモリー
は通常モード及びブロック−書込みモードにおいてアド
レス可能であり、かかるブロック−書込みモードは圧縮
されたデータワード内のデータにより制御されてい
る）； マルチリード入力及び出力母線（なお、データは外部
供給源からかかる入出力母線上にやってきて、かかる入
力母線の前記リード線から前記出力母線の前記リード線
に対し提示される）； 前記出力母線リード線と前記メモリーデータ制御リー
ド線の間の接続部分； 前記メモリーに対し通常の方法でデータが提示されて
いる場合前記入力母線の前記リード線から前記出力母線
のいくつかのリード線までデータが移行できるように
し、前記入力母線上の圧縮されたデータワードからブロ
ック−書込み方法で前記VRAMにデータが提示されている
場合前記入力母線の前記リード線から前記出力母線のい
くつかのその他のリード線までデータが移行できるよう
にするための再配列回路、 を含んで成る図形処理システム。

（２） 前記再配列回路にはさらに、複数の異なる入力
から出力へのリード線配列を制御するための回路が含ま
れていることを特徴とする、前記１項に記載のシステ
ム。

（３） 前記再配列回路は多重回路であることを特徴と
する前記１項に記載のシステム。

（４） 前記再配列回路には、入力リード線と出力リー
ド線の連関のための索引テーブルを有するメモリーが含
まれていることを特徴とする、前記１項に記載のシステ
ム。

（５） 前記再配列回路には、個々の入力リード線から
多重出力リード線までデータを移行させるための回路が
含まれていることを特徴とする、前記１項に記載のシス
テム。

（６） 前記メモリーはビデオ表示画素データを含んで
いること、又前記最後に記した回路には複数のメモリー
間で分割された単一の画素値を制御する作業が含まれて
いることを特徴とする、前記５項に記載のシステム。

（７） 前記再配列回路は全て単一のチップ内に含み入
れられていることを特徴とする、前記１項に記載のシス
テム。

（８） データ制御リード線を介してデータビットを中
に記憶するための複数のメモリー（なお、かかるメモリ
ーは通常モード及びブロック−書込みモードにおいてア
ドレス可能であり、かかるブロック−書込みモードは圧
縮されたデータワード内のデータにより制御されてい
る）； マルチリード入力及び出力母線（なお、データは外部
供給源からかかる入力母線上にやってきて、かかる入力
母線の前記リード線から前記出力母線の前記リード線に
対し提示される）； を含む図形処理システム内でメモリーアクセスを制御す
る方法において、 前記出力母線リード線と前記メモリーデータ制御リー
ド線の間に接続を打ち立てる段階、 データが通常の方法で前記メモリーにデータが提示さ
れている場合、前記入力母線の前記リード線から前記出
力母線のいくつかのリード線までデータを移行させる段
階、 前記入力母線上の圧縮されたデータワードからブロッ
ク−書込み方法で前記VRAMに対しデータが提示されてい
る場合前記入力母線の前記リード線から前記出力母線の
いくつかのその他のリード線まで移行するようデータを
再配列する段階、 が含まれていることを特徴とする方法。

（９） 前記再配列段階にはさらに、複数の異なる入力
から入力のリード配列を制御する段階が含まれているこ
とを特徴とする、前記８項に記載の方法。

（10） 前記再配列段階には、入力リード線と出力リー
ド線の連関のための索引テーブルを有するメモリーをア
クセスする段階が含まれていることを特徴とする、前記
８項に記載の方法。

（11） 前記再配列段階には、個々の入力リード線から
多重出力リード線までデータを移行させる段階が含まれ
ていることを特徴とする、前記８項に記載の方法。

（12） ｂ個のデータ径路を上に有するデータ母線の個
々のデータ径路に対して前記データワードの前記ビット
を提示するため圧縮されたデータワードのビット位置を
再配列するための回路において、 かかる回路には、一連のメモリーの有限入力端子に対
する提示のための前記圧縮ワードのｂ個のビットを順番
に提供するための提示回路（なお各メモリーはｎ個のデ
ータ入力端子を有し、各入力端子は前記データ母線の前
記ｂ個のデータ径路に順番に接続されている）が含まれ
ていること、 かかる提示は、前記提示回路内の第１のb/n個のデー
タビットの縦座標位置が前記ｎ個のメモリーの各々の第
１のデータ入力端子と結びつけ（連関）されており、前
記提示回路内の第２のb/n個のデータビットの縦座標位
置が前記ｎ個のメモリーの各々の第２のデータビットと
結びつけられ、前記提示回路内の第３のb/n個のデータ
ビットの縦座標位置が前記ｎ個のメモリーの各々の第３
のデータ入力端子と結びつけられ、前記提示回路内の第
４のb/n個のデータビットの縦座標位置が前記ｎ個のメ
モリーの各々の第４のデータ入力端子と結びつけられる
ようなものであること、又 かかる回路にはさらに、前記連関を行なうため前記ｂ
個のデータ母線接続に対する前記ビットの提示中に前記
圧縮ワードの前記ビットを再配置するための再配列回路
が含まれていることを特徴とする回路。

（13） 前記提示は複数の異なる連関でありうること、
及び前記再配列回路はこれらの連関のうちの選択された
いずれかのものを制御可能な形で実行するよう適合させ
られていることを特徴とする、前記12項に記載の回路。

（14） 前記再配列回路は多重回路であることを特徴と
する、前記13項に記載の回路。

（15） 前記再配列回路には、索引テーブルを有するメ
モリーが含まれていることを特徴とする、前記13項に記
載の回路。

（16） 前記再配列回路には、母線拡張回路が含まれて
いることを特徴とする、前記13項に記載の回路。

（17） １つのバンクを形成するため合わせて接続可能
な複数の個々のメモリーユニットを有するメモリーバン
クに対しデータを提示する前にこれらいくつかのデータ
のビット位置を調整するためのシステムにおいて、かか
るデータは、入力母線上の前記データの縦座標位置が前
記メモリーバンクと１対１のベースで対応するように入
力母線上に到達し、前記メモリーユニットは各々、１つ
のバンクを形成しているユニットの数の如何に関わらず
最低から最高まで規定の方法でデータ母線に接続可能で
あるようなシステムであって、かかるシステムには、 前記メモリーバンクが１バンクにつき単一のユニット
を含む場合前記データ母線への前記メモリーユニットの
前記接続に適合するよう前記縦座標位置からの前記ビッ
トを再配列するための回路；及び １つのメモリーバンクを含む付加的な各々のメモリー
ユニットについて各々の縦座標位置からデータを複写
し、複写されたデータをかかる入力母線上の次の最高の
縦座標位置に付加するため、前記再配列回路への提示に
先立ち作動状態になる拡張回路、 が含まれていることを特徴とするシステム。

（18） 前記拡張回路は、時として受けとる情報から作
動状態になることを特徴とする、前記17項に記載のシス
テム。

（19） 単一の画素が複数の前記メモリーユニット内に
記憶された個々のビットを有していることを特徴とす
る、前記17項に記載のシステム。

（20） 前記再配列回路は、複数の入力端子と同様に複
数の出力端子をもつスウィズル回路であり、かかるスウ
ィズル回路には 各々１つの入力端子と単数又は複数の出力端子を制御
する同様に複数のラッチ及び あらゆる瞬間においていずれかの入力端子がどの出力
端子と接続されているかを制御するための回路 が含まれていることを特徴とする、請求項（17）に記載
のシステム。

（21） 図形メモリーシステムのブロック−書込みサイ
クル中に複数のVRAMSを含む図形メモリーに合わせてい
くつかのデータ入力ビットのビット位置を調整するため
のシステムにおいて、前記ブロック−書込みサイクル
は、各々のVRAMとの関係において、かかるVRAM内のアド
レス場所に表示された選択的な画素の場所に書込まれる
べきカラーを表わすカラービットをもつカラーレジスタ
を打ち立てることを特徴としていること、前記VRAMは複
数の平面をもち各々の平面は１つのデータ入力リード線
を有しかかる複数の平面は一緒に作動して１つの画素を
制御すること、前記アドレス選択は、各々のデータ入力
リード線が異なる画素を制御するように前記VRAMの各平
面の前記データ入力リード線上の１又は０のデータビッ
ト及び前記VRAMの通常のアドレスリード線を介した合同
選択として行なわれ、前記データ入力リード線は画素毎
に順次前記母線に接続されていること、 前記データ入力ビットは、かかるビットの各々の縦座
標が同じ縦座標順で前記画素に対する１又は０の提示に
対し作動可能であるように到着すること、 かかるシステムには、前記画素の制御のために用いら
れる前記VRAMSの数に応じた回数だけ前記データビット
全てを複写するための拡張回路が含まれ、かかる拡張回
路は、もとのデータビットから次に高い縦座標位置内に
前記複写されたデータビットを加えることにより前記打
立てられたデータビットを拡張するよう作動すること、
ならびに 前記ブロック−書込み動作を制御するべく提示のため
の拡張の後に前記ビットを再配列するための論理回路が
含まれていること、 を特徴とするシステム。

（22） 前記論理回路は、複数の入力端子と同じ複数の
出力端子を有するスウィズル回路であり、かかるスウィ
ズル回路には、 各々１つの入力端子及び単数又は複数の出力端子を制
御する同じ複数のラッチ、及び あらゆる瞬間においていずれかの入力端子がどの出力
端子と接続されているかを制御するための回路 が含まれていることを特徴とする、前記21項に記載のシ
ステム。

（23） 同じ画素情報を含む前記VRAMSの数を決定し、
かかる決定に応じて前記拡張回路を制御するための回路
がさらに含まれていることを特徴とする、前記21項に記
載のシステム。

（24） 前記拡張回路は、前記図形メモリーが前記画素
を制御するいくつかのVRAMSを伴って構成されている場
合に拡張を制御するために配置されていることを特徴と
する、前記20項に記載のシステム。

（25） 上にｂ本のデータリード線をもつデータ母線の
個々のデータリード線に対して前記データワードの前記
ビットを提示するため、圧縮されたデータワードのビッ
ト位置を再配列するための回路において、前記提示は複
数のモードで行なわれ、かかる提示にはいずれか１つの
メモリー書込みサイクル中に前記母線に対しｂ個のビッ
トを提示することも含まれており、かかる回路は、 一連のメモリーの有限入力端子に対する提示のため前
記圧縮ワードの前記ビットを順に保持するための提示レ
ジスタ（なお各々のメモリーは個々のメモリーユニット
を有し、各ユニットはｎ個のデータ入力端子を有し、各
入力端子は前記データ母線の前記ｂ本のデータリード線
に順次接続されている）を含んでおり、 そのため、第１モードの提示において、メモリーユニ
ットは全て異なるメモリーとして機能し、ここで前記提
示レジスタ内の第１のb/n個のデータビットの縦座標位
置は前記メモリーの各々の第１のデータ入力端子と結び
つけ（連関）されており、前記提示レジスタ内の第２の
b/n個のデータビットの縦座標位置は前記ｎ個のメモリ
ーの各々の第２のデータ入力端子と結びつけられ、前記
提示レジスタ内の第３のb/n個のデータビットの縦座標
位置は前記メモリーの各々第４のデータ入力端子と結び
つけられており、 そのため、第２モードの提示においては、前記メモリ
ーユニットは対として機能し、ここで前記提示レジスタ
内の第１のb/n/2個のデータビットの縦座標位置は前記
メモリー対の各々の第１のデータ入力端子と結びつけ
（連関）されており、前記提示レジスタ内の第２のb/n/
2個のデータビットの縦座標位置は前記メモリー対の各
々の第２のデータ入力端子と結びつけられ、前記提示レ
ジスタ内の第４のb/n/2個のデータビットの縦座標位置
は前記メモリー対の各々の第４の入力端子と結びつけら
れていること、 そして、かかる回路にはさらに、 前記メモリーが前記第２のモードにある場合、そのレ
ジスタ内の次の縦座標位置の中に前記ｂビットの圧縮デ
ータワードのいずれかの縦座標位置からのデータを前記
提示レジスタ内で複写するための拡張回路及び 前記連関を行なうため前記ｂ個のデータ母線接続部に
対する前記ビットの提示中に前記提示レジスタ内で前記
ワードの前記ビットを再配置するための、前記第１及び
第２のモードの両方に共通の再配列回路 が含まれていることを特徴とする回路。

（26） 前記回路にはさらに、前記提示レジスタを通し
てｂ個のビットが循環するよう、前記メモリーが前記第
２のモードにあるとき前記圧縮ワードの前記ビットをシ
フトするための回路が含まれていることを特徴とする、
前記25項に記載の回路。

（27） 図形VRAMのブロック−書込みサイクル中このVR
AMに合わせていくつかのデータ母線入力ビットのビット
位置を調整するための装置において、かかるブロック−
書込みサイクルは、前記VRAM内のアドレス場所に表わさ
れた画素の場所のうちの選択的な場所に書込まれるべき
カラーを表わすカラービットを有するカラーレジスタを
各々のVRAMとの関係において打ち立てることをその特徴
としていること、前記VRAMは複数のメモリーユニットを
有し、各ユニットは複数の平面を有し、各々の平面は１
本のデータ入力リード線を有しておりかかる複数の平面
は一緒に作動して１つの画素を制御すること、前記アド
レス選択は、各データ入力リード線が１つの異なる画素
を制御するように前記VRAMの各平面の前記データ入力リ
ード線上の１又は０データビット及び前記VRAMの通常の
アドレスリード線を介した合同選択として行なわれるこ
と、前記データ入力リード線は画素毎に順次前記母線に
接続されていること、 データビットを打ち立てるための回路（なお、かかる
ビットの各々の縦座標位置は、同じ縦座標順で前記画素
に対し１又は０を提示するよう作動できる）、及び 前記ブロック−書込み動作を制御するため前記打立て
られたビットを再配列するための論理回路、 が含まれていること、 を特徴とする装置。

（28） 前記メモリーユニットのうちのいくつかが単一
の画素を制御すること、及び制御を目的として同じ縦座
標位置のデータビットが前記単一画素の各メモリーユニ
ットに対し提示されること、前記論理回路には、単一画
素を含むメモリーユニットの数に応じて前記データビッ
トを拡張するための回路が含まれていることを特徴とす
る、前記20項に記載の装置。

（29） 前記論理回路は多重回路であることを特徴とす
る、前記21項に記載の装置。

（30） 前記論理回路は索引テーブルを有するメモリー
であることを特徴とする、前記21項に記載の装置。

【図面の簡単な説明】

第１図は、VRAMメモリーの様式化した図である。 第２図は、データ母線に対するVRAMメモリーの接続を示
す図である。 第３図は、データ母線に接続されたスウィズル回路を示
す図である。 第４図及び第５図は、変形スウィズル回路についての部
分的接続を示す図である。 第６図は、４位置拡張を示す図である。 第７図は、全ての状況についてのスウィズル回路交叉接
続を示す図である。 第８図は、スウィズル回路の１実施例を示す図である。 第９図は、いくつかの異なるメモリー構成について用い
られるスウィズル回路の一実施例を示す図である。 200〜207……VRAMメモリー 11、12、13、14……平面 ０〜７、28〜31……リード線 20、15……母線、16……逐次レジスタ 210……レジスタ、32……スウィズル回路 52……複写／拡張回路 900、901……ラッチ。

フロントページの続き (72)発明者 イアン ジェイ シャーロック 英国 ＭＫ40 ２ＳＬ ベッドフォード タヴィストック プレイス アーリン トン コート ２ (72)発明者 リチャード ディー シンプソン 英国 ＭＫ43 ７ＬＳ ベッドフォード カールトン パーヴェナム ロード 16 (56)参考文献 特開 平１−111279（ＪＰ，Ａ) 特開 昭58−187996（ＪＰ，Ａ) 実開 昭61−42643（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60 G06F 12/00 G06F 12/06

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】複数のＭビットを有するデータ母線（2
   0）、複数のメモリー（200、201、202、203、204、20
   5、206、207）及びスウィズルもしくは再配列回路（3
   2）を備え、 前記のメモリーのそれぞれはＭの整数分数であるＮビッ
   トのマルチビットデータ入力を有し、各メモリーは前記
   のデータ母線（20）の一つの対応Ｎビットに結合され、
   そしてＮビットの特別レジスタ（210）を有しており、
   前記のマルチビットデータ入力で受けたデータをその受
   けたアドレスに対応するメモリー位置に各メモリーが書
   き込む通常書き込みモードで前記のメモリーは作動する
   ことができ、そして前記のマルチビットデータ入力で受
   けたデータの個々の各ビットを各メモリーが使って前記
   の特別レジスタから前記の受けたアドレスに対応するメ
   モリー位置へのＮビットの転送もしくは非転送を制御
   し、 前記の再配列回路（32）はＭビットデータワード（31,3
   9）を受ける入力と前記のデータ母線の対応ビットへ接
   続されたＭリードの出力とを有し、前記の再配列回路は
   通常の書込みモードで作動して前記のＭビットデータワ
   ード（31,39）の各ビットを前記のデータ母線（20）の
   一つの対応ビットへ接続し、そして書込みブロックモー
   ドで作動して前記のＭビットデータワード（31,39）の
   ビットを前記のデータ母線（20）のビットへ再配列の仕
   方で接続し、それにより前記のＭビットデータワード
   （31,39）の連続ビットが前記の特別レジスタ（210）か
   ら前記のメモリー（200,201,202,203,204,205,206,20
   7）への順次の画素の書き込みを制御するようにしたこ
   とを特徴とする図形処理システム。
2. 【請求項２】前記の特別レジスタ（210）に蓄えられた
   データがカラー情報を表している請求項１に記載の図形
   処理システム。
3. 【請求項３】前記の再配列回路（32）はマルチプレクサ
   回路である請求項１に記載の図形処理システム。
4. 【請求項４】前記の再配列回路（32）は前記の入力を前
   記の出力リードへ関連付ける参照表を有するメモリーを
   含んでいる請求項１に記載の図形処理システム。
5. 【請求項５】前記の再配列回路（32）は個々の入力から
   データを前記のＭリードの出力へ通す回路を含んでいる
   請求項１に記載の図形処理システム。
6. 【請求項６】前記の書き込みブロックモードで作動して
   いるとき前記の再配列回路（32）は前記のＭビットデー
   タワードの個々の最下位ビットをＰ回前記の再配列回路
   （32）の前記の出力リードへ繰り返し、各出力リードは
   Ｐメモリを同時に制御してＮ×Ｐビットの量の書き込み
   を制御する請求項１に記載の図形処理システム。
7. 【請求項７】前記の再配列回路（32）はメモリへの８ビ
   ットの書き込みを制御するため前記のＭビットデータワ
   ードのビットを２回メモリへ繰り返し、前記の書き込み
   ブロックモードで作動しているとき前記のデータバスの
   各ビットは前記の特別レジスタから各メモリへの４ビッ
   トの書き込みを制御する請求項６に記載の図形処理シス
   テム。
8. 【請求項８】前記の再配列回路（32）は前記の出力リー
   ドへ前記のＭビットデータワードのビットの一回よりも
   多い繰り返しを支持できる請求項６に記載の図形処理シ
   ステム。
9. 【請求項９】前記のＭビットデータワードと前記の再配
   列回路（32）の入力との間に結合された拡張回路（52）
   を備え、この拡張回路（52）は通常モードで作動してい
   るときは、前記のＭビットデータワード（31、39）の各
   ビットを前記の再配列回路（32）の一つの対応入力へ接
   続し、そして拡張モードで作動しているときは、単一画
   素の蓄積に必要とされるメモリの数に等しい回数だけ前
   記の再配列回路（32）の入力へ前記のＭビットデータワ
   ード（31,39）の個々の最下位ビットを繰り返す請求項
   １に記載の図形処理システム。
10. 【請求項１０】前記の拡張回路（52）は前記の拡張モー
    ドで作動しているときは前記のＭビットデータワード
    （31、39）の個々の最下位ビットを前記の再配列回路
    （32）の入力へ画素毎に選択可能な数のビットに対応し
    て等しい回数だけ繰り返す請求項９に記載の図形処理シ
    ステム。
11. 【請求項１１】前記の再配列回路（32）が単一チップ内
    に含まれている請求項１の図形処理システム。
12. 【請求項１２】前記の再配列回路（32）がソフトウエア
    で制御されている請求項１の図形処理システム。