KR0152436B1 - 비디오 그래픽 디스플레이 메모리 스위즐 논리 회로 및 방법 - Google Patents

Abstract

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Description

비디오 그래픽 디스플레이 메모리 스위즐 논리 회로 및 방법

제1도는 VRAM 메모리의 형태화한 도면.

제2도는 데이타 버스에 대한 VRAM 메모리 접속을 도시한 도면.

제3도는 데이타 버스에 접속된 스위즐 회로.

제4도 및 제5도는 다른 스위즐 회로에 대한 부분 접속을 도시한 도면.

제6도는 4개의 위치 확장부를 도시한 도면.

제7도는 모든 상황에 대한 스위즐 회로 교차 접속을 도시한 도면.

제8도는 스위즐 회로의 한 실시예를 도시한 도면.

제9도는 몇가지 상이한 메모리 구성에 사용된 스위즐 회로의 한 실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

4, 5, 6, 7 : 버스 리드 11, 12, 13, 14 : 플레인

15 : 데이타 출력 버스 16 : 레지스터

20 : 데이타 버스 21 : 데이타 워드

31 : 압축된 데이타 워드 32 : 단일 스위즐 논리 회로

52 : 복사/ 확장 회로 200, 201 : VRAM 메모리

900, 901 : 래치

본 발명은 블록-기입 그래픽 제어 데이타 메모리 기입 시스템(block-write graphic control data memory write system)에 관한 것이고, 특히 블럭-기입 기능을 제어하기전에 데이타의 경제적인 재배열을 허용하는 장치에 관한 것이다.

그래픽 응용 기술에 사용하고자 하는 마이크로프로세서들은 가능한 한 빠르게 메모리 비트 맵들사이에 화소 정보(pixel information)을 이동시킬 수 있어야 한다. 많은 화소들이 비트 맵에 전송되어야 하는 경우에서, 이 전송은 블럭-기입 형태를 사용함으로써 속도를 향상시킬 수 있다. 전형적으로, 블럭-기입은 각각의 VRAM을 갖는 컬러 레지스터(color register)를 결합하고, VRAM의 선택된 부분의 바람직한 컬러 값을 결정하기 위해 비트들로 컬러 레지스터를 채우며, 그다음, 컬러 레지스터내의 값에 의해 나타낸 컬러가 분명해질 VRAM 내의 위치들을 결정하기 위해 VRAM에 VRAM의 어드레스 비트들 뿐만아니라 데이타 버스 입력을 사용함으로써 발생 된다. 이 기술은 데이타 버스를 동일 화소 값의 다주 카피들로 소모하지 않으므로 상용가능한 메모리 대역폭을 증가시키고, 또한 데이타 전송의 속도를 향상시킨다.

블럭-기입이 유리하게 사용될 수 있는 가장 간단한 응용 기술으로 동일 화소 값을 메모리의 정해진 영역으로 전송하는 충만기술이다. 또한, 데이타 확장의 몇가지 형태는 블럭-기입 기술의 응용에 매우 적합하다. 그러므로, 비트 맵이 압축된 형태로 저장될 때, 1'S 및 0S는비트 맵을 감압하기 위해 사용될 수 있는 화소 및 블럭-기입의 존재 및 부재를 나타낸다. 전형적으로, 이 종류의 확장은 종종 메모리를 세이브하기 위해 위해 압축된 형태로 저장된다.

메모리 억세스가 동일한 버스를 거쳐 정산 모드 및 블럭-기입 모드 내에서 이루어져야 하고, 반드시 1개의 모드내의 테이타 기입(또는 판독)이 다른 모드에서 판독(또는 기입)할 수 있도록 구성되어야 하기 때문에 문제점들이 야기된다. 데이타가 블럭-기입 모드내의 VRAM이 기입되기 전에 데이타의 압축된 표시의 비트 순서가 정규 모드 억세스에 따라 조작되거나 스위즐되어야한단다는 문제점이 야기된다.

이 비트 순서 변경은 전형적으로 압축된 데이타가 특정 순서로 각각의 다중비트 디스플레이 화소를 나타내는 1개의 비트에 의해 저장되기 때문에 필수적이다. 이 비트들의 저장은 대응하는 디스플레이 지점을 나타내는 각각의 비트와 직렬이다. 제1비트(비트 0)는 화소 위치(1)을 나타낸다. 제2비트(비트 1)은 화소 위치(2)를 나타내고, 제3비트(비트2)는 화소 위치(3)을 나타낸다. 그러므로, 이 예에서, 버스상의 비트들은 버스 비트 위치(0)가 제1화소에 데이타를 내장하고, 버스 위치 3이 제4화소에 데이타를 내장하도록 1대1의 화소 위치를 나타낸다. 그러나, 연속적인 화소들이 상이한 VRAM 칩(또는 유니트)내에 저장된 VRAM의 물리적인 배열 때문에 데이타는 VRAM에 표시전에 재배열되어야 한다. VRAM들은 폭이 32비트 데이타 버스를 갖는 폭이 4개의 비트들(4개의 플레인)인 경우를 고려한 것이다. 데이타 버스는 통상적인 기입의 경우에 제1화소내의 비트(0-3)들을 차례로 제어 할 수 있는 제1 VRAM에 접속된 버서 위치(0-3)을 갖는다. 스위즐하지 않은 경우, 제2화소를 제어하도록 예정된 버스 비트 위치(1) (제2위치)내의 압축된 데이타는 제1VRAM의 제2입력에 연결되어야 하는데 필요한 제2화소가 아닌 제9화소와 결합된다. 그러므로, 비트 순서 재배열을 블럭-기입 모드내에서 기능할때는 필수적이다.

다른 문제점은 데이타 스위즐의 특성이 화소의 크리에 좌우되기 때문에 발생한다. 몇가지 상이한 스위즐은 화소 크기 및 VRAM 구성의 넓은 범위를 수용할 수 있도록 제조되어야 한다. 그러므로, 비디오 RAM의 블럭-기입 모드가 블럭 크기의 정확한 배수로 충만 영역에 적당하게 사용될 수 있다는 것만을 말하는 것이 정확하다. VRAM의 블럭-기입 기능의 특성은 소정의 데이타 재배열이 달성되지 않은 경우 블럭내의 화소에게 뒤섞인 기입을 발생시킨다.

따라서, 이 기술내에 경제적인 방식내의 블럭 기입을 달성하도록 데이타의 효과적인 조작을 허용하는 스위즐 장치가 필요하다.

소정 크기의 화소 또는 VRAM구성에 사용될 수 있는 스위즐 논리에 대한 다른 필요성은 이 기술내에 존재한다.

또한 하향 기입을 블럭내의 각각의 화소에 정확하고 효과적으로 제어하는 블럭-기입 모드를 사용하여 시스템을 설계 하기 위한 팰요성은 이 기술내에 존재한다. 다른 수의 컬러 플레인에 응용될 수 있는 이러한 시스템에 대한 필요성이 존재한다.

본 발명은 많은 상이한 크리의 화소들에 사용될 수 있는 스위즐 배열을 설계한 것이다. 이 회로는 스위즐하기 위한 필요성은 블럭-기입 억세스중에 VRAM에서 조절된 데이타 스트림의 비트들이 스위즐되지 않은 경우 정상 기입 조건하에 있게 되는 것보다 상이한 화소 위치를 억세스하기 때문에 발생한다는 것을 인식하는데서 비롯된다. 이 차이는 상술한 바와 같이 4개(또는 그 이상)을 갖고 있는 화소에 의해 1개 화소(또는 1개의 화소의 일부)를 조절 한다는 사실에 의해 발생된 비트 스트림내의 재배열로서 생각할 수 있다.

각각의 화소가 4개의 비트들을 갖고, 각각의 VRAM이(화소의 각각의 비트에 대해 1개의 경로)4개의 데이타 입력 경로를 갖는다고 가정하면, 이곳에서 압축된 데이타의 VRAM에 대한 실제의 입력 사이에 4개의 비트 위치를 분리 또는 재배열한다.

이렇게 압축된 버스 비트(0)은 포스트 스위즐 위치(0)로 진행하고 버스 비트(1)은 포스트 스위즐 위치(4)로 진행한다. 유사하게, 압축된 버스 비트(2)는 포스트 스위즐 위치(8)로 진행하고 압축된 버스 비트(3)은 포스트 스위즐 위치(12)로 진행한다. 이것은 압축된 비트(7)을 갖는 압축된 비트 위치가 포스트 스위즐 위치(28)로 진행한 때까지 연속된다. 그다음의 압축된 비트,(비트(8))은 포스트-스위즐 위치(1)로 진행하고, 압축된 비트(9)는 포스트-스위즐 위치(5)로 진행한다. 이 불연속적인 순서는 전 버스 폭에 대해 연속된다.

화소 크기가 8비트인 경우에, 폭이 2, 4인 VRAM인 필요하고 각각은 8개의 비트 화소의 1/2을 보유한다. 그 다음, 이 경우에, 확장은 상이한 알고리즘을 요하고, 즉 8개의 위치에 의해 압축된 비트들의 세로 좌표 위치(ordinate position)의 재배열을 요한다. 모든 VRAM이 동일한 동일 제어 신호를 표시되어야 하는 동일 화소를 포함한다는 것을 인지해야한다. 그러므로, 2 VRAM 화소(예를 들어, 8비트)에서 버스의 2위치는 동일한 압축된 비트 값을 반영해야 한다.

스위즐을 수행하기 위한 2개의 선택(option)이 존재한다. 1개의 선택은 다량의 버스(즉, 64리드)를 생성하기 위한 것이다. 이것은 부수적인 또는 다량의 VRAM 및 버스를 제어하기 위한 다른 회로를 요한다. 다른 선택은 스위즐 회로내에 상이한 스위즐 패텬을 갖기 위한 것이다. 이 두가지 경우에, 압축된 데이타의 화소가 1개 이상의 VRAM에 내장된 경우 1개 이상의 VRAM을 제어해야한다.

메모리 어드레싱은 (큰 스크린을 채우는 것과 같은) 일련의 블럭-기입 억세스를 수행할 때 VRAM에 기입되는 큰 량의 데이타에 대응하도록 조절되어야 한다. 효과적으로, VRAM으로 진행하는 4데이타비트들은 블럭-기입 모드에서 4배수로 내부적으로 확장된다. 그러므로, 32-비트 데이타 버스는 블럭-기입 모드내의 VRAM 내측면의 128 비트로 확장 된다. 그러므로, 1개의 어드레스 가능한 위치로부터 다음의 인접한 1개의 위치로 효과적으로 단계화하기 위해 어드레스가 정규 어드레싱을 수행하는 것과 같은 32가 아닌 (비트 어드레스 항 내의) 128에 의해 방향에 따라 증가/감소되어야 한다.

한가지 실시예내의 스위즐 동작은 각각이 소정의 비트 위치에서 멀티 플렉서 기능의 적당한 접속에 의해 실현될 수 있다. 멀티플렉싱은 필요할 때 정상(직접 통과; straight pass)모드와 1개 이상의 스위즐 사이의 선택이다.

일정한 방법으로 정상 모드 뿐만아니라 블럭기입 모드 내의 메모리 어레이에 화소들을 기입하기 위한 메카니즘을 표시하는 것이 본 발명의 기술적 장점이다.

본 발명 및 본 발명의 장점을 보다 완벽하게 이해 하기 위해, 이제, 첨부한 도면과 관련하여 취해진 아래의 상세한 설명을 참조하겠다.

이제, 제1도를 참조하면, 전형적인 그랙픽 메모리 시스템의 메모리 구조의 간단한 설명이 본 발명의 실시예의 기능의 실제의 상세한 설명을 하기 앞서 이루어진다. 사용될 수 있는 많은 메모리 구조 및 시스템이 있을지라도, 양호한 실시예에 있어서, 어레이 내의 8개의 VRAM 메모리(200, 201등)을 사용한는 제1도에 도시한 바와 같은 구조를 사용하는 것이 전형적이다. 각각의 VRAM 메모리 또는 유니트는 플레인(11, 12, 13 및 14)를 갖고 있을 때 처리될 수 있는 4비트 데이타 부분을 갖는다. 각각의 플레인의 구성은 단일 데이타 리드가 이 플레인에 정보를 기입하도록 사용하기 위한 것이다. 이 리드들은 각각의 플레인에 0, 1, 2 및 3으로 표시된다. 데이타 버스(20)과 같은 32비트 데이타 버스를 사용하는 시스템에 있어서, (제1도에는 2개를 도시함)8개의 VRAM 메모리들인데, 각각의 메모리들은 데이타 버스에 접속된 4개의 데이타 리드들을 갖고 있다.

그러므로, 32비트 데이타 버스 VRAM 메모리(200)은 각각 데이타 버스 리드들 0, 1, 2, 3에 접속된 4개의 들을 갖는다. 유사하게, VRAM(201)은 각각 데이타 버스 리드들(4, 5, 6 및 7)에 접속된 리드(0, 1, 2, 3)을 갖는다. 이것은 최종 VRAM이 버스(20)의 리드(28, 29, 30, 31)에 접속된 리드들을 갖도록 나머지 6개의 VRAM들에 대해 연속된다. 전체 셋트의 접속은 제2도에 도시하였다.

제1도를 계속하여 설명하면, 이 메모리들은 그래픽 디스플레이용 화소 정보가 동일 로우내의 플레인을 가로질러 직렬로 저장되도록 배열된다. 화소 시스템당 4비트라 가정하면, 연속적인 화소들은 연속적인 VRAM들내에 저장된다. 이러한 경우에 화소(0)은 VRAM(200)내에 있고, 화소(1)은 VRAM(201)내에 있다. 화소(2 내지 7)에 대한 화소 정장부는 제2도에는 도시 하였지만 제1도에는 도시하지 않았다. 화소(8)에 대한 화소 정보는 로우(1)이고 칼럼(2)내인 VRAM(20) 내에 저장된다. 화소 정보를 이렇게 배열하는 이유는 정보가 메모리로부터 검색되는 방법을 보다 잘 이해하기 위한 것이다.

제1도를 연소하여 설명하면, 각각의 VRAM 플레인은 메모리의 로우로부터 정보를 외부로 쉬프트하기 위한 직력 레지스터(16)을 갖는다. 이 레지스터들로부터의 출력은 데이타 입력 버스에 접속된 데이타 입력 리드들과 동일한 방식으로 데이타 외부 버스에 접속된다. 그러므로, 메모리의 로우로부터의 데이타(즉, 로우1)는 레지스터(16)내로 이동한다. 이것은 8개의 메모리 어레이의 각각의 플레인에서 발생한다.

어느 순간에 데이타 출력 버스(15)를 관찰하면 각각의 쉬프트 레지스터내의 제1비트는 버스상에 있다. 그러므로, 로우(1)이 버스로 출력된다고 가정하면, 이 버스는 메모리(200)의 리드(0),로우(1), 비트(A1)상에 있다. 출력 버스(15), 리드(1)은 로우(1), 비트(B1)에 있고, 리드(2)는 로우(1), 비트(C1)에 있으며, 리드(3)은 로우(1), 비트(D1)에 있다. 이 비트들은 각각 메모리(201), 로우(1), 리드(4, 5, 6, 7)상의 비트(A1, B1, C1, D1)으로 이어진다. 그러므로, 제1시점에서, 데이타 출력 버스(15)는 4개의 비트들을 형성하는 화소상에 있고, 그다음 4개의 비트들을 형성하는 화소(1)로 이어지고, 그다음 4개의 비트들을 형성하는 화소(2)로 이어진다. 이것은 32개의 비트들을 형성하는8개의 화소(0-7)이 데이타 출력 버스(15)의 연속적인 리드들 상에 있을 때까지 연속된다. 이 비트들은 그래픽 디스플레이에 공급되고, 쉬프트 레지스터들은 다음의 8개의 화소 (즉,화소(8 내지 15))버스를 표시하는1개의 위치로 모두 쉬프트한다. 그다음, 이 쉬프팅은 전체라인의 쉬프트 아웃되고 그다음, 새로운 라인이 출력 제지스터 내로 으로딩하기 위해 선택될때까지 연속된다.

지금까지 우리는 화소당 비트 정보가 4비트라 가정하였다. 화소 정보가 8비트인 경우, 이때, 2개의 4비트 폭 VRAM은 각각의 화소에 사용될 수 있다. 본 발명의 이 측면은 후에 상세히 설명하겠다. 또한, 메모리 크기 및 구조가 변화될 수 있고 이 크기 및 구조는 예시적으로 도시한 것일뿐이고 본 발명은 많은 상이한 메모리 구성 및 상이한 화소 크기로 사용될 수 있다는 것을 주지해야한다.

제3도 내지 제5도내에 도시한 메모리가 1-차원으로 도시하였을지라도 제1도에 도시한 바와 같이 개념상으로 3-차원 어레이라는 것을 주지해야 한다. 그러므로, 이점에서 로우(row)은 버스로부터 소정의 시간에 어드레스된 화소의 셋트를 나타낸다.

이제, 제2도를 참조하면, 전 8개의 VRAM 메모리 배열은 VRAM(200 내지 207)의 상부 로우내에 내장된 화소(0-7)을 제어하기 위한 정보를 도시한 것이고 화소(8 내지 15)는 로우(2)내에 있으며, 화소(16 내지 23)은 으로우(3)내에 있고, 화소(24 내지 31)은 로우(4)내에 있다. 이 배열은 각각의 부수적인 로우 메모리에 대해 연속된다.

VRAM 메모리에 대한 정상 기입 동작에 대해서는, 데이타의 비트들이 데이타 버스(20)을 통해 수신된다. 버스 상의 정보의 위치는 데이타가 VRAM 내의 저장될곳을 결정한다. 그러므로, 버스(20)의 리드(0)상의 비트는 VRAM(200)의 리드(0)상으로 진행한다. VRAM(200)의 제1로우의 어드레스 위치가 선택된다고 가정하면, 그 비트 정보는 화소(0)의 비트(0)와 결합하게 된다. 이것은 그래픽 시스템의 공지된 통상적인 동작이므로 이 동작의 상세한 설명은 생략한다. 데이타 워드(21)과 같은 소정의 데이타 워드가 세로 좌표 위치내의 비트를 갖고 이 비트들이 물리적인 접속 및 데이타 버스와 VRAM 사이의 결합 때문에 VRAM내의 적당한 비트 위치로 직접 전송될것이라는 것을 주지하기 위해 본 발명을 이해하는데 충분하다. 또한 데이타 워드(21)의 세로 좌표 위치(0-3)내의 정보가 버스(20)을 경유하여 많은 화소(0, 8, 16, 24, 32들)중 1개의 화소로 진행할 수 있다는 것을 주지해야 한다. 실제의저장 위치는 VRAM에 대한 다른 동시에 발생하는 어드레싱에 좌우되고 이들은 종래의 기술로 공지되었으므로 모두를 이곳에 도시하지는 않았다.

상술한 바와 같이, 데이타의 표시 방법은 32비트이 데이타 및 각각의 로우(8 화소)에 대한 전 메모리 기입 싸이클을 필요로 한다. 몇가지 경우에, 예를 들어 배경 컬러가 스크린상에 채색될 때 대부분의 화소들은 이들에 기입된 동일 정보를 갖는다. VRAM을 로딩하는 블럭-기입법은 이 경우에 조절할 수 잇도록 고안되었다.

종래의 기술로 공지된 이 동작은 메모리내의 선택된 화소 위치로 전송하기 위한 비트를을 내장하고 각각의 VRAM(200)과 관련하여 도시된 레지스터(210)과 같은 각각으 VRAM 상의 특정 레지스터를 사용한다. 이 비트들은 소정의 블럭-기입 동작의 개시 전에 로드된다.

블럭-기입 동작 중에 이 메모리는 정상 로딩과 상이한 방식으로 로드된다. 4개의 데이타 입력 리드들이 사용되지만, 이때 각각의 비트는 이 VRAM내의 특정 메모리 로우로 특정 레지스터 비트의 전송을 제어한다. 예를 들어, VRAM(200) 내에서는 레지스터(210)으로부터의 비트들로 화소(0, 8 및 24)를 로딩하고 화소(16)은 불변한 채로 남는 것이 바람직하다라고 가정한다. 이 경우, 리드(0, 1, 3)은 이들상의 논리 1를 갖고 리드(2)는 논리 0를 내장한다. 동일한 이 경우는 정보가 대응하는 VRAM 메모리내의 대응하는 화소내로 전송되었는지 여부를 비트들의 세로 좌표 위치가 결정한단든 점에서 전체 32 비트 버스에 대해 행해진다. 이것은 자체 데이타가 데이타 버스로부터 유입하는 곳에서 데이타의 정상 로딩과 상이하다는 것을 인지해야 한다. 블럭-기입 동작에 있어서, 데이타는 각각의 VRAM과 결합된 특정 레지스터들로부터 유입되고 데이타 버스 상의 이 비트들은 버스의 여러가지 리드들상의 위치에 좌우되는 온-오프 또는 비로드-로드 제어를 단순히 표시한다.

이 동작을 제어하는 데이타 워드는 0 또는 1인 각각의 비트의 세로 좌표 위치가 기능을 제어하도록 압축된 포멧이라고 한다. 또한, 각각 온 및 오프를 나타내는 1 및 0은 단순히 예시적인 것이고 이의 반대일수도 있다는 것을 주지해야한다.

이제, 제3도를 설명하면, 압축된 데이타 워드(31)은 워드내의 데이타의 세로 좌표 위치와 관련하는 여러 화소들을 제어하기 위해 VRAM에 존재해야 하는 세로 좌표 위치(0-31)을 갖는다는 것을 알 수 있다. 그러므로, 화소(0)은 압축된 비트(0)에 의해 제어될 수 있고, 화소(1)은 압축된 데이타 비트(1)에 의해 제어될 수 있다. 이 방식으로, 압축된 비트(31)은 화소(31)을 제어한다. 이것은 상기 동작이 수행되기 전이다.

화소(0)은 압축된 비트(0)에 접속된 VRAM(200)의 리드(0)에 의해 제어될 수 있기 때문에 용이하다. 그러나, 압축된 데이타 워드(39)의 위치(1)내의 비트가 문제된다. 제2도에서, 이 압축되지 않은 비는 VRAM(200)의 핀(1)에 접속된다. 그러나, 상술한 바와 같이, 압축된 데이타 세로 좌표 위치(1) 내의 비트는 특정 레지스터로부터 화소(1) 내로의 정보의 기입을 제어하도록 사용된다. 화소(1)은 VRAM(201)의 리드(1) 상의 1 또는 0에 의해 차례로 제어된다. 이 리드는 버스(20)의 리드(4)에 차례로 접속된다. 제2도 및 제3도의 비교는 한가지 경우에 입력 데이타 워드의 비트 위치(1)이 버스(20)의 리드(1)로 진행하고 다른 경우에 리드(4)로 진행한다는 것을 도시한 것이다. 그러므로, 비트들의 재배열은 압축된 워드들이 블럭-기입 모드내의 데이타 전송을 제어하기 위해 사용될때 필수적이다.

이 재배열은 압축된 데이타 입력과 실제의 데이타 버스사이에 개입(interpose)된 스위즐 회로(32)에 의해 달성된다. 스위즐 회로(32)는 데이타가 제2도의 경우일 때 직접 통과하게하거나 제3도에서 요구된 바와같은 소정의 패턴내의 리드들을 재배열되게 하는 프로세서에 의해 소정의 패턴내의 리드들을 재배열되게 하는 프로세서에 의해 제어된다. 이 배열은 정보를 재배열하기 위한 메모리 버스 배열상의 물리적인 구조에 기초를 둔 다른 패텬을 설정하고 블럭-기입 동작이 요구될때는 언제나 이 구조상에 호출한다.

스위즐 회로는 하드웨어로 가능하고, 또는 프로세서의 내외측의 소프트웨어 제어로서 가능하다.

이제, 화소당 4개의 비트 대신에 화소당 8개의 비트 및 32-비트 데이타 버스를 유지하는 것이 바람직하다고 가정한다. 또한 제1도와 관련하여 설명된 바와같이 유니트당 4개의 플레인을 갖고 있는 VRAM을 사용하여 연속한다 가정한다. 이 경우에 압축된 워드로부터의 비트들이 재배열을 화소당 4개의 비트만이 사용되었을때와 상이하다. 이것은 VRAM(200 및 201)이 화소1 정보를 내장하고 VRAM(202, 203)이 화소 1 정보를 내장한 제4도에서 용이하게 알수 있다.

다시 압축된 데이타 비트(0)가 VRAM(200)의 리드(0)과 결합되도록 연속될지라도 모든 압축된 워드의 다른 세로 좌표 위치들은 버스의 상이한 리드들과 결합된다. 예를 들어 압축된 워드 세로 좌표 위치(2)를 취한다. 제3도에서, 압축된 데이타 워드 세로 좌표 위치(2)는 화소(2)와 버스 리드(8)과 결합된다. 그러나 제4도에서는 버스 리드(16)과 결합한다. 그다음, 이것은 상이한 화소 구성인 시스템용 별도의 스위즐을 나타낸 것이다. 또한, 각각의 화소의 절반이 별도의 VRAM내에 내장되기 때문에, 두 절반부는 동일한 압축된 데이타 제어 비트에 의해 제어된다. 그러므로, 각각의 압축된 데이타 제어 비트는 소정의 화소 일부를 내장하는 각각의 부수적인 VRAM에 1회 복사되어야 한다. 또한 이것은 각각의 화소 구서에 대한 상이한 스위즐을 나타낸 것이다.

제4도로부터 압축된 워드의 각각이 2개의 VRAM 입력에 접속되기 때문에 16비트의 압축된 워드만이 32비트 버스 구성내의 모든 VRAM를 제어한다는 것은 명백하다. 이 문제점을 해결하기위한 제1시스템은 32비트를 유지하기 위한 것이고, 32비트 압축된 워드의 두 절반부를 사용하기 위해 2개의 버스 싸이클을 취한다. 다른 선택은 데이타를 64비트로 확장하는 압축된 워드의 32비트 모두를 사용하기 위한 것이다.

제9도는 단일 멀티플렉서가 양호한 실시예의 4 플레인 및 8 플레인을 지지하기 위한 요구된 스위즐을 달성하는 방법의 개략도를 도시한 것이다. 정상 모드에서, 멀티플렉서 기능은 입력으로부터 출력으로 대응하는 비트 위치(즉, 0 대 0, 1 대 1, 2 대 2)를 단순히 통과시기는 것이다. 4플레인 모드 선택에서, 입력대 출력은 제4도이 점선으로 표시된 바와같이(0 대 0, 1 대 1, 16 대 1)접속된다. 8플레인 모드 선택에서, 이것은 제5도의 점선으로 표시된 바와같이(0 대 0, 0 대 4, 8 대 2)접속된다. 물론, 다른 멀티플레서 기능은 다른 수의 플레인 및 상이한 버스 구성을 지지하도록 이루어질 수 있다.

양호한 실시예에서 스위즐 기능은 멀티플레서 하드웨어 기능에 의해 수행되지만, 소프트웨어를 기초로한 테이블 록업 방법(saftware based table lookup method)과 같은 다른 수단이 스위즐을 수행하기 위해 사용될 수 있다.

이제, 제5도를 참조하면, 화소당 사용된 VRAM의 수에 대응하는 각각의 비트를 복사함으로써 압축된 워드를 확장하는 것은 상이한 메모리/화소 구성에 대해 동일한 스위즐 회로를 사용할 수 있게 한다는 것을 알 수 있다. 이 비트들이 2개의 VRAM내에 배치되었을지라도 컬러 정보가 모든 화소 비트들에 표시되어야 하기 때문에 복사/확장 회로(52)에의해 수행하는 것과 같은 이 해결책은 소저의 화소의 두 VRAM을 활성화하는 효과를 갖는다.

필수적인 동작은 복사 및 확장(duplication and expansion)이 스위즐 동작 이전에 발생한다는 사실이고, 그러므로 동일한 스위즐 구성을 허용한다. 전형적인 동작에서, 동일한 구성은 소정의 주어진 시스템에 사용될 수 있고, 그러므로 복사/확장의 1개의 결정만이 수행될 필요가 있다. 그러나, 1개 이상의 VRAM 시스템 구성이 동일한 프로세서에 의해 제어되는 경우가 야기되므로 다이나믹 제어가 요구된다. 이것은 경우에 따라 시스템 프로세서이 제어하의 기능으로 복사/확장 회로(52)에 의해 용이하게 달성될 수 있다.

복사/확장 회로(52)는 재배열 및 번호를 채울 수 있는 소정 형태의 레지스터 또는 프로세서일 수 있다. 이것은 주 프로세서의 제어하의 마이크로코드 또는 특정 프로세서에 의해 동작될 수 있거나 필요한 경우 호스트 프로세서에 의해 수행될 수 있다. 회로(52)에의해 수행된 기능은 특성상 수학적(mathmatical)이므로 본 분야의 통상의 기술자들은 필요한 기능을 수행하도록 많은 배열을 용이하게 고안할 수 있다.

회로(52)는 화소/메모리 구성을 변경할 수 있도록 수신된 데이타에 응답하거나 레지스터내의 플래그(flag)에 응답하여 동적으로 복사 및 확장 기능을 변형할 수 있는 시스템일 수 있다. 그러므로, 제1도에 도시한 바와같은 16비트의 화소 크기 및 동일한 크기의 VRAM에서 즉, 4개의 비트, 4개의 VRAM은 각각의 화소에 사용되므로 확장은 4개의 비트에 의한 것이다. 이 경우에, 제6도에 도시한 바와 같이, 확장된 워드(61)은 압축된 세로 좌표 위치(0)로부터 확장된 워드의 세로 좌표 위치(0, 1, 2, 3)내로 확장된 데이타를 갖는다. 이 경웨 압축된 세로 좌표 위치(1)로 부터의 데이타는 세로 좌표 비트 위치(4, 5, 6, 7등) 내로 확장된다. 스위즐 회로 입력(0, 1, 2, 3)에서 복사된 데이타가 출력(0, 4, 8, 12)로 진행한다는 것은 제7도의 챠트로부터 알 수 있다. 제4도로부터 화소가 16비트인 경우, 이 출력들이 화소(0)을 보유하는 4개의 VRAM인 VRAM(200, 201, 202, 203)으로 진행한다는 것을 알 수 있다.

압축된 워드는 얼마나 많은 비트들이 확장되는지에 관계없이 소정의 주어진 메모리 클럭 싸이클에 대해 모든 32비트들을 통해 회전될 수 있도록 레지스터내에 표시된다. 이것은 화소크기에 관계없이 연속적인 시스템 동작을 허용한다. 이것은 또한 주어진 화소 경계(boundary)에서 개시 및 정지를 허용하도록 메모리 저자의 전체적인 신축성을 허용한다.

제7도는 스위즐 회로가 스위즐 모드내에 있을때 스위즐 회로(32)의 입력대 출력 대응을 도시한 것이다. 각각의 출력의 2가지 가능한 출력, 즉, 도시한 바와같은 스 출력, 및 도시안된 직접 통과 출력을 갖는다는 것을 이해할 수 있다. 물론 직접-통과 출력은 출력(0)에 접속된 입력(0), 출력(1)에 접속된 입력(1), 출력(2)에 접속된 입력(2) 등등을 갖는다. 스위칭 회로는 스위즐 회로의 직접-통과 배열과 스위즐 회로이 스위즐 모드사이의 스위치에 사용된다. 제8도는 레지스터(0 및 1)이 위치(0 및 1)에 대해 도시된 스위즐 회로(32)의 한 실시예를 도시한 것이다.

제8도에 도시한 바와같이, 입력 버스는 32리드를 갖고 출력 버스도 32리드를 갖는다. 이 리드들사이에는 도시된 다수이 래치 즉 2개의 래치(900 및 901)이 있다. 각각의 래치는 각각의 입력 버스 리드에 접속된 단일 입력 및 제7도에 따른 직접 통과 대응 및 스위즐 대응에 접속된 2개의 출력을 갖는다. 이 래치는 상술한 방식으로 입력 버스상의 정보로부터 로드 리드상에 표시된 신호상에 로드한다. 직접-통과 동작에서, 신호는 정규 리드상에 표시되고, 래치로부터의 출력들은 주지된 바와 같이 직접-통과 대응을 갖는 스위즐 회로를 통해 직접 클럭된다. 그러나, 스위즐 회로(32)가 스위즐 모드내에 사용될 때, 스위즐 모드는 펄스되어 출력을 수위칭하도록 작용한다. 예를 들어, 래치(901)과 관련하여, 직접-통과 모드내에서 래치(901)은 출력 버스의 버스 리드(4)에 접속된다. 스위즐 회로(32)의 모든 래치들은 각각의 래치의 스위즐 래치 출력 리드가 제7도에 도시한 바와 같이 출력 버스 리드의 접속되도록 이 대응에 따라 연걸된다. 이 배열은 시스템 프로세서의 제어하의 직접-통과 모드 또는 스위즐 모드에서 스위즐 회로(32)의 선택적인 제어를 허용한다.

제8도에 도시한 회로는 스위즐 회로(42)에 요구된 다중 스위즐을 커버하도록 확장될 수 있다. 이 경우에, 여분의 제어된 출력 리드는 각각의 래치로부터 상이한 출력으로 연장된다. 이 모드에서, 제2 스위즐 제어는 각각의 래치로부터 다중 출력들을 제어하기 위해 연장되고, 승산의 수는 동일한 화소 정보를 내장하는 VRAM의 번호의 함수이다.

본 명세서에 도시한 회로 및 방법이 그래픽 프로세싱 시스템의 블럭-기입 동작으로만 기술되었지만, 이것은 세로 좌표가 물리적 적용을 제어하기 위해 필요한 다른 많은 경우에 사용될 수 있다. 스위즐 회로 및 프로세서를 포함하는 회로는 단일 칩 내에 집적화될 수 있다.

본 설명이 VRAM에 관한 블럭-기입에 대해 언급되었을지라도 이것은 동일 형태의 메모리가 비디오를 지원하지 않는 메모리에 부가될 수 있다는 것을 인지해야한다.

본 발명의 특정한 양호한 실시예와 관련하여 기술되었지만, 본 분야에 숙련된 기술자들은 여러 변형 및 수정된 실시예를 용이하게 제조할 수 있고 본 발명이 첨부된 특허청구 범위의 범위내에 있는 이러한 변형 및 수정을 포함한다.

Claims (10)

1. 어드레서 버스 M비트 데이타 버스 버스, 및 다수의 메모리를 포함하고, 각 메모리는 어드레스 버스에 접속되어, N비트 데이타 포트를 가지며, 블럭 기입 모드에서 이용된 N비트의 대응하는 특정 레지스터를 가지며, 상기 메모리 각각은 정상 모드와 블럭 기입 모드에서 어드레스 버스를 통새 어드레스 가능하고, 상기 메모리는 정상 모드레서는 어드레스 버스 상에 수신된 어드레스에 대응하는 메모리 위치 내에 N비트 데이타 포트로부터의 N비트 테이타를 저당하며, 또는 어드레스 버스 상에 수신된 어드레스에 대응하는 메모리 위치 내에 저장된 N비트 데이타를 N비트 데이타 포트에 리콜링하며, 블럭 기입 모드에서는 N비트 데이타 포트에서 수신된 개별적인 비트를 이용하여, N비트 데이타 포트의 개별적인 비트가 논리 1인지 논리 0인지에 기초하여 대응하는 특정 레지스터로부터 어드레스 버스 상에 수신된 어드레스에 대응하는 메모리 위치로의 N비트의 전송 또는 비전송을 제어하는 그래픽 프로세싱 시스템에 있어서, M비트 데이타 버스와 메모리 각각의 N비트 데이타 포트 사이에 배치되고, 메모리 각각의 N비트 데이타 포트의 개별적인 비트를 정상 기입 동작 순서로 M비트 데이타 버스의 단일의 대응하는 비트에 접속시키는 정상 모드를 가지며, 메모리 각각의 N비트 데이타 포트의 개별적인 비트를 정상 기입 동작 순서와 다른 압축된 데이타 워드 순서로 M비트 데이타 버스의 개별적인 비트를 접속시키는 블럭 기입 모드를 가지는 스위즐 회로를 포함하는 것을 특징으로 하는 그래픽 프로세싱 시스템.
2. 제1항에 있어서, 상기 스위즐 회로는 블럭 기입 모드에서 메모리 각각의 N비트 데이타 포트의 개별적인 비트와 M비트 데이타 버스의 개별적인 비트를 상기 압축된 데이타 워드 순서로 접속하여, M비트 데이타 버스 제1의 M/N 개별적인 비트의 세로 좌표 위치는 각 메모리의 제1 데이타 포트 비트에 접속되고, M비트 데이타 버스의 제2의 M/N 개별적인 비트의 세로 좌표 위치는 각 메모리의 제3데이타 포트 비트에 접속되고, M비트 데이타 버스의 제4의 개별적인 비트의 세로 좌표 위치는 각 메모리의 제4 데이타 포트 비트에 접속되는 것을 특징으로 하는 그래릭 프로세싱 시스템.
3. 제1항에 있어서, 상기 스위즐 회로는 블럭 기입 모드에서 메모리 각각의 N비트 데이타 포트의 개별적인 비트를 다수의 압축된 데이타 워드 순서들 중 선택 가능한 순서로 M비트 데이타 버스의 개별적인 비트에 접속하는 것을 특징으로 하는 그래픽 프로세싱 시스템.
4. 제 3항에 있어서, M비트 데이타 버스에 접속되고, 상기 블럭 기입 모드에 있을 때 상기 스위즐 회로의 선택된 수의 하나 이상의 입력들에 M비트 데이타 버스 상의 개별적인 비트를 복사하는 확장 회로를 더 포함하고, 상기 스위즐 회로는 상기 블럭 기입 모드에 있을 때 메모리 각각의 N비트 데이타 포트의 개별적인 비트를 선정된 고정 압축 데이타 워드 순서로 M비 데이타 버스의개별적인 비트와 접속시켜, 상기 스위즐 회로는 산기 확장 회로의 복사 수를 선택함으로써 상기 블럭 기입 모드에 있을 때 상기 선택된 압축 데이타 워드 순서들 중 하나의 순서를 수행하는 것을 특징으로 하는 그래픽 프로세싱 시스템.
5. 제4항에 있어서, 상기 스위즐 회로는 상기 확장 회로의 출력들에 접속된 다수의 입력들, 하나의 입력과 하나 이상의 출력을 각각 제어하는 다수의 래치, 및 임의의 시간에 임의의 입력이 어떤 출력에 접속되는 지를 제어하는 회로를 포함하는 것을 특징으로 하고 그래픽 프로세싱 시스템.
6. 제4항에 있어서, 상기 확장 회로는 단일 화소를 저장하는데 요구되는 메모리의 수에 따라 상기 스위즐 회로의 다수의 입력에 개별적인 비트를 선택적으로 공급하는 것을 특징으로 하는 그래픽 프로세싱 시스템.
7. 어드레스 버스, M비트 데이타 버스, 및 다수의 메모리를 포함하고, 각 메모리는 어드레스 버스에 접속되고, N비트 데이타 포트를 가지며, 블럭 기입 모드에서 이용되는 N비트의 대응하는 특정 레지스터를 가지며, 상기 메모리 각각의 정상 모드와 블럭 기입 모드에서 어드레스 버스를 통해 어드레스 가능하고, 상기 메모리는 정상 모드에서는 어드레스 버스 상에 수신된 어드레스에 대응하는 메모리 위치 내에 N비트 데이타 포트로부터의 N비트 데이타를 저장하며, 또는 어드레스 버스 상에 수신된 어드레스에 대응하는 메모리 위치 내에 저장된 N비트 데이타를 N비트 데이타 포트에 리콜링하며, 블럭 기입 모드에서는 N비트 포트에서 수신된 개별적인 비트를 이용하여, N비트 데이타 포트으 개별적인 비트가 논리 1인지 논리 0인지에 기초하여 대응하는 특정 레지스터로부터 어드레스 버스 상에 수신된 어드레스에 대응하는 메모리 위치로의 N비트의 전송 또는 비전송을 제어하는 그래픽 프로세싱 시스템을 동작시키는 방법에 있어서, 정상 모드시에는 메모리 각각의 N비트 데이타 포트의 개별적인 비트와 M비트 데이타 버스의 단일의 대응하는 비트 간에 데이타를 정상 기입 동작 순서로 통과시키는 단계.

   블럭 기입 모드 시에는 메모리 각각의 N비트 데이타 포트의 개별적인 비트를 정상 기입 동작 순서와 다른 압축된 데이타 워드순서로 M비트 데이타 버스의 개별적인 비트와 접속시키는 단계를 포함하는 것을 특징으로 하는 그래픽 프로세싱 시스템 동작 방법.
8. 제7항에 있어서, 상기 압축된 데이타 워드 순서로 개별적인 비트를 접속시키는 단계를 메모리 각각의 N비트 데이타 포트의 개별적인 비트와 M비트 데이타 버스의 개별적인 비트를 상기 압축된 데이타 워드 순서로 접속하여, M비트 데이타 버스 제1의 M/N 개별적인 비트의 세로 좌표 위치는 각 메모리의 제1 데이타 포트 비트에 접속되고, M비트 데이타 버스의 제2의 M/N 개별적인 비트의 좌표 위치는 각 메모리의 제3데이타 포트 비트에 접속되고, M비트 데이타 버스의 제4의 개별적인 비트의 좌표 위치는 각 메모리의 제4 데이타 포트 비트에 접속되는 것을 특징으로 하는 그래픽 프로세싱 시스템 동작 방법.
9. 제7항에 있어서, 상기 압축된 데이타 워드 순서로 개벌적인 비트를 접속시키는 상기 단계는 개별적인 비트를 다수의 압축된 데이타 워드 순서들 중 선택 가능한 순서로 접속하는 것을 특징으로 하는 그래픽 프로세싱 시스템 동작 방법.
10. 제9항에 있어서, 개별적인 비트를 상기 압축된 데이타 워드 순서로 접속시키는 상기 단계는 상기 블럭 기입 모드에 있을 때 선택된 수의 한변 이상의 횟수로 M비트 데이타 버스 상의 개별적인 비트를 복사 하는 단계와, 메모리 각각의 N비트 데이타 포트의 개별적인 비트를 상기 블럭 기입 모드에 있을 때 선정된 고정 압축 데이타 워드 순서로 M비트 데이타 버스의 개별적인 비트와 접속시켜, 상기 블럭 기입 모드에 있을 때 상기 선택된 압축 데이터 워드 순서들 중 하나의 순서로 개별적인 비트를 접속시는 단계가 상기 확장 회로의 복사 횟수를 선택하는 단계를 포함하는 것을 특징으로 하는 그래픽 프로세싱 시스템 동작 방법.

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