KR100335474B1 - 윈도우잉동작용으로설계된프레임버퍼시스템 - Google Patents

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Abstract

컴퓨터 시스템에서 데이타 버스 및 출력 디스플레이에 결합되도록 설계된 프레임 버퍼에 있어서, 프레임 버퍼는 출력 디스플레이상에 디스플레잉될 픽셀을 지시하는 데이타를 저장하기 위한 어레이의 메모리셀, 어레이의 인접 열의 군을 선택하기 위한 열주소 디코딩 장치를 포함하고, 어레이로의 액세스를 제어하기 위한 주소 디코딩 장치, 상기 인접열의 군의 임의의 각각의 열에 선택적으로 기입하기 위한 다수의 장치, 다수의 칼라값 레지스터, 출력 디스플레이상에 디스플레잉될 픽셀 데이타의 행과 동등한 픽셀 데이타를 저장하기 위한 래칭장치, 어레이의 인접 열의 선택된 군으로 부터 래칭장치로 픽셀 데이타를 기입하기 위한 장치, 및 상기 인접 열의 군의 임의의 각각의 열에 선택적으로 기입하기 위한 장치에 칼라값 레지스터, 래치, 또는 데이타 버스중 선택된 것을 접속하기 위한 장치를 포함한다.

Description

윈도우잉 동작용으로 설계된 프레임 버퍼 시스템
제 1도는 본발명을 포함한 컴퓨터 시스템을 예시하는 블록도,
제 2도는 종래기술에 따라 설계된 프레임 버퍼의 블록도,
제 3도는 본발명에 따라 설계된 프레임 버퍼의 블록도,
제 4도는 제 3도의 프레임 버퍼와 일부의 동작 세부사항을 예시하는 도면,
제 5도는 본발명에 따라 방법을 예시하는 순서도.
발명의 배경
(발명의 분야)
본발명은 컴퓨터 시스템에 관한 것이며, 더욱 구체적으로는 출력 디스플레이 장치상의 윈도우에 다수의 응용물을 동시에 디스플레잉하는 시스템에 이용되는 경우, 디스플레이용 데이타를 고속의 속도로 수신하고, 조작하며, 그리고 전송할 수 있는 프레임 버퍼를 제공하기 위한 방법 및 장치에 관한 것이다.
(종래기술의 역사)
탁상용 컴퓨터의 기능을 증가시키는 데 수반되는 유효한 문제중 하나는 정보가 출력디스플레이 장치로 전송되는 속도를 증가시킬 방안을 찾는데 있었다.
현재 이용가능한 다양한 형태의 데이타 표현은 대량의 데이타가 전송되어야한다는 것을 요구한다. 예를들어, 컴퓨터 출력 디스플레이 모니터가 1024×780 픽셀이 화면상에 디스플레잉되는 칼라모드로 동작중이고, 그리고 그 모드는 각각의 픽셀을 정의 하는데 32비트가 이용되고 있다면, 전체 25×108비트의 정보가 디스플래잉되는 각각의 프레임과 함께 화면으로 전송되어야 한다. 전형적으로, 60프레임이 매초동안 디스플레잉되는데 1.5×109비트가 매초동안 전송되어야 한다.
상기는 매우 상당한 양의 처리전력을 요구한다. 일반적으로, 디스플레이로의 상기 데이타의 전송은 컴퓨터의 전반적인 동작을 지연시킨다. 데이타를 디스플레이로 전송시키는 처리를 가속시키기 위해, 다양한 가속회로가 발명되어 왔다.
상기 회로는 디스플레이로의 데이타와 전송에 필수적인 다수의 기능을 수행해야 하는 컴퓨터의 중앙 프로세서의 요구를 경감시킨다. 본질적으로, 이러한 가속기는 중앙프로세서가 정규적으로 수행하는데 요구되는 다양한 동작을 이어받는다.
예를들어, 화면상의 일지점으로 부터 다른 지점으로의 데이타의 블록 전송은 전송되고 있는 화면상의 각각의 데이타 라인이 새로운 라인으로 판독되고 재기입되어야 한다는 것을 요구한다. 디스플레이의 다수의 윈도우 영역내의 저장정보는 각각의 윈도우부에 이용가능한 데이타가 그 윈도우부내에 적합하여 디스플레이의 다른 부분을 중복기재(overwrite) 하지 않도록 클리핑(clipping)되어야 한다는 것을 요구한다. 대다수의 다른 기능은 디스플레이상의 윈도우내의 화상이 클리어 되거나 또는 제거되는 경우 다양한 벡터의 생성을 요구한다. 모든 이러한 동작은 상당한 양의 유용한 시간을 중앙프로세서에 요구한다. 이러한 기능의 반복적 소트(sort)는그래픽 가속기에 의해 성취될 수 있으며, 중앙 프로세서의 부담을 경감시킨다. 일반적으로, 대다수의 픽셀을 한꺼번에 조정하는 동작이 그래픽 가속기에 의해 매카니즘화 된다면, 디스플레이 속도의 최대 증가가 얻어질 수 있다는 것으로 알려져 있다. 물론, 상기는 그래픽 디스플레이에서 수반된 동작을 가속시킨다.
그래픽 가속기의 설계자에 의해 발견되었던 문제점은 그래픽 가속기 회로에 의해 성취된 많은 속도 개선이, 출력 디스플레이 장치상의 궁극적인 디스플레이를 위해 그래픽 가속기의 출력이 로딩되는 프레임 버퍼회로에 의해 비효율적으로 된다는 것이다.
전형적으로, 프레임 버퍼는 디스플레잉될 데이타의 일 프레임을 저장하는데 충분한 양의 랜덤 액세스 메모리(RAM) 를 제공한다. 그러나, 데이타를 프레임 버퍼로, 및 프레임 버퍼로 부터 전송시키는 것은 프레임 버퍼의 구조화된 방식으로 인해 매우 느리다.
프레임 버퍼에서의 액세스를 촉진시키는데 다양한 개선책이 형성되어 왔다.
예를들어, 2-포트로된 VRAM이 DRAM에 대용되어 정보가 로딩되고 있는 동안 프레임 버퍼로부터 얻어질 수 있었다. 플래시 모드(flash mode)는 디스플레이 전체 행이 단일칼라로 기입되도록 발명되었다. 상기 모드는 전체 디스플레이가 클리어되고 있지만 클리핑을 한계 영역에 제공할 수 없는 경우에 유용하며, 또한 윈도우가 출력 디스플레이의 화면상에 디스플레잉되는 경우에 유용하지 않다.
종래기술의 프레임 버퍼의 설계는 현 윈도우잉 시스템에서의 데이타의 빠른 디스플레이에 실질적인 병목 현상을 생산하였기 때문에, 실질적으로 증가된 디스플레이 속도를 허용하는 프레임 버퍼의 새로운 설계가 바람직하다.
발명의 요약
본발명의 목적은 출력 디스플레이 장치상의 개별적인 윈도우에 다수의 응용물을 나타내는 시스템에서 디스플레이를 위해 프레임 버퍼로 전송된 데이타를 재빨리 처리할 수 있는 새로운 설계의 프레임 버퍼를 제공하는 것이다.
본발명의 또다른 더욱 특징적인 목적은 종래기술의 프레임 버퍼의 차수인 인수(factor)에 의해 데이타의 디스플레이를 가속시킬 수 있는 새로운 설계의 프레임 버퍼를 제공하는 것이다.
본발명의 상기 및 다른 목적은 컴퓨터 시스템에서 데이타 버스 및 출력 디스플레이에 결합되도록 설계된 프레임 버퍼로 실현되며, 프레임 버퍼는 출력 디스플레이상에 디스플레잉될 픽셀을 표시하는 데이타를 저장하기 위한 일 어레이의 메모리셀, 어레이로의 액세스를 제어하며, 그리고 어레이의 인접 열의 군을 선택하기 위한 열 주소 디코딩장치를 포함하는 주소 디코딩장치, 상기 인접 열의 군의 각각의 열에 선택적으로 기입시키기 위한 다수의 장치, 다수의 칼라값 레지스터, 출력 디스플레이상에 디스플레잉될 픽셀 데이타의 행과 동등한 픽셀 데이타를 저장하기 위한 래칭(latching)장치, 선택된 어레이의 인접 열의 군으로 부터 래칭장치로 픽셀 데이타를 기입시키기 위한 장치, 및 상기 인접 열의 군의 각각의 열에 선택적으로 기입시키기 위한 장치에 칼라값 레지스터, 래치, 또는 데이타 버스중 선택된 것을 접속시키기 위한 장치를 포함한다.
본발명의 상기 및 다른 목적, 특징은 동일 구성요소가 몇가지 도면을 통해동일 표시로 인용된 도면과 함께 후속하는 상세한 설명을 참조하여 보다 더 이해될 것이다.
표기법 및 용어법
후속하는 상세한 설명의 몇몇 부분은 컴퓨터 시스템내에서 데이타 비트에 대한 동작의 기호적 표현의 관점에서 표현된다. 이런 서술 및 표현은 데이타 처리 기술에서의 당업자에게 사용되는 수단에 관한 것으로 본 기술의 다른 당업자에게 이런 작업의 본질을 가장 효율적으로 전달하고자 할 것이다. 동작은 물리량의 물리적 조절을 요구하는 것이다. 보통, 필수적이지 않다 하더라도 이런 물리량은 저장, 전송, 결합, 그렇지 않다면 조절될 수 있는 전기 또는 자기신호의 형태를 취한다. 일반적인 사용법의 이유로, 비트, 값, 요소, 기호, 문자, 용어, 수 기타 등등과 같은 이런 신호를 언급하는 것은 때때로 편리한 것으로 판명된다. 그러나, 이러한 또한 유사한 용어 모두가 적당한 물리량과 연관되어지며 이러한 물리량에 붙여진 라벨 뿐임을 명심해야 한다.
더욱이, 수행되는 조작은 오퍼레이터인 사람에 의해서 수행되는 정신적인 동작과 보통 연관되어 가산 또는 비교와 같은 용어로 종종 언급된다. 사람인 오퍼레이퍼의 이런 능력은 본발명의 일부를 형성하는 여기서 서술된 어느 동작에서 대부분의 경우에 필수적이거나 또는 바람직하지 않다; 동작은 기계동작이다.
본발명의 동작을 수행하기 위한 유용한 기계는 범용 디지탈 컴퓨터 또는 다른 유사한 장치를 포함한다. 모든 경우에 있어서, 컴퓨터를 동작시 방법 동작과 계산 그 자체의 방법 사이에 차이를 명심해야 한다. 본발명은 전기 또는 다른 (예컨대, 기계적, 화학적) 물리신호를 처리하여 다른 소정의 물리신호를 발생시키기 위해서 컴퓨터를 동작시키기 위한 방법 및 장치에 관한 것이다.
발명의 상세한 설명
이제 제 1도를 참조하면, 컴퓨터 시스템(10)이 도시되어 있다. 시스템(10)은 그의 동작을 위해 컴퓨터(10)에 제공된 다양한 명령을 수행하는 중앙 프로세서(11)를 포함한다.
중앙 프로세서(11)는 정보를 시스템(10)의 다양한 구성요소로 운반하는 버스(12)에 결합된다. 또한 메인 메모리(13)가 버스(12)에 결합되고, 전형적으로 종래기술의 당업자에게 공지된 방식으로 배열된 동적 랜덤 액세스 메모리(DRAM)로 구성되어 전원이 시스템(10)에 제공되는 기간동안 중앙 프로세서에 의해 이용중인 정보를 저장한다.
또한 판독 전용메모리(ROM)(14) 가 버스(12)에 결합되고, 종래기술의 당업자에게 공지된 다양한 메모리 디바이스 (예, 전기적 프로그램가능 판독 전용메모리 디바이스(EPROM 또는 유사장치))를 포함할 수 있으며, 이것은 시스템(10)에 전원이 없을시에 메모리 상태를 보유한다. 판독 전용메모리(14)는 전형적으로 기본 입력/출력처리 및 시동처리와 같이 프로세서(11)에 의해 이용되는 다양한 기본 기능을 저장한다.
또한, 장기 메모리(16)와 같은 다양한 주변 구성요소가 버스(12)에 접속된다.
장기 메모리(16) (전형적으로, 전자기계식 하드디스크 드라이브)의 구조 및동작은 본 기술의 당업자에게 공지되어 있다. 또한, 프레임 버퍼(17)와 같은 회로가 버스(12)에 결합되고, 디스플레이용 모니터(18)와 같은 출력장치로 전송될 데이타가 프레임 버퍼(17)에 기입될 수 있다. 본 설명을 위해, 프레임 버퍼는 정보를 저장하는데 필수적인 다양한 메모리 플레인에 부가하여, 출력 디스플레이에 대한 정보의 스캔(scan)을 제어하기 위해 본 기술의 당업자에게 공지된 다양한 회로를 포함하는 것으로 고려될 수 있다.
제 2도는 종래기술에 따라 구조된 프레임 버퍼(17)를 예시한다. 전형적으로, 상기 프레임 버퍼(17)는 출력 디스플레이상에 픽셀을 정의하는 정보를 저장하도록 설계된 동적 랜덤 액세스 메모리를 포함한다. 프레임 버퍼(17)의 랜덤 액세스 메모리가 정규 모드와 동작에서 액세싱되는 경우, 데이타는 데이타 버스(12)의 컨덕터로 프레임 버퍼(17)에 기입되거나 또는 그로부터 판독된다. 프레임 버퍼(17)에 기입되는 경우, 버스의 모든 데이타 컨덕터는 픽셀 정보로써 저장될 2진 데이타를 전송한다. 32비트 버스를 가진 전형적인 컴퓨터 시스템에서, 32비트의 정보가 버스로 기입될 수 있으며 프레임 버퍼 메모리에 대한 32개의 입력핀에 나타낼 수 있다. 상기 데이타는 특정 디스플레이 모드에서 픽셀을 정의하는데 요구된 비트의 수에 따라서 일 또는 그이상의 픽셀을 정의할 수 있다. 예를들어, 8비트 칼라모드의 동작에서, 디스플레잉된 각각의 픽셀은 8비트의 데이타를 요구하고, 버스의 데이타 컨덕터로 32비트의 데이타는 각각의 개별 액세스에서 4픽셀을 정의할 수 있다. 한번에 픽셀 데이타를 1 (또는4) 픽셀로 기입하는 것은 프레임 버퍼를 디스플레이로 기입될 데이타로 채우는 비교적 느린 방법이다. 그러나, 상기는 픽셀 데이타를 디스플레이로 기입시키는 보통 모드이다.
상기 정규모드는 전형적으로 일 픽셀 단위를 기본으로 디스플레이를 변화시키는 처리에 이용되거나, 또는 윈도우에서 2 이상의 칼라를 이용하는 그래픽 화상을 표현하는데 이용된다.
그러나, 수많은 동작이 매우 대다수의 픽셀을 조작하고 픽셀이 개별적으로 변화되어야 하는 것을 요구하지 않는 디스플레이에 영향을 미치고 있다. 예를들어, 이러한 동작은 전체의 디스플레이 또는 디스플레이의 윈도우의 클리어링(clearing) 및 유사동작을 포함한다. 프레임 버퍼를 채우는 것은 각각의 픽셀이 개별적으로 데이타 컨덕터로 표시되는 경우에 매우 느리기 때문에, 종래기술의 프레임 버퍼는 또한 각각의 데이타 컨덕터가 픽셀 칼라값을 나타내는 4비트에 대한 액세스를 제어하는 모드동작("블록모드"로써 인용됨) 을 가진 장치를 구비한다. 상기 블록모드는 칼라값을 나타내는 데이타가 메모리의 다수의 개별적인 픽셀 위치에 동시에 기입되도록 한다.
상기 블록모드에서, 데이타 컨덕터로 어레이에 기입된 정보는 특정 픽셀 위치를 나타내는 메모리 위치로의 기입을 인에이블하고 다른 픽셀 위치를 무시하는데 이용된 제어정보이다.
제 2도의 종래기술의 프레임 버퍼(17)는 다수의 데이타 입력 컨덕터(23) 및 4비트 칼라 레지스터(19)를 구비한다. 프레임 버퍼(17)의 어레이(20)에서와 데이타 위치의 픽셀 데이타로서 저장될 4비트 칼라값은 칼라 레지스터(19)로 기입된다.
데이타 컨덕터(23)로 프레임 버퍼(17)에 전송된 데이타는 기입될 픽셀의 위치 및 기입되지 않을 픽셀의 위치를 지시한다. 예를들어, 데이타 컨덕터(23)가 0 값을 운반한다면, 그 컨덕터에 의해 제어된 픽셀 위치는 기입되지 않는다. 데이타 컨덕터(23)가 1값을 운반한다면, 칼라 레지스터(19)로 부터의 4비트 칼라값은 픽셀 위치로 기입된다. 상기 방식에서, 다수와 개별적인 픽셀의 선택된 픽셀은 칼라 레지스터(19)에 저장된 칼라값을 이용하여 동시에 기입될 수 있다. 상기는 동일 칼라를 이용하여 큰 영역의 조작을 수행하는데 요구된다면 매우 유용한 조작이다.
예를들어, 32비트 버스에 따라, 한번에 32비트 픽셀의 액세스로 디스플레이의 전체 윈도우에 배경칼라를 기입시킴으로써 윈도우를 재빨리 클리어링할 수 있다.
상기 모드는 또한 제어신호가 칼라를 윈도우내에 기입시키고 윈도우 외부의 픽셀 위치로의 칼라의 기입을 디스에이블시키기 때문에, 픽셀 데이타가 윈도우내에 꼭 맞춰지도록 클리핑시킨다.
상기 종래기술의 블록모드의 동작에 따른 한 문제점은 구식이 된 4비트 칼라모드의 동작만으로 이용될 수 있다는 점이다. 더큰 문제점은 일 이상의 픽셀이 블록모드를 이용하여 일 칼라로 동시에 기입될 수 있더라도 종래기술의 프레임 버퍼는 한번에 일 칼라를 다룰 수만 있다는 점이다. 반면, 픽셀정보를 프레임 버퍼(7)로 공급하는 그래픽 가속장치 및 소프트웨어는 전형적으로 동시에 2칼라를 조작한다.
따라서, 전체 화면이 상기 블록모드를 이용하여 재빨리 클리어링될 수 있지만, 더 진보된 조작은 시스템 동작을 지연시킨다. 예를들어, 어떤 정보패턴이 프레임 버퍼에 기입되는 경우, 제 1배경칼라가 칼라 레지스터에 배치되어야 하고, 특정 윈도우의 전체 제 1행은 배경칼라를 기입시킴으로써 클리어링되어야 한다. 그후 전경 칼라(foregrou-nd color)가 칼라 레지스터에 배치되고, 전경 픽셀은 그 행으로 기입된다.
배경칼라는 다시 칼라 레지스터에 배치되고, 특정 윈도우의 전체 제 2행이 클리어링된다. 배경칼라는 다시 전경 칼라로 칼라 레지스터에서 교체되며, 그리고 전경 픽셀은 제 2행을 위해 기입된다. 상기는 윈도우의 모든 행이 디스플레이에 필수적인 2 칼라로 기입되어질때까지 계속한다.
종래기술의 프레임 버퍼에서, 프레임 버퍼의 각각의 액세스는 120ns의 행 주소 스트로브(RAS) 사이클 및 20ns의 열 주소 스트로브(CAS) 사이클을 요구한다.
상기는 칼라 레지스터에 로딩하기 위해 프레임 버퍼를 액세스하는데 그리고 프레임 버퍼에서의 메모리 위치를 액세스하는데 바람직하다. 일단 행주소 스트로브가 공급되어졌다면, 단일 열주소 사이클은 전체 120ns가 특정 동작을 위해 요구되는 행주소 스트로브 신호를 오버래핑할 수 있다. 메모리 위치가 액세스되는 경우, 행 주소는 RAS사이클의 하강 에지(falling edge)에서 공급되고, 데이타는 CAS 사이클의 하강 에지에서 기입되거나 또는 판독된다. 일단 RAS 신호가 개시되어지면, 다수의 픽셀은 어떤 다른 동작이 32픽셀의 각각의 군에 요구된 CAS 사이클만을 간섭하지 않는한 동일한 행에서 판독되거나 또는 기입될 수 있다. 그러나, 동일한 RAS/CAS 시퀀스가 메모리셀을 판독시키고 기입시키는 것이외의 동작에 이용되기 때문에, 배경 칼라를 칼라 레지스터에 로딩하는데 우선 120ns 가 걸리고, 배경 칼라를 기입하는데 또다른 120ns가 걸리고, 전경 칼라를 칼라 레지스터에 재로딩하는데 또다른 120ns 가 걸리고, 그리고 전경 칼라를 기입하는데 또다른 120ns 가 걸린다.
각각의 행당 두번씩 칼라 레지스터에 재로딩하는데 필요한 시간, 및 각각의 행에서 각각의 32비트 위치에 두번씩 기입해야 하는 요구는 모두 동작을 상당히 지연시킨다.
예를들어, 제시된 데이타를 변화시키기 위해서 윈도우의 영역에 기입하는 것이 요구된다면, 먼저, 칼라 레지스터내의 값을 영역에 대한 배경 칼라로 변화시키는 것이 필수적이며, 그다음 배경을 기입시키고, 그다음 다시 칼라 레지스터내의 값을 변화시키며, 마지막으로 전경 칼라를 기입시키는 것이 필수적이다.
종래기술의 프레임 버퍼에서 수행된 가장 느린 동작중 하나는 데이타의 스크롤링(scrolling; 화면이동) 이다. 스크롤링 동작시에 데이타의 행은 출력 디스플레이상에서 업 또는 다운으로 이동된다. 출력 디스플레이 장치상에 디스플레잉되는 픽셀을 표시하는 데이타는 프레임 버퍼에 저장되기 때문에, 스크롤링은 디스플레이의 행을 표시하는 프레임 버퍼내의 픽셀 데이타가 중앙 프로세서에 의해 프레임 버퍼로 부터 판독되고 프레임 버퍼내의 또다른 위치에 다시 기입되어야 한다는 것을 요구한다. 전형적인 개인용 컴퓨터에서, 32비트의 데이타 (32비트 칼라의 1픽셀 또는 8비트 칼라의 4픽셀)는 전형적으로 140ns 를 요구하고 동작시에 동시에 프래임 버퍼로 부터 판독된다; 전형적으로, 여분의 20ns는 데이타가 프레임 버퍼 칩에서 제거되어야 하는 경우 판독을 위해 요구된다. 상기는 프레임 버퍼내의 적합한 위치에 다시 데이타를 기입시키는 액세스, 즉 120ns 를 다시 요구하는 액세스에 의해수반된다. 판독 및 기입의 상기 패턴은 전체 행이 판독되고 재기입되어질때 까지 계속 유지된다. 전형적인 화면이 1024픽셀의 행을 유지할 수 있기 때문에, 140ns와 120ns의 합에 1024픽셀을 곱한 시간이 디스플레이상에 단일 행의 32비트 칼라 픽셀을 스크롤하는데 요구되며, 여기에서 8비트 픽셀에 대한 시간은 상기의 4분의 1 이다. 텍스트의 각각의 라인은 픽셀의 대략 12행을 차지하며, 따라서 텍스트의 1라인을 스크롤하는 것은 매우 오랜 시간이 걸린다.
종래기술의 프레임 버퍼에 따른 또다른 문제점은 데이타가 어레이로 부터 취해지고 출력 디스플레이 장치로 전송되는 회로에 관한 것이다. 전형적으로, 회로는 디스플레이상에 전체 행의 픽셀을 유지시키는데 충분한 시프트 레지스터 출력 단계를 요구한다.
전체 행의 픽셀을 유지시키는데 충분한 시프트 레지스터는 프레임 버퍼상에 다량의 공간을 취한다. 상기 공간은 다른 좀더 유용한 기법을 수행하는데 이용가능하지 않는 공간이다.
종래기술의 프레임 버퍼의 이들 문제점에 부가하여, 다수의 다른 문제점이 데이타를 디스플레잉하는 동작을 지연시키고 있다.
이제 제 3도를 참조하면, 본발명에 따라 설계된 프레임 버퍼(50)의 상세한 블록도가 예시되며, 제 5도는 본발명에 따른 방법을 예시한다. 제 3도는 프레임 버퍼(50)의 다양한 구성요소에 속하는 회로기판을 예시한다. 프레임 버퍼(50)는 동적 랜덤 액세스 메모리 어레이(52)를 제공하기 위해 배열된 전체 효과 트랜지스터 소자와 같은 다수의 메모리셀(53)을 포함한다. 어레이(52)를 구성하는 셀(53)의 배열은 본 기술의 당업자에게 공지된 원리에 따라 전개된다. 어레이(52)에 충분한 수의 주소지정가능 메모리셀(53)을 제공하여 특정 모드의 동작시에 출력 디스플레이 장치상에 제시될 픽셀의 수를 표시하게 된다. 예를들어, 어레이(52)는 전체 32플레인 (제 3도에 일 플레인만 상세히 예시됨) 을 포함할 수 있으며, 각각의 플레인은 256행을 포함하며, 각각의 행은 1024메모리 소자를 포함하며, 상기 배열은 칼라 출력 디스플레이 단말기상에 512×512 픽셀 디스플레이의 32비트 칼라를 디스플레잉하는데 충분한 칼라 데이타와 저장을 허용한다. 프레임 버퍼(50)가 32비트 칼라모드 및 16비트 칼라모드를 디스플레잉하며, 또한 본 기술의 당업자에게 공지된 다른 모드를 디스플레잉할 수 있지만, 본 프레임 버퍼(50)는 8비트 칼라 모드로 칼라를 디스플레잉하는 픽셀를 갖춘 이용에 특히 적합된다.
어레이(52)에 부가하여, 프레임 버퍼(50)는 중앙 프로세서와 같은 제어기에 의해 공급된 주소를 디코딩하고 어레이(52)의 각각의 플레인에서 개개의 메모리셀을 선택하는 행과 열 디코드 회로를 포함하여, 출력 디스플레이 장치상에 표시될 수 있는 다양한 픽셀을 정의하게 된다. 주소 디코딩 회로는 개개의 픽셀의 비트를 표시하는 개개와 메모리셀(53)이 판독 및 기입으로 선택될 수 있는 행 디코딩 회로(54) 및 열 디코딩 회로(56)를 포함한다. 또한, 데이타 컨덕터(58)가 프레임 버퍼(50)의 일부분으로써 포함되며, 어레이(52)에서 활용될 데이타를 제공하기 위해 데이타 버스와 접속될 수 있다.
전형적으로, 32 데이타 컨덕터(58)는 상기 수가 특정 컴퓨터 시스템에 따라 변화하더라도 제공된다. 수 32는 가장 정확한 칼라모드의 동작시에 디스플레이 시스템에 의해 이용될 것으로 기대되는 비트와 가장 최대의 수의 단일 픽셀의 칼라를 표시하도록 전송되는 비트의 수와 정합한다.
데이타가 정규모드의 동작시에 데이타 버스의 컨덕터(58)로 프레임 버퍼(50)에 기입되는 경우, 각각의 군의 32비트는 출력 디스플레이상의 일 또는 그이상의 픽셀 위치에 디스플레잉될 일 또는 그이상의 칼라값을 정의한다. 따라서, 출력 디스플레이가 8비트 칼라모드에서 데이타를 디스플레잉하고 있는 경우, 정규 기입모드에서 데이타 컨덕터(58)에 의해 운반된 32비트는 디스플레이상에서 4픽셀 위치를 정의할 수 있다. 반면, 디스플레이가 32비트 칼라 모드에서 데이타를 디스플레잉하고 있는 경우, 데이타 컨덕터(58)의 32비트는 디스플레이상의 단일 픽셀 위치를 정의하는 정보를 운반한다. 개시된 바와같이, 버스의 데이타 컨덕터(58)중 하나는 입력 데이타 버퍼를 통해 어레이의 각각의 플레인의 8멀티플렉서(62) 모두에 접속된다. 제 3도에 예시된 실시예는 특히 8비트 칼라모드를 활용하는 시스템에서 이용되는데 적합되어 있으며, 결국 시스템은 특정 기입 입력데이타를 선택하기 위해 프레임 버퍼(50)의 각각의 플레인에서 8개의 멀티플렉서(62)를 활용한다. 각각의 멀티플렉서(62)는 8개의 3상태 기입구동기(73)중 하나에 접속된 그의 출력을 가지며, 3상태 기입구동기(73)는 전송게이트(71)와 같은 기입 인에이블 스위치를 거쳐 출력신호를 어레이의 특정 플레인의 매 8번째 열에 접속된 컨덕터(66)로 공급한다. 각각의 멀티플렉서(62)는 선택된 모드의 동작에 종속하여 각각의 플레인에서 어레이(52)로 전송될 데이타의 소스를 선택한다. 따라서, 정규모드에서, 데이타 비트는 어레이의 해당 플레인에 대해 데이타 컨덕터(58)로부터 직접 선택된다. 상기비트는 8개의 3상태 기입구동기(73)중 한 기입구동기에 의해 멀티플렉서(62)중 하나로부터 특정한 선택된 열로 전송되며, 그리고 해당 열과 선택된 행에 대한 메모리셀(53)에 기입된다. 일 비트가 어레이의 각각의 32플레인에 기입될 수 있기 때문에, 32비트는 버스 컨덕터(58)(각각의 플레인당 하나)로부터, 시스템이 동작중인 칼라모드에 종속하여 1개의 32비트 픽셀, 2개의 16비트 픽셀, 4개의 8비트 픽셀로써 기입될 수 있다.
제 3도에 도시된 바와 같이, 모드제어회로(68)는 프레임 버퍼가 동작할 특정 모드의 동작을 지시하는데 제공된다. 모드 선택을 실행하기 위해, 4 제어신호(DSFO-DSF3)는 기입 인에이블 신호(W/E)와 출력 인에이블 신호(O/E)에 따라 공급된다.
이들 신호의 조합은 종래 기술의 당업자에게 공지된 방식으로 특정 출력모드 제어신호를 생산한다.
종래기술로 실시된 정규모드 기입동작에서, 특정주소는 주소버스로 전송되어 특정 행과 열을 선택하게 된다. 행주소는 행주소 스트로브 신호의 하강에지상에서 행주소 래치(51)에 의해 행 디코드 회로(54)로 공급된다. 행주소로 인해 전원이 선택된 플레인의 각각에서의 어레이의 특정 행에 결합된 모든 메모리셀(53)에 공급된다.
일단 전원이 어레이의 적합한 행에 공급되어 졌다면, 행에서의 각각의 메모리셀의 값은 어레이의 각각의 열에 대해 센스증폭기(63)에 의해 감지된다. 센스증폭기(63)는 턴온되며, 그리고 각각의 센스증폭기(63)는 선택된 행에서의메모리셀(53)을 재생(refresh) 시키기 위해 감지된 값을 다시 구동시킨다.
CAS 신호의 하강에지에서, 열주소는 래치(57)로부터 전송되며, 열 디코드 회로(56)의 적합한 스위치(67)에 인가되어 기입될 각각의 플레인에서의 적합한 열을 선택한다.
예시된 프레임 버퍼(50)의 실시예에서, 열 주소는 10비트이다. 이들 10비트 중에서, 열 주소의 높은 순위값인 7비트(CA3-CA9)는 8인접 열의 군을 선택하는데 이용된다.
각각의 멀티플렉서(62)에 대한 정규모드 기입 제어신호로 인해, 해당 플레인과 연관된 단일 컨덕터(58)로 공급된 데이타 신호가 각각의 8멀티플렉서(62)에 의해 데이타 입력버퍼로부터 전송된다. 멀티플렉서(62)에 의해 생산된 신호중 한 신호는 기입구동증폭기(73)중 단일 기입구동 증폭기에 의해 증폭되며, 그리고 어레이의 해당 플레인에서의 주소지정된 메모리셀(53)로 전송된다. 래치(57)로부터 열 주소의 낮은 순위인 3비트(CA0-CA2)는 열중 단일 열에 데이타 비트를 전송하는 8개의 3상태 기입구동증폭기(73)중 특정한 기입구동증폭기를 선택한다. 어레이(52)의 각각의 플레인과 연관된 각각의 컨덕터(58)가 메모리셀에 대한 개개의 비트를 선택된 행과 열에 운반하기 때문에, 픽셀값 (또는 다수의 값)은 어레이의 각각의 플레인에서의 적합한 열과 행위치로 전송될 것이다.
유사한 방식으로, 특정한 픽셀값이 정규모드의 동작에서 어레이(52)로부터 판독될 경우, 행과 열 주소는 디로드 회로(54 및 56)로 전송된다. 행 주소는 RAS 신호의 하강에지상에서 선택되머, 어레이(52)의 각각의 선택된 플레인에서의 메모리 셀의 전체 행은 재생된다. CAS신호의 하강에지에서, 열 주소의 높은 순위값인 7비트(CA3-CA9)는 열 디코드 회로(56)의 적합한 스위치(67)에 인가되어, 주소지정되어졌고 판독될 각각의 플레인에서 8인접열을 선택한다. 각각의 선택된 플레인의 각각의 8열에서의 메모리셀(53)의 상태는 제 2세트의 출력 센스 증폭기(75)에 의해 감지된다. 열중 특정한 열의 출력은 열 주소의 낮은 순위인 3비트(CA0-CA2)의 값과 정규모드 판독신호에 의해 제어되는 각각의 플레인에서 멀티플렉서(79)에 의해 선택된다. 상기로 인해 특정한 메모리셀(53)와 상태가 어레이(52)의 해당 플레인과 연관된 데이타 버스의 컨덕터(58)중 특정한 컨덕터로 전송된다. 따라서, 예시된 바와같이, 프레임 버퍼(50)는 전형적인 정규 판독 및 기입모드의 동작을 수행한다.
프레임 버퍼(50)는 또한 최소한 한쌍의 칼라값 레지스터(C0 및 C1)를 포함하며, 이들 레지스터는 다수의 기억위치가 동시적으로 기입될 수 있는 이후에 설명될 칼라블록모드의 동작에 이용될 칼라값을 저장하는데 활용된다. 어레이의 각각의 플레인은 칼라값의 1 비트를 저장하는 1 비트 레지스터(C0)와 1'비트 레지스터(C1)를 포함한다.
각각의 플레인이 각각의 레지스터에 대해 1 비트를 포함하기 때문에, 각각의 레지스터(C0 및 C1)는 바람직한 실시예에서 전체 32비트를 포함한다. 따라서 전체 8비트 칼라값은 8 플레인에 속하는 레지스터(C0 및 C1)에 저장될 수 있으며, 전체 16비트 칼라값은 16플레인에 속하는 레지스터(C0 및 C1)에 저장될 수 있으며, 그리고 전체 32비트 칼라값은 프레임 버퍼(50)의 32플레인의 레지스터(C0 및 C1)에 저장될 수 있다. 도시된 것과 같은 32비트 칼라 레지스터에 따라, 특정한 8비트 칼라값에 대한 칼라 패턴은 각각의 칼라 레지스터로 4번 반복될 수 있다 (마찬가지로, 16비트 칼라는 2번 반복될 수 있다).
칼라 레지스터(C0 및 C1)는 선택적으로 주소지정되어 데이타 버스의 컨덕터(58)로 공급된 데이타에 의해 로딩될 수 있게 된다; 도시된 바와같이, 스위치는 각각의 셀 플레인에 제공되어 데이타 컨덕터(58)로 부터 칼라값 데이타를 가진 레지스터(C0 및 C1)의 로딩을 허용한다. 칼라 블록 레지스터의 세부사항 및 그 이용은 동일 날짜로 제출된 미합중국 특허출원 일련번호 08/145,756 인 프리엠(Priem) 등의 "프레임 버퍼에 빠른 다중 칼라저장을 제공하는 장치"에 설명되어 있다.
칼라 레지스터(C0 및 C1)는 컨덕터(58)로 공급되는 데이타의 대신에 멀티플렉서(62)가 메모리 어레이의 셀에 기입시키는데 선택할 수 있는 칼라값을 제공한다.
레지스터(C0, C1)로 부터의 칼라값, 또는 컨덕터(58)로 부터의 픽셀 데이타에 대한 멀티플렉서(62)의 선택은 특정한 칼라모드의 동작, 및 중앙 프로세서에 의해 공급된 제어신호에 의해 지시되며, 또는 연관된 그래픽 가속장치에 의해 지시된 값에 의존한다.
칼라 블록모드의 동작이 제어신호에 의해 지시되는 경우, 데이타 컨덕터(58)는 픽셀 데이타를 운반하기 보다 오히려, 인에이블링 신호를 운반하여 레지스터(C0 및 C1)에 유지된 칼라값이 기입될 어레이(52)에서의 픽셀 위치를 지시한다. 이러한 칼라값은 로드칼라 레지스터 제어신호에 반응하여 프레임 버퍼(50)의 각각의 어레이 플레인의 데이타 컨덕터(58)로 부터 초기에 로딩된다. 두 칼라 레지스터(C0 및 C1)가 바람직한 실시예에 제공되기 때문에, 전체 4칼라 블록모드와 동작이 가능하다. 이러한 모드는 칼라 0 모드, 칼라 1 모드, 칼라 0 & 1 모드, 및 칼라 1 & 0 모드로써 인용된다.
개시될 것으로써 실제시간은 디스플레이의 각각의 행에 기입시키는데 칼라값 레지스터를 로딩하는 요구가 없기 때문에 간단히 임의의 상기 모드의 동작에 따라 절감된다.
칼라 0 모드의 동작에 있어서, 1의 제어신호값이 특정한 데이타 컨덕터(53)로 전송된다면, 칼라 레지스터(C0)에서의 값은 해당 컨덕터(58)에 의해 제어된 기억위치로 기입된다.
칼라 레지스터(C0)에서의 값은 또한 1 값을 가진 제어신호를 전송하는 데이타 컨덕터(58)에 의해 모든 다른 기억위치로 전송된다. 반면, 어떤 칼라값은 0 제어값이 전송되는 데이타 컨덕터(58)에 의해 제어된 픽셀위치로 기입되지 않는다. 따라서, 32개의 다른 픽셀 위치는 단일 동시전송에 영향을 끼칠 수 있으며; 1값을 수신하는 위치는 칼라 레지스터(C0)에서의 값을 수신하도록 인에이블 되며, 반면 0 값을 수신하는 위치는 변하지 않은채로 존재한다.
상기가 수행되는 방식이 8비트 칼라의 경우로 예시될 것이다. 칼라값 레지스터(C0)가 그 레지스터에 제공된 32비트에 대해 4번 반복되는 8비트와 칼라값 패턴으로 로딩되어졌고, 칼라값 레지스터(C1)가 그 레지스터에 제공된 32비트에 대해 4번 반복되는 8비트의 또다른 칼라값 패턴으로 로딩되어졌고 추정한다면, 1행과 8열이 상술된 방식으로 행 및 열 주소 디코드 회로(54 및 56)를 통해 주소버스상의 주소에 의해 선택된다.
칼라블록 0모드가 선택된다고 가정하면, 각각의 플레인의 모든 8멀티플렉서(62)는 어레이에 대한 칼라 데이타의 소스로써 레지스터(C0)를 선택한다. 특정한 기입구동기(73)가 데이타 버스의 컨덕터(58)로 표시되는 인에이블링 신호에 따라 인에이블된다.
컨덕터(58)로 표시되는 제어 데이타는 픽셀 마스크 레지스터(55)로 전송된다.
픽셀 마스크 레지스터(55)의 비트는 어레이 플레인의 각각에 대해 제 4도에 예시된 방식으로 이용되어, 데이타의 특정한 픽셀로의 전송을 제어하는 모든 구동기(73)를 제어하게 된다. 고려된 실례가 8비트 칼라를 수반하고 제 1의 8열이 열 주소에 의해 선택되어졌다고 가정한다면, 제 1픽셀을 정의하는 비트는 해당 열의 제 1의 8플레인과 선택된 행의 제 1열에 놓여진다. 픽셀 마스크 레지스터(55)에서의 제 1픽셀(P1)은 제 1열과 제 1의 8플레인을 제어하는 적합한 구동기(73)를 제어하여 칼라값 레지스터(C0)로 부터 어레이의 비트 위치로 칼라를 전송한다. 결과적으로, 1행과 8열이 선택됨에 따라, 전체 32개의 8비트 칼라픽셀이 칼라값 레지스터(C0)에 저장된 값과 동시적으로 기입될 수 있다.
상기는 종래기술의 프레임 버퍼에 이용된 4비트 블록모드와 유사한 빠른 모드의 동작이며, 매우 빠르게 화면을 클리어하거나, 또는 윈도우 영역에 단일 칼라를 제공하는데 이용될 수 있다. 예를들어, 1024×780 픽셀과 8비트 깊이인 디스플레이에 대한 프레임 버퍼(30)는 개개와 픽셀인 프레임 버퍼(50)로 한 픽셀씩 기입될 수 있는 것보다 더 빠르게 대략 32번 클리어될 수 있다. 상기 모드는 또한 칼라값이 윈도우 영역의 내부에 픽셀위치로 기입될 수 있지만 그 윈도우 영역의 외부에 픽셀위치가 인에이블되지 않기 때문에 클리핑에 유용하다.
칼라 1 모드는 1값이 특정한 데이타 컨덕터(58)로 전송된다면, 칼라 레지스터(C1)에서의 값이 그 컨덕터(58)에 대해 주소지정된 픽셀을 정의하는 기억위치로 기입된다는 점을 제외하고 칼라 0 모드와 유사하다. 칼라 레지스터(C1)에서의 값은 또한 데이타 컨덕터(58)로 전송된 다수의 1값에 의해 인에이블된 주소에 대한 모든 다른 기억위치로 전송된다. 반면, 어떤 칼라값도 0 이 데이타 컨덕터로 전송되는 픽셀 위치로 기입되지 않는다.
인지될 수 있는 바와같이, 두 칼라 레지스터(C0 및 C1)는 윈도우의 부분을 조작하기 이전에 로딩될 수 있으며 항상 이용가능하기 때문에, 일련의 픽셀 (예, 32)은 칼라 레지스터를 재로딩할 필요없이 두 액세스로 기입될 수 있으며 클리핑될 수 있다.
배경 칼라는 제 1액세스로 기입될 수 있으며 전경 칼라는 제 2액세스로 기입될 수 있으며 액세스 사이에 칼라 레지스터를 재로딩할 필요가 없다.
그러나, 클리핑이 불필요한 디스플레이의 부분에 칼라 모드 0 & 1 및 1 & 0을 이용하여 더욱 빠른 기입이 가능하다. 상술된 공동 출원중인 모출원에서 지적된 바와같이, 디스플레이에 기입시키는 데 수반된 대부분의 동작은 2 칼라를 활용한다.
전형적으로, 렌더링 칩 (그래픽 가속기) 또는 중앙 프로세싱 유닛은 클리핑이 필요한 곳을 지시하는 제어신호를 제공한다. 상기 신호가 없을시에, 모드 0 & 1 및 1 & 0의 이용으로 인해 2 칼라가 프레임 버퍼로 동시에 기입된다. 이들 모드에서, 데이타 컨덕터(58)상의 0 값은 칼라값이 한 칼라값 레지스터로 부터 제어된 픽셀로 기입될 것임을 지시하며, 반면 데이타 컨덕터(58)상의 1값은 칼라값이 다른 칼라값 레지스터로 부터 제어된 픽셀로 기입될 것임을 지시한다.
상기는 각각의 플레인에 대해 데이타 컨덕터(58)로 전송되며 픽셀 마스크 레지스터(55)에 저장된 제어값을 칼라모드 제어신호와 조합시켜 수행되어 칼라값이 각각의 멀티플렉서(62)에 의해 전송되는 특정한 칼라 레지스터를 선택하게 된다. 예를들어, 칼라모드 0 & 1 또는 1 & 0에서, 픽셀 마스크 레지스터(55)에서의 비트위치의 0 으로 인해 멀티플렉서(62)가 한 칼라값 레지스터에 저장된 칼라값을 선택하게 되며, 반면 픽셀 마스크 레지스터(55)에서의 비트 위치의 1 로 인해 멀티플렉서(62)가 다른 칼라값 레지스터에 저장된 칼자값을 선택하게 된다. 그후, 모드 0 & 1 또는 1 & 0 을 지시하는 칼라모드 제어신호는 어레이로 구동기(73)에 의해 기입될 선택된 모든 픽셀을 제어한다.
상기는 전경 및 배경을 나타내는 두개의 개별적인 칼라가 클리핑을 요구하지 않는 윈도우 영역의 부분에 동시에 기입되도록 한다.
2 칼라값 레지스터의 제공으로 인해, 설명된 칼라모드와 부가적으로 데이타를 프레임 버퍼로 기입시키는 다수의 새로운 방법이 실시된다. 예를들어, 칼라 레지스터(C0 및 C1) 를 이용하여 한번에 32픽셀의 군의 기입에 부가적으로, 블록모드는 픽셀의 전체 열이 클리핑을 가진 1 칼라로, 또는 클리핑되지 않은 2 칼라로 칼라 레지스터로 부터 기입될 수 있는 것으로 제공된다. 이러한 모드는 블록 256, 블록 512, 및 블록 1024모드로써 참조되며, 동일 날짜로 제출된 미합중국 특허출원 일련번호. 68/145,755인 프리엠등의 "윈도우잉 동작용으로 설계된 프레임 버퍼 시스템의 다중 블록모드동작"에 상세히 설명되어 있다.
블록 256 모드에서, 각각의 데이타 컨덕터상의 값은 32개의 인접 8비트 픽셀 위치에 기입된 칼라값을 결정한다. 상기는 동시에 어레이의 각각의 플레인에서 전체 열(256) 의 4분의 1을 선택하는 열주소에 의해 수행된다. 각각의 상기 열에 접속된 각각의 픽셀은 특정한 칼라모드에서 데이타 컨덕터로 운반된 값에 의해 지정된 칼라값 레지스터에서의 단일 칼라값을 수신한다. 블록 256 모드에서 전체 32×32비트 픽셀(1024 픽셀)은 각각의 기입 액세스에 의해 동시에 영향을 받는 것으로 보여질 것이다.
상기는 현대의 컴퓨터 칼라 모니터의 행에서의 픽셀의 전형적인 수이다.
따라서, 블록 256모드에서의 8 비트 픽셀의 각각의 액세스는 1024픽셀 행으로 모든 픽셀을 기입할 수 있다. 상기 모드는 전체 화면을 매우 빠르게 클리어하는데 이용될 수 있거나, 또는 화면상에 32비트 블록으로 변화하는 패턴을 기입하는데 이용될 수 있는 것으로 평가될 것이다.
그러나, 2가지 칼라가 블록 256 모드를 이용하여 동일 액세스로 프레임 버퍼에 기입되는 경우에 있어서, 데이타 컨덕터는 클리핑 신호를 제공하는데 유용하지 않다.
상기 이유로써, 윈도우의 클리핑을 수행하기 위해서는 윈도우의 경계선에 칼라 0 모드 및 칼라 1모드를 활용하는 것이 필요하다. 이들 신호 칼라모드는 윈도우를 포함하는 각각의 행의 각각의 측에서의 윈도우 크로싱에 이용되어 제 1액세스로 배경칼라를 윈도우 에지에 기입하고 제 2액세스로 전경칼라를 윈도우 에지에 기입할 수 있다.
유사한 방식으로, 액세스의 세분성이 블록 256 모드에 따라 매우 크기 때문에, 윈도우 에지를 클리핑하기 위해서는 다른 모드가 이용되어야 한다. 즉, 각각의 제어비트가 32픽셀에 영향을 미치기 때문에, 블록 256 모드는 32픽셀의 인접군에 기입하거나 기입하지 않는데 픽셀을 선택할 수만 있다. 결과적으로, 블록 256 모드에는 정확한 윈도우 에지를 클리핑하기 위해서 블록 8 모드가 이용되어야 한다.
제 2부가모드는 블록 512 모드로써 참조된다. 블록 512 모드에서 각각의 데이타 컨덕터는 32×16비트 픽셀 위치에 기입된 데이타의 값에 영향을 미친다. 상기 모드에서, 열주소는 동시에 각각의 플레인에서 전체 2분의 1의 열을 선택한다.
상기 모드는 상술된 선택 컨덕터, 멀티플렉서(62), 및 다른 구성요소와 수에 있어 16으로의 증가를 요구한다. 상기 모드에는 블록 256 모드에 블록 8 모드가 이용되는 것과 동일 방식으로 블록 16모드가 이용되어 디스플레이와 클리핑된 윈도우 영역내 전체 행에 재빨리 기입하게 된다. 제 3부가모드는 블록 1024모드로써 참조된다. 블록 1024모드에서, 각각의 플레인에서의 모든 열은 열주소에 의해 동시에 선택된다.
상기 모드는 상술된 선택 컨덕터, 멀티플렉서(62), 및 다른 구성요소와 수에있어 32로의 증가를 요구한다. 블록 1024모드에서, 각각의 데이타 컨덕터는 32×32비트 픽셀 위치에 가입된 데이타의 값에 영향을 미친다. 상기 모드에는 블록 256 모드에 블록 8 모드가 이용되는 것과 동일 방식으로 블록 32모드가 이용되어 디스플레이의 클리핑된 윈도우 영역내 전체 행에 재빨리 기입하게 된다. 각각의 이들 모드는 16비트와 32비트 픽셀을 기술하는 데이타를 저장하는 프레임 버퍼의 형태가 없다면 블록 256 모드와 동일한 방식으로 유용한 기능을 제공한다.
빠른 동작을 제공하는 칼라값 레지스터(C0 및 C1)에 부가하여, 제 3도의 프레임 버퍼(50)는 출력회로를 포함하며, 이것에 의해 픽셀 데이타가 출력 디스플레이 장치 (비도시)로 시프팅된다. 상기는 전송게이트(77)와 어레이를 포함하며, 이것을 어레이의 각각의 플레인에서 출력 시프트 레지스터(80)로 한번에 8비트 데이타를 시프팅하는데 활용된다.
각각의 플레인에서의 시프트 레지스터(80)는 전체 64비트 위치를 포함한다.
따라서, 바람직한 실시예의 32플레인에서 레지스터는 전체 256 바이트이며, 디스플레이상의 행의 4분의 1 과 동등한 값이 행에서의 1024픽셀 위치이다. 레지스터(80)에서의 데이타는 또다른 멀티플렉서(82)에 의해 각각의 플레인으로 부터 출력 디스플레이 장치상에 픽셀 데이타의 디스플레이를 제어하는 회로로 한번에 1 비트 시프팅된다.
상기 시프트 레지스터는 프레임 버퍼의 출력에 전형적으로 이용된 것보다 실질적으로 더 작으며 결과적으로 훨씬 적은 회로기판 영역을 이용한다.
프레임 버퍼(50)는 또한 굉장히 빠른 스크롤링 동작을 제공하는 회로를 포함한다.
스크롤링 동작은 동일 날짜로 제출된 미합중국 특허출원인 프리엠등의 "윈도우잉 동작용으로 설계된 프레임 버퍼 시스템의 스크롤링 속도를 증가시키는 발명 및 장치"에 상세히 기재되어 있다. 이 스크롤링 동작은 일반적으로 프레임 버퍼의 다양한 회로의 이용을 설명하기 위해서 기술된다.
스크롤링 동작에 있어서, 데이타는 먼저 어레이로 부터 판독되며, 그후 프레임 버퍼(50)로 부터 제거되지 않고 새로운 행에 대한 어레이로 다시 기입된다.
상기를 수행하기 위해서, 스크롤 모드신호는 제어회로 (중앙 프로세서 또는 그래픽 가속기)에 의해 개시되며; 그리고 주소는 행과 열 코드회로에 공급되어 스크롤링될 특정 데이타를 지시한다. 스크롤 모드로 인해 특정 행이 정규모드의 동작에서와 같이 RAS 신호의 하강에지에서 선택되며 그 행의 메모리셀이 리프레시된다. 열주소의 상위 비트는 주소의 8개의 인접열을 선택하는데 이용된다. 각각의 플레인의 전송게이트(77)의 어레이에 대한 모드신호로 인해 선택된 각각의 8열의 매모리셀에서의 데이타가 도면의 래치 0 으로 도시된 제 1의 8비트 레치로 전송된다.
다음의 순차 주소로 인해 다음의 각각의 8열의 메모리셀에서의 데이타가 선택되고 도면의 래치 1로 도시된 제 2의 8비트 래치로 전송된다. 이것은 2회 이상의 판독동작을 위해 계속 유지되며 이러한 판독동작은 각각의 플레인에서 2 이상의 8메모리셀 세트를 선택하고 래치 2 및 래치 3인 제 3 및 제 4의 8비트 래치에 판독된 결과를 배치한다.
따라서, 180ns (120ns.의 일 RAS/CAS 와 이에 후속하는 각각 20ns를 갖는 3CAS 사이클)가 걸리는 4판독동작의 세트에서, 각각의 32플레인의 전체 32비트가 판독되고 래치 0-3에 저장된다. 상기는 180ns를 취한 단일 RAS 신호와 4 CAS 신호 전체에 요구되는 4개개의 액세스에 있어서 전체 128개의 8비트 픽셀이 래치 0-3에 저장될 수 있다는 것을 의미한다. 따라서, 디스플레이상의 전체 행의 픽셀인 1024픽셀이 전체 8×180ns, 또는 1440ns의 주기로 액세스되고 저장될 수 있다.
제 3도에 도시된 바와같이, 각각의 래치 0-3은 멀티플렉서(81)에 접속되며, 래치와 각각의 비트가 멀티플렉서(81)에 의해 선택되어 멀티플렉서(62)로 공급된다.
도면에서, 래치 0-3 중 한 래치에는 그 비트위치의 각각이 입력을 해당 메모리 플레인의 각각의 8 멀티플렉서(62)로 공급하는 것을 예시한다. 상기로 인해 대략 180ns 의 4 연속 주소에 대한 4회 순차 기입동작이 스크롤링되는 데이타를 행주소 지정되는 어레이(52)의 새로운 행위치로 다시 기입하게 된다. 스크롤 판독동작에 따라, 스크롤 모드 제어신호로 인해 열주소의 상위비트가 각각의 기입동작에서 적합한 8인접열을 선택하게 된다. 그후 스크롤 모드 제어신호는 구동기(73) 및 기입 인에이블 스위치(71)를 이용하여 모든 열을 선택한다. 스크롤링에 이용된 각각의 재기입 동작에서, 개개의 비트 래치 0-3의 각각의 값은 센스증폭기(63)의 오버드라이잉으로 인해 어레이상으로 구동되어 어레이의 적합한 셀에 선택된 메모리 위치에서 새로운 값을 설정하게 된다.
따라서, 128 픽셀을 스크롤링하기 위해 데이타를 판독하고 재기입하는데 요구된 전체 시간은 겨우 180ns 이며, 행은 종래의 배열에서 스크롤링하는데 요구된시간의 대략 85분의 1인 1440ns를 요구한다.
본발명의 부가적 기능은 픽셀 데이타를 클리핑시켜 스크롤링의 발생과 동시에 데이타가 저장된 윈도우를 적합하게 한다. 스크롤링이 발생하고 있는 주기동안, 데이타 버스의 컨덱터(58)는 스크롤링에 이용되고 있지 않다는 것을 주목해야 할 것이다.
데이타 컨덕터(58)로 인에이블 신호를 각각의 어레이의 기입 인에이를 게이트(71)에 전송함으로써, 클리핑은 수행될 수 있다. 예를들어, 제 1데이타 컨덕터(58)가 0을 운반하여 기입이 발생하지 않고 디스에이블 신호가 특정 픽셀의 비트에 영향을 미치는 모든 컨덕터(66) (어레이(52)의 각각의 플레인에 하나씩) 에 접속된 전송게이트(71)에 인가되는 것을 지시한다면, 특정 래치 비트 위치에서의 비트는 기입되지 않을 것이다.
따라서 전체 픽셀이 클리핑될 수 있다. 윈도우 외부의 픽셀위치를 제어하는 모든 데이타 컨덕터가 0 값을 운반한다면, 윈도우 외부의 전체 영역은 스크롤링이 발생하고 있는 동안 클리핑될 수 있다.
본발명이 바람직한 실시예의 견지에서 기술되었다 할지라도, 다양한 변형과 수정이 본 발명의 정신과 영역을 벗어나지 않는 한에서 본 기술의 당업자에 의해 실시될 수 있는 것으로 평가될 것이다. 그러므로, 본발명은 후속하는 특허청구범위에 의해서 평가되어야 한다.

Claims (20)

  1. 중앙 프로세싱 유닛, 메인 메모리, 데이타 버스를 포함한 버스 시스템, 출력 디스플레이 및 버스 시스템을 출력 디스플레이에 연결시키는 프레임 버퍼를 포함하고 있으며,
    상기 프레임 버퍼는
    출력 디스플레이상에 디스플레잉될 픽셀을 지시하는 데이타를 저장하기 위한 메모리셀의 어레이,
    어레이에서 메모리셀을 선택하기 위한 액세스 회로,
    제 1 및 제 2칼라값 레지스터,
    다수의 래치,
    픽셀 데이타를 어레이로부터 래치에 기입하기 위한 회로, 및
    픽셀 데이타를 칼라값 레지스터 또는 래치로부터 선택적으로 어레이의 다수의 기억장소에 동시에 기입하기 위한 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  2. 제 1항에 있어서, 픽셀 데이타를 칼라값 레지스터 또는 래치로부터 선택적으로 에레이의 다수의 기억장소에 동시에 기입하기 위한 회로는
    각각의 칼라 레지스터 및 래치에 접속된 다수의 멀티플렉서, 및
    멀티플렉서가 칼라 레지스터 또는 래치로부터 픽셀 데이타를 선택하도록 하는 제어신호원을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  3. 제 2항에 있어서, 멀티플렉서가 칼라 레지스터 또는 래치로부터 픽셀 데이타를 선택하도록 하는 제어신호원은 제어신호를 데이타 버스로 전송하기 위한 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  4. 제 1항에 있어서, 멀티플렉서가 데이타 버스로부터 픽셀 데이타를 선택하도록 하는 회로를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  5. 제 1항에 있어서, 디스플레이의 행에서의 픽셀의 개수보다 실질적으로 더 적은 개수의 기억장소를 제공하는 시프트 레지스터, 및 출력 디스플레이상의 표시를 위해 어레이로부터 시프트레지스터로 픽셀 데이타를 기입하기 위한 회로를 더 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  6. 제 1항에 있어서 액세싱을 위해 다수의 플레인중 어느 것을 선택하기 위한 회로를 더 포함하고, 메모리셀의 어레이는 다수의 플레인에 배열되어 있는 것을 특징으로 하는 컴퓨터 시스템.
  7. 컴퓨터 시스템에서 데이타 버스 및 출력 디스플레이에 결합되도록 설계된 프레임 버퍼에 있어서,
    출력 디스플레이상에 디스플레잉될 픽셀을 지시하는 데이타를 저장하기 위한 메모리셀의 어레이,
    어레이에서 메모리셀을 선택하기 위한 액세스회로,
    제 1 및 제 2 칼라값 레지스터,
    출력 디스플레이상에 디스플레잉될 픽셀 데이타의 행에서의 다수의 픽셀에 상당하는 픽셀 데이타를 저장하기 위한 래칭회로,
    픽셀 데이타를 어레이로부터 래칭회로에 기입하기 위한 회로, 및
    픽셀 데이타를 칼라값 레지스터 또는 래칭회로로부터 선택적으로 어레이내의 다수의 기억장소에 동시에 기입하기 위한 회로를 포함하는 것을 특징으로 하는 프레임 버퍼.
  8. 제 7항에 있어서, 픽셀 데이타를 칼라값 레지스터 또는 래칭회로로부터 선택적으로 어레이의 다수의 기억장소에 동시에 기입하기 위한 회로는 각각의 칼라 레지스터 및 래칭회로에 접속된 다수의 멀티플렉서, 및 멀티플렉서가 칼라 레지스터 또는 래칭회로로부터 픽셀 데이타를 선택하도록 하는 제어신호원을 포함하는 것을 특징으로 하는 프레임 버퍼.
  9. 제 8항에 있어서, 멀티플렉서가 칼라 레지스터 또는 래칭회로로부터 픽셀 데이타를 선택하도록 하는 제어신호원은 제어신호를 데이타 버스로 전송하기 위한 회로를 포함하는 것을 특징으로 하는 프레임 버퍼.
  10. 제 7항에 있어서 멀티플렉서가 데이타 버스로부터 픽셀 데이타를 선택하도록 하는 회로를 더 포함하는 것을 특징으로 하는 프레임 버퍼.
  11. 제 7항에 있어서, 출력 디스플레이의 행에서의 픽셀의 개수보다 실질적으로 더 적은 개수의 기억장소를 제공하는 시프트 레지스트 및 출력 디스플레이상의 표시를 위해 어레이로부터 시프트 레지스터로 픽셀 데이타를 기입하기 위한 회로를 더 포함하는 것을 특징으로 하는 프레임 버퍼.
  12. 제 7항에 있어서, 프레임 버퍼는 액세싱을 위해 다수의 플레인중 어느 것을 선택하기 위한 회로를 더 포함하고, 메모리셀의 에러이는 다수의 플레인으로 배열되어 있는 것을 특징으로 하는 프레임 버퍼.
  13. 컴퓨터 시스템에서 데이타 버스 및 출력 디스플레이에 결합되도록 설계된 프레임 버퍼에 있어서,
    출력 디스플레이상에 디스플레잉될 픽셀을 지시하는 데이타를 저장하기 위한 메모리 셀의 어레이,
    어레이의 인접 열의 군을 선택하기 위한 열 주소 디코딩 회로를 포함하고, 어레이로의 액세스를 제어하기 위한 주소 디코딩회로,
    인접 열의 상기 군중에서 임의의 군의 각각의 열에 선택적으로 기입하기 위한 다수의 회로,
    다수의 칼라값 레지스터,
    출력 디스플레이상에 디스플레잉될 픽셀 데이타의 행의 실질부에 상당하는 픽셀 데이타를 저장하기 위한 래칭회로,
    픽셀 데이타를 어레이의 인접 열의 선택된 군으로부터 래칭회로로 기입하기 위한 회로 및
    인접 열의 상기 군중에서 임의의 군의 각각의 열에 선택적으로 기입하기 위한 회로중 어느것에 데이타 버스, 칼라값 레지스터 또는 래칭회로중 선택된 것을 접속하기 위한 회로를 포함하는 것을 특징으로 하는 프레임 버퍼.
  14. 제13항에 있어서, 인접 열의 상기 군중에서 임의의 군의 각각의 열에 선택적으로 기입하기 위한 회로중 어느 것에 데이타버스, 칼라값 레지스터 또는 래칭회로중 선택된 것을 접속하기 위한 회로는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 프레임 버퍼.
  15. 제14항에 있어서, 인접 열의 상기 군 중에서 임의의 군의 각각의 열에 선택적으로 기입하기 위한 회로중 어느 것에 데이타 버스, 칼라값 레지스터 또는 래칭회로중 선택된 것을 접속하기 위한 회로는 제어신호를 데이타 버스로 전송하기 위한 회로 및 데이타 버스로 전송된 제어신호를 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 프레임 버퍼.
  16. 제13항에 있어서, 출력 디스플레이의 행에서의 픽셀의 개수 보다 실질적으로 더 적은 개수의 기억장소를 제공하는 시프트 레지스터 및, 출력 디스플레이상의 표시를 위해 어레이로부터 시프트 레지스터로 픽셀 데이타를 기입하기 위한 회로를 더 포함하는 것을 특징으로 하는 프레임 버퍼.
  17. 프레임 버퍼로 전송될 데이타를 선택하기 위한 방법에 있어서,
    프레임 버퍼의 행에 저장될 픽셀의 칼라값을 지시하기 위해 칼라값 레지스터에 데이타를 저장하는 단계;
    프레임 버퍼의 행에 저장된 다수의 픽셀의 값을 지시하기 위해 다수의 래치에 데이타를 저장하는 단계;
    칼라값이 프레임 버퍼에서의 기억을 위해 칼라값 레지스터로부터 기입될 픽셀을 지시하기 위해 픽셀 마스크 레지스터에 데이타를 저장하는 단계;
    프레임 버퍼에 저장될 일이상의 픽셀의 칼라값을 지시하기 위해 데이타 버스의 컨덕터로 픽셀값을 정의한 데이타를 제공하는 단계; 및
    프레임 버퍼에 저장시키는 동작 동안에 칼라값 레지스터, 다수의 래치 및 데이타 버스의 컨덕터에서의 데이타중에서 프레임 버퍼에 저장될 데이타를 선택하기 위해 다수의 제어신호를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 제어신호를 제공하는 단계는 동작의 상이한 모드를 선택하기 위해 3 이상의 독립적인 제어신호를 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 프레임 버퍼에 저장시키는 동작 동안에, 칼라값 레지스터, 다수의 래치 및 데이타 버스의 컨덕터에서의 데이타중에서 프레임 버퍼에 저장될 데이타를 선택하기 위해, 다수의 제어신호를 제공하는 단계는 칼라값이 프레임 버퍼에서의 기억을 위해 칼라값 레지스터로부터 기입될 픽셀을 지시하기 위해 부가적인 제어신호로서 픽셀 마스크 레지스터에 저장된 데이타를 이용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제17항에 있어서, 다수의 멀티플렉서가 칼라값 레지스터, 다수의 래치 및 데이타 버스의 컨덕터에서의 데이타로부터 프레임 버퍼에 저장될 데이타를 선택하도록 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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