JPH08505255A - ウィンドウ動作用フレーム・バッファ・システム - Google Patents

Abstract

(57)【要約】 コンピュータ・システムにおいて、データ・バスと出力表示装置に結合するように設計されたフレーム・バッファであり、該フレーム・バッファは、出力表示装置上に表示される画素を表すデータをストアするメモリ・セルのアレイ、アレイの隣接する列のグループを選択する列アドレス・デコード装置を含むアドレス・デコード装置、前記隣接する列の任意のグループの各列に選択して書き込む複数の装置、複数のカラー値レジスタ、出力表示装置上に表示される１行の画素データと、同等の画素データをストアするラッチ装置、アレイの隣接する列の選択されたグループから画素データをラッチ装置へ書き込む装置及びカラー値レジスタ、ラッチ又はデータ・バスの中から選択されたものを任意の前記隣接する列のグループの各列に選択して書き込む装置へ結合する装置を含む。

Description

【発明の詳細な説明】 ウィンドウ動作用フレーム・バッファ・システム 発明の背景発明の分野 本発明は、コンピュータ・システムに関し、特に出力表示装置上のウィンドウ に複数のアプリケーションを同時に表示するシステムに用いるとき、表示用のデ ータを高速で受け取り、操作し、転送することができるフレーム・バッファを提 供する方法と装置に関する。従来技術の歴史 卓上コンピュータの能力増大に関する重要な問題の１つは、情報を出力表示装 置へ転送する速度を増大させる方法を発見することである。現在利用可能なデー タ表示の様々な形態は、おびただしい量のデータを転送する必要がある。例えば 、もしコンピュータの出力表示モニタが、スクリーン上に１０２４×７８０画素 を表示するカラー・モードで動作し、そのモードが、各画素を定義するのに３２ ビットを使用するものであると、表示する各フレーム毎に合計２５００万ビット 以上の情報をスクリーンに対して転送しなければならない。一般に、１秒間に６ ０フレームが表示され、１秒間に１５億ビット以上転送しなければならない。こ れは非常に大量の処理能力を必要とする。一般にコンピュータの全体的動作を遅 くする。表示装置に対するデータ転送の処理を速くするために、様々な加速回路 が考案された。この回路は、表示装置に対するデータ転送に必要な多くの機能を 行うコンピュータの中央処理装置を軽減するのに役立つ。本来、これらの加速回 路は、中央処理装置が通常行う必要がある様々な動作を肩代わりする。例えば、 スクリーン上のある位置から他の位置へのデータのブロック転送は、スクリーン 上の各転送行を読み出し、新しい行の新しい位置へ書き込むことを必要とする。 表 示装置のウィンドウ領域内に情報をストアすることは、各ウィンドウ部分のデー タをそのウィンドウ部分に合うようにクリップする必要があり、表示装置の他の 部分に上書きしてはならない。表示装置内のウィンドウ内のイメージをクリアし 、動かすとき、他の多くの機能が様々なベクトルを生成することを要する。これ らの全ての動作は、中央処理装置が利用可能な時間の大きな部分を必要とする。 これらの繰り返し的機能は、グラフィック加速回路によって行うことができ、中 央処理装置の負担を軽減できる。一般に、もし大量の画素を一度に取り扱う動作 が、グラフィック加速回路によって機械化されると、表示速度は最大限増大する 。勿論これによって、グラフィック表示に関する動作が高速化される。 グラフィック加速回路の設計者によって発見された問題は、グラフィック加速 回路によって達成された速度向上の大部分が、グラフィック加速回路の出力が最 終的表示のために出力表示装置にロードされるフレーム・バッファ回路によって 打ち消されるということである。一般に、フレーム・バッファは、表示する１フ レームのデータをストアするのに充分な量のランダム・アクセス・メモリを備え ている。しかし、フレーム・バッファへの、あるいはフレーム・バッファからの データの転送は、フレーム・バッファの構成方法のために非常に遅い。フレーム ・バッファに対するアクセスを高速化するため、様々な改良がなされてきた。例 えば、２ポートのＶＲＡＭによってＤＲＡＭを置き換え、情報をロードしている とき取り出せるようになった。フラッシュ・モードが考案されて、１表示行全体 が単一のカラーで書き込めるようになった。このモードは、行全体をクリアする には有用であるが、領域を限定するクリッピングができず、従って出力表示スク リーン上にウィンドウが表示されるときは使用できない。従来技術のフレーム・ バッファの設計は、近代的ウィンドウ・システムでの高速データ表示に関してボ トル・ネックとなっているので、高速表示が可能なフレーム・バッファの新しい 設計が望まれる。発明の概要 従って本発明の目的は、出力表示装置上の別々のウィンドウに複数のアプリケ ーションを表示するシステムにおいて、表示するために転送されてきたデータを 高速に処理することができるフレーム・バッファの新設計を提供することである 。 本発明の別のもっと具体的な目的は、従来技術のフレーム・バッファに対して １桁のファクタでデータ表示の高速化が可能なフレーム・バッファの新設計を提 供することである。 本発明のこれらの及び他の目的は、コンピュータ・システムにおいてデータ・ バスと出力表示装置に結合されるように設計されたフレーム・バッファによって 実現される。このフレーム・バッファは、出力表示装置上に表示する画素を表す データをストアするメモリ・セルのアレイと、そのアレイに対するアクセスを制 御し、アレイの隣接する列のグループを選択する列アドレス・デコード装置を有 するアドレス・デコード装置と、任意の上記隣接する列のグループの各列に選択 的に書き込む複数の装置と、複数のカラー値レジスタと、出力表示装置上に表示 される１行の画素データに等しい画素データをストアするラッチ装置と、アレイ の隣接する列の選択されたグループからラッチ装置へ画素データを書き込む装置 と、及びカラー値レジスタ、ラッチ又はデータ・バスのうち選択されたものを、 任意の上記隣接する列のグループの各列に選択的に書き込む装置に結合する装置 とを含む。 本発明のこれらの及び他の目的及び特徴は、以下の詳細な説明及び図面を参照 することによって更に良く理解できるであろう。図面においては、同様のエレメ ントに対しては同様の名称で参照されている。図面の簡単な説明 図１は、本発明を含むコンピュータ・システムを示すブロック図である。 図２は、従来技術によって設計されたフレーム・バッファのブロック図である 。 図３は、本発明によって設計されたフレーム・バッファのブロック図である。 図４は、図３のフレーム・バッファの部分の動作の詳細を示す図である。 図５は、本発明による方法を示すフロー・チャートである。表記及び術語 以下の詳細な説明のいくつかの部分は、コンピュータ・メモリ内のデータ・ビ ットについての動作に特有の記号表記で表されている。これらの説明及び表記は 、データ処理分野の当業者によって用いられている手段であり、彼らの仕事の内 容を最も効率的に他の当業者に伝えるものである。動作は物理的量の物理的操作 を要するものである。通常、必ずしもそうではないが、これらの量は、ストアさ れ、転送され、組み合わされ、比較され、その他操作されることが可能な電気的 又は磁気的信号の形を取る。これらの信号をビット、値、エレメント、記号、文 字、期間、数等と呼ぶことが、時には主として共通使用の理由で便利であること が証明されている。しかし、全てのこれら及び類似の用語は、適当な物理量と関 連させるためのものであり、これらの量に対して与えられた単なる便宜上のラベ ルであることを念頭に置くべきである。 更に、行われる操作はしばしば、明確に加算又は比較というように呼ばれ、こ れらは人間によって行われる知的動作と共通に関連している。本発明の部分を形 成するここでの動作では、多くの場合、このような人間の能力は必要ない。動作 は機械動作である。本発明の動作を行う有用な機械には、汎用ディジタル・コン ピュータ又は類似の装置が含まれる。全ての場合において、コンピュータ動作に おける動作方法と、計算自体の方法との間の区別は念頭に置くべきである。本発 明は、電気的又はその他（例えば機械的、化学的）の物理的信号の処理において 、コンピュータを動作させて他の必要な物理的信号を生成する方法及び装置に関 する。発明の詳細な説明 図１を参照すると、コンピュータ・システム１０が示されている。システム１ ０は、その動作のためコンピュータ１０に与えられる様々な命令を実行する中央 処理装置１１を含む。中央処理装置１１は、バス１２に結合され、情報をシステ ム１０の様々な構成要素へ伝達する。バス１２には、良く知られた方法で構成さ れたダイナミック・ランダム・アクセス・メモリによるメイン・メモリ１３が結 合され、システム１０に電力が供給されている間、中央処理装置によって用いら れる情報をストアする。バス１２には、当業者に良く知られた様々なメモリ・デ バイス（電気的プログラム可能読み出し専用メモリ（ＥＰＲＯＭ又は同様のもの ）） を含む読み出し専用メモリ１４が結合され、システム１０に電力が供給されてい ないとき、メモリの状態を保持するようになっている。読み出し専用メモリ１４ は、一般に基本入出力処理及びスタート・アップ処理等、プロセッサ１１によっ て用いられる様々な基本機能をストアする。 またバス１２には、長期メモリ１６等の様々な周辺装置が結合される。長期メ モリ１６（典型的には電気機械的ハード・ディスク・ドライブ）の構成及び動作 は、当業者に良く知られている。更にバス１２には、表示のため表示用モニタ１ ８等の出力装置に対して転送されるデータが書き込まれるフレーム・バッファの ような回路が結合される。説明のため、情報をストアするのに要する様々なメモ リ・プレーンに加えて、フレーム・バッファには出力表示装置に対する情報の走 査を制御するための当業者に良く知られた様々な回路が含まれると考えられる。 図２は、従来技術によって構成されたフレーム・バッファ１７を示す。一般に 、このようなフレーム・バッファ１７は、出力表示装置上の画素を定義する情報 をストアするように設計されたダイナミック・ランダム・アクセス・メモリを含 む。フレーム・バッファ１７のランダム・アクセス・メモリがノーマル・モード の動作でアクセスされるとき、データは、フレーム・バッファ１７に対してデー タ・バス１２の導線を通して読み書きされる。フレーム・バッファ１７に書き込 まれるとき、バスの全てのデータ線が画素情報としてストアされるバイナリ・デ ータを転送する。３２ビット・バスを有する一般的コンピュータ・システムにお いて、３２ビットの情報は、バスに書き込まれ、フレーム・バッファ・メモリに 対する３２の入力ピン上に現れる。このデータは、特定の表示モードにおいて１ 画素を定義するのに要するビット数によって１画素又はそれ以上の画素を定義す る。例えば、８ビット・カラー・モードの動作では、各表示画素は８ビットのデ ータを必要とし、バスの導線上の３２ビットのデータは、各アクセス毎に４画素 を定義することができる。１度に１画素（又は４画素）の画素データを書き込む ことは、表示装置に対して書き込むデータでフレーム・バッファを埋めるには比 較的遅い方法である。しかし、これが画素データを表示装置に書き込む通常のモ ードである。このノーマル・モードは、画素単位で表示を変更したり、１つのウ ィンドウ内で２色以上を使用するグラフィック・イメージを表現するのに一般的 に用いら れている。 しかし、大量の画素を操作し、画素を個別に変化させる必要がない動作は多く ある。例えば、このような動作には、画素全体又はウィンドウ全体をクリアする ようなものが含まれる。画素毎に個別にデータ線上に表示すると、フレーム・バ ッファに対する書き込みが非常に遅いので、いくつかの従来技術のフレーム・バ ッファは、１画素のカラー値を表す４ビットのアクセスを各データ線が制御する 動作モード（「ブロック・モード」と呼ばれる）を可能にする装置を有する。こ のブロック・モードでは、カラー値を表すデータを、メモリ内の複数の画素位置 に同時に書き込むことができる。このブロック・モードでは、データ線のアレイ に書き込まれる情報は、特定の画素位置を表すメモリ位置への書き込みを可能に し、他の画素位置は無視する制御情報である。 図２の従来技術のフレーム・バッファ１７は、複数のデータ入力線２３及び４ ビットのカラー値レジスタ１９を有する。フレーム・バッファ１７のアレイ２０ のデータ位置に画素データとしてストアされる４ビットのカラー値は、カラー値 レジスタ１９に書き込まれる。データ線２３上でフレーム・バッファ１７へ転送 されるデータは、書き込むべき画素の位置を示し、また書き込むべきでない画素 の位置を示す。例えば、データ線２３がゼロ値を伝達すると、そのデータ線によ って制御される画素位置には書き込まれない。データ線２３が１の値を伝達する と、カラー値レジスタ１９からの４ビットのカラー値がその画素位置へ書き込ま れる。このようにして、多くの画素から選択された画素が、カラー値レジスタ１ ９にストアされたカラー値を用いて一度に書き込まれる。これは、大きな領域の 操作を同一のカラーで行うには非常に有用である。例えば、３２ビット・バスで は、一時に３２画素のアクセスで、表示ウィンドウ全体に背景カラーを書き込む ことによって高速にウィンドウをクリアできる。このモードではまた、カラーを ウィンドウ内に書き込み、ウィンドウ以外の画素位置への書き込みをディスエー ブルする制御信号によって画素データをウィンドウ内にクリップすることも可能 である。 この従来技術のブロック・モードの１つの問題は、このモードが時代遅れの４ ビット・カラー・モード動作でのみ用いられることである。もっと大きな問題は 、 この従来技術のフレーム・バッファは、ブロック・モードを用いて複数の画素を １つのカラーで同時に書き込むことができるけれども、１時に１カラーしか扱え ないということである。一方、画素情報をフレーム・バッファ１７に与えるグラ フィック加速回路及びソフトウェアは、一般に２カラーを同時に操作する。従っ て、このブロック・モードを用いて画素全体を迅速にクリアできるけれども、よ り進んだ画素操作では、システム動作は遅くなる。例えば、任意の情報パターン をフレーム・バッファに書き込むとき、第１の背景カラーをカラー値レジスタに 置き、その背景カラーを書き込むことによって特定のウィンドウの最初の行全体 をクリアしなければならない。次に前景カラーをカラー値レジスタに置き、前景 画素がその行に書き込まれる。次に背景カラーを再びカラー値レジスタに置き、 その特定ウィンドウの２番目の行全体をクリアする。カラー値レジスタにおいて 、前景カラーで背景カラーを再び置き換え、前景画素が２番目の行に書き込まれ る。これは、ウィンドウの行が全て表示に必要な２色のカラーで書き込まれるま で続けられる。 従来技術のフレーム・バッファにおいては、フレーム・バッファの各アクセス について１２０ナノ秒の行アドレス・ストローブ・サイクル（ＲＡＳ）と２０ナ ノ秒の列アドレス・ストローブ・サイクル（ＣＡＳ）を必要とする。このことは 、カラー値レジスタにロードするためのフレーム・バッファに対するアクセス及 びフレーム・バッファ内のメモリ位置に対するアクセスに関しては正しい。一旦 行アドレス・ストローブが与えられると、１つの列アドレス・ストローブ・サイ クルがその行アドレス・ストローブ信号とオーバーラップし、どの特定動作に対 しても合計１２０ｎｓを要することになる。メモリ位置をアクセスするとき、Ｒ ＡＳサイクルの立ち下がり端で行アドレスが与えられ、データは、ＣＡＳサイク ルの立ち下がり端で読み書きされる。一旦ＲＡＳ信号が起動されると、３２画素 の各グループに対して必要なＣＡＳサイクルで他の動作が入ってこない限り、同 一行において複数の画素が読み書きされる。しかし、メモリ・セルに対する読み 書き以外の動作に対しても同一のＲＡＳ／ＣＡＳ手順が用いられるので、カラー 値レジスタに背景カラーをロードするのに最初の１２０ナノ秒を要し、背景カラ ーを書き込むのに更に１２０ナノ秒を要し、カラー値レジスタを前景カラーで再 ロ ードするのに更に１２０ナノ秒を要し、前景カラーを書き込むのに更に１２０ナ ノ秒を要する。 各行についてカラー値レジスタに２回ロードする時間及び各行について３２の ビット位置のそれぞれに２回書き込む必要性によって、動作は著しく遅くなる。 例えば、表示データを変更するため、ウィンドウ領域への書き込みが必要になる と、その領域に関して、先ずカラー値レジスタの値を背景カラーに変える必要が あり、次に背景を書き込み、カラー値レジスタの値を再び変更し、最後に前景カ ラーを書き込む。 このような従来技術のフレーム・バッファで行われる最も遅い動作の１つは、 スクローリングである。スクローリング動作では、データ行は、出力表示装置上 で上下に動かされる。出力表示装置上に表示される画素を表すデータは、フレー ム・バッファにストアされるので、スクローリングでは、表示行を表すフレーム ・バッファ内の画素データが中央処理装置によって読み出され、フレーム・バッ ファ内の別の位置に書き戻される必要がある。一般のパーソナル・コンピュータ では、３２ビットのデータ（３２ビット・カラーの１画素又は８ビット・カラー の４画素）が、一般に１４０ナノ秒要する１動作で同時にフレーム・バッファか ら読み出される。データがフレーム・バッファ・チップから取り出される読み出 しには余分に２０ｎｓを要する。これに続いてフレーム・バッファの適当な位置 へデータを書き戻すアクセスが行われ、１２０ナノ秒を要する。この読み書きの パターンは、行全体が読み書きされるまで続けられる。一般的画面は１０２４画 素の行を有するので、３２ビット画素の１行をスクローリングするのに（１４０ ナノ秒プラス１２０ナノ秒）×１０２４画素の時間が必要であり又は８ビット・ カラーではその１／４が必要である。テキストの各行は約１２画素行であるので 、テキスト１行のスクローリングは、非常に長時間かかる。 従来技術のフレーム・バッファについての別の問題は、データをアレイから取 り出し、出力表示装置へ転送する回路に関する。一般にこの回路は、表示装置上 の行全体の画素を保持するのに充分なシフト・レジスタ出力ステージを必要とす る。画素データの行は、このシフト・レジスタ回路へ転送され、画素単位で表示 装置へシフト・アウトされる。画素行全体を保持するのに充分なシフト・レジス タは、フレーム・バッファ上に大きな空間を取る。この空間は、他の技術（もっ と有用な）を実行するのに利用できない空間である。 従来技術のフレーム・バッファのこれらの問題に加えて、データの表示を遅く する多くの他の問題がある。 図３を参照すると、本発明に従って設計されたフレーム・バッファ５０の詳細 なブロック図が示されており、図５には、本発明の方法が示されている。図３は 、フレーム・バッファ５０の様々な構成要素が存在する回路板を示している。フ レーム・バッファ５０は、電界効果トランジスタ等の複数のメモリ・セルを含み 、ダイナミック・ランダム・アクセス・メモリ・アレイ５２となるように構成さ れている。アレイ５２を構成するセル５３の構成は当業者に良く知られた原理に よって開発されている。これは、アレイ５２内で充分な数のアドレス可能なメモ リ・セル５３を用い、特定の動作モードで出力表示装置上に表される多くの画素 を表している。例えば、アレイ５２は、合計３２のプレーン（図３には最初のプ レーンだけが詳しく示されている）を持つことができ、各プレーンには２５６行 、各行には１０２４のメモリ・デバイスがある。このような構成によって、カラ ー出力表示端末上の５１２×５１２画素表示における３２ビット・カラー表示に 充分なカラー・データの記憶を可能にしている。フレーム・バッファ５０は、３ ２ビット及び１６ビット・カラー・モードあるいは当業者に良く知られた他のモ ードでの表示が可能であるが、特にフレーム・バッファ５０は、８ビット・カラ ー・モードでカラー表示を行う画素での使用に適している。 アレイ５２に加えて、フレーム・バッファ５０は、中央処理装置等のコントロ ーラによって与えられるアドレスをデコードし、アレイ５２の各プレーンの個々 のメモリ・セルを選択して表示装置上に表す、様々な画素を定義する行及び列デ コード回路を有する。アドレス・デコード回路は、行デコード回路５４及び列デ コード回路５６を含み、これによって個々の画素のビットを表す個々のメモリ・ セル５３を選択し、読み書きを行う。また、フレーム・バッファ５０の一部とし て、データ・バスに結合されてアレイ５２で利用されるデータを与えるデータ線 ５８も含まれる。一般に、３２のデータ線が設けられているが、この数は特定の コンピュータ・システムによって変化する。３２という数は、最も正確なカラー ・モード動作において、表示システムで用いられる最大ビット数の単一画素のカ ラーを示すために転送されるビット数と一致する。 ノーマル・モード動作で、データ・バスのデータ線５８を通してデータがフレ ーム・バッファ５０に書き込まれるとき、３２ビットの各グループは、出力表示 装置上の１又はそれ以上の画素位置に表示される１又はそれ以上のカラー値を定 義する。従って、出力表示装置が８ビット・カラー・モードでデータを表示して いるとき、ノーマル書き込みモードにおいてデータ線５８によって伝達される３ ２ビットは、表示装置上の４画素を定義する。一方、表示装置がデータを３２ビ ット・カラー・モードで表示しているとき、データ線５８上の３２ビットは、表 示装置上の１画素を定義する情報を伝達する。理解できるように、バスのデータ 線の１つは、入力データ・バッファを通して、アレイの各プレーンにある８つの マルチプレクサ６２全てに結合されている。図３に示す実施例は、特に８ビット ・カラー・モードを使用するシステムに適する。このため、システムは、フレー ム・バッファ５０の各プレーンの８つの別々のマルチプレクサ６２を使用して、 特定の書き込み入力データを選択する。これらマルチプレクサ６２のそれぞれは 、８つの３状態書き込みドライバ７３の１つに結合された出力を有し、３状態書 き込みドライバは、アレイの特定のプレーンの８番目毎の列に結合された導線６ ６上の伝送ゲート７１等の書き込みイネーブル・スイッチを介して出力信号を与 える。各マルチプレクサ６２は、選択された動作モードに基づいて、各プレーン のアレイ５２に転送されるデータ源を選択する。従って、ノーマル・モードでは 、データ・ビットは、アレイのそのプレーンに対するデータ線５８から直接選択 される。ビットは、８つの書き込みドライバ７３の１つによって、１つのマルチ プレクサ６２から特定の選択された列へ転送され、その列と選択された行でメモ リ・セル５３に書き込まれる。ビットは、アレイの３２プレーンのそれぞれに書 き込まれるので、３２ビットは、バス線５８（各プレーンに１つ）から、１つの ３２ビット画素として、２つの１６ビット画素として又は４つの８ビット画素と して、システムが動作するカラー・モードに基づいて書き込まれる。 図３に示すように、モード制御回路６８が設けられており、フレーム・バッフ ァが動作する特定の動作モードを指定する。モード選択を行うため、４つの制御 信号ＤＳＦ０−ＤＳＦ３が、書き込みイネーブル及び出力イネーブル信号と共に 与えられる。これらの信号の組み合わせによって、当業者に良く知られたやり方 で特定の出力モード制御信号が生成される。 ノーマル・モードの書き込み動作では、従来技術で行われているように、特定 のアドレスがアドレス・バス上に転送され、特定の行及び列を選択する。行アド レスは、行アドレス・ストローブ信号の立ち下がり端で、行アドレス・ラッチ５ １によって、行デコード回路５４に与えられる。行アドレスによって、選択され た各プレーンの特定の行に結合する全てのメモリ・セル５３に電力が供給される 。アレイの適当な行に対して電力が供給されると、その行の各メモリ・セルの値 がアレイの各列に対するセンス・アンプ６３によってセンスされる。センス・ア ンプ６３は、オンになり、各センス・アンプ６３はセンスされた値をドライブ・ バックして選択された行のメモリ・セルをリフレッシュする。 ＣＡＳ信号の立ち下がり端で、列アドレスがラッチ５７から送られ、列デコー ド回路５６の適当なスイッチ６７に与えられ、書き込みが行われる各プレーンの 適当な列を選択する。図示されたフレーム・バッファ５０の実施例では、列アド レスは１０ビットである。これら１０ビットのうち、列アドレスの上位７ビット ＣＡ３−９は、８つの隣接した列のグループを選択するために用いられる。各マ ルチプレクサ６２でのノーマル・モード書き込み制御信号によって、そのプレー ンに関する１本の導線５８に与えられるデータ信号は、８つのマルチプレクサ６ ２のそれぞれによって、データ入力バッファから転送される。マルチプレクサ６ ２によって生成された信号の１つは、書き込みドライブ・アンプ７３の１つによ って増幅され、アレイ内のそのプレーンのアドレスされたメモリ・セル５３に転 送される。ラッチ５７からの列アドレスの下位３ビットＣＡ０−２は、データ・ ビットを列の１つへ転送する８つの書き込みドライブ・アンプ７３の特定の１つ を選択する。アレイ５２の各プレーンに関する導線５８のそれぞれは、選択され た行及び列でのメモリ・セルに対する個々のビットを伝達するので、画素値は、 アレイの各プレーンの適当な列及び行位置に転送される。 同様に、ノーマル・モードの動作で特定の画素値がアレイ５２から読み出され る場合、行及び列アドレスは、デコード回路５４及び５６へ送られる。行アドレ スは、ＲＡＳ信号の立ち下がり端で選択され、アレイ５２の各選択されたプレー ンのメモリ・セルのその行全体がリフレッシュされる。ＣＡＳ信号の立ち下がり 端で、列アドレスの上位７ビットＣＡ３−９が列デコード回路５６の適当なスイ ッチ６７に与えられ、アドレスされ読み出される各プレーンの８つの隣接する列 を選択する。選択された各プレーンの８つの列のそれぞれにおけるメモリ・セル ５３の状態は、出力センス・アンプ７５の第２のセットによってセンスされる。 特定の１列の出力は、ノーマル・モード読み出し信号及び列アドレスの下位３ビ ットＣＡ０−２の値によって制御される各プレーンのマルチプレクサ７９によっ て選択される。これによって、特定のメモリ・セル５３の状態が、アレイ５２の そのプレーンに関するデータ・バスの特定の１本の導線に転送される。従って、 図示されているように、フレーム・バッファ５０は、一般的ノーマル・モードの 読み書き動作を実行する。 フレーム・バッファ５０は、少なくとも１対のカラー値レジスタＣ０及びＣ１ を有し、これらは、複数の記憶位置が同時に書き込みされる、以下に説明するカ ラー・ブロック・モードで用いられる。アレイの各プレーンは、１ビット・レジ スタＣ０及び１ビット・レジスタＣ１を有し、１ビットのカラー値をストアする 。各プレーンは、各レジスタに対して１ビットを有するので、各レジスタＣ０及 びＣ１は、望ましい実施例では、３２ビットを有する。従って、８ビットの全カ ラー値は、８つのプレーンに存在するレジスタＣ０及びＣ１にストアされ、１６ ビットの全カラー値は、１６のプレーンに存在するレジスタＣ０及びＣ１にスト アされ、３２ビットの全カラー値は、フレーム・バッファ５０の３２のプレーン に存在するレジスタＣ０及びＣ１にストアされる。示されているような３２ビッ トのカラー値レジスタでは、特定の８ビット・カラー値に対するカラー・パター ンは、各カラー値レジスタにおいて４回くり返される（同様に１６ビット・カラ ーでは２回）。カラー値レジスタＣ０及びＣ１は、選択的にアドレスされ、デー タ・バスの導線５８に与えられるデータがロードされる。分かるように、各セル ・プレーンにスイッチが設けられており、データ線５８からのカラー値データの レジスタＣ０及びＣ１へのロードを可能にしている。カラー・ブロック・レジス タ及びその使用に関する詳細は、本願と同一日に出願されたプリーム（Priem） 等 による米国特許出願第 号、「フレーム・バッファにおいて高速複数カラー 記憶を提供する装置（Apparatus For Providing Fast Multi-Color Storage in A Frame Buffer）」に記載されている。 カラー値レジスタＣ０及びＣ１は、導線５８に与えられるデータの代わりに、 メモリ・アレイのセルに書き込むためにマルチプレクサ６２が選択するカラー値 を与える。マルチプレクサ６２によって行われるレジスタＣ０、Ｃ１からのカラ ー値又は導線５８からの画素データの選択は、特定のカラー・モード動作、中央 処理装置又は関連するグラフィック加速回路によって与えられる制御信号が示す 値に依存する。 カラー・ブロック・モード動作が制御信号によって指示されると、データ線５ ８は、画素データを伝達するのではなく、イネーブル信号を伝達して、レジスタ Ｃ０及びＣ１に保持されているカラー値を書き込むべきアレイ５２の画素位置を 指示する。これらのカラー値は、ロード・カラー値レジスタ制御信号に応答して フレーム・バッファ５０の各アレイ・プレーンのデータ線５８から初めにロード される。望ましい実施例では、２つのカラー値レジスタＣ０及びＣ１が設けられ ているので、合計４つのカラー・ブロック・モード動作が可能である。これらの モードは、カラー０モード、カラー１モード、カラー０＆１モード及びカラー１ ＆０モードと呼ばれる。分かるように、これらの動作モードの何れに関しても、 各表示行を書き込むのに、カラー値レジスタにロードしないというだけでかなり の時間が節約される。 カラー０モード動作において、１の制御信号が、特定のデータ線５８に送られ ると、カラー値レジスタＣ０の値がその導線５８によって制御される記憶位置に 書き込まれる。カラー値レジスタＣ０値は、１の値を送る導線５８によって、他 の全ての記憶位置にも送られる。一方、ゼロの制御値が転送される導線５８によ って制御される画素位置には、カラー値は書き込まれない。従って、３２の異な った画素位置が１回の同時転送で作用され、１の値を受け取る位置はカラー値レ ジスタＣ０の値を受け取るようにイネーブルされ、またゼロの値を受け取る位置 は変更されない。 これが行われる様子を８ビット・カラーの場合で説明する。カラー値レジスタ Ｃ０は８ビットのカラー値パターンでロードされており、このレジスタに設けら れている３２ビットには、この８ビットのパターンが４回くり返されており、カ ラー値レジスタＣ１は別の８ビットのカラー値パターンでロードされており、こ のレジスタに設けられている３２ビットにはこの８ビットのパターンが４回くり 返されており、１行及び８列が、上で述べたやり方でアドレス・バス上のアドレ スにより、行及び列アドレス・デコード回路５４及び５６を介して選択されると 考える。カラー・ブロック・モード０が選択されると仮定すると、各プレーンの ８つのマルチプレクサ６２の全ては、アレイに対するカラー・データ源としてレ ジスタＣ０を選択する。次にデータ・バスの導線５８上に現れるイネーブル信号 に従って特定の書き込みドライバ７３がイネーブルされる。 導線５８上に現れる制御データは、画素マスク・レジスタ５５へ送られる。画 素マスク・レジスタ５５のビットは、各アレイ・プレーンにおいて図４に示すや り方で用いられ、特定の画素へのデータ転送を制御する全てのドライバ７３を制 御する。ここで考える例は８ビット・カラーであり、最初の８列が列アドレスに よって選択されていると仮定し、最初の画素を定義するビットは、選択された行 の最初の列で、その列の最初の８プレーンにあると仮定する。画素マスク・レジ スタ５５の最初の画素Ｐ１は、最初の列と最初の８プレーンを制御する適当なド ライバ７３を制御して、カラー値レジスタＣ０からアレイのこれらのビット位置 へカラーを転送する。従って、１行及び８列が選択されると、合計３２の８ビッ ト・カラー画素が、カラー値レジスタＣ０にストアされた値で同時に書き込まれ る。 これは、従来技術のフレーム・バッファで用いられている４ビット・ブロック ・モードに良く似た高速モード動作であり、画面を非常の迅速にクリアするか又 はウィンドウ領域に単一カラーを与えるのに用いることができる。例えば１０２ ４×７８０画素で８ビットの深さであるフレーム・バッファ３０は、個々の画素 が１つひとつフレーム・バッファ５０に書き込まれるより約３２倍速くクリアす ることができる。このモードは、カラー値がウィンドウ内の画素位置に書き込ま れ、ウィンドウの領域外ではイネーブルされないので、クリッピングに対しても 有用である。 カラー１モードはカラー０モードと類似しているが、１の値が特定のデータ線 ５８に転送されると、カラー値レジスタＣ１の値が、その導線５８に対してアド レスされた画素を定義する記憶位置に書き込まれる点が異なっている。カラー値 レジスタＣ１の値は、データ線５８に転送された１の値によってイネーブルされ たアドレスの他の全ての記憶位置にも送られる。一方、データ線にゼロが送られ た画素にはカラー値は書き込まれない。分かるように、２つのカラー値レジスタ Ｃ０及びＣ１は、ウィンドウの部分を操作する前にローディングされており、常 に利用可能であるので、一連の画素（例えば３２）は、カラー値レジスタの再ロ ードを行うことなく、２回のアクセスで書き込まれ、クリップすることができる 。背景カラーが最初のアクセスで書き込まれ、前景カラーが２度目のアクセスで 書き込まれ、しかもこの２回のアクセスの間にカラー値レジスタの再ロードを行 う必要はない。 しかし、クリッピングが必要ない表示位置については、カラー・モード０＆１ 及び１＆０を用いてもっと速い書き込みを行うことができる。上で参照した特許 出願で指摘されているように、表示装置に対する書き込みに関する大多数の動作 は、２カラーを使用する。一般に、レンダリング・チップ（グラフィック加速回 路）又は中央処理装置は、クリッピングが必要な位置を示す制御信号を与える。 この信号がないときは、モード０＆１及び１＆０を用いて２カラーを同時にフレ ーム・バッファに書き込むことができる。これらのモードでは、データ線５８上 のゼロの値は、１つのカラー値が１つのカラー値レジスタから制御された画素に 書き込まれることを示し、データ線５８上の１の値は、１つのカラー値が他のカ ラー値レジスタから制御された画素に書き込まれることを示す。 これは、各プレーンに対してデータ線５８上に転送され、画素マスク・レジス タ５５にストアされた制御値とカラー・モード制御信号とを組み合わせ、各マル チプレクサ６２によってカラー値が取り出され、転送される特定のカラー値レジ スタを選択することによって行われる。例えば、カラー・モード０＆１又は１＆ ０では、画素マスク・レジスタ５５のビット位置がゼロであると、マルチプレク サ６２は、１つのカラー値レジスタにストアされたカラー値を選択し、画素マス ク・レジスタ５５のビット位置が１であると、マルチプレクサ６２は、他のカラ ー値レジスタにストアされたカラー値を選択する。次にモード０＆１又は１＆０ を示すカラー・モード制御信号は、選択された全ての画素がドライバ７３によっ てアレイに書き込まれるように制御する。これによって、前景及び背景を表す２ 色の別々のカラーをクリッピングを必要としないウィンドウの位置へ同時に書き 込むことが可能になる。 ２つのカラー値レジスタを設けることによって、上で説明したカラー・モード の他に、フレーム・バッファにデータを書き込む多くの新しい方法が実施できる 。例えば、カラー値レジスタＣ０及びＣ１を用いて３２画素のグループで一度に 書き込むことに加えて、クリッピングをして１行分全体の画素をカラー値レジス タから１カラーで書き込むか、又はクリッピングをしないで２カラーで書き込む かのブロック・モードが提供される。これらのモードは、ブロック２５６、ブロ ック５１２及びブロック１０２４モードと呼ばれ、プリーム（Ｐｒｉｅｍ）等に より本願と同日に出願された米国特許出願第 号「ウィンドウ動作用に設計 されたフレーム・バッファ・システムにおける複数ブロック・モード動作（Mult iple Block Mode 0perations In A Frame Buffer System Designed For Windowi ng 0perations）」に詳しく記載されている。ブロック２５６モードでは、各デ ータ線上の値は、３２の隣接した８ビット画素位置に書き込むカラー値を決定す る。これは、アレイの各プレーンで合計列数の１／４（２５６）を同時に選択す る列アドレスによって達成される。次にこれらの列のそれぞれに結合された各画 素は、特定のカラー・モードでデータ線上に伝達される値によって指定されたカ ラー値レジスタの単一カラー値を受け取る。ブロック２５６モードにおいては、 合計３２×３２の８ビット画素（１０２４画素）が各書き込みアクセスで一度に 作用されることが分かるであろう。これは、近代的コンピュータのカラー・モニ タの一行における典型的画素数である。従って、ブロック２５６モードにおける ８ビット画素の各アクセスは、１０２４画素の行の全ての画素を書き込むことが できる。このモードは、画面全体を非常に速くクリアしたり、画面上で３２ビッ ト・ブロックで変化するパターンを書き込むのに用いることができることが理解 できるであろう。 しかし、ブロック２５６モードを用いて同一アクセスでフレーム・バッファに ２カラーを書き込む場合には、データ線をクリッピング信号を与えるために利用 できない。このために、ウィンドウのクリッピングを行うため、ウィンドウの境 界では、カラー０及びカラー１モードを使用する必要がある。ウィンドウが交差 している場合、ウィンドウを含んでいる各行の両側で、これら単一カラー・モー ドを用いてウィンドウ端に対して１回目のアクセスで背景カラーを書き込み、２ 回目のアクセスで前景カラーを書き込むことができる。ブロック２５６モードで は、アクセス単位が大きすぎるので、同様にして、しばしば他のモードを用いて ウィンドウ端でのクリップを行わなければならない。すなわち、各制御ビットは ３２画素に作用するので、ブロック２５６モードは、隣接する３２画素のグルー プに対して書き込むか書き込まないかを選択できるだけである。従って、ブロッ ク２５６モードは、ブロック８モードと共に使用し、ウィンドウ端に対する正確 なクリップを行わなければならない。 第２の追加モードは、ブロック５１２モードと呼ばれる。ブロック５１２モー ドでは、各データ線は、３２の隣接する１６ビット画素位置に書き込むデータの 値に作用する。このモードでは、列アドレスは、各プレーンの半分の列を同時に 選択する。このモードは、選択線の数、マルチプレクサ６２の数及び上で論じた コンポーネントの数を１６に増加する必要がある。このモードは、ブロック２５ ６モードがブロック８モードと共に用いられるのと同様に、ブロック１６モード と共に用い、表示装置のクリップされたウィンドウ領域において行全体を迅速に 書き込む。第３の追加モードは、ブロック１０２４モードと呼ばれる。ブロック １０２４モードでは、各プレーンの全ての列が列アドレスによって同時に選択さ れる。このモードでは、選択線、マルチプレクサ６２及び上で論じた他のコンポ ーネントの数を３２に増加する必要がある。ブロック１０２４モードでは、各デ ータ線は、３２の隣接する３２ビット画素位置に書き込むデータ値に作用する。 このモードは、ブロック２５６モードがブロック８モードと共に用いられるのと 同様に、ブロック３２モードと共に用い、表示装置のクリップされたウィンドウ 領域において行全体を迅速に書き込む。これらのモードはそれぞれ、ブロック２ ５６モードのように有用な機能を果たすが、フレーム・バッファの構成は、１６ ビット及び３２ビット画素を表すデータをストアする。 高速動作を与えるカラー値レジスタＣ０及びＣ１に加えて、図３のフレーム・ バッファ５０は、画素データを出力表示装置（図示せず）にシフトする出力回路 を含む。これは、データを８ビット１度にアレイの各プレーンから出力シフト・ レジスタ８０にシフトするために用いられる伝送ゲート７７のアレイを含む。各 プレーンのシフト・レジスタ８０は、合計６４のビット位置を有する。従って、 望ましい実施例の３２プレーンでは、このレジスタは合計２５６バイトになり、 １行に１０２４画素位置を有する表示行の１／４に等しい値となる。レジスタ８ ０のデータは、次に１度に１ビットずつ別のマルチプレクサ８２によって各プレ ーンから、出力表示装置上への画素データの表示を制御する回路へシフトされる 。このシフト・レジスタは、一般にフレーム・バッファの出力で用いられている ものよりかなり小さく、従って、回路板の領域も小さくて済むことが認識される であろう。 フレーム・バッファ５０は、非常に速いスクローリング動作を行うように設計 された回路を含む。スクローリング動作については、プリーム（Ｐｒｉｅｍ）等 により本願と同日に出願された米国特許出願第 号「ウィンドウ動作用に設 計されたフレーム・バッファにおいてスクローリングの速度を増大させる方法と 装置（METHOD AND APPARATUS F0R INCREASING THE RATE 0F SCR0LLING IN A FRA ME BUFFER SYSTEM DESIGNED F0R WIND0WING 0PERATI0NS）」に詳しく記載されて いる。フレーム・バッファの様々な回路の使用法を説明するため、現時点では一 般的にスクローリング動作について説明する。 スクローリング動作では、データは先ずアレイから読み出され、次にフレーム ・バッファ５０から削除しないでアレイの新しい行に書き戻される。これを行た め、スクロール・モード信号が制御回路（中央処理装置又はグラフィック加速回 路）によって起動される。アドレスが行及び列デコード回路に与えられ、スクロ ーリングされる特定のデータを指定する。スクロール・モードによって、ノーマ ル・モードのときのように、特定の行がＲＡＳ信号の立ち下がり端で選択され、 その行のメモリ・セルがリフレッシュされる。列アドレスの上位ビットを用いて 、そのアドレスの８つの隣接する列を選択する。各プレーンの伝送ゲート７７の アレイにおけるモード信号によって、選択された８列のそれぞれにおけるメモリ ・ セルのデータが、図においてラッチ０として示す第１の８ビット・ラッチへ転送 される。次に続くアドレスによって、次の８列のそれぞれにおけるメモリ・セル のデータが、図においてラッチ１として示す第２の８ビット・ラッチへ転送され る。これは、各プレーンのあと２組の８つのメモリ・セルを選択し、読み出し結 果を第３及び第４の８ビット・ラッチ、ラッチ２及びラッチ３に置く、あと２回 の読み出し動作について続けられる。 従って、わずか１８０ｎｓを要する４回の読み出し動作の１組で（１２０ｎｓ のＲＡＳ／ＣＡＳ１回とそれに続く各２０ｎｓのＣＡＳサイクル３回）、３２の プレーンそれぞれにおける合計３２ビットが読み出され、ラッチ０−３にストア される。これは、全部で１８０ｎｓ必要な、１つのＲＡＳ信号と４つのＣＡＳ信 号による４回のアクセスで、合計１２８の８ビット画素がラッチ０−３にストア されることを意味する。従って、１０２４画素幅の表示装置における１行全体の 画素は、８×１８０ｎｓすなわち１４４０ｎｓの合計時間でアクセスされ、スト アされる。 図３に示すように、ラッチ０−３のそれぞれは、その個々のビットがマルチプ レクサ８１によって選択され、マルチプレクサ６２へ与えられるように結合され ている。図において、ラッチ０−３の１つが各ビット位置と共に示されており、 そのメモリ・プレーンの８つのマルチプレクサ６２のそれぞれに入力を与えてい る。これによって４つの連続アドレスに対して４回の連続書き込み動作が約１８ ０ｎｓの時間で可能になり、その行がアドレスされたアレイ５２の新しい行位置 へスクロール・バックされるデータを書き込むことができる。スクロール読み出 し動作については、スクロール・モード制御信号によって、列アドレスの上位ビ ットが各書き込み動作における適当な８つの隣接する列を選択する。スクロール ・モード制御信号は、次にドライバ７３及び書き込みイネーブル・スイッチ７１ を用いて全ての列を選択する。スクローリングにおける各書き戻し動作において 、各個々のビット・ラッチ０−３の値は、センス・アンプ６３をオーバードライ ブすることによりアレイにドライブされ、アレイの適当なセルにおける選択され たメモリ位置で新しい値を確立する。従って、データを読み出し、書き戻して１ ２８画素をスクローリングするのに要する合計時間はわずか１８０ｎｓであり、 １ 行に１４４０ｎｓを要し、これは従来技術の構成でのスクロール時間の約１／８ ５である。 本発明の追加設備によって、スクローリングが行われると同時に、ウィンドウ に適合するように画素データをクリップすることが可能である。スクローリング が行われている間は、データ・バスの導線５８はスクローリングには使われてい ないということに注意すべきであろう。データ線５８を通してイネーブル信号を 各アレイの書き込みイネーブル・ゲート７１へ送ることによって、クリッピング を行うことができる。例えば、もし第１のデータ線５８がゼロを伝達し、書き込 みが行われないことを示し、その信号が特定の画素のビットに作用する全ての導 線６６（アレイ５２の各プレーンに１つ）に結合された伝送ゲート７１をディス エーブルするために適用されることを示すと、特定のラッチ・ビット位置のビッ トには書き込まれない。従って画素全体がクリップされる。もしウィンドウの外 の画素位置を制御するデータ線全てがゼロ値を伝達すれば、スクローリングが行 われている間、ウィンドウの外側の全領域がクリップされる。 望ましい実施例について本発明を説明したが、本発明の精神と範囲から離れる ことなく様々な変更、修正が当業者によってなされることが理解されるであろう 。従って本発明は、以下の請求の範囲について評価されるべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 プリーム，カーティス アメリカ合衆国 94536 カリフォルニア 州・フレモント・ケタリング テラス・ 4052 (72)発明者 チャン，シェーン・チン アメリカ合衆国 95120 カリフォルニア 州・サンホゼ・ティンバー ビュー コー ト・6525 (72)発明者 ホー，ハイ・デュイ アメリカ合衆国 95035 カリフォルニア 州・ミルピタス・ダニエル コート・1320 (72)発明者 サン，ツー・チェン アメリカ合衆国 94040 カリフォルニア 州・マウンテンビュー・レイン アヴェニ ュ・ナンバー７・915

Claims (1)

1. 【特許請求の範囲】 １． 中央処理装置と、 メイン・メモリと、 データ・バスを含むバス・システムと、 出力表示装置と、 前記バス・システムを前記出力表示装置に結合するフレーム・バッファであっ て、 前記表示装置上に表示される画素を表すデータをストアするメモリ・セル のアレイと、 前記アレイ内のメモリ・セルを選択するアクセス回路と、 第１及び第２のカラー値レジスタと、 複数のラッチと、 前記アレイからの画素データを前記ラッチに書き込む回路と、 画素データを前記カラー値レジスタ又は前記ラッチから選択して、前記ア レイの複数の記憶位置へ同時に書き込む回路とを備えたフレーム・バッファとを 備えたコンピュータ・システム。 ２． 画素データを前記カラー値レジスタ又は前記ラッチから選択して、複数の 記憶位置へ同時に書き込む前記回路は、 前記カラー値レジスタのそれぞれ及びラッチに結合された複数のマルチプレク サと、 前記マルチプレクサに、前記カラー値レジスタからの画素データ又は前記ラッ チ回路からの画素データを選択させる制御信号源と を備えた請求項１に記載のコンピュータ・システム。 ３． 前記マルチプレクサに、前記カラー値レジスタからの画素データ又は前記 ラッチ回路からの画素データを選択させる前記制御信号源は、制御信号を前記デ ータ・バス上に転送する回路を備えている請求項２に記載のコンピュータ・シス テム。 ４． 前記マルチプレクサに、前記データ・バスからの画素データを選択させる 回路を更に備えた請求項１に記載のコンピュータ・システム。 ５． 表示装置上の１行の画素数より少ない数の記憶位置を与えるシフト・レジ スタと、 出力表示装置上に表示のため、画素データを前記アレイから前記シフト・レジ スタに書き込む回路と を更に備えた請求項１に記載のコンピュータ・システム。 ６． 前記メモリ・セルのアレイが複数のプレーン内に構成され、アクセスのた めに前記複数のプレーンのうちのどれかを選択する回路を更に備えた請求項１に 記載のコンピュータ・システム。 ７． コンピュータ・システムのデータ・バス及び出力表示装置に結合されるよ うに設計されたフレーム・バッファにおいて、 前記出力表示装置上に表示される画素を表すデータをストアするメモリ・セル のアレイと、 前記アレイ内のメモリ・セルを選択するアクセス回路と、 第１及び第２のカラー値レジスタと、 前記表示装置上に表示される１行の画素データの複数の画素と同等の画素デー タをストアするラッチ回路と、 画素データを前記アレイから前記ラッチ回路に書き込む回路と、 画素データを前記カラー値レジスタ又は前記ラッチ回路から選択して、前記ア レイの複数の記憶位置へ同時に書き込む回路と を備えたフレーム・バッファ。 ８． 画素データを前記カラー値レジスタ又は前記ラッチ回路から選択して、前 記アレイの複数の記憶位置へ同時に書き込む前記回路は、 前記カラー値レジスタのそれぞれ及び前記ラッチ回路に結合された複数のマル チプレクサと、 前記マルチプレクサに、前記カラー値レジスタからの画素データ又は前記ラッ チ回路からの画素データを選択させる制御信号源と を備えた請求項７に記載のフレーム・バッファ。 ９． 前記マルチプレクサに前記カラー値レジスタからの画素データ又は前記ラ ッチ回路からの画素データを選択させる前記制御信号源は、制御信号を前記デー タ・バス上に転送する回路を備えている請求項８に記載のフレーム・バッファ。 １０． 前記マルチプレクサに前記データ・バスからの画素データを選択させる 回路を更に備えた請求項７に記載のフレーム・バッファ。 １１． 表示装置上の１行の画素数より少ない数の記憶位置を与えるシフト・レ ジスタと、 出力表示装置上に表示のため、画素データを前記アレイから前記シフト・レジ スタに書き込む回路と を更に備えた請求項７に記載のフレーム・バッファ。 １２． 前記メモリ・セルのアレイが複数のプレーン内に構成され、アクセスの ために前記複数のプレーンのうちのどれかを選択する回路を更に備えた請求項７ に記載のフレーム・バッファ。 １３． コンピュータ・システムのデータ・バス及び出力表示装置に結合される ように設計されたフレーム・バッファにおいて、 前記出力表示装置上に表示される画素を表すデータをストアするメモリ・セル のアレイと、 前記アレイに対するアクセスを制御し、前記アレイの隣接する列のグループを 選択する列デコード回路を有するアドレス・デコード回路と、 前記隣接する列のグループのそれぞれの列に選択して書き込む複数の回路と、 複数のカラー値レジスタと、 表示装置上に表示される１行の画素データの一部と同等の画素データをストア するラッチ回路と、 画素データを前記アレイの選択された隣接する列のグループから前記ラッチ回 路へ書き込む回路と、 前記カラー値レジスタ、前記ラッチ回路又は前記データ・バスのうちからから 選択されたものを結合し、任意の前記隣接する列のグループの各列に書き込む回 路と を備えたフレーム・バッファ。 １４． 前記カラー値レジスタ、前記ラッチ回路又は前記データ・バスのうちか らから選択されたものを、任意の前記隣接する列のグループの各列に書き込む前 記回路は、複数のマルチプレクサを備えている請求項１３に記載のフレーム・バ ッファ。 １５． 前記カラー値レジスタ、前記ラッチ回路又は前記データ・バスのうちか らから選択されたものを、任意の前記隣接する列のグループの各列に選択して書 き込む前記回路は、 制御信号を前記データ・バス上に転送する回路と、 前記データ・バス上に転送された制御信号をストアするレジスタと を備えている請求項１４に記載のフレーム・バッファ。 １６． 表示装置上の１行の画素数より少ない数の記憶位置を与えるシフト・レ ジスタと、 出力表示装置上に表示のため、画素データを前記アレイから前記シフト・レジ スタに書き込む回路と を更に備えた請求項１３に記載のフレーム・バッファ。 １７． フレーム・バッファの行にストアされる画素のカラー値を示すため、デ ータをカラー値レジスタにストアするステップと、 フレーム・バッファの行にストアされた複数の画素の値を示すため、データを 複数のラッチにストアするステップと、 前記フレーム・バッファへの記憶のためカラー値レジスタからカラー値が書き 込まれるべき画素を示すように、データを画素マスク・レジスタにストアするス テップと、 前記フレーム・バッファにストアされる少なくとも１画素のカラー値を示すた め、データ・バスの導線に画素値を定義するデータを与えるステップと、 前記フレーム・バッファにストアするデータを前記カラー値レジスタ、前記複 数のラッチ及び前記データ・バスの導線にあるデータの中から前記フレーム・バ ッファにストアする任意の動作を選択するため、複数の制御信号を与えるステッ プと から成るフレーム・バッファに転送するデータの選択方法。 １８． 制御信号を与える前記ステップは、少なくとも３つの独立した制御信号 を与えて、異なった動作モードを選択する請求項１７に記載のフレーム・バッフ ァに転送するデータの選択方法。 １９． 前記フレーム・バッファにストアするデータを前記カラー値レジスタ、 前記複数のラッチ及び前記データ・バスの導線にあるデータの中から前記フレー ム・バッファにストアする任意の動作を選択するため複数の制御信号を与える前 記ステップは、画素マスク・レジスタにストアされたデータを追加の制御信号と して使用し、フレーム・バッファへの記憶のためカラー値がカラー値レジスタか ら書き込まれるべき画素を示すステップを更に含む請求項１８に記載のフレーム ・バッファに転送するデータの選択方法。 ２０． 複数のマルチプレクサに、前記カラー値レジスタ、前記複数のラッチ及 び前記データ・バスの導線にあるデータの中から前記フレーム・バッファにスト アするデータを選択させるステップを更に含む請求項１７に記載のフレーム・バ ッファに転送するデータの選択方法。