KR970005410B1 - 온-칩 입력 데이타 레지스터를 갖고 있는 해독/기입 메모리 - Google Patents

온-칩 입력 데이타 레지스터를 갖고 있는 해독/기입 메모리 Download PDF

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엠. 밸리스트레리 앤소니
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텍사스 인스투루먼츠 인코포레이티드
엔. 라이스 머레트
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Abstract

내용없음.

Description

온-칩 입력 데이터 레지스터를 갖고 있는 해독/기입 메모리
제1도는 본 발명에 따라 구성된 2중-포트 메모리의 양호한 실시예를 개략적으로 도시한 블록도.
제2도는 제1도의 2중-포트 메모리의 특수 기능 논리 회로를 개략적으로 도시한 블록도.
제3a도는 제3b도는 제2도의 논리 회로에 의해 사용된 클럭 신호를 발생시키기 위한 회로를 도시한 개략도.
제4도는 제2도의 특수 기능 논리 회로내의 조합 논리 회로를 도시한 개략도.
제5a도는 조기 위치중에 기입 마스크 레지스터를 로드시키기 위한 메모리 사이클의 타이밍도.
제5b도는 후기 위치중에 기입 마스크 레지스터 또는 컬러 레지스터를 로드시키기 위한 메모리 사이클의 타이밍도.
제5c도는 이전 사이클동안 로드된 기입 마스크 레지스터의 내용을 사용하는 메모리 기입 사이클의 타이밍도.
제5d도는 레지스터의 내용을 파괴시키지 않고서 기입 마스크 레지스터의 내용을 무시한 메모리 기입 사이클의 타이밍도.
제6도는 마스크된 기입 동작의 레지스터 레벨도.
제7도는 제1도의 메모리에 블록 기입 특징을 추가시키는 열 디코더의 개략도.
제8도는 제7도의 회로를 사용하는 블록 기입 사이클 동작의 타이밍도.
제9도는 제7도의 회로를 사용하는 블록 기입 사이클의 레지스터 레벨도.
* 도면의 주요부분에 대한 부호의 설명
1 : 2중-포트 메모리 2 : 어레이
6 : 전송 케이트(XFER) 8 : 데이타 레지스터
10 : 포인터(PTR) 12 : 직렬 입력/출력 버퍼(SI/O)
14 : 직렬 논리 회로 16 : RAM 논리 회로
18 : X 디코더 20 : Y 디코더
22 : 토글 카운터/디코더 24 : 입력/출력 버퍼
26,58,60,160 : 멀티플렉서 30 : 특수 기능 논리 회로
31 : 출력 구동 회로 32,36,38,40,42 : 래치
44 : 조합 논리 회로 50,140 : 컬러 레지스터
54:기입 마스크 레지스터
59,127,128,132,142,206,208 : AND게이트
108,118,136,146 : NAND 게이트 110,122 : 지연단
112,114,116,134,207 : 인버터 120,126 : NOR 게이트
144 : OR 게이트 200 : 프리-디코더
204 : 열 선택 회로 210 : 1-4디코더
220n내지 220n+3: 트랜지스터
본 발명은 메모리 장치 분야에 관한 것으로, 특히 그래픽(graphic)응용시에 사용된 것과 같은 2중-포트 랜덤 억세스(dual-port tandom access)반도체 메모리 장치에 관한 것이다.
저렴한 반도체 메모리의 출현으로 인해, 현대의 컴퓨터와 마이크로컴퓨터 시스템들은 이 시스템으로 부터의 데이터 출력용 비트-맵(bit-map)비디오 디스플레이를 사용할 수 있었다. 널리 공지된 바와 같이 비트-맵 디스플레이는 디스플레이 장치의 각 화소(picture element)[퍽셀(pixel)]마다 정보의 최소한 한 개의 2진 디지트 [비트(bit)]를 기억시킬 수 있는 메모리를 필요로 한다. 각 픽셀마다 기억된 추가 비트는 멀티-컬러 영상(mult-colr image)과 같은 비디오 디스플레이상의 복잡한 영상, 및 그 위에 배치된 원(textual)정보를 갖고 있는 그래픽 배경과 같은 배경 및 전경(foreground)영상을 시스템이 표현할 수 있게한다. 또한, 비트-맵 기억 장치를 사용하면, 데이터 프로세싱 동작은 기억된 영상을 용이하게 발생시키고 변형시킬 수 있게 된다.
현대의 비디오 디스플레이 장치는 주로 전자총이 디스플레이된 패턴을 발생시키기 위해서 디스플레이 스크린 양단의 수평선(horizontal line)을 트레이스하는 래스터-스캔(raster-scan)방식이다.디스플레이된 래스터-스캔 영상의 비디오 스크린상에 계속하여 디스플레이되게 하기 위해서는 영상은 주기적 간격으로 리프레쉬되어야만 한다. 음극선관(cathode ray tube)비디오 디스플레이 장치의 일반적인 리프레쉬 속도는 1/60초인데, 그 이유는 이 속도로 실행된 리프레쉬 동작이 시스템 사용자의 눈에 뛰지 않기 때문이다. 그러나, 스크린상에 디스플레이된 픽셀의 수가 증가할 때, 디스플레이된 영상의 리솔루션(resolution)을 증가시키기 위해서, 정보의 더 많은 비트들이 리프레쉬 기간중에 비트-맵 메모리로부터 억세스되어야만 한다. 비트-맵 메모리가 단일 입력 출력 포트를 갖고 있다면, 데이터 프로세싱 유니트가 비트-맵 메모리를 억세스할 수 있는 기간의 퍼센테이지는 리프레쉬 기간이 일정한 경우에 디스플레이의 픽셀 크기에 따라서 감소한다. 부수적으로 메모리의 속도는 증가해야만 하는데, 그 이유는 고정된 기간동안에 더 많은 비트가 출력되어야 하기 때문이다.
비디오 디스플레이에 데이터의 고속 출력을 제공하고, 데이터 프로세싱 장치에 메모리 내용의 증가된 억세스 능력을 제공하는 다중 포트(multiport)램섬 억세스 메모리들의 개발되어 왔다. 다중 포트 메모리들은 컴퓨터 시스템의 데이터 프로세싱 유티트에 의한 메모리의 램섬 억세스 및 갱신(update)용 제1포트, 및 제1포트와는 무관하면서 비동기적인 비디오 디스플레이로의 메모리 내용의 직렬 출력용 제2포트를 가짐으로써 이것을 달성하므로, 비디오 디스플레이 터미널로의 데이터 출력 중에 메모리 내용 억세스를 허용하게 된다. 다중 포트 랜덤 억세스 메모리의 예는 Texas Instruments Incorporated사에 양도된 미합중국 특허 제4,562,435호(1985년 12월 31일 허여), 미합중국 특허 제4,639,890호(1987년 1월 27일 허여), 및 미합중국 특허 제4,636,936호(1987년 1월 13일 허여)에 기술되어 있다.
미합중국 특허 제4,636,986호내에 기술된 다중 포트 램덤 억세스 메모리는 4개의 램덤 억세스 입력/출력 터미널, 및 4개의 직렬 억세스 입력/출력 터미널을 갖고 있으므로, 한 개의 메모리 장치가 4개의 메모리 어레이(array)를 갖고 있는 것처럼 보인다. 이것은 단일 어드레스값으로, 단일 랜덤 억세스로 4개의 데이터 비트를 동시에 해독하거나 기입할 수 있게 하고, 4-직렬 출력이 비디오 디스플레이와의 데이터 통신목적용으로 되게 한다.
이때, 외부 병렬-직렬 레지스터는 4개의 직렬 출력 비트들을 수신하여, 이들을 디스플레이 리프레쉬 속도로 비디오 디스플레이로 쉬프트시키는데, 이것은 메모리 레지스터를 비디오 디스플레이 속도의 1/4로 쉬프트시킬 수 있으므로 반도체 메모리의 속도 요구를 감소시킨다.
다른 4-구성(organization)을 사용하면, 영상 디스플레이 능력이 증강된다. 예를 들어, 4-구성은 멀티-컬러 디스플레이에 유용한데, 그 이유는 각 어드레스에 관련된 4개의 비트들이 메모리 플랜(plane) 을 각각 구성할 수 있기 때문이다. 본 분야에 공지된 바와 같이, 4-플랜 시스템은 비디오 디스플레이의 각 대응 픽셀마다 16가지까지의 컬러로 표시할 수 있는 2진 코드의 기억 장치를 제공한다. 다른 4개의 비트 사용은 표시 텍스트(text)에 1개 비트를 사용하고, 그래픽 배경에 대한 8비트 컬러 코드를 나타내기 위해 다른3개 비트를 사용하는 것이크로, 4-메모리는 텍스트 메시지를 그래픽 영상상에 배치하기가 용이하다.
영상 정보가 다중-비트 컬러 코드에 의해 비트-맵 시스템내에 기억되는 응용시에, 때때로 다수의 메모리 어드레스, 또는 픽셀 위치는 동일한 컬러 코드 정보를 포함한다. 이것은 영상의 대부분이 소정의 컬러로 충전(fill)되는 경우이다. 상술한 미합중국 특허들내의 메모리와 같은 종래의 2중-포트 메모리 장치들에 있어서, 이러한 충전 을 수행하는데 필요한 동작은 필요한 메모리 위치 수만큼 기입 동작을 반복하게 되어, 동일한 입력 데이터를 각 기입 사이클마다 인가시키게 된다. 부수적으로, 이러한 충전된 영상내의 데이터 포인트의 표시는 때때로 서로 인접한 다수의 메모리 위치내에 기억되는 동일한 컬러 데이터를 발생시킨다.
그러므로, 본 발명의 목적은 메모리의 데이터 핀에 입력 데이터를 인가시킬 필요없이 다수의 메모리 위치내에 기입될 수 있는 데이터 패턴의 기억을 위해, 온-칩 데이터 레지스터를 갖고 있는 2중-포트 메모리 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 데이터 레지스터 내의 데이터 또는 한 사이클씩 선택된 메모리 위치에 기입될 입력 터미널에서의 데이터를 선택할 수 있는 이러한 온-칩 데이터 레지스터에 이러한 2중-포트 메모리를 제공하기 위한 것이다.
본 발명의 다른 목적은 데이터 레지스터의 내용이 동일한 기입 사이를 중에 다수의 인접 메모리 위치에될 수 있는 이러한 2중-포트 메모리를 제공하기 위한 것이다.
그러므로, 본 발명의 또다른 목적은 데이터 레지스터의 소정의 비트들이 소정의 기입 사이클 중에 기입되지 못하게 될 수 있는 이러한 2중-포트 메모리를 제공하기 위한 것이다.
본 발명은 다중 랜덤 억세스 입력을 갖고 있는 랜덤 억세스 메모리내에 사용될 수 있다. 데이터를 수신하기 위해 선택되는 메모리 어레이가 아닌 데이터 레지스터를 갖고 있고, 정상 기입 사이클중에서와 같이 입력에 기입되는 데이터 레지스터가 제공된다.이 선택은 장치에 제공된 다른 신호와 공통으로 부가 특수 기능 입력에 의해 엔에이블된다. 레지스터는 후속 기입 사이클 중에 입력 데이터로서 인가될 수 있는 메모리 장치로의 입력수에 대응하는 데이터의 다중 비트를 기억한다. 멀티플렉서는 데이터 레지스터의 데이터의 인가와 데이터 입력에서의 데이터의 인가를 선택하는데, 이러한 선택은 장치에 제공된 다른 신호들과 공동으로 특수 기능 입력에 의해서도 행해진다. 또한, 데이터 레지스터의 소정의 비트들이 메모리 어레이에 기입되지 못하도록 기입 마스크 레지스터가 제공된다. 장치는 장치의 최종 열 디코드단을 선택적으로 디스에이블 시키기 위한 회로를 포함하므로, 데이터 레지스터의 내용은 각각의 입력/출력마다 다수의 열에 기입될 수 있어서, 단일 기입 사이클 중에 기입될 다중 비트를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 목적과 장점에 대해서 상세하게 설명하겠다.
본 발명은 행(row)과 열(column)로 구성된 메모리 어레이를 갖고 있는 랜덤 억세스 메모리에 사용될 수 있고, 다수의 인접열이 동시에 기입될 수 있는 특수 동작 모우드를 갖고 있다. 이 메모리내의 열디코더는 2단으로 분리되는데, 제2(최소 유효)단 출력은 다른 입력 신호 셋트로 멀티플렉스된다. 정상 모우드내에서, 제2단은 기입 사이클중에 열그룹중 한 열을 선택하고, 특수 모우드내에서, 다른 입력 신호 셋트는 동일한 입력 데이터로 기입될 한 개 이상의 그룹을 선택한다. 이 방식으로, 선택된 다수의 메모리 셀들은 유사한 데이터로 기입될 수 있다. 부수적으로, 데이터 레지스터는 열구룹내의 선택된 열에 기입될 데이터를 기억시키도록 제공되기도 한다. 이것은 메모리 장치의 데이터 입력 터미널이 컬러 레지스터의 내용이 기입될 그룹 내의 열을 선택하는 입력 신호 셋트를 수신하게 한다. 기입 마스크 레지스터는 데이터 레지스터의 소정 비트들이 메모리 어레이에 기입되지 못하게 하기 위해 제공된다.
제1도를 참조하면, 본 발명에 따라 구성되고, 개량된 기입 마스크 특징을 포함하는 2중-포트 메모리(1)의 기능 블록도가 도시되어 있다. 본 명세서에서 참조한 미합중국 특허 제4,636,986호의 메모리와 유사하게, 2중-포트메모리(1)은 라인(A0 내지 A8)상의 어드레스 신호, 클럭 신호(RAS-, CAS-, 및 SCLK), 기입 엔에이블 신호(WE-)전송 엔에이블 신호(TR-), 직렬 출력 엔에이블 신호(SOE)를 수신한다. 단지 단일 열 어드레스 스토로브(strobe)(CAS-)는 기입 마스크 특징이 포함될 때 2중-포트 메모리(1)에 의해 수신되어 사용된다. 2중-포트 메모리(1)은 미합중국 특허 제4,636,986호의 메모리의 4개의 이러한 입력/출력 터미널이 아니라, 8개의 랜덤 억세스 입력/출력 라인(D0 내지 D7)을 갖고 있으므로, 본 명세서에 기술된 본 발명은 2중-포트 메모리의 구성 또는 그밖의 다른 구성에 응용될 수 있게 된다. 따라서, 2중-포트 메모리(1)은 8개의 어레이(2)를 포함하는데, 본 실시예내에서, 각각의 어레이 512개 행과 256개 열로 구성된 128kbit의 기억 장치를 포함한다. 따라서, 제1도의 2중-포트 메모리(1)은 1Mbit기억 능력을 갖고 있다. 각각의 어레이(2)에는, 어레이(2)의 동적 메모리 셀로부터 및 이 셀내로의 데이터의 감지, 재기억 및 기입하기 위한, 본 분야에 널리 공지된 바와 같은, 256개 감지 증폭기를 내장한 감지 증폭기 밸크(4)가 관련된다.
2중-포트 메모리(1)의 직렬측을 주목하면, 전송 게이트(6)은 어레이(2)에서 데이터 레지스터(8)내로, 또는 이와 반대로 데이터를 이송하기 위해, 미합중국 특허 제4,636,986호의 2중-포트 메모리와 유사하게 어레이(2)내의 각각의 비트 라인에 접속된다. 이 예내에서, 데이터 레지스터(8)은 256-비트 레지스터이므로, 데이터의 256개 비트가 전송 게이트(6)의 각 뱅크에 의해 전송된다. 즉, 각 전송 사이클중에, 데이터의 2048개 비트가 전송된다. 직렬 논리 회로(14)는 라인상의 직렬 클럭신호(SCLK), 라인상의 직렬 출력 엔에이블신호(SOE) 및 라인상의 전송 신호(TR-)뿐만 아니라, RAM, 논리 회로(16)으로 부터의 신호들을 수신하므로, 데이터 전송이 미합중국 특허 제4,636,986호의 메모리내에서와 같이 적당한 때에 실행될 수 있다.
토글(toggle)카운터/디코더(22)는 직렬 입력/출력이 개시될 각각의 데이터 레지스터(8)내의 비트를 선택 하기 위한 카운터 및 디코더를 포함한다. 따라서, 토글 카운터/디코더(22)는, 미합중국 특허 제4,636,986호의 메모리와 같이 직렬 입력 또는 출력이 개시될 직렬 위치를 선택하는 라인(21)상의 RAM논리 회로(16)으로부터 래치(latch)된 열 어드레시신호를 수신한다. 직렬 논리회로(14)는 앞에서와 같이 이송 사이클중에 래치된 열 어드레스 값을 로드(load)시키기 위해 토글 카운터/디코더(22)를 제공하고, 또한 토글 카운터 디코더(22)내의 카운터 값이 각 질렬 사이클동안 증가되도록 라인상의 클럭신호(SCLK)의 각 사이클마다 토글 카운터/디코더(22)에 신호를 제공한다. 토글 카운터/디코더(22)는 카운터내에 기억된 디코드값을 각각의 포인터(10)에 제공하는데, 한 개의 이러한 포인터(10)은 각각 의 데이터 레지스터(8)에 관련된다. 데이터 레지스터(8)의 내용은 미합중국 특허 제 4,636,986호의 메모리내에서와 같이 각 직렬 사이클중에 쉬프트되지 않지만, 그 대신에 포인터(10)은 비트를 포인트 하는데, 라인상의 클럭 신호(SLCK) 의 각 사이클에 따른 위치 증가는 토글 카운터/디코더(22)의 카운터 내용을 증가시키게 된다. 관련된 소정의 포인터(10)에 의해서 포인트 되는 각각의 데이터 레지스터(8)의 비트 내용은 직렬 입력/출력 버퍼(12)들중 관련된 버퍼에 입력 및 출력 목적으로 접속되는데, 각각 8개의 어레이(2) 및 상기 직렬 입력/출력 버퍼들 중 한 버퍼는 데이터 레지스터(8)에 관련된다. 직렬 입력/출력 버퍼(12)는 관련된 직렬 입력/출력(SD0 내지 SD7)과 포인터(10)에의해 포인트되는 관련 데이터 레지스터(8)의 비트사이에 데이터를 통신한다. 상기와 같이, 라인상의 신호(SOE)는 직렬 동작이 기입 동작인지 또는 해독 동작인지의 여부를 직렬 논리회로(14)에 표시하고, 직렬 논리회로(14)는 이것에 따라서 직렬 버퍼(12)를 제어한다. 그러므로, 직렬 입력 및 출력은,직렬 레지스터 기능이 이것내의 비트가 증가 방식으로 선택되는 쉬프트되지 않는 데이터 레지스터(8)에 의해 달성되는 것을 제외하고는, 8개의 직렬 입력/출력이 있는 미합중국 특허 제4,636,986호의 메모리와 유사한 형태로 기능적으로 발생된다.
랜덤 억세스측상에서, RAM 논리 회로(16)은 미합중국 특허 제4,636,986호의 메모리내에서 수행된 바와 같이 어드레스 래칭 및 디코딩을 수행하므로, 어드레스 라인(A0 내지 A8)상의 행 어드레스 스트로브 신호(RAS-) 및 열 어드레스 스트로브 신호(CAS-)를 각각 수신한다. 어드레스 라인(A0내지 A8)상에 나타나는 행 어드레스값은 행 어드레스 스트로브 신호(RAS-)에 의해 래치되어, 라인(19)를 통해 X디코더(18)로 통신되므로, X디코더(18)은 라인(19)상의 래치된 어드레스값에 응답하여 각각의 어레이(2)내의 행을 선택한다. 이와 유사하게, 어드레스 라인(A0 내지 A7)상에 나타나는 열 어드레스값[라인(A8)상의 열 어드레스 신호는 256개의 열중 한 개의 열을 선택하는데는 불필요하다]은 열 어드레스 스트로브 신호(CAS-)에 응답하여 RAM 논리 회로(16)에 의해 래치되고, 래치된 열 어드레스 값은 라인(21)을 통해 RAM 논리 회로(16)으로부터 Y디코더(20)으로 통신되는데, 각각 8개의 어레이(2)는 이에 관련된 Y디코더(20)을 갖고 있다. 그러므로, 각각의 Y디코더(20)은 이에 관련된 어레이(2)내의 요구된 비트 라인을 접속시키도록 동작할 수 있어서, 이에 관련된 입력/출력 버퍼(24)에 대해 래치된 열어드레스값에 대응하게 된다.
미합중국 특허 제4,636,986호에 기술된 기능외에, 2중-포트 메모리(1)은 랜덤 억세스 데이터 입력 기능 보다 우수한 부수적인 제어 기능을 갖고 있는데, 이러한 부수적인 제어 기능은 특수 기능 논리 회로(30)에의해 수행된다. 각각 8개의 입력/출력 버퍼(24)는 멀티플렉서(26)에 의해 데이터 터미널(D0 내지 D7)에 접속된다. 랜덤 억세스 해독 목적을 위해서, 입력/출력 버퍼(24)의 출력은 출력 구동 회로(31)에 의해 수신되므로, 라인(D0 내지 D7)의 터미널과 통신하게 된다. 출력 구동 회로(31)은 다수의 널리 공지된 형태들 중소정의 형태로 구성되고, RAM논리 회로(16)의 제어하에서 라인상의 외부 신호(TRG-)로부터 엔에이블된다. 물론, 랜섬 억세스 기입 목적을 위해서, 출력 구동 회로(31)은 데이터 충돌(conflict)을 방지하기 위해 RAM 논리 회로(16)에 의해 디스에이블된다.
기입 사이클동안, 특수 기능 논리 회로(30)으로 부터의 라인(WTCLR)은 사용자에 의해 선택된 기능에 따라서, 데이터 터미널(D0 내지 D7)에서 나타나는 데이터 값, 또는 라인(27)을 통해 입력/출력 버퍼(24)로의 특수 기능 논리 회로(30)내의 컬러 레지스터(32)의 내용을 선택하도록 멀티플렉서(26)을 제어한다. 특수 기능 논리 회로(30)은 상기 미합중국 특허 제4,636,986호의 메모리에 대해 상술한 것과 유사한 기입 마스크 특징을 제어하도록 동작할 수도 있지만, 이 특수 기능 논리 회로(30)은 기입 마스크 레지스터(54)내에 기입 마스크값을 기억시키도록 동작할 수 있으므로, 기입 마스크값은 다수의 사이클동안 동작할 수 있고, 기입 마스크 값은 초기에 로드되어, 비-마스크된 랜덤 억세스 기입의 중재 사이클후에 여러 사이클을 재호출할수 있다. 기입 마스크 레지스터(54)의 내용, 또는 비-마스크된 기입 신호는, 필요시에, 후술한 바와 같이특수 기능 논리 회로(30)에 의해 라인(WCLK)를 통해 입력/출력 버러(24)에 제공된다.
제2도를 참조하여, 특수 기능 논리 회로(30)의 구조와 동작을 상세하게 설명하겠다. 특수 기능 논리 회로(30)은 어드레스 라인(A0 내지 A8)상의 행 및 열 어드레스에 래치되는 것과 유사한 방식으로 하이-로우(high-to-low) 전이(transition)를 발생시키는 각각의 행 어드레스 스트로브 신호(RAS-) 및 열 어드레스 신호(CAS-)에 관련하여 여러 가지 입력값을 기억시키기 위한 래치를 갖고 있다. 특수 기능 신호가 외부에서 2중-포트 메모리(1)로 재고오디는 라인(SF)은 D-형 래치(32 및 34)의 D-입력에 접속된다. 래치(32)의 클럭 입력은 행 어드레스 스트로브 신호(RAS-)로부터 RAM 논리 회로(16)에 의해 발생된 지연 클럭펄스인 클럭 신호(RAS')이고, 래치(34)의 클럭 입력은 열 어드레스 스트로브 신호(CAS-)로부터 RAM 논리회로(16)에 의해 발생된 지연 클럭 신호(CAS')이다. 또한 특수 기능 논리 회로(30)은 외부 이송 신호를 수신하기 위한 라인(TR-)을 D-입력에서 수신하고, 클럭 입력에서 클럭 신호(RAS')를 수신하는 래치(36)을 갖고 있다. 래치(30)은 라인상의 외부 기입 엔에이블 신호(WE')FM 수신하고, 클럭 신호(RAS')에 의해 클럭된다.
데이터 입력 신호(D0 내지 D7)은 상술한 신호들과 유사하게 특수 기능 논리회로(30)내의 래치(40)에 의해 행어드레스 스트로브(RAS-)신호에 관련하여 래치되기도 한다. 그러므로, 래치(40)은 8개의 데이터 라인(D0 내지 D7)로 부터의 8개의 신호를 기억시키기 위한, RAS'에 의해 각각 클럭되는 8개의 래치 비트로 구성된다. 래치(40)의 출력이 8비트 기입 마스크 레지스터(54)의 입력에 접속되어 있는 멀티플렉서(58)의 한 입력에 접속되는데, 8개의 입력/출력 버퍼(24)의 내용에 대응하는 기입 마스크 레지스터(54)의 내용은 랜덤 억세스 기입 동작을 위해 엔에이블된다. 기입 마스크 레지스터(54)의 출력은 멀티 플렉서(60)의 제1입력에 접속되는데, 이 멀티플렉서의 다른 입력은 전원(Vdd)에 접속된다. 물론, 멀티플렉서(60)르로의 각각의 입력은 8개의 병렬 비트로 구성되는데, 멀티플렉서(60)은 기입 마스크 레지스터(54)의 8비트 출력 또는 Vdd에 의해 발생된 모드 1인 8비트값이라 여겨진다. 멀티플렉서(60)은 조합 논리 회로(44)로부터의 라인(SELMSK)에 의해 제어된다. 라인(SELMSK)은 기입 마스크 레지스터(54)의 내용이 입력 출력 버러(24)들 중 한 입력/출력 버퍼에 각각 관련된 8개의 라인(WCLK)상의 신호를 발생시킬 때 하이 논리 레벨로 조합 논리 회로(44)에 의해 셋트되는데, 라인(WCLK)상의 하이 논리 레벨은 이에 관련된 입력/출력 버퍼(24)의 어레이(2)내의 선택된 메모리 위치에 라인(27)들 중 한 라인상의 값을 기입시키게 한다. 로우 논리 레벨로 되는 조합 논리 회로(44)에 의해 셋트되는데, 라인(WCLMSK)은 멀티플렉서(60)이 전원(Vdd)을 이것의 출력에 제공하게 하므로, 모든 입력/출력버퍼(24)가 기이 마스크 레지스터(54)의 내용에 관계없이 기입 동작을 수행하는 것을 의미하게 된다. 멀티플렉서(60)은 입력에서 조합 논리 회로(44)로 부터의 입력 클럭신호(W') 및 기입 엔에이블 신호(WEN)를 수신하는 AND게이트(59)의 출력에 의해 제어되기도 한다. AND 게이트(59)의 출력은 멀티플렉서(58)로의 선택된 입력의 인가를 라인(WCLK)에 게이트시키므로, 라인(WCLK)상의 엔에이블링 신호들은 사이클중 적당한 때에 입력/출력 버퍼(24)에 인가되어, 이러한 엔에이블링 신호가 해독 사이클중에 전혀 인가되지 않는다.
라인(D0 내지 D7)상의 데이터 입력 신호들은 후술한 바와 같이 CAS-및 WE-가 로우 레벨로 될 때 RAM 논리회로(16)에 의해 발생되는 클럭 신호(W')에 응답하여 8비트 래치(42)내에 래치되기도 한다. 래치(42)의 출력은 8-비트의 컬러 레지스터(50)의 입력에 접속되고, 데이터 멀티플렉서(26)의 제1입력에 접속되며, 멀티플렉서(58)의 제2입력에 접속된다. 컬러 레지스터(50)의 출력은 데이터 멀티플렉서(26)의 다른 입력에 접속된다. 컬러 레지스터(50)은, 조합 논리 회로(44)가 라인(LDCLR)상의 하이 논리 레벨을 발생시킬 때, 래치(42)의 출력으로 로드되는데, 이것은 컬러 레지스터가 데이터 소오스로서 선택되는 후속 기입 사이클중에 8개의 입력/출력 버퍼(24)에 제공될 선정된 데이터 패턴을 기억시키기 위해서이다. 제1도 및 제2도로부터 명백해지는 바와 같이, 데이터 멀티플렉서(26)은 컬러 레지스터(50)의 내용 또는 라인(27)을 통해 입력/출력 버퍼(24)에 제공하기 위한 래치(42)의 출력을, 특수 기능 논리 회로(30)내의 조합 논리 회로(44)로 부터의 제어 신호(WTCLR)에 응답하여 선택하도록 동작할 수 있는데, 라인(WTCLR)상의 하이 논리 레벨은 컬러 레지스터(50)의 내용이 라인(27)에 인가되게 한다. 상술한 바와 같이, 출력 구동 회로(31)은 라인(27)의 값을 해독 사이클중에 라인(D0 내지 D7)에 제공한다.
래치(42)의 출력은 상술한 바와 같이 기입 마스크 레지스터(58)을 로딩시키기 위한 선택적 방법을 제공하기 위해 멀티플렉서(54)의 제2입력에 제공되기도 한다. 보다 상세하게 후술한 바와 같이, 조합 논리 회로(44)는, 사용자가 기입 마스크 레지스터(54)를 로드시키기 위해 2개의 동작 모우드중 한 모우드를 선택하는 것에 응답하여, 라인(LDMSK)상에 하이 논리 신호를 발생시키게 된다.[RAS-에 의해 래치된 라인(D0 내지 D7)의 값을 기억하는] 래치(40)의 내용, 또는[WE-에 의해 래치된 라인(D0 내지 D7)의 값을 기억하는] 래치(42)의 내용이 요구되는 지의 여부에 따라서, 조합 논리 회로(44)가 라인(SEL40)에 의한 기입 마스크 레지스터(54)로의 선택된 래치 내용의 인가를 제어하게 되므로, 하이 레벨일 때 래치(40)의 출력 및 로우레벨 일 때 래치(42)의 출력을 선택한다.
제3a도를 참조하면, 클럭 신호(RAS')의 발생 회로가 도시되어 있다. 제3a도에 도시된 회로는 제1도의 RAM 논리 회로(16)내에 존재한다. 2중-포트 메모리(1)로부터 외부 발생된 행 어드레스 스트로브 신호(RAS-)는 인버터(inverter,11)에 의해 반전되어, 지연단(102)를 통한 요구된 지연 후에, 신호(RAS')를 발생시킨다. 인버터(104)에 의한 부수적인 반전이 후술한 바와 같은 클럭 신호(RAS-)를 발생시킨다. 물론, 신호(RAS' 및 RAS')에 필요한 지연 및 의도된 부수적인 지연 변형은 다양한 제어 기능을 위해 2중-포트 메모리(1)을 사용하기 위해 본 분야에 숙련된 기술자들에 의해 용이하게 발생된다. 신호(CAS' 및 CAS')는 물론, 유사한 방법이나, 본 분야의 숙련된 기술자들에게 널리 알려진 여러 가지 방법들 중 소정의 방법에 의해 RAM 논리 회로(16) 내에서 발생 될 수 있다.
제3b도는 제2도의 회로에 사용된 클럭 신호(W')와 같은, RAM 논리 회로(16)에 의한 클럭신호(W')의 발생회로를 도시한 것이다. 라인(WE-)은 외부 발생된 기입 엔에이블 신호를 수신하므로, 라인(RAS-')에 접속된 다른 입력을 갖고 있는 NOR 게이트(106)에 의해 게이트된다. 기입 엔에이블 신호(WE-)가 RAS- 활성 기간동안 발생할때만 하이 레벨로되는 NOR 게이트 (106)의 출력은 라인(CAS')에 저속된 다른 입력을 갖고 있는 NAND 게이트(108)의 제1입력에 접속된다. 상술한 바와 같이, 라인(CAS')상의 클럭 신호는 열어드레스 스트로브 신호(CAS')의 지연 및 반전 변형 신호이다. NAND게이트(108)의 출력은 NOR게이트 (106)의 출력과 신호(CAS')가 하이 논리 레벨 일 때, 즉 WE-및 CAS-가 발생한 후에 로우 논리 레벨로 된다. 지연단(110)에 의한 요구된 지연 및 인버터(112)에 의한 반전에 의해서, 제2도의 회로에 사용될 클럭 신호(W')가 발생된다.
일반적으로 상술한 바와같이, 조합 논리 회로(44)는 라인(33,35,37 및 39)상에 각각 제공된 바와 같은 래치(32,34,36 및 38)의 기억 상태에 응답하여 여러 가지 제어신호들을 발생시킨다. 이 제어 신호들은 여러 가지 모우드의 동작을 실행하기 위해 2중-포트 메모리(1)을 제어한다. 표1은 몇가지가 상세하게 후술되는 있는 2중-포트 메모리(1)의 여러 가지 특수 모우드에 대한 진리표(truth table)이다.
Figure kpo00001
상술하 바와 같이, 제어 신호(WTCLK)는 데이터 멀티플렉서(26)이 입력/출력 버퍼(24)에 제공하기 위해 컬러 레지스터(50)의 내용과 래치(42)의 출력을 선택하게 하도록 조합 논리 회로(44)에 의해 발생된 신호이다. 제어신호(LDCLR)는 컬러 레지스터(50)이 래치(42)의 내용으로 로드되게 하도록 조합 논리 회로(44)에 의해 발생된 신호이다. 제어 신호(LDMSK)는 기입 마스크 레지스터(54)가 멀티플렉서(58)의 동작을 제어하는 SEL40의 상태에 따라서 래치(42)의 내용 또는 래치(40)의 내용으로 로드 되게 하도록 조합 논리 회로(44)에 의해 기입 마스크 레지스터(54)에 발생된 신호이다. 라인(WCLK)에 기입 마스크 레지스터(54)의 내용을 제공하는 것은 조합 논리 회로(44)로 부터의 라인(SELM나)상의 논리 상태에 따라 엔에이블된다. 따라서, 조합 논리 회로(44)는 제4를 참조하여 기술한 바와 같이 이것에 제공된 입력에 응답하여 적합한 제어 신호들을 발생시키기에 필요한 회로로 구성된다.
조합 논리 회로(44)는 상술한 클럭 신호(RAS' 및 W')뿐만 아니라 라인(33,35,37 및 39)상의 래치(32,34,36 및 38)의 출력을 각각 수신한다. 조합 논리 회로(44)의 구조와 동작은 표1에 언급된 각각의 특수 기능을 엔에이블 시키는 것으로서 본 명세서에 기술되어 있다.
상술한 바와 같이, 기입 마스크 레지스터(54)는 래치(40)의 내용 또는 래치(42)의 내용으로부터 로드될수 있다. 래치(42)가 CAS및 WE후에 발생하는 클럭 신호(W')에 응답하여 로드되기 때문에, 기입 마스크 레지스터(54)가 상이한 방법으로 로드될 뿐만 아니라, 사이클중의 상이한 시간에도 로드될 수 있어서, 2중-포트 메모리(1)사용자에게 부여된 용통성을 증가시키게 된다.
제5a도를 참조하면, 래치(40)으로부터 기입 마스크레지스터를 로딩하는 동안, 즉 사이클의 제1부분 동안에 대한 타이밍도가 도시되어 있다. 표 1은 제5a도에 도시한 바와 같이 RAS가 하이-로우 전이 상태로되는 라인(WE및 SF)이 로우 논리 레벨이고, 라인(TR)이 하이 논리 레벨일 때, 기입 마스크 레지스터(54)가 조기 로드되는 것을 나타낸다. 이때, 데이터 라인(D0 내지 D7)상의 값은[클럭 신호(RAS')에 응답하여]래치(40)내에 로드되고, 라인(SF, TR, 및 WE)상의 값은 래치(32,36 및 38)내에 각각 래이된다. 라인(33,37 및 39)상의 래치(32,36 및 37)의 출력은 [인버터(114 및 116)에 의해 반전된 라인[33 및 37)인] NAND 게이트(118)의 입력에 접속된다. 따라서, 라인(WE- 및 SF)의 래치된 상태가 로우 레벨이고, TR-의 래치된 상태가 하이 레벨일 때, NAND 게이트의 출력은 로우 레벨로 된다. 이것는 NOR 게이트(120)의 한 입력에 논리 로우 레벨을 제공하는데, 이 게이트의 다른 입력은 래치 및 논리 동작을 발생시키도록 지연단(122)를 반전시킴으로써 요구된 만큼 지연된 클럭 신호(RAS')에 의해 제어되는데, 지연된 클럭 신호(RAS')가 로우-하이 전이 상태일 때, NOR 게이트(120)의 출력은 하이 논리 레벨로 되어 제2도의 멀티플렉서(58)로의 라인(SEL40)상에 하이 논리 레벨을 발생시켜, 래치(40)의 출력이 선택된다는 것을 나타내게 된다. 라인(SEL40)은 라인(LDMSK)상에 하이 논리 레벨 발생시키기 위해 OR 게이트(124)의 한 입력에도 접속된다. 라인(LDMSK) 은 기입 마스크 레지스터(54)에 접속되고, 로우-하이 전이 상태일 때, 기입 마스크 레지스터(54)가 기술한 경우에 래치(40)의 내용인, 멀티플렉서(58)의 출력값으로 로드된다는 것을 나타낸다. 이 동작에 의해, 기입 마스크 레지스터(54)는 메모리 사이클의 제1부분 중에 로드된다.
라인(TRWE및 SF)의 값이 RAS-가 로우 논리 레벨로 될 때 각 래치내에 래치된후에, 라인(TRWE및 SF)은 기입 마스크 레지스터(54)의 로딩을 위해 돈트케어(don't care)로 되어, 다른 논리 레벨로 될 수 있다. 그러나 기입 마스크 레지스너(54)의 로딩후에 해독 사이클이나 기입 사이클이 [라인(TR)은 미합중국 특허 제4,636,986호의 메모리내에서와 같이 랜덤 억세스 출력 엔에이블로서 작용한다]라인(WE- 및 TR)상에 나타나는 값에 따라서 2중-포트 메모리(1)에 의해 수행될 수 있다. 제5a도는 기입 마스크 레지스터(54)의 로딩후에 발생하는 기입 사이클의 더욱 가능한 경우를 도시한 것이다. [기입 동작을 수행할 때의 사용자의 관심은 기입 마스크 레지스너(54)의 로딩에 의해 입증된다]제5a도에 도시돈 바와 같이 행어드레스값, 즉 RAS- 전이 상태 일때의 어드레스 라인(A0 내지 A8)의 상태는 기입 마스크 레지스터(54)가 로드되고 있는 동안에 수신되므로, 행어드레스 디코딩 및 선택은 공지된 RAM방식으로 RAM논리회로(16) 및 X디코더(18)에 의해 발생된다. 열 어드레스값은 제5a도에 도시된 바와 같이 열 어드레스 스트로브 신호(CAS-)에 관련하여 라인(A0 내지 A7)상에 제공된다.
표1은 CAS전이 상태시의 라인(SF)의 값이 라인(D0 내지 D7)상에 수신된 데이터 또는 컬러 레지스터(50)의 내용이 어레이(2)에 기입된 데이터인지를 결정한다는 것을 나타낸다. 제2도에 도시된 바와 같이, 래치(34)는 CAS에 관련하여 지연되고 반전된 신호인 클럭 신호(CAS')에 응답하여 라인(SF)의 값으로 로드된다. 래치(34)의 출력으로 부터의 라인(35)는 [인버터(125)에 의해 반전된 후]NOR게이트(126)의 한 입력에 접속된다. AND게이트9127)은 기입 마스크 레지스터(54)의 로딩시에 상술한 바와 같이 로우 논리 레벨인 NAND 게이트(118)의 출력을 이것의 한입력에서 수신하는데, 이것은 NOR 게이트(126)의 다른 입력에 제공되는 AND 게이트(127)의 출력에서 로우 논리 레벨로 되게 한다. 하이 논리 레벨은 CAS 전이상태시의 라인(SF)의 값이 1인 논리 레벨인 경우에 NOR 게이트(126)의 출력 및 라인(WTCLR)상에 발생될 수 있고, 라인(WTCLR)상의 로우 논리 레벨은 라인(SF)이 CAS전이 상태시에 0 레벨인 경우에 발생된다. 하이 논리 레벨일때 라인(WTCLR)에 응답하여 컬러 레지스터(50)의 내용을 라인(27)에 제공하고, 라인(WTCLR)이 로우 논리 레벨일 때 래치(42)의 내용을 라인(27)에 제공하는 데이터 멀티플레서(26)의 제어 입력에 라인(WTCLR)이 접속된다. 이 방식으로, 조합 논리 회로(44)는 기입 마스크 레지스터(54)가 로드되는 것과 동일한 메모리 사이클중에 기입 동작을 위한 데이터 소오스를 선택하도록 동작할 수 있는데, 이선택은 CAS전이 상태시의 라인(SF)의 값에 응답한다.
라인(33,37, 및 39)는 AND 게이트(128)의 입력에도 접속되는데, 라인(33)은 그전의 인버터(114)에 의해 반전된다. 따라서, WE라인의 값이 RAS전이 상태일 때 논리 0 이었기 때문에, AND 게이트(128)의 출력은 논리 0으로 된다. AND 게이트 (128)의 출력은 인버터(130)을 통해서, 멀티플렉서(160)의 제어 입력에 접속되는 라인(SELMSK)에 접속된다. 기입 마스크 레지스터(54)가 RAS전이 상태에 응답하여 로드되는 이 사이클동안에서와 같이 라인(SELMSK)상의 하이 논리 레벨을 기입 마스크 레지스터(54)의 내용이 입력/출력 버퍼(24)로의 라인(WCLK)상에 신호를 발생시키도록 선택된다는 것을 나타낸다. 부수적으로, 라인(33,37, 및 39)는 반전되지 않은 상태로 AND 게이트(132)의 입력에도 접속되는데, AND게이트(132)의 출력은 로우 논리 레벨인 라인(33 및 39)로 인해 로우 논리레벨로도 된다. AND게이트(132)의 출력은 인버터(134)에 접속되는데, 이것은 제2도내의 AND게이트(59)의 한 입력에 접속된 라인(WEN)용 신호를 출력에서 발생시킨다.
따라서, AND게이트(132)의 출력이 로우 논리 레벨이기 때문에, 라인(WEN)은 하이 논리 레벨로 되어, 기입 마스크 레지스터(54)의 내용을, 멀티플렉서(60)을 통해 라인(WCLK)으로 게이트시키도록 클럭 신호(W')를 인에이블 시키게 된다. 상술한 바와 같이, 라인(WCLK)상의 신호들은 어레이(2)로의 라인(27)상에 데이터를 기입하게 될 입력/출력 버퍼(24)로의 기입 클럭인데, 기입 마스크 레지스터(54)내에 기억된 0레벨에 관련된 이 입력/출력 버퍼들은 기입 동작을 수행하지 않는다. 그러므로, WE- 및 CAS가 다른 것이 활성 로우 논리 레벨인 동안 하이-로우 전이 상태로 될 때(즉,RAS전이 상태에 관련하여 로우 논리 레벨에서 다시 하이 논리 레벨로의 WE-의 전이가 W' 클럭 신호를 발생시키지 못할 때, 클럭 신호가 라인(W')상에 발생되는데 이것은 입력/출력 버퍼(24)의 기입 동작을 실행하기 위해 멀티를렉서(60)의 선택된 입력을 라인(WCLK)에 게이트시키도록 나타나게 된다.
제6도는 마스크된 기입 동작을 레지스터-레벨도로 도시한 것이다. 마스크된 기입 동작전의 메모리 위치의 8비트의 일례는 2n으로 도시되어 잇는데, 각각의 8비트는 2중-포트 메모리(1)의 각각의 어레이(2)내에 어드레스선 위에에 대응한다. 이 예에서 기입될 데이터를 내장한 데이터 소오스는 컬러레지스터(50)인데, 이것의 내용의 예는 6도에 10101010로 도시되어 있다. 기입 마스크 레지스터(54)의 내용은 4개의 중앙 비트 즉 8비트 메모리 위치중 제3내지 제1최소 유효 비트에만 기입되는 것으로서 제6도에 도시되어 있다. 이와는 반대로, 기입 동작은 메모리 위치 2n의 2개의 최대 및 2개의 최소 유효 비트에 관련하여 마스크된다. 컬러 레지스터(50)의 내용이 마스크된 기입 상태로 기입되는 상술한 기입 사이클을 수행하고 있을 때 어드레스 메모리 위치의 갱신된 내용은 제6도의 2n로서 도시되어 있다. 중앙 4비트만이 컬러 레지스터(50)의 내용으로 기입되는데, 2개의 최대 및 2개의 최소 유효 비트는 기입 동작전의 상태를 유지한다.
상술한 바와 같이, 2중-포트 메모리(1)은 클럭 신호(W')에 의해 클럭된 래치(42)에 의해 메모리 사이클의 나중 부분중에 기입 마스크 레지스터(54)를 로드시킬 수 있다. 제5b도는 메모리 사이클의 나중 부분중에 기입 마스크 레지스터를 로드시키기 위한 타이밍 사이클을 도시한 것이다. 상술한 바와 같이, 라인(33,37 및 39)는 3개의 신호들중 어떤 신호드 반전되지 않고서 AND게이트(132)의 입력에 접속되므로, AND게이트(132)의 출력 3개의 신호가 모두 하이 논리 레벨일 때 하이 논리 레벨로 된다. 이것은 기입 마스크 레지스터(54)의 나중 로딩이 RAS전이 상태시에 하이 논리 레벨로 되는 라인(SF, WE및 TR)이 엔에이블되는 표 1에 대응한다. AND 게이트 (132)의 출력에서의 하이 논리 레벨은 소정의 기입 클럭 신호들이 라인(WCLK)상에 제공되지 못하게 하는 라인(WEN)상의 로우 논리 레벨을 인버너9134)를 통해서 제공하므로, 어레이(2)로의 기입 동작을 방지하게 된다. AND 게이트(132)의 추력은 라인(W')이 이것의 다른 입력에 접속된 NAND 게이트(136)의 한 입력에 접속되는데, WE-또는 CAS- 후(RAS-전이 상태후)까지 (136)의 출력은 하이 논리 레벨을 유지한다. NOR 게이트(138)은 한입력에서 NAND 게이트(136)의 출력은 수신하고, 다른 입력에서 라인(35)상의 래치(34)의 출력을 수신하느데, 상술한 바와 같이, 래치(34)는 , CAS전이상태시에 라인(SF)의 값을 기억한다. 표 1은 라인(SF)이 CAS전이 상태시에 0 레벨로 되고, 라인(SF,WE및 TR) 이 RAS-전이 상태시에 모두 하이 논리 레벨일 때 기입 마스크 레지스터(54)가 로드된다는 것을 타나낸다. 따라서 기입 마스크 레지스터(54)를 로드시키게 위해서, 라인(35)는 래치(34)내에 라인(SF)상의 로우 논리 레벨을 래치시키는 클럭 신호(CAS')에 응답하여 로우 논리 레벨로 된다.
기입 마스크 레지스터(54)를 로드시키는 것은 WE또는 CAS후(RAS전이후)에 완료된다. 제5b도에 도시된 예는 WE가 CAS후에 이것의 전이 상태로 되는 것을 나타내는데, 다음 설명은 이 예를 사용하게 된다. 제2도를 다시 참조하면 래치(42)는 WE및 CAS가 하이-로우전이 상태로 될 때 발생되는(다른 것을 활성화됨: 제3b도 참조)클럭 신호(W')에 따라 (D0 내지 D7)상의 값으로 로드 된다. 제5b도는 WE-가 로우 논리 레벨로 될 때 데이터 라인(D0 내지 D7)상에 마스크로서 기입 마스크 레지스터(54)의 내용을 표시하고 있다. 부수적으로, 클럭 신호(W')는 NAND게이트의 출력을 로우 논리 레벨로 되게 하므로 , NOR 게이트(138)의 출력에서 하이 논리 레벨을 발생시키게 된다. 이것은 컬티플렉서(60)의 출력을 기입 마스크 레지스터(54)에 로드시키는 라인(LDMSK)상의 하이 논리 레벨을 OR 게이트(124)를 통해 발생시킨다. NAND게이트(118)의 출력이 1레벨로 되기 때문에 [라인(39)는 하이 논리 레벨로됨], 라인(SEL40)은 NOR 게이트의 동작에 의해 로우 논리 레벨로 된다.상술한 바와 같이 , 라인(SEL40)상의 로우 논리 레벨은 앞에서 발생된 LDMSK 신호에 따라 기입 마스크 레지스터 (54)에 제공하기 위한 래치(42)의 내용을 선택하도록 멀티플렉서 (60)을 제어하는데, 래치(42)응 이때 로드된 데이타 라인(D0 내지 D7)의 값을 기억하고 있다. 이 방식으로, 조합 논리 회로(44)는 제5b 도의 타이밍에 의해 기입 마스크 레지스터(54)의 나중 로드를 실행하는데, 라인(SF)은 CAS-전이 상태시에 로우 논리 레벨이다.
컬러 레지스터(50)은 나중 로드 모우드내에서 기입마스크 레지스터(54)와 동일한 방식으로 로드되는데, 단지 라인(SF)은 표 1에 나타낸 바와 같이 CAS전이 상태시에 하이 논리레벨이다. 이것은 상술한 NAND 게이트(136)의 출력을 수신하고, 인버터(125)에 의한 반전 후에 라인(35)의 신호를 수힌하는 NOR 게이트(140)에 의해 실행된다. CAS전이상태시의 라인(SF) 상의 하이 논리 레벨은 NOR 게이트(140)의 한 입력에서 로우 레벨를 발생시킨다. WE및 CAS가 하이로우 전이 상태로 될 때 NAND 게이트 (136)의 출력은 상술한 바와 같이 로우 논리 레벨로 되어, NOR 게이트(140)의 출력을 하이 논리 레베로 구동시킨다.NOR 게이트(140)의 출력은 컬러 레지스터(14)에 접속되고, 하이 논리 레벨일 때, 래치(42)의 내용을 컬러 레지스터(140)에 로드시키는 라인(LDCLR)이다.
상술한 바와 같이 래치(42)는 클럭 신호(W')(즉, 제5bEH의 값 'CONTENTS )에 응답하여 데이터 라인(D0 내지 D7)의 값으로 로드된다.
컬러 레지스터(50)의 로딩 또는 기입 마스크 레지스터(54)의 나중 로딩을 위해, 2중-포트 메모리(1)의 랜덤 억세스가 억제된다. 제5b도에 도시된 바와 같이, 이것은 라인(A0 내지 A8)상의 어드레스 값이 RAS-와 CAS-전이 상태시 에돈트 케어로 되게 한다.
상술한 바와 같이, 다수의 메모리 사이클동안 기입 마스크 레지스터(54)의 내용을 사용할 수 있을 뿐만아니라, 후속 마스크된 기입 동작을 수행하기 전에 기입 마스크 정보의 재로딩을 필요로 하지 않고서 마스크 되지 않은 기입 동작을 수행할 수 있다는 것이 유용하다. 따라서, 표 1은 소정의 동작 모우드가 기입 마스크 레지스터의 내용을 반복해서 사용할 뿐만 아니라, 기입 마스크 레지스터(54)내의 기입 마스크 정보를 보유하면서, 마스크되지 않은 기입 동작을 수행하기 위해 유용하다는 것을 나타낸다. 특수 가능한 논리 회로(30) 및 조합 논리 회로(44)는 이 기능들을 달성하도록 설계되어 있다.
제5c도는 기입 마스크 정보를 재로딩시키지 않는 즉 기입 마스크 레지스터(54)의 이전 내용을 사용하는 마스크된 기입 사이클의 동작을 도시한 타이밍도 있다.
RAS전이 상태시에, 라인(TR 및 SF)은 하이 논리 레벨이고, 라인(WE)은 로우 논리 레벨이다. 전과같이 래치(32,36 및 38)은 조합 논리 회로(44)에 의한 수신을 위해 클럭 신호(RAS')에 따라 이 값들을 래치시킨다. 제2도 및 제4도를 참조하면 AND 게이트(128)의 출력이 이 조합 논리 회로를 위해 로우 논리 레벨이기 때문에, 라인(SELMSK)은 하이 논리 레벨로 되므로, 기입 마스크 레지스터(54)의 내용은 AND게이트(59) 출력이 하이 논리 레벨로 될 때 라인(WCLK)에 제공되도록 선택된다. RAS-전이 상태시의 라인(RT, SF 및 WE)이 이 조합이 NOR 게이트(132)의 추력을 로우 논리 레벨로 되게 하기 때문에, 라인 (WEN)은 하이 레벨로 되어, 로우 논리 레벨로 되는 WEALC CAS가 멀티플렉서(60)의 출력, 즉 기입 마스크 레지스터(54)의 내용을 라인(WCLK)에 제공하게 한다.
그러나, RAS- 전이 상태시의 라인(TRSF 및 WE)의 상술한 조합에 있어서, 이 사이클중에 인가된 기입 마스크 레지스터(54)의 내용은 이것의 이전 상태로부터 변화되지 않게 된다. 기입 마스크 레지스터(54)의 재로딩은 조합 논리 회로(44)에 의해 배제 되는데, 그 이유는 AND게이트(132)의 로우 논리 레벨출력이 NAND 게이트(136)의 출력을 하이 논리 레벨로 되게 하고, NOR 게이트(138)의 출력을 로우 논리 레벨로 되게 하기 때문이다. NAND게이트(118)의 출력이 제5c도에 도시된 RAS-전이 상태시의 라인(TRSF 및 WE)의 상기 조합을 위해 하이 논리 레벨로 되기 때문에, NOR 게이트(120)의 출력은 로우 논리 레벨로 된다. 그러므로, OR 게이트(124)로의 2개의 입력은 로우 레벨로 되므로, 로우 레벨을 가하여 기입 마스크 레지스터(54)에 재로드되지 못하게 한다. 그러므로, 기입 마스크 레지스터(54)의 이전 내용들은 보유어, 상술한 라인(SELMSK)에 의해 선택된 것과 같이 기입 사이클중에 사용된다.
CAS전이 상태시의 라인(SF)의 상태에 따라서, 마스크된 기입 동작을 위해 라인(27)에 제공된 데이터는 컬러 레지스터(50)의 내용 또는 클럭 신호(W')에 따라 래치(42)에 의해 래치된 데이터 라인(D0 내지 D7)의 값으로 될 수 있다. 제4도에 도시된 조합 논리 회로(44)는 라인(33,37, 및 39)에 접속된 3개의 입력을 갖고 있는 AND게이트(142)에 의해, 표 1의 진리표 라서 이 선택을 실행하느데, 라인(39)는 인버터(116)에 의해 반전된다.
그러므로, AND게이트(142)의 출력은 하이 논리 레벨인 라인(TR및 SF) 및 로우 논리 레벨인 라인(WE)의 RAS전이 상태시의 조합에 응답여 하이 논리 레벨인 출력을 갖게 된다. NOR 게이트(142)의 출력은 OR 게이트(144)의 제 1출력에 접속되어, 하이 논리 레벨일 때 OR 게이트(144)의 출력을 하이 레벨로 구동시키게 된다. OR R게이트(144)의출력은 다른 입력이 상술한 클럭신호(W')에 접속되고, 출력이 NOR 게이트(127)의 입력에 접속된 NAND 게이트(146)의 제1입력에 접속된다.
그러므로, NAND 게이트(146)은 AND 게이트 (142)의 출력이 클럭 신호(W')의 로우-하이전이 상태시에 하이 논리 레벨로 될 때 이것의 출력을 로우 레벨로 구동시킨다.
NAND 게이트(146)출력의 로우 논리 레벨은 상술한 바와 같이 NOR 게이트(126)의 입력에 있는 로우 놀리 레벨을 제공하는 NOR 게이트(127)의 출력에 로우 논리 레벨을 제공한다.
이와 유사하게, 제5a도의 사이클에 대해 상숭한 바와 같이, 라인(WTCLR)은 CAS전이 상태시에는 라인(SF)의 값을 기억하는 래치(34)로 부터의 라인(35)의 동작에 의해 하이 및 로우 논리 레벨로 구동되므로, 입력/출력 버퍼(24)로의 라인(17)에 제공하기 위한 컬러 레지스터(50)의 내용을 선택하거나, 데이터 라인(D0 내지 D7)의 값을 선택하기 위해 데이터 멀티플렉서(26)을 제어한다. 제5c도는 이러한 입력 데이터가 요구된 데이터 소오스인 경우에 유효 데이터(DATA)를 제공하도록 데이터 라인(D0 내지 D7)에 필요한 타이밍을 도시한 것이다. 상술한 바와 같이 래치(42)는 클럭 신호(W')에 따라 입력 데이터를 래치시키는데 래치(42)의 출력은 사용자에게 의해 요구될 경우에 데이터 멀티플렉서(26)의 한 입력에 제공된다.
기입 마스크 레지스터(54)의 내용은 기입 동작의 경우에 무시될 수 있고 특수 기능 논리 회로 및 조합논리 회로(44)에 의해 실행된 특수 사이클에 의해 후속 마이크 기입 동작의 경우에, 보유될 수 있다. 이러한 사이클의 일례의 타이밍 제5d도에 도시되어 있다. 표 1내에서 도시된 바와 같은 RAS전이 상태시에, 라인(TRALC WE)은 하이 논리 레벨이고, 라인(SF)은 로우 논리 레벨인데, 전과 같이, 이 값들은 클럭 신호(RAS')에 의해 래치(36,38 및 32)내에 각각 래치된다. 라인(37,39 및 33)[라인(33)은 인버터(114)에 의해 반전됨]상에 제공된 이조합은 AND 게이트의 출력이 1 논리 레벨로 되게하여, 기입 마스크 레지스터(54)의 내용을 무시한 채 멀티플렉서(60)이 적당한 때에 라인(WCLK)에 제공하기 위한 V를 선택하도록 라인(SELM나)상에 로우 논리 레벨을 배치시킨다. RAS-전이상태시의 로우 상태인 라인(SF)에 대응하는 래치(32)의 내용이 로우 레벨이기 때문에, AND게이트의 출력도 로우 레벨로 되어 라인(WEN)상에 하이 논리 레벨을 배치시키므로, 클럭 신호(W')는 로우 논리 레벨인 라인(SELMSK)으로 인해 모든 라인(WCLK)상에 하이 논리 레벨을 발생시키도록 멀티플렉서(60)을 통과하게 된다. 이전 기입 사이클동안과 같이, 제5d 도는 라인(WE)이 CAS전이상태후에 기입 신호(W')를 통해 기입 동작을 위해 로우 논리 레벨로 구동된다는 것을 나타낸다.
제5b도의 경우와유사하게, 기입 마스크 레지스터(54)의 로딩은 배제되는데, 그 이유는 RAS전이 상태시에 라인(SF)이 로우 논리 레벨로 되고, 라인(TR및 WE)의 조합이 하이 논리 레벨로 되게하기 위해 AND게이트(132)의 출력이 로우 논리 레벨로 되고, NAND 게이트(118)의 출력이 하이 논리 레벨로 되기 때문이다. 기입 마스크 레지스터(54)내에 새로운 값이 전혀 로드되지 않기 때문에[라인(LDMSK)은 로우 논리 레벨을 유지한다], 기억된 이전 값은 보유된다. 따라서, 제5c도에 도시된 것과 같은 후속 사이클은 기입 마스크 정보를 재로드 시킬 필요없이 기입 마스크 레지스터(54)내에 보우된 기입 마스크 정보를 사용하여 마스크 기입 동작을 발생시키게 된다.
제5c도에 관련하여 상술한 바와 같이, CAS전이 상태시의 라인(SF)의 상태는 제5d도의 기입 사이클이 데이터 소오스[1인 라인(SF)]로서 컬러 레지스터(50)를 사용하거나, 데이터 소오스로서 데이터 라인(D0 내지 D7)(제5d도의DATA)의 값을 사용하는 지를 제어하게 된다.
AND 게이트(128)의 출력이 OR 게이트(144)의 제2입력에 접속되기 때문에 조합 논리 회로(44)는 이 선택을 실행하므로, 제5c도의 사이클에 관련하여 상술한 AND 게이트(142)의 출력과 동일한 NOR 게이트(126)의 의한 WTCLR의 발생 효과를 갖게 된다.
제1도의 도시된 2중-포트 메모리(1)과 같은 2중-포트 메모리를 비디오 시스템에 사용할 때, 때때로 다수의 연속 메모리 위치들이 동일한 데이터로 기입될 수 있다. 예를들어, 2중-포트 메모리(1)이 그래픽 영상의 비트-맵 표시를 포함하는 경우에, 넓은 디스플레이 영상 영역이 소정의 컬러로 충전될 수 있다. 따라서, 단일 사이클동안 이중-포트 메모리내에 다수의 위치에 동일한 데이터를 기입하는 것이 유용하게 된다.
제7도를 참조하면, 단일 사이클동안 인접열을 어드레싱하는 특징(이하,블럭 기입특징이라 칭함)을 수행하기 위한 회로를 포함하는 Y 디코더(20)의 블록도가 도시되어 있다. 2중-포트 메모리(1)의 동작이 제7도에 관련하여 후술된 특징에 의해 증강될 수 있지만, 상술한 2중-포트 메모리는 블록 기입 특징 없이도 동작할 수 있다.
제7도는 2중-포트 메모리(1)내의 어레이(2)용 Y디코더(20)을 도시하는 것인데, 물론 제7도에 도시된 회로는 제1도에 도시된 각각의 어레이(2)와 관련된다. 상술한 바와 같이, Y 디코더 (20)은 어드레스 라인(D0 내지 D7)상에 수신된 열 어드레스의 래치된 값을 수신하는데, 이 래채된 열어드레스 라인들은 제7도에 라인(AY0 내지 AY7)로 도시되어 있다. 물론 단지 256개의 열만이 각각의 어레이(2)내에 존재하기 때문에 CAS신호에 의해 래치된 어드레스 라인(A8)의 값은 열 디코딩 동작시에는 사용되지 않는다. 프리-디코더(200)은 라인(AY2 내지 AY7)을 수신하여, 이 6개 비트를 64개 출력 라인으로 디코드되는데, 이 라인들 중 한 라인은 하이 논리 레벨로 됨으로써 엔에이블 될 수 있다. 그러므로, 각각의 출력 라인(202)는 관련 어레이(2)내의 4개 열 그룹의 선택을 나타낸다.
4개의 열의 각 그룹에는 열선택 회로(204)가 관련되는데, 간단화하기 위해 제7도에는 한 개의 열선택 회로(204)만이 도시되어 있다. 프리-디코더(200)으로 부터의 관련 출력 라인(202)는 각 열선택 회로(204)내에 내장되어 있는 AND게이트(206)의 한입력 및 AND 게이트(208)의 한입력에 접속된다.특수 기능 논리 회로(30)으로부터의 라인(WTCLR)은 AND게이트(206)의 제2입력에 접속되는데, 인버터(207)에 의해 반전된 라인(WTCLR)은 AND게이트(208)의 제2입력에 접속된다. 상술한 바와 같이 라인(WTCLR)은 컬러 레지스터(50)의 내용이 어레이(2)내에 기입될 때 발생되는데, 각각의 어레이(2)내의 다수의 열을 어드레싱하기 위한 본 명세서에 기술된 특징은 동일 신호에 의해 엔에이블된다. 또한, 열 선택 회로(204)내에서는, 랜덤 억세스 모우드시에 어드레스될 어드레스(2)내의 열을 선택할 때 라인(AY0 및 AY1)상의 최소 유효율 어드레스 비트실제 디코딩을 수행하는 1-4디코더(210)이 포함된다. 1-4디코더(210)라인(AY0 및 AY1)의 값에 따라서 4개의 라인(220내지 220)을 구동시킨다. 패스(pass) 트랜지스터(212내지 212)은 이것의 대응 트랜지스터(220내지 220)의 게이트에 이것의 대응 라인(214내지 214)을 접속시킨다. 각각의 패스 트랜지스터(212내지 212)의 게이트들은 AND 게이트(208)의 출력에 의해 제어된다. 따라서, 블록 기입특징이 선택될 경우, 즉 라인(WTCLR)이 하이 논리 레벨인 경우, 1-4 디모더(210)의 결과는 대응 출력 라인(202)가 이에 관련된 4개의 열의 그룹을 선택하고 있더라도 무시된다.
또한 열 선택 회로(204)는 라인(43,43,43및 43)으로서 제7도에 도시된 래치(42)의 내용중 짝수(even)비트를 수신한다.상술한 바와 같이, 래치(42)는 각 사이클 중에 라인(WE)상의 기입 엔에이블 신호 또는 라인(CAS) 상의 열어드레스 신호시에 수신된 데이터 입력 라인(D0 내지 D7)의 값을 기억한다. 각각의 라인(43,43,43및 43)은 AND 게이트(206)의 출력에 접속된다. 게이트를 갖고 있고, 이것의 대응 트랜지스터(220내지 220)의 게이트에도 접속되는 패스 트랜지스터(216n 내지 216n+3)에 접속된다.
트랜지스터(220내지 220)은 본 분야에 공지된 방식으로 선택된 열에 대한 기입 동작을 달성하기 위해서 이것의 열에 관련된 감지 증폭기(4)에, 어레이(2)에 관련된 입력/출력 버퍼924)를 접속시킨다. 라인(WTCLR)이 엔에이블 되지 않는 정상 동작 모우드에 있어서, AND게이트(206)의 출력은 로우 논리 레벨로 되어 라인(43,43,43및 43)이 트랜지스터(220내지 220)의 상태에 영향을 끼치지 않게 된다. 동시에, 프리-디코더(200)에 의해 선택된 4개의 열의 그룹용 AND 게이트 (208)의 출력은 하이 논리 레벨로 되어 1-4디코더(210의 결과가 선택된 열감지 증폭기(4)와 관련 입력/출력 버퍼(24)의 접속을 제어하게 된다.
블록 기입 특징이 조합 논리 회로(44)에 의한 라인(WTCLR)의 엔에이블잉을 위해 표 1에 나타낸 바와 같은 라인(WLSF 및 TR)의 상태에 의해 선택되면, AND게이트(206)의 출력은 라인(AY2 내지 AY7)에 응답하여 프리-디코더(200)에 의해 선택되는 4개의 열의 그룹을 위해 하이 논리 레벨로 된다. 이경우에, 라인(43,43,43및 43)의 상태는 트랜지스터(220내지 220)중 어트 트랜지스터가 도통하게 될지를 결정하여, 관련 그룹내의 모든 4개까지의 열을 이것의 입력/출력 버퍼(24)에 접속시키게 된다. 이때 , 어레이(2)에 대응하는 컬러 레지스터(50)비트의 내용은 래치(42)로부터 라인(43,43,43및 43)의 상태에 의해 선택된 열내에 기입된다.
제8도를 참조하여, 블록 기입 특징의 동작을 도시한 타이밍도가 도시되어 있다. 상기 표 1로부터 입증된 바와 같이, 컬러 레지스터(50)의 내용은 열 어드레스 신호(CAS)가 활성화될 때, 라인(SF)이 하이 논리레벨로 되는 것에 관련하여 라인(WE)또는 라인(SF)이 로우 논리 레벨로 됨에 따라 RAS활성화시에 라인(TR)이 하이 논리 레벨일 때 기입 사이클중에 기입된다. 표 1 및 제8도에 따르면, 컬러 레지스터의 기입 동작( 및, 이 실시예내에서, 블록 기입 특징)은 행 스트로브 신호(RAS)가 로우 논리 레벨일 때 활성화되고, 라인(TR)이 하이 논리 레벨이며, (WE및 SF)가 논리 AND가 로우 논리 레벨일 때 핑요한데, 열어드레스 스트로브 신호(CAS)가 활성화될 때, 라인(SF)은 하이 논리 상태로 되어야 한다. 그러므로 , 엔이이블된 블록 기입 모우드에 있어서, CAS또는 WE가 활성화될 때 라인(D0 내지 D7)[즉, 라인(D0, D2, D4 및 D6)]상의 데이터 입력 신호의 짝수 비트의 값은 대응 어레이(2)에 대한 컬러 레지스터(50)의 값으로 기입될 4개의 그룹으로 열을 지정한다. 상술한 바와 같이, 이러한 모든 4개의 열들은 이 모우드내에서 어드레스 가능하게 될 수 있으므로, 각각의 8개의 얼이(2)내의 4개의 열이 단일 사이클중에 기입될 수 있다는 특징을 제공하게 된다.
다시 표 1을 참조하면, RAS가 활성화될 때 라인(SF)과 라인(WE)이 로우 레벨인 경우에, 마스크 기입 동작은 블록 기입 특징과 함께 엔에이블될 수 있다. 이 방식으로 , 컬러 레지스터(50)의 내용은 단지 선택된 어레이로의 (4개열의 그룹내의)다수의 열에 기입될 수 있다.
제9도를 참조하면, 2개의 열(COLn 및 COLn+1)에 관련된 각각의 어레이(2)내의 메모리 위치 내용을 변형 시킬때의 컬러 레지스터(50) 및 기입 마스크 레지스터(54) 응용의 레지스터 레벨도가 도시되어 있다. 상술한 바와 같이, CAS-가 제8도의 타이밍으로 활성화된 후에 기입 엔에이블라인(WE-)이 활성화될 때 데이터 라인(D0 및 D2)가 1논리 레벨로 되고, 데이터 라인(D4 및 D6)이 0 논리 레벨로 되는 경우에, 열(n 및 n+1)이 선택된다. 제6도의 예내에서와 같이 제3 내지 제6 최소 유효 비트만이 컬러 레지스터(50)의 내용으로 기입되지만, 상술한 블록 기입 특징에 있어서 이 마스크 기입동작은 선택된 열(COL및 COL)내에서 동시에 실행된다.
본 발명은 양호한 실시예에 관련하여 본 명세서에 상세하게 기술되었지만, 이 설명은 단지 예시적인 것이고, 제한적은 아니다. 또한 본 분야에 숙련된 기술자들은 본 명세서를 참조하여 본 발명의 실시예를 여러 가지 형태로 변경시킬 수 있다. 이러한 변경및 부수적인 실시예는 본 발명의 범위내에 있는 것으로 생각된다.

Claims (12)

  1. 해독/기입 메모리 셀의 어레이, 어드레스 신호를 수신하여, 이 상기 어드레스 신호에 대응하는 상기 어레이의 메모리 셀을 선택하기 위한 어드레스 수단, 상기 어레이 내의 상기 선택된 메모리 셀에 데이터를 기입하기 위한 기입 수단, 상기 어레이 내의 상기 선택된 메모리 셀에 기입될 데이타를 수신하기 위한 데이타 입력 수단, 상기 선택된 메모리 셀에 기입될 테이타를 지정하기 위한 레지스터 및 기입 모우드 신호에 응답하여, 상기 레지스터의 내용 또는 상기 데이터 입력 수단에 수신된 데이터를 상기 기입 수단에 통신하기 위해, 상기 기입 수단, 상기 데이터 입력 수단 및 상기 레지스터에 접속된 기입 모우드 선택 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 어드레스 수단이 상기 어드레스 신호에 응답하여 상기 어레이 내의 다수의 메모리 셀을 선택하되, 상기 데이타 입력 수단이 상기 어레이 내의 다수의 선택된 메모리 셀에 기입될 데이타의 다수의 비트를 수신하며, 상기 레지스터가 상기 어레이 내의 선택된 메모리 셀에 기입될 데이타0의 다수의 비트를 포함하고, 상기 레이즈터 내의 각각의 상기 비트가 상기 데이터 입력수단에 의해 수신된 데이터의 다수의 비트들 중 한 비트에 대응하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 다수의 상기 선택된 메모리 셀들 중 어느 메모리 셀이 상기 기입 수단에 의해 기입되지 않을 지를 나타내는 값을 갖고 있는 마스크 코드를 저장하기 위해 상기 데이터 입력 장치 및 상기 기입 수단에 접속된 마스크 레지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 기입 엔에이블 신호를 수신하기 위해, 상기 기입 엔에이블 신호에 응답하여 상기 선택된 메모리 셀에 데이타를 기입하는 상기 수단에 접속된 기입 엔에이블 터미널을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 기입 모우드 선택 수단에 의해 수신된 상기 기입모우드 신호가 제1논리 상태와 제2논리 상태를 가지는 기능 선택 신호, 및 제1클럭 신호를 포함하고, 상기 기입 모우드 선택 신호가 상기 클럭 신호의 논리 전이 상태 중에 제1논리 상태에 있는 상기 기능 선택 신호에 응답하여 상기 레지스터의 내용을 상기 기입 수단에 통신시키며, 상기 기입 모우드 선택 신호가 상기 클럭 신호의 논리 전이 상태중에 제2논리 상태에 있는 상기 기능 선택 신호에 응답하여 상기 데이터 입력 신호에 의해 수신된 데이터를 상기 기입 수단에 통신시키는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 제2클럭 신호의 전이 상태중에 상기 논리 상태들 중 선정된 논리 상태에 있는 상기 기능 선택 신호에 응답하여 상기 데이터 입력 수단에 의해 수신된 데이터를 레지스터에 부하시키기 위해 제2클럭 신호와 기능 선택 신호를 수신하고, 데이터 입력 장치 및 레지스터에 접속된 레지스터 부하 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 행과 열로 배열된 메모리 셀의 어레이, 행 어드레스를 수신하여, 상기 행 어드레스에 대응하는 상기 어레이의 행을 선택하기 위한 행 어드레스 수단, 상기 선택된 행 내의 메모리 셀의 내용을 감지하기 위한 감지수단, 열 어드레스를 수신하여, 상기 열 어드레스에 대응하는 상기 선택된 행 내의 메모리 셀을 선택하기 위한 열 어드레스 수단, 선택된 행 내의 상기 선택된 메모리 셀에 기입될 데이터를 수신하기 위한 테이타 입력 수단, 상기 선택된 메모리 셀에 기입될 데이타를 저아하기 위한 레지스터, 특수 기능 신호를 수신하고, 이에 응답하여 제1논리 상태와 제2논리상태를 가지는 기입 모우드 제어 신호를 발생시키기 위한 기입 모우드 선택 수단, 상기 제1논리 상태 내에 있는 상기 기입 모우드 제어 신호에 응답하여 상기 레지스터의 내용을 선택하고, 상기 제2논리 상태에 있는 상기 기입 모우드 제어 신호에 응답하여 상기 데이터 입력 수단에 의해 수신된 데이타를 선택하기 위해, 상기 데이터 입력 수단에 접속된 제1입력 및 상기레지스터에 접속된 제2입력을 가지고, 상기 기입 모우드 제어 신호를 수신하는 제어 입력을 가지는 기입 멀티플렉서, 및 기입 엔에이블 신호를 수신하여, 상기 기입 엔에이블 신호에 응답하여 상기 선택된 행 내의 상기 선택된 메모리 셀에 상기 기입 멀티플렉서의 출력을 통신시키기 위해 상기 기입 멀티플렉서 및 상기 어레이에 접속된 메모리 셀에 상기 기입 멀티를렉서의 출력을 통신시키기 위해 상기 기입 멀티플렉서 및 상기 어레이에 접속된 기입 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 다수의 메모리 셀을 포함하는 직렬 레지스터, 상기 선택된 행 내의 메모리 셀의 내용을 상기 직렬 레지스터 내로 전송하기 위해, 상기 어레이 및 상기 직렬 레지스터에 접속된 전송 수단, 및 상기 레지스터의 내용을 제공하기 위해, 직렬 레지스터내의 선택된 메모리 셀에 접속된 직렬 출력 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 데이터 입력 수단이 다수의 데이타 터미널을 포함하고, 상기 레지스터가 데이타터미널들 중 하나의 터미널에 각각 대응하는 다수의 비트를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 데이타 입력 장치가 상기 데이타 터미널에 의해 수신된 데이타를 저장하기 위해 상기 데이타 터미널에 접속된 입력을 각각 가지는 다수의 데이타 래치를 포함하되, 각각의 상기 데이터 래치의 출력이 상기 레지스터 및 상기 기입 멀티플렉서에 접속되고, 레지스터 부하 신호에 응답하여 상기 데이터 레치의 내용이 상기 레지스터에 부하되는 것을 특징으로 하는 메모리 장치.
  11. 제 10항에 있어서, 상기 특수기능 신호를 수신하기 위한 특수 기능 터미널, 제1클럭 신호를 수신하기 위한 제1클럭 터미널, 및 상기 클럭 신호 시에 선정된 논리 상태에 있는 상기 특수 기능 터미널에 응답하여 상기 레지스터 부하 신호를 발생시키기 위해 상기 특수기능 터미널 및 상기 클럭 터미널에 접속된 논리 수단을 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 열 선택 수단이 상기 열 어드레스의 선정된 수의 최대 유효 비트를 다수의 제1단 출력선 내로 디코딩하기 위한 제1디코더 단, 상기 열 어드레스의 나머지 비트를 다수의 제2단 출력선 내로 디코딩하기 위한 제2디코더 단, 제2논리 상태에 있는 상기 기입 모우드 제어 신호에 응답하여 상기 제2단 출력선을 선택하고, 제1논리 상태에 있는 상기 기입 모우드 제어 신호에 응답하여 상기 데이터 터미널을 선택하기 위해, 상기 열 어드레스의 상기 최대 유효 비트에 응답하여 상기 제1단 출력선들 중 한 선에 의해 각각 엔에이블되고, 상기 어레이 내의 다수의 열에 각각 관련되며, 각각의 관련된 열마다 출력선을 가지는 다수의 디코드 선택 수단, 및 상기 디코드 선택 수단의 출력에 응답하여 그에 관련된 열을 선택하기 위해, 상기 어레이내의 각 열에 관련되고, 상기 디코드 선택 수단들 중 한 수단의 출력에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
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