JPH08212132A - 記憶装置 - Google Patents
記憶装置Info
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- JPH08212132A JPH08212132A JP7019214A JP1921495A JPH08212132A JP H08212132 A JPH08212132 A JP H08212132A JP 7019214 A JP7019214 A JP 7019214A JP 1921495 A JP1921495 A JP 1921495A JP H08212132 A JPH08212132 A JP H08212132A
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- 101000831616 Homo sapiens Protachykinin-1 Proteins 0.000 description 9
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 プログラム効率を低下させない記憶装置を得
る。 【構成】 記憶部１００は、Ｒ００Ｈが有意になるとデ
ータ出力バッファ３００を介してデータをＤ０P に出力
するとともに、Ｒ０３Ｈが有意になるとデータ出力バッ
ファ５００を介してデータをＤ０Q に出力する。また、
記憶部１００は、Ｗ００Ｈが有意になるとトランスミッ
ションゲート２００を介してＤ０P 上の信号を入力し、
Ｗ００３Ｈが有意になるとトランスミッションゲート４
００を介してＤ０Q 上の信号を入力する。
る。 【構成】 記憶部１００は、Ｒ００Ｈが有意になるとデ
ータ出力バッファ３００を介してデータをＤ０P に出力
するとともに、Ｒ０３Ｈが有意になるとデータ出力バッ
ファ５００を介してデータをＤ０Q に出力する。また、
記憶部１００は、Ｗ００Ｈが有意になるとトランスミッ
ションゲート２００を介してＤ０P 上の信号を入力し、
Ｗ００３Ｈが有意になるとトランスミッションゲート４
００を介してＤ０Q 上の信号を入力する。
Description
【０００１】
【産業上の利用分野】この発明は、ワンチップマイクロ
コンピュータ内の周辺装置制御用レジスタ等として用い
られる記憶装置に関するものである。
コンピュータ内の周辺装置制御用レジスタ等として用い
られる記憶装置に関するものである。
【０００２】
【従来の技術】図１１は従来のワンチップマイクロコン
ピュータに内蔵されたタイマ制御用レジスタの一例を示
す説明図である。図１１において、（Ａ）はアドレス０
０［Ｈ］に割り当てられた第１のタイマ制御用のレジス
タ、（Ｂ）はアドレス０１［Ｈ］に割り当てられた第２
のタイマ制御用レジスタを示す。以下、第１のタイマを
タイマＡ（ＴＡ）といい、第２のタイマをタイマＢ（Ｔ
Ｂ）という。各レジスタにおいて、Ｃ１ビットおよびＣ
２ビットは、ＣＰＵからの動作モード等の設定指示がセ
ットされる制御ビットである。Ｅｎビットは、ＣＰＵか
らのカウンタの起動や停止の設定がセットされる起動フ
ラグＥｎを示すビットである。Ｓｔビットは、タイマの
状態を示すステータスフラグＳｔを示すビットである。
タイマの状態として、例えば、動作しているか否かがあ
る。
ピュータに内蔵されたタイマ制御用レジスタの一例を示
す説明図である。図１１において、（Ａ）はアドレス０
０［Ｈ］に割り当てられた第１のタイマ制御用のレジス
タ、（Ｂ）はアドレス０１［Ｈ］に割り当てられた第２
のタイマ制御用レジスタを示す。以下、第１のタイマを
タイマＡ（ＴＡ）といい、第２のタイマをタイマＢ（Ｔ
Ｂ）という。各レジスタにおいて、Ｃ１ビットおよびＣ
２ビットは、ＣＰＵからの動作モード等の設定指示がセ
ットされる制御ビットである。Ｅｎビットは、ＣＰＵか
らのカウンタの起動や停止の設定がセットされる起動フ
ラグＥｎを示すビットである。Ｓｔビットは、タイマの
状態を示すステータスフラグＳｔを示すビットである。
タイマの状態として、例えば、動作しているか否かがあ
る。
【０００３】次に動作について説明する。タイマを動作
させる場合には、ＣＰＵは、動作させたいモードに対応
した値を制御ビットＣ１，Ｃ２にセットする。そして、
起動フラグＥｎをオンにする。ＴＡおよびＴＢを同時に
制御する場合には、ＣＰＵは、ＴＡ制御用のレジスタお
よびＴＢ制御用のレジスタのそれぞれの制御ビットすな
わちＣ１ビットおよびＣ２ビットをアクセスする。よっ
て、２つのレジスタを別々にアクセスする必要があり、
全く同時にＴＡとＴＢとを起動するということはできな
い。
させる場合には、ＣＰＵは、動作させたいモードに対応
した値を制御ビットＣ１，Ｃ２にセットする。そして、
起動フラグＥｎをオンにする。ＴＡおよびＴＢを同時に
制御する場合には、ＣＰＵは、ＴＡ制御用のレジスタお
よびＴＢ制御用のレジスタのそれぞれの制御ビットすな
わちＣ１ビットおよびＣ２ビットをアクセスする。よっ
て、２つのレジスタを別々にアクセスする必要があり、
全く同時にＴＡとＴＢとを起動するということはできな
い。
【０００４】図１２に示すようなプログラムをＣＰＵが
実行する場合を想定する。このプログラムは、ＴＡ，Ｔ
Ｂともに動作中の場合には処理Ｙに移行し（ステップＳ
Ｔ１，ＳＴ２）、そうでない場合には処理Ｘを実行する
（ステップＳＴ３）ものである。このようなプログラム
を実行するには、具体的には図１３に示すような処理が
実行される。すなわち、ＣＰＵは、まず、ＴＡ制御用の
レジスタの内容を読み出し（ステップＳＴ１１）、その
レジスタ中のステータスフラグＳｔの状態を判定する
（ステップＳＴ１２）。ステータスフラグＳｔの状態が
オフであれば、処理Ｘを実行する（ステップＳＴ３）。
そうでなければ、ＴＢ制御用のレジスタの内容を読み出
し（ステップＳＴ１３）、そのレジスタ中のステータス
フラグＳｔの状態を判定する（ステップＳＴ１４）。そ
して、ステータスフラグＳｔの状態がオンであれば処理
Ｙに移行し（ステップＳＴ２）、オフであれば処理Ｘを
実行する（ステップＳＴ３）。
実行する場合を想定する。このプログラムは、ＴＡ，Ｔ
Ｂともに動作中の場合には処理Ｙに移行し（ステップＳ
Ｔ１，ＳＴ２）、そうでない場合には処理Ｘを実行する
（ステップＳＴ３）ものである。このようなプログラム
を実行するには、具体的には図１３に示すような処理が
実行される。すなわち、ＣＰＵは、まず、ＴＡ制御用の
レジスタの内容を読み出し（ステップＳＴ１１）、その
レジスタ中のステータスフラグＳｔの状態を判定する
（ステップＳＴ１２）。ステータスフラグＳｔの状態が
オフであれば、処理Ｘを実行する（ステップＳＴ３）。
そうでなければ、ＴＢ制御用のレジスタの内容を読み出
し（ステップＳＴ１３）、そのレジスタ中のステータス
フラグＳｔの状態を判定する（ステップＳＴ１４）。そ
して、ステータスフラグＳｔの状態がオンであれば処理
Ｙに移行し（ステップＳＴ２）、オフであれば処理Ｘを
実行する（ステップＳＴ３）。
【０００５】以上のように、ステップＳＴ１の判断を行
う場合には、ＣＰＵは、ＴＡ制御用のレジスタおよびＴ
Ｂ制御用のレジスタのそれぞれのステータスフラグＳｔ
をアクセスし、それぞれのステータスフラグＳｔの状態
判定を行わなければならない。従って、ステップＳＴ１
の判断に多くのステップを要する。この結果、処理に時
間がかかるとともに、プログラムサイズが増大する。
う場合には、ＣＰＵは、ＴＡ制御用のレジスタおよびＴ
Ｂ制御用のレジスタのそれぞれのステータスフラグＳｔ
をアクセスし、それぞれのステータスフラグＳｔの状態
判定を行わなければならない。従って、ステップＳＴ１
の判断に多くのステップを要する。この結果、処理に時
間がかかるとともに、プログラムサイズが増大する。
【０００６】そこで、図１４に示すように、同一機能の
フラグ等を１つのレジスタに割り当てる方式が採用され
る場合がある。図１４において、（Ａ）は、ＴＡの起動
フラグＥｎとＴＢの起動フラグＥｎとを含むアドレス０
０［Ｈ］に割り当てられたレジスタを示す。（Ｂ）は、
ＴＡのステータスフラグＳｔとＴＢのステータスフラグ
Ｓｔとを含むアドレス０１［Ｈ］に割り当てられたレジ
スタを示す。さらに、（Ｃ）は、ＴＡの制御ビット（Ｃ
１ビットおよびＣ２ビット）とＴＢの制御ビット（Ｃ１
ビットおよびＣ２ビット）とを含むアドレス０２［Ｈ］
に割り当てられたレジスタを示す。
フラグ等を１つのレジスタに割り当てる方式が採用され
る場合がある。図１４において、（Ａ）は、ＴＡの起動
フラグＥｎとＴＢの起動フラグＥｎとを含むアドレス０
０［Ｈ］に割り当てられたレジスタを示す。（Ｂ）は、
ＴＡのステータスフラグＳｔとＴＢのステータスフラグ
Ｓｔとを含むアドレス０１［Ｈ］に割り当てられたレジ
スタを示す。さらに、（Ｃ）は、ＴＡの制御ビット（Ｃ
１ビットおよびＣ２ビット）とＴＢの制御ビット（Ｃ１
ビットおよびＣ２ビット）とを含むアドレス０２［Ｈ］
に割り当てられたレジスタを示す。
【０００７】このように構成されたタイマ制御用のレジ
スタ群が設けられている場合に、図１２に示すようなプ
ログラムをＣＰＵが実行する場合を想定する。その場
合、ＣＰＵは、アドレス０１［Ｈ］のレジスタの内容を
読み出し、その中の２ビットの状態を判定するだけでス
テップＳＴ１の処理を完了できる。また、２つのタイマ
を起動する場合には、モード設定後に、アドレス００
［Ｈ］のレジスタに「００１１」を書き込むことによっ
て全く同時に２つのタイマを起動できる。なお、ここで
は、記憶装置として４ビットのレジスタを例にとった
が、例えば８ビットレジスタの場合には、さらに多くの
タイマを同時制御することができる。
スタ群が設けられている場合に、図１２に示すようなプ
ログラムをＣＰＵが実行する場合を想定する。その場
合、ＣＰＵは、アドレス０１［Ｈ］のレジスタの内容を
読み出し、その中の２ビットの状態を判定するだけでス
テップＳＴ１の処理を完了できる。また、２つのタイマ
を起動する場合には、モード設定後に、アドレス００
［Ｈ］のレジスタに「００１１」を書き込むことによっ
て全く同時に２つのタイマを起動できる。なお、ここで
は、記憶装置として４ビットのレジスタを例にとった
が、例えば８ビットレジスタの場合には、さらに多くの
タイマを同時制御することができる。
【０００８】しかし、図１４に示されたような構成を採
用した場合には、１つのタイマを起動するときに、アド
レス０２［Ｈ］のレジスタに動作モード等を書き込み、
さらに、アドレス００［Ｈ］のレジスタにおける起動フ
ラグＥｎをオンしなければならない。すなわち、１つの
タイマを起動するために、２つのレジスタをアクセスし
なければならない。この結果、１つのタイマを何回も起
動するようなプログラムでは、プログラムサイズが増大
する。
用した場合には、１つのタイマを起動するときに、アド
レス０２［Ｈ］のレジスタに動作モード等を書き込み、
さらに、アドレス００［Ｈ］のレジスタにおける起動フ
ラグＥｎをオンしなければならない。すなわち、１つの
タイマを起動するために、２つのレジスタをアクセスし
なければならない。この結果、１つのタイマを何回も起
動するようなプログラムでは、プログラムサイズが増大
する。
【０００９】
【発明が解決しようとする課題】従来の記憶装置は以上
のように構成されているので、図１１に示すように制御
対象の要素（例えば、タイマＡ、タイマＢ、・・・）に
着目したアドレス割り付けを行っても、図１３に示すよ
うに制御対象の機能（例えば、起動、制御、状態、・・
・）に着目したアドレス割り付けを行っても、制御プロ
グラムのプログラムサイズが増大するとともに制御に要
する時間が長くなるという問題点があった。また、制御
が複雑化してプログラムの作成が簡略化されないという
問題点もあった。
のように構成されているので、図１１に示すように制御
対象の要素（例えば、タイマＡ、タイマＢ、・・・）に
着目したアドレス割り付けを行っても、図１３に示すよ
うに制御対象の機能（例えば、起動、制御、状態、・・
・）に着目したアドレス割り付けを行っても、制御プロ
グラムのプログラムサイズが増大するとともに制御に要
する時間が長くなるという問題点があった。また、制御
が複雑化してプログラムの作成が簡略化されないという
問題点もあった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、プログラムサイズを増大させな
いとともに制御に要する時間を長くさせず、かつ、プロ
グラム作成を簡略化できる記憶装置、すなわち、プログ
ラム効率を低下させない記憶装置を得ることを目的とす
る。なお、プログラム効率を問題としたものではない
が、記憶装置のアクセス方法に関する先行技術として、
特開昭６１−２２１８４１号公報、特開昭６１−１７５
９９８号公報、特開昭６３−２３９６８０号公報、特開
平６−１９７８０号公報、特開平５−２８２８６９号公
報などがある。
ためになされたもので、プログラムサイズを増大させな
いとともに制御に要する時間を長くさせず、かつ、プロ
グラム作成を簡略化できる記憶装置、すなわち、プログ
ラム効率を低下させない記憶装置を得ることを目的とす
る。なお、プログラム効率を問題としたものではない
が、記憶装置のアクセス方法に関する先行技術として、
特開昭６１−２２１８４１号公報、特開昭６１−１７５
９９８号公報、特開昭６３−２３９６８０号公報、特開
平６−１９７８０号公報、特開平５−２８２８６９号公
報などがある。
【００１１】
【課題を解決するための手段】請求項１記載の発明に係
る記憶装置は、それぞれが記憶部のデータをアクセスす
る手段であって、異なるアドレスに対応した複数のアク
セス手段とを備えたものである。
る記憶装置は、それぞれが記憶部のデータをアクセスす
る手段であって、異なるアドレスに対応した複数のアク
セス手段とを備えたものである。
【００１２】請求項２記載の発明に係る記憶装置は、複
数の記憶部のうちの所定数の記憶部を一括してアクセス
する第１のアクセス手段と、第１のアクセス手段によっ
てアクセスされる記憶部と第１のアクセス手段によって
アクセスされない記憶部とを含む所定数の記憶部を一括
してアクセスする第２のアクセス手段とを備えたもので
ある。
数の記憶部のうちの所定数の記憶部を一括してアクセス
する第１のアクセス手段と、第１のアクセス手段によっ
てアクセスされる記憶部と第１のアクセス手段によって
アクセスされない記憶部とを含む所定数の記憶部を一括
してアクセスする第２のアクセス手段とを備えたもので
ある。
【００１３】請求項３記載の発明に係る記憶装置は、第
１のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第１のデータ線と、記憶部と第１の
データ線とを接続状態にする第１の制御線とを含み、第
２のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第２のデータ線と、記憶部と第２の
データ線とを接続状態にする第２の制御線とを含み、デ
ータ線同士および制御線同士がそれぞれ直交する構成に
なっているものである。
１のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第１のデータ線と、記憶部と第１の
データ線とを接続状態にする第１の制御線とを含み、第
２のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第２のデータ線と、記憶部と第２の
データ線とを接続状態にする第２の制御線とを含み、デ
ータ線同士および制御線同士がそれぞれ直交する構成に
なっているものである。
【００１４】請求項４記載の発明に係る記憶装置は、第
１のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第１のデータ線と、記憶部と第１の
データ線とを接続状態にする第１の制御線とを含み、第
２のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第２のデータ線と、記憶部からのデ
ータを第２のデータ線に出力させるとともに第２のデー
タ線から記憶部へデータを入力させない第２の制御線と
を含む構成になっているものである。
１のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第１のデータ線と、記憶部と第１の
データ線とを接続状態にする第１の制御線とを含み、第
２のアクセス手段が、記憶部へのデータと記憶部からの
データとが通過する第２のデータ線と、記憶部からのデ
ータを第２のデータ線に出力させるとともに第２のデー
タ線から記憶部へデータを入力させない第２の制御線と
を含む構成になっているものである。
【００１５】請求項５記載の発明に係る記憶装置は、第
１の制御線および第２の制御線が、ＣＰＵなどのデータ
アクセス側からのアドレス信号から生成される信号を用
いる構成になっているものである。
１の制御線および第２の制御線が、ＣＰＵなどのデータ
アクセス側からのアドレス信号から生成される信号を用
いる構成になっているものである。
【００１６】請求項６記載の発明に係る記憶装置は、Ｃ
ＰＵなどのデータアクセス側から制御値が設定される制
御レジスタをさらに備え、第１の制御線および第２の制
御線が、データアクセス側からのアドレス信号と制御値
とから生成される信号を用いる構成になっているもので
ある。
ＰＵなどのデータアクセス側から制御値が設定される制
御レジスタをさらに備え、第１の制御線および第２の制
御線が、データアクセス側からのアドレス信号と制御値
とから生成される信号を用いる構成になっているもので
ある。
【００１７】請求項７記載の発明に係る記憶装置は、記
憶部へのデータと記憶部からのデータとが通過する第３
のデータ線と、記憶部と第３のデータ線とを接続状態に
する第３の制御線とを含む第３のアクセス手段を備え、
第３の制御線が、第１のアクセス手段もしくは第２のア
クセス手段または双方によってアクセスされる一括デー
タにおけるビット配列とは逆の配列の一括データの形式
でアクセスできるように記憶部と第３のデータ線とを接
続する構成になっているものである。
憶部へのデータと記憶部からのデータとが通過する第３
のデータ線と、記憶部と第３のデータ線とを接続状態に
する第３の制御線とを含む第３のアクセス手段を備え、
第３の制御線が、第１のアクセス手段もしくは第２のア
クセス手段または双方によってアクセスされる一括デー
タにおけるビット配列とは逆の配列の一括データの形式
でアクセスできるように記憶部と第３のデータ線とを接
続する構成になっているものである。
【００１８】請求項８記載の発明に係る記憶装置は、記
憶部へのデータと記憶部からのデータとが通過する第１
のデータ線および記憶部と第１のデータ線とを接続状態
にする第１の制御線を含み、複数の記憶部のうちの所定
数の記憶部を一括してアクセスする第１のアクセス手段
と、記憶部へのデータと記憶部からのデータとが通過す
る第３のデータ線および記憶部と第３のデータ線とを接
続状態にする第３の制御線を含み、第１のアクセス手段
によってアクセスされる一括データにおけるビット配列
とは逆の配列の一括データを各記憶部から出力させる第
３のアクセス手段とを備え、データ線同士および制御線
同士がそれぞれ直交する構成になっているものである。
憶部へのデータと記憶部からのデータとが通過する第１
のデータ線および記憶部と第１のデータ線とを接続状態
にする第１の制御線を含み、複数の記憶部のうちの所定
数の記憶部を一括してアクセスする第１のアクセス手段
と、記憶部へのデータと記憶部からのデータとが通過す
る第３のデータ線および記憶部と第３のデータ線とを接
続状態にする第３の制御線を含み、第１のアクセス手段
によってアクセスされる一括データにおけるビット配列
とは逆の配列の一括データを各記憶部から出力させる第
３のアクセス手段とを備え、データ線同士および制御線
同士がそれぞれ直交する構成になっているものである。
【００１９】
【作用】請求項１記載の発明におけるアクセス手段は、
１つの記憶部を複数の異なる方向からアクセスする。
１つの記憶部を複数の異なる方向からアクセスする。
【００２０】請求項２記載の発明における２つのアクセ
ス手段は、１つの記憶部を他の各記憶部とともに一括し
てアクセスする。すなわち、並列データのうちの１ビッ
トとしてアクセスする。しかも、２つのアクセス手段が
アクセスする並列データ間で、ビット構成は一致してい
ない。
ス手段は、１つの記憶部を他の各記憶部とともに一括し
てアクセスする。すなわち、並列データのうちの１ビッ
トとしてアクセスする。しかも、２つのアクセス手段が
アクセスする並列データ間で、ビット構成は一致してい
ない。
【００２１】請求項３記載の発明におけるデータ線同士
および制御線同士は、チップ内で直交し、記憶素子を構
成するチップを小型化する。
および制御線同士は、チップ内で直交し、記憶素子を構
成するチップを小型化する。
【００２２】請求項４記載の発明における第２のアクセ
ス手段は、第２のデータ線から記憶部へデータ入力をさ
せないようにし、誤アクセスよって記憶部内のデータが
誤って書き換えられてしまうことを防止する。
ス手段は、第２のデータ線から記憶部へデータ入力をさ
せないようにし、誤アクセスよって記憶部内のデータが
誤って書き換えられてしまうことを防止する。
【００２３】請求項５記載の発明における各アクセス手
段は、ＣＰＵなどのデータアクセス側からのアドレス信
号にもとづいて記憶部のアクセスを行う。
段は、ＣＰＵなどのデータアクセス側からのアドレス信
号にもとづいて記憶部のアクセスを行う。
【００２４】請求項６記載の発明における各アクセス手
段は、ＣＰＵなどのデータアクセス側からのアドレス信
号と制御値にもとづいて記憶部のアクセスを行い、記憶
部アクセスに要するアドレス数を減らす。
段は、ＣＰＵなどのデータアクセス側からのアドレス信
号と制御値にもとづいて記憶部のアクセスを行い、記憶
部アクセスに要するアドレス数を減らす。
【００２５】請求項７記載の発明における第３のアクセ
ス手段は、他のアクセス手段によってアクセスされる並
列データにおけるビット順と逆順の並列データをアクセ
スできる。
ス手段は、他のアクセス手段によってアクセスされる並
列データにおけるビット順と逆順の並列データをアクセ
スできる。
【００２６】請求項８記載の発明におけるデータ線同士
および交差する制御線同士は、チップ内で直交し、記憶
素子を構成するチップを小型化する。
および交差する制御線同士は、チップ内で直交し、記憶
素子を構成するチップを小型化する。
【００２７】
実施例１．以下、この発明の一実施例を図について説明
する。図１は、記憶装置における各メモリセルの構成を
示す回路図である。図において、１はインバータ１ａお
よび高抵抗インバータ１ｂの入出力が相互に接続されて
構成された記憶部、２はデータ線ＤＰ上のデータを制御
線ＷＰ上のデータライト信号に応じて記憶部１側に通過
させるトランスミッションゲート（ＴＧ）、３は制御線
ＲＰ上のデータリード信号に応じて記憶部１のデータを
データ線ＤＰに出力するデータ出力バッファ（ＲＢ）、
４はデータ線ＤＱ上のデータを制御線ＷＱ上のデータラ
イト信号に応じて記憶部１側に通過させるＴＧ、５は制
御線ＲＱ上のデータリード信号に応じて記憶部１のデー
タをデータ線ＤＱに出力するＲＢである。なお、ＴＧ
２，４、ＲＢ３，５、データ線ＤＰ，ＤＱおよび制御線
ＷＰ，ＲＰ，ＷＱ，ＲＱはアクセス手段を構成する。
する。図１は、記憶装置における各メモリセルの構成を
示す回路図である。図において、１はインバータ１ａお
よび高抵抗インバータ１ｂの入出力が相互に接続されて
構成された記憶部、２はデータ線ＤＰ上のデータを制御
線ＷＰ上のデータライト信号に応じて記憶部１側に通過
させるトランスミッションゲート（ＴＧ）、３は制御線
ＲＰ上のデータリード信号に応じて記憶部１のデータを
データ線ＤＰに出力するデータ出力バッファ（ＲＢ）、
４はデータ線ＤＱ上のデータを制御線ＷＱ上のデータラ
イト信号に応じて記憶部１側に通過させるＴＧ、５は制
御線ＲＱ上のデータリード信号に応じて記憶部１のデー
タをデータ線ＤＱに出力するＲＢである。なお、ＴＧ
２，４、ＲＢ３，５、データ線ＤＰ，ＤＱおよび制御線
ＷＰ，ＲＰ，ＷＱ，ＲＱはアクセス手段を構成する。
【００２８】図２は記憶装置の一例であるワンチップマ
イクロコンピュータに内蔵されたタイマ制御用レジスタ
のアドレス割り当ておよびビット割り当てを示す説明図
である。図において、（Ａ）はアドレス００［Ｈ］に割
り当てられたＴＡ制御用のレジスタ、（Ｂ）はアドレス
０１［Ｈ］に割り当てられたＴＢ制御用のレジスタ、
（Ｃ）はアドレス０２［Ｈ］に割り当てられたステータ
スフラグＳｔ読み出し用および起動フラグＥｎ設定用の
レジスタ、（Ｄ）はアドレス０３［Ｈ］に割り当てられ
た制御ビットを含むレジスタである。
イクロコンピュータに内蔵されたタイマ制御用レジスタ
のアドレス割り当ておよびビット割り当てを示す説明図
である。図において、（Ａ）はアドレス００［Ｈ］に割
り当てられたＴＡ制御用のレジスタ、（Ｂ）はアドレス
０１［Ｈ］に割り当てられたＴＢ制御用のレジスタ、
（Ｃ）はアドレス０２［Ｈ］に割り当てられたステータ
スフラグＳｔ読み出し用および起動フラグＥｎ設定用の
レジスタ、（Ｄ）はアドレス０３［Ｈ］に割り当てられ
た制御ビットを含むレジスタである。
【００２９】レジスタの各ビットは、図１に示すメモリ
セルで構成される。ここで、例えば、アドレス００
［Ｈ］のレジスタの第０ビット（ＴＡＣ１ビット）を実
現するメモリセルは、アドレス０３［Ｈ］のレジスタの
第０ビットを実現するメモリセルと同一のものである。
図２におけるその他の同一名称が付された２つのビット
も、１つのメモリセルで実現されている。つまり、図２
において４×４＝１６ビットが示されているが、実際に
は、８つのメモリセルで図２に示すレジスタ群が構成さ
れている。
セルで構成される。ここで、例えば、アドレス００
［Ｈ］のレジスタの第０ビット（ＴＡＣ１ビット）を実
現するメモリセルは、アドレス０３［Ｈ］のレジスタの
第０ビットを実現するメモリセルと同一のものである。
図２におけるその他の同一名称が付された２つのビット
も、１つのメモリセルで実現されている。つまり、図２
において４×４＝１６ビットが示されているが、実際に
は、８つのメモリセルで図２に示すレジスタ群が構成さ
れている。
【００３０】図２に示すレジスタ群は、例えば、図３に
示すように構成される。図３に示された構成は、図１に
示すメモリセルが８つ備わったものである。すなわち、
図３において、１００〜１０７はそれぞれ図１１におけ
る記憶部１に相当する記憶部、２００〜２０７はそれぞ
れ図１１におけるＴＧ２に相当するＴＧ、３００〜３０
７はそれぞれ図１１におけるＲＢ３に相当するＲＢ、４
００〜４０７はそれぞれ図１１におけるＴＧ４に相当す
るＴＧ、５００〜５０７はそれぞれ図１１におけるＲＢ
５に相当するＲＢである。Ｗ００Ｈ〜Ｗ０３Ｈはそれぞ
れ書き込みの制御線、Ｒ００Ｈ〜Ｒ０３Ｈはそれぞれ読
み出しの制御線である。なお、Ｗ××Ｈは、ＣＰＵがア
ドレス××［Ｈ］に書き込みを行うときに有意になる。
Ｒ××Ｈは、ＣＰＵがアドレス××［Ｈ］から読み出し
を行うときに有意になる。ここで、××は、００〜０３
のいずれかである。
示すように構成される。図３に示された構成は、図１に
示すメモリセルが８つ備わったものである。すなわち、
図３において、１００〜１０７はそれぞれ図１１におけ
る記憶部１に相当する記憶部、２００〜２０７はそれぞ
れ図１１におけるＴＧ２に相当するＴＧ、３００〜３０
７はそれぞれ図１１におけるＲＢ３に相当するＲＢ、４
００〜４０７はそれぞれ図１１におけるＴＧ４に相当す
るＴＧ、５００〜５０７はそれぞれ図１１におけるＲＢ
５に相当するＲＢである。Ｗ００Ｈ〜Ｗ０３Ｈはそれぞ
れ書き込みの制御線、Ｒ００Ｈ〜Ｒ０３Ｈはそれぞれ読
み出しの制御線である。なお、Ｗ××Ｈは、ＣＰＵがア
ドレス××［Ｈ］に書き込みを行うときに有意になる。
Ｒ××Ｈは、ＣＰＵがアドレス××［Ｈ］から読み出し
を行うときに有意になる。ここで、××は、００〜０３
のいずれかである。
【００３１】また、Ｄ０P 〜Ｄ３P は制御線Ｗ００Ｈ，
Ｒ００Ｈまたは制御線Ｗ０１Ｈ，Ｒ０１Ｈでアクセスさ
れた記憶部１００〜１０７のデータが通過するデータ
線、Ｄ０Q 〜Ｄ３Q は制御線Ｗ０２Ｈ，Ｒ０２Ｈまたは
制御線Ｗ０３Ｈ，Ｒ０３Ｈでアクセスされた記憶部１０
０〜１０７のデータが通過するデータ線である。
Ｒ００Ｈまたは制御線Ｗ０１Ｈ，Ｒ０１Ｈでアクセスさ
れた記憶部１００〜１０７のデータが通過するデータ
線、Ｄ０Q 〜Ｄ３Q は制御線Ｗ０２Ｈ，Ｒ０２Ｈまたは
制御線Ｗ０３Ｈ，Ｒ０３Ｈでアクセスされた記憶部１０
０〜１０７のデータが通過するデータ線である。
【００３２】ここで、データ線Ｄ０P 〜Ｄ３P を第１の
データ線ととらえた場合、制御線Ｗ００Ｈ，Ｒ００Ｈま
たは制御線Ｗ０１Ｈ，Ｒ０１Ｈは第１の制御線であり、
データ線Ｄ０Q 〜Ｄ３Q は第２のデータ線であり、制御
線Ｗ０２Ｈ，Ｒ０２Ｈまたは制御線Ｗ０３Ｈ，Ｒ０３Ｈ
は第２の制御線である。従って、この場合、第１のアク
セス手段は、データ線Ｄ０P 〜Ｄ３P と制御線Ｗ００
Ｈ，Ｒ００Ｈまたは制御線Ｗ０１Ｈ，Ｒ０１Ｈとを含む
ものである。第２のアクセス手段は、データ線Ｄ０Q 〜
Ｄ３Q と制御線Ｗ０２Ｈ，Ｒ０２Ｈまたは制御線Ｗ０３
Ｈ，Ｒ０３Ｈとを含むものである。
データ線ととらえた場合、制御線Ｗ００Ｈ，Ｒ００Ｈま
たは制御線Ｗ０１Ｈ，Ｒ０１Ｈは第１の制御線であり、
データ線Ｄ０Q 〜Ｄ３Q は第２のデータ線であり、制御
線Ｗ０２Ｈ，Ｒ０２Ｈまたは制御線Ｗ０３Ｈ，Ｒ０３Ｈ
は第２の制御線である。従って、この場合、第１のアク
セス手段は、データ線Ｄ０P 〜Ｄ３P と制御線Ｗ００
Ｈ，Ｒ００Ｈまたは制御線Ｗ０１Ｈ，Ｒ０１Ｈとを含む
ものである。第２のアクセス手段は、データ線Ｄ０Q 〜
Ｄ３Q と制御線Ｗ０２Ｈ，Ｒ０２Ｈまたは制御線Ｗ０３
Ｈ，Ｒ０３Ｈとを含むものである。
【００３３】例えば、Ｗ００Ｈが有意になると、各ＴＧ
２００〜２０３が導通状態になって、データ線Ｄ０P 、
Ｄ１P 、Ｄ２P またはＤ３P 上の信号が、それぞれ対応
する記憶部１００〜１０３に書き込まれる。データ線Ｄ
０P ，Ｄ０Q はＣＰＵのデータバスＤ０、データ線Ｄ１
P ，Ｄ１Q はＣＰＵのデータバスＤ１、データ線Ｄ２
P ，Ｄ２Q はＣＰＵのデータバスＤ２、データ線Ｄ３
P ，Ｄ３Q はＣＰＵのデータバスＤ３である。よって、
ＣＰＵが出力した４ビットのデータが記憶部１００〜１
０３に書き込まれる。Ｒ００Ｈが有意になると、各ＲＢ
３００〜３０３が導通状態になって、記憶部１００〜１
０３のデータが、それぞれ、対応するデータ線Ｄ０P 〜
Ｄ３P に出力される。よって、ＣＰＵは、記憶部１００
〜１０３のデータを入力する。
２００〜２０３が導通状態になって、データ線Ｄ０P 、
Ｄ１P 、Ｄ２P またはＤ３P 上の信号が、それぞれ対応
する記憶部１００〜１０３に書き込まれる。データ線Ｄ
０P ，Ｄ０Q はＣＰＵのデータバスＤ０、データ線Ｄ１
P ，Ｄ１Q はＣＰＵのデータバスＤ１、データ線Ｄ２
P ，Ｄ２Q はＣＰＵのデータバスＤ２、データ線Ｄ３
P ，Ｄ３Q はＣＰＵのデータバスＤ３である。よって、
ＣＰＵが出力した４ビットのデータが記憶部１００〜１
０３に書き込まれる。Ｒ００Ｈが有意になると、各ＲＢ
３００〜３０３が導通状態になって、記憶部１００〜１
０３のデータが、それぞれ、対応するデータ線Ｄ０P 〜
Ｄ３P に出力される。よって、ＣＰＵは、記憶部１００
〜１０３のデータを入力する。
【００３４】例えば、最右下の記憶部１００は、Ｒ００
Ｈが有意になるとＲＢ３００を介してデータをデータ線
Ｄ０P に出力するとともに、Ｒ０３Ｈが有意になるとＲ
Ｂ５００を介してデータをデータ線Ｄ０Q に出力する。
また、記憶部１００は、Ｗ００Ｈが有意になるとＴＧ２
００を介してデータ線Ｄ０P 上の信号を入力し、Ｗ００
３Ｈが有意になるとＴＧ４００を介してデータ線Ｄ０Q
上の信号を入力する。他の記憶部１０１〜１０７も同様
に２つのデータ入力経路と２つのデータ出力経路を有す
る。各入出力経路は、図２に示すアドレス割り当ておよ
びビット割り当てを実現するように設定される。
Ｈが有意になるとＲＢ３００を介してデータをデータ線
Ｄ０P に出力するとともに、Ｒ０３Ｈが有意になるとＲ
Ｂ５００を介してデータをデータ線Ｄ０Q に出力する。
また、記憶部１００は、Ｗ００Ｈが有意になるとＴＧ２
００を介してデータ線Ｄ０P 上の信号を入力し、Ｗ００
３Ｈが有意になるとＴＧ４００を介してデータ線Ｄ０Q
上の信号を入力する。他の記憶部１０１〜１０７も同様
に２つのデータ入力経路と２つのデータ出力経路を有す
る。各入出力経路は、図２に示すアドレス割り当ておよ
びビット割り当てを実現するように設定される。
【００３５】次に動作について説明する。図１２に示す
ようなプログラムをＣＰＵが実行する場合を想定する。
ＣＰＵは、まず、アドレス０２［Ｈ］のレジスタの内容
を読み出すように動作する。すると、図４に示すＲ０２
Ｈが有意になるので、記憶部１０２，１０３，１０６，
１０７のデータがデータバスに出力される。すなわち、
ＴＡＳｔ、ＴＡＥｎ、ＴＢＳｔ、ＴＢＥｎの各ビットの
データがデータバスに出力される。このようにして、結
局、図２（Ｃ）に示すレジスタの内容がＣＰＵに取り込
まれる。ＴＡＳｔビットはＴＡステータスフラグを示
し、ＴＢＳｔビットはＴＢステータスフラグを示してい
るので、ＣＰＵは、一時にＴＡとＴＢとが動作中である
かどうか確認できる。
ようなプログラムをＣＰＵが実行する場合を想定する。
ＣＰＵは、まず、アドレス０２［Ｈ］のレジスタの内容
を読み出すように動作する。すると、図４に示すＲ０２
Ｈが有意になるので、記憶部１０２，１０３，１０６，
１０７のデータがデータバスに出力される。すなわち、
ＴＡＳｔ、ＴＡＥｎ、ＴＢＳｔ、ＴＢＥｎの各ビットの
データがデータバスに出力される。このようにして、結
局、図２（Ｃ）に示すレジスタの内容がＣＰＵに取り込
まれる。ＴＡＳｔビットはＴＡステータスフラグを示
し、ＴＢＳｔビットはＴＢステータスフラグを示してい
るので、ＣＰＵは、一時にＴＡとＴＢとが動作中である
かどうか確認できる。
【００３６】１つのタイマ、例えば、ＴＡを起動する場
合には、ＣＰＵは、図２（Ａ）に示すレジスタにおける
制御ビットＴＡＣ１，ＴＡＣ２に所定の値を設定すると
ともに、起動フラグＴＡＥｎをオンにするように制御す
る。すなわち、Ｄ０，Ｄ１に所望の動作モード等を示す
所定の値を出力するとともにＤ３に「１」を出力し
（「１」を有意とする）、かつ、Ｗ００Ｈが有意になる
ように制御する。具体的には、「１△××」（△：不
定、×：所定値）を、アドレス００［Ｈ］に書き込む。
Ｗ００Ｈが有意になることによって、図３に示す回路お
いて、ＴＧ２００〜２０３が導通するので、制御ビット
ＴＡＣ１，ＴＡＣ２に所定の値が設定され、起動フラグ
ＴＡＥｎがオンする。このように、１つのタイマを起動
する場合、ＣＰＵは、１つのレジスタをアクセスするだ
けでタイマを起動できる。
合には、ＣＰＵは、図２（Ａ）に示すレジスタにおける
制御ビットＴＡＣ１，ＴＡＣ２に所定の値を設定すると
ともに、起動フラグＴＡＥｎをオンにするように制御す
る。すなわち、Ｄ０，Ｄ１に所望の動作モード等を示す
所定の値を出力するとともにＤ３に「１」を出力し
（「１」を有意とする）、かつ、Ｗ００Ｈが有意になる
ように制御する。具体的には、「１△××」（△：不
定、×：所定値）を、アドレス００［Ｈ］に書き込む。
Ｗ００Ｈが有意になることによって、図３に示す回路お
いて、ＴＧ２００〜２０３が導通するので、制御ビット
ＴＡＣ１，ＴＡＣ２に所定の値が設定され、起動フラグ
ＴＡＥｎがオンする。このように、１つのタイマを起動
する場合、ＣＰＵは、１つのレジスタをアクセスするだ
けでタイマを起動できる。
【００３７】以上のように、レジスタを構成する各ビッ
トに対して複数のアクセス形態を設けることによって、
制御プログラムのプログラム効率を低下させないように
することができる。
トに対して複数のアクセス形態を設けることによって、
制御プログラムのプログラム効率を低下させないように
することができる。
【００３８】なお、集積回路チップ内でも、書き込みま
たは読み出しの制御線やデータ線は、図３に示すように
直交していることが望ましい。直交することによって配
線が整理される。また、チップ内において、この記憶装
置の領域が削減される。
たは読み出しの制御線やデータ線は、図３に示すように
直交していることが望ましい。直交することによって配
線が整理される。また、チップ内において、この記憶装
置の領域が削減される。
【００３９】実施例２．図２に示すようなレジスタの構
成は、各ビットを複数の異なるアドレスでアクセスでき
るものであるが、プログラミング誤りに起因して誤アク
セスを生じさせる可能性がある。タイマのモード設定な
どは、頻繁に実行されるものではない。１つのタイマに
対してモード設定を行った後は、設定のし直しは行われ
ない使い方をする場合が多い。すなわち、制御ビットの
設定状態の監視は必要であるが、モード設定のための制
御ビットの書き込みはそれほど必要とされないという場
合が多い。そのような場合、図４に示すように、アドレ
ス０３［Ｈ］のレジスタの書き込みを禁止してもさほど
問題は生じない。また、そのレジスタの書き込みを禁止
すれば、誤アクセスによって制御ビットが書き換えられ
てしまう可能性が低減する。
成は、各ビットを複数の異なるアドレスでアクセスでき
るものであるが、プログラミング誤りに起因して誤アク
セスを生じさせる可能性がある。タイマのモード設定な
どは、頻繁に実行されるものではない。１つのタイマに
対してモード設定を行った後は、設定のし直しは行われ
ない使い方をする場合が多い。すなわち、制御ビットの
設定状態の監視は必要であるが、モード設定のための制
御ビットの書き込みはそれほど必要とされないという場
合が多い。そのような場合、図４に示すように、アドレ
ス０３［Ｈ］のレジスタの書き込みを禁止してもさほど
問題は生じない。また、そのレジスタの書き込みを禁止
すれば、誤アクセスによって制御ビットが書き換えられ
てしまう可能性が低減する。
【００４０】図５はそのようなレジスタを実現するため
の構成を示す回路図である。図５に示された構成は、図
３に示された構成からＷ０３Ｈの制御線が除かれたもの
である。つまり、第１の実施例では第２のアクセス手段
の構成要素として制御線Ｗ０３Ｈと制御線Ｒ０３Ｈがあ
ったが、ここでは、制御線Ｒ０３Ｈのみが存在する。ま
た、ＴＧ４００，４０１，４０４，４０５も除かれてい
る。従って、図４に示すアクセス形態が実現される。こ
の場合、何らかの誤りによってＣＰＵがアドレス０３
［Ｈ］に書き込みを行おうとした場合でも、制御ビット
ＴＡＣ１，ＴＡＣ２，ＴＢＣ１，ＴＢＣ２の値が書き換
えられることはない。
の構成を示す回路図である。図５に示された構成は、図
３に示された構成からＷ０３Ｈの制御線が除かれたもの
である。つまり、第１の実施例では第２のアクセス手段
の構成要素として制御線Ｗ０３Ｈと制御線Ｒ０３Ｈがあ
ったが、ここでは、制御線Ｒ０３Ｈのみが存在する。ま
た、ＴＧ４００，４０１，４０４，４０５も除かれてい
る。従って、図４に示すアクセス形態が実現される。こ
の場合、何らかの誤りによってＣＰＵがアドレス０３
［Ｈ］に書き込みを行おうとした場合でも、制御ビット
ＴＡＣ１，ＴＡＣ２，ＴＢＣ１，ＴＢＣ２の値が書き換
えられることはない。
【００４１】実施例３．上記各実施例では各ビットを複
数の異なるアドレスでアクセスできる構成を示した。し
かし、そのように構成することによって、アドレス数が
増加する。例えば、上記のタイマ制御の場合、従来のは
００［Ｈ］と０１［Ｈ］の２アドレスでタイマ制御でき
たのに対して、図２に示すように４アドレスが必要とさ
れる。アドレスバス幅に制約がある場合には、この点は
不利である。そのような場合には、図６に示すように、
タイマ制御用のレジスタとは別の制御レジスタ１０を設
けることによって対処できる。
数の異なるアドレスでアクセスできる構成を示した。し
かし、そのように構成することによって、アドレス数が
増加する。例えば、上記のタイマ制御の場合、従来のは
００［Ｈ］と０１［Ｈ］の２アドレスでタイマ制御でき
たのに対して、図２に示すように４アドレスが必要とさ
れる。アドレスバス幅に制約がある場合には、この点は
不利である。そのような場合には、図６に示すように、
タイマ制御用のレジスタとは別の制御レジスタ１０を設
けることによって対処できる。
【００４２】図６において、１１は制御レジスタ１０に
設定された値が「１」のときに制御線Ｒ００Ｈの信号を
制御線Ｒ００Ｂに通過させる論理積回路（ゲート回
路）、１２は制御レジスタ１０に設定された値が「０」
のときに制御線Ｒ００Ｈの信号を制御線Ｒ００Ａに通過
させるゲート回路、１３は制御レジスタ１０に設定され
た値が「１」のときに制御線Ｒ０１Ｈの信号を制御線Ｒ
０１Ｂに通過させるゲート回路、１４は制御レジスタ１
０に設定された値が「０」のときに制御線Ｒ０１Ｈの信
号を制御線Ｒ０１Ａに通過させるゲート回路、１５は制
御レジスタ１０に設定された値が「１」のときに制御線
Ｗ００Ｈの信号を制御線Ｗ００Ｂに通過させるゲート回
路、１６は制御レジスタ１０に設定された値が「０」の
ときに制御線Ｗ００Ｈの信号を制御線Ｗ００Ａに通過さ
せるゲート回路、１７は制御レジスタ１０に設定された
値が「１」のときに制御線Ｗ０１Ｈの信号を制御線Ｗ０
１Ｂに通過させるゲート回路、１８は制御レジスタ１０
に設定された値が「０」のときに制御線Ｗ０１Ｈの信号
を制御線Ｗ０１Ａに通過させるゲート回路である。
設定された値が「１」のときに制御線Ｒ００Ｈの信号を
制御線Ｒ００Ｂに通過させる論理積回路（ゲート回
路）、１２は制御レジスタ１０に設定された値が「０」
のときに制御線Ｒ００Ｈの信号を制御線Ｒ００Ａに通過
させるゲート回路、１３は制御レジスタ１０に設定され
た値が「１」のときに制御線Ｒ０１Ｈの信号を制御線Ｒ
０１Ｂに通過させるゲート回路、１４は制御レジスタ１
０に設定された値が「０」のときに制御線Ｒ０１Ｈの信
号を制御線Ｒ０１Ａに通過させるゲート回路、１５は制
御レジスタ１０に設定された値が「１」のときに制御線
Ｗ００Ｈの信号を制御線Ｗ００Ｂに通過させるゲート回
路、１６は制御レジスタ１０に設定された値が「０」の
ときに制御線Ｗ００Ｈの信号を制御線Ｗ００Ａに通過さ
せるゲート回路、１７は制御レジスタ１０に設定された
値が「１」のときに制御線Ｗ０１Ｈの信号を制御線Ｗ０
１Ｂに通過させるゲート回路、１８は制御レジスタ１０
に設定された値が「０」のときに制御線Ｗ０１Ｈの信号
を制御線Ｗ０１Ａに通過させるゲート回路である。
【００４３】そして、制御線Ｒ００Ａおよび制御線Ｗ０
０Ａは、記憶部１００〜１０３に関するＲＢまたはＴＧ
に接続され、制御線Ｒ０１Ａおよび制御線Ｗ０１Ａは、
記憶部１０４〜１０７に関するＲＢまたはＴＧに接続さ
れる。また、制御線Ｒ００Ｂおよび制御線Ｗ００Ｂは、
記憶部１０２，１０３，１０６，１０７に関するＲＢま
たはＴＧに接続され、制御線Ｒ０１Ｂおよび制御線Ｗ０
１Ｂは、記憶部１００，１０１，１０４，１０５に関す
るＲＢまたはＴＧに接続される。ここでは、制御線Ｗ０
０Ａ，Ｗ０１Ａ，Ｗ００Ｂ，Ｗ０１Ｂがそれぞれ書き込
みの制御線、制御線Ｒ００Ａ，Ｒ０１Ａ，Ｒ００Ｂ，Ｒ
０１Ｂがそれぞれ読み出しの制御線である。また、制御
線Ｗ００Ａ，Ｗ０１Ａ，Ｒ００Ａ，Ｒ０１Ａが第１の制
御線（第１のアクセス手段）に対応し、制御線Ｗ００
Ｂ，Ｗ０１Ｂ，Ｒ００Ｂ，Ｒ０１Ｂが第２の制御線（第
２のアクセス手段）に対応する。
０Ａは、記憶部１００〜１０３に関するＲＢまたはＴＧ
に接続され、制御線Ｒ０１Ａおよび制御線Ｗ０１Ａは、
記憶部１０４〜１０７に関するＲＢまたはＴＧに接続さ
れる。また、制御線Ｒ００Ｂおよび制御線Ｗ００Ｂは、
記憶部１０２，１０３，１０６，１０７に関するＲＢま
たはＴＧに接続され、制御線Ｒ０１Ｂおよび制御線Ｗ０
１Ｂは、記憶部１００，１０１，１０４，１０５に関す
るＲＢまたはＴＧに接続される。ここでは、制御線Ｗ０
０Ａ，Ｗ０１Ａ，Ｗ００Ｂ，Ｗ０１Ｂがそれぞれ書き込
みの制御線、制御線Ｒ００Ａ，Ｒ０１Ａ，Ｒ００Ｂ，Ｒ
０１Ｂがそれぞれ読み出しの制御線である。また、制御
線Ｗ００Ａ，Ｗ０１Ａ，Ｒ００Ａ，Ｒ０１Ａが第１の制
御線（第１のアクセス手段）に対応し、制御線Ｗ００
Ｂ，Ｗ０１Ｂ，Ｒ００Ｂ，Ｒ０１Ｂが第２の制御線（第
２のアクセス手段）に対応する。
【００４４】このような構成によって、図７に示すレジ
スタ群が実現される。図７において、（Ａ）は、制御レ
ジスタ１０に設定された値が「０」であって、ＣＰＵが
アドレス００［Ｈ］をアクセスしたときに、読み書きさ
れうるレジスタである。（Ｂ）は、制御レジスタ１０に
設定された値が「０」であって、ＣＰＵがアドレス０１
［Ｈ］をアクセスしたときに、読み書きされうるレジス
タである。（Ｃ）は、制御レジスタ１０に設定された値
が「１」であって、ＣＰＵがアドレス００［Ｈ］をアク
セスしたときに、読み書きされうるレジスタである。
（Ｄ）は、制御レジスタ１０に設定された値が「１」で
あって、ＣＰＵがアドレス０１［Ｈ］をアクセスしたと
きに、読み書きされうるレジスタである。
スタ群が実現される。図７において、（Ａ）は、制御レ
ジスタ１０に設定された値が「０」であって、ＣＰＵが
アドレス００［Ｈ］をアクセスしたときに、読み書きさ
れうるレジスタである。（Ｂ）は、制御レジスタ１０に
設定された値が「０」であって、ＣＰＵがアドレス０１
［Ｈ］をアクセスしたときに、読み書きされうるレジス
タである。（Ｃ）は、制御レジスタ１０に設定された値
が「１」であって、ＣＰＵがアドレス００［Ｈ］をアク
セスしたときに、読み書きされうるレジスタである。
（Ｄ）は、制御レジスタ１０に設定された値が「１」で
あって、ＣＰＵがアドレス０１［Ｈ］をアクセスしたと
きに、読み書きされうるレジスタである。
【００４５】次に動作について説明する。図１２に示す
ようなプログラムをＣＰＵが実行する場合を想定する。
ＣＰＵは、まず、制御レジスタ１０に「１」を設定す
る。そして、アドレス００［Ｈ］のレジスタの内容を読
み出すように動作する。すると、図６に示すＲ００Ｈが
有意になる。制御レジスタ１０に「１」が設定されてい
るので、ゲート回路１１が通過状態となってＲ００Ｂが
有意になる。よって、記憶部１０２，１０３，１０６，
１０７のデータがデータバスに出力される。すなわち、
ＴＡＳｔ、ＴＡＥｎ、ＴＢＳｔ、ＴＢＥｎの各ビットの
データがデータバスに出力される。このようにして、結
局、図７（Ｃ）に示すレジスタの内容がＣＰＵに取り込
まれる。ＴＡＳｔビットはＴＡステータスフラグを示
し、ＴＢＳｔビットはＴＢステータスフラグを示してい
るので、ＣＰＵは、実施例１の場合と同様に、一時にＴ
ＡとＴＢとが動作中であるかどうか確認できる。
ようなプログラムをＣＰＵが実行する場合を想定する。
ＣＰＵは、まず、制御レジスタ１０に「１」を設定す
る。そして、アドレス００［Ｈ］のレジスタの内容を読
み出すように動作する。すると、図６に示すＲ００Ｈが
有意になる。制御レジスタ１０に「１」が設定されてい
るので、ゲート回路１１が通過状態となってＲ００Ｂが
有意になる。よって、記憶部１０２，１０３，１０６，
１０７のデータがデータバスに出力される。すなわち、
ＴＡＳｔ、ＴＡＥｎ、ＴＢＳｔ、ＴＢＥｎの各ビットの
データがデータバスに出力される。このようにして、結
局、図７（Ｃ）に示すレジスタの内容がＣＰＵに取り込
まれる。ＴＡＳｔビットはＴＡステータスフラグを示
し、ＴＢＳｔビットはＴＢステータスフラグを示してい
るので、ＣＰＵは、実施例１の場合と同様に、一時にＴ
ＡとＴＢとが動作中であるかどうか確認できる。
【００４６】従って、この実施例でも、実施例１による
アドレス割り当てを行った場合と同様の動作を行える。
しかし、この場合には、タイマ制御用のレジスタ群に割
り当てられるアドレスの数は、実施例１の場合の半分で
すむ。
アドレス割り当てを行った場合と同様の動作を行える。
しかし、この場合には、タイマ制御用のレジスタ群に割
り当てられるアドレスの数は、実施例１の場合の半分で
すむ。
【００４７】実施例４．各メモリセルにおける書き込み
や読み出しの経路を増やせばさらに多彩なアクセス方法
を実現できる。図８は図１に示した構成に加えて、読み
出し用の２つのＲＢ６，７を設けたものである。ＲＢ６
は制御線ＲＲ上のデータリード信号に応じて記憶部１の
データをデータ線ＤＲに出力し、ＲＢ７は制御線ＲＳ上
のデータリード信号に応じて記憶部１のデータをデータ
線ＤＳに出力するＲＢである。
や読み出しの経路を増やせばさらに多彩なアクセス方法
を実現できる。図８は図１に示した構成に加えて、読み
出し用の２つのＲＢ６，７を設けたものである。ＲＢ６
は制御線ＲＲ上のデータリード信号に応じて記憶部１の
データをデータ線ＤＲに出力し、ＲＢ７は制御線ＲＳ上
のデータリード信号に応じて記憶部１のデータをデータ
線ＤＳに出力するＲＢである。
【００４８】このようなメモリセルを用いれば、例え
ば、図９に示すようなレジスタ群を構成できる。この場
合には、４つのタイマが設けられている場合を例にと
る。すなわち、さらに、第３のタイマ（タイマＣ：Ｔ
Ｃ）と第４のタイマ（タイマＤ：ＴＤ）が設けられてい
るとする。
ば、図９に示すようなレジスタ群を構成できる。この場
合には、４つのタイマが設けられている場合を例にと
る。すなわち、さらに、第３のタイマ（タイマＣ：Ｔ
Ｃ）と第４のタイマ（タイマＤ：ＴＤ）が設けられてい
るとする。
【００４９】各レジスタの性格は以下のようになってい
る。 アドレス００［Ｈ］のレジスタ： ＴＡ制御用：ＴＡに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０１［Ｈ］のレジスタ： ＴＢ制御用：ＴＢに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０２［Ｈ］のレジスタ： ＴＣ制御用：ＴＣに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０３［Ｈ］のレジスタ： ＴＤ制御用：ＴＤに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０４［Ｈ］のレジスタ： 各タイマのＥｎビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｅｎビッ
トを含む（読み書き可） アドレス０５［Ｈ］のレジスタ： 各タイマのＳｔビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｓｔビッ
トを含む（読み書き可） アドレス０６［Ｈ］のレジスタ： 各タイマのＣ２ビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｃ２ビッ
トを含む（読み書き可） アドレス０７［Ｈ］のレジスタ： 各タイマのＣ１ビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｃ２ビッ
トを含む（読み書き可）
る。 アドレス００［Ｈ］のレジスタ： ＴＡ制御用：ＴＡに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０１［Ｈ］のレジスタ： ＴＢ制御用：ＴＢに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０２［Ｈ］のレジスタ： ＴＣ制御用：ＴＣに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０３［Ｈ］のレジスタ： ＴＤ制御用：ＴＤに
関するＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットを含む（読み
書き可） アドレス０４［Ｈ］のレジスタ： 各タイマのＥｎビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｅｎビッ
トを含む（読み書き可） アドレス０５［Ｈ］のレジスタ： 各タイマのＳｔビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｓｔビッ
トを含む（読み書き可） アドレス０６［Ｈ］のレジスタ： 各タイマのＣ２ビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｃ２ビッ
トを含む（読み書き可） アドレス０７［Ｈ］のレジスタ： 各タイマのＣ１ビッ
ト制御用：ＴＡ，ＴＢ，ＴＣ，ＴＤに関する各Ｃ２ビッ
トを含む（読み書き可）
【００５０】また、アドレス０８［Ｈ］〜０Ｆ［Ｈ］の
各レジスタは読み出しのみが可能である。そして、各レ
ジスタにおいて、ビット配列は、００［Ｈ］〜０７
［Ｈ］の各レジスタにおける配列と逆になっている。
各レジスタは読み出しのみが可能である。そして、各レ
ジスタにおいて、ビット配列は、００［Ｈ］〜０７
［Ｈ］の各レジスタにおける配列と逆になっている。
【００５１】このようなレジスタ群は、図１０に示す記
憶装置によって実現される。図１０に示す記憶装置は、
各タイマのＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットに対応し
たメモリセルで構成される。各メモリセルは、それぞれ
図８に示された構成になっている。レジスタアクセスの
方法は実施例１の場合と同様である。ただし、アドレス
数が増え、かつ、図２（Ｃ）に示されたレジスタがＥｎ
制御用のレジスタとＳｔ制御用のレジスタとに分離し、
図２（Ｄ）に示されたレジスタがＣ１制御用のレジスタ
とＣ２制御用のレジスタとに分離している。
憶装置によって実現される。図１０に示す記憶装置は、
各タイマのＣ１，Ｃ２，Ｓｔ，Ｅｎの各ビットに対応し
たメモリセルで構成される。各メモリセルは、それぞれ
図８に示された構成になっている。レジスタアクセスの
方法は実施例１の場合と同様である。ただし、アドレス
数が増え、かつ、図２（Ｃ）に示されたレジスタがＥｎ
制御用のレジスタとＳｔ制御用のレジスタとに分離し、
図２（Ｄ）に示されたレジスタがＣ１制御用のレジスタ
とＣ２制御用のレジスタとに分離している。
【００５２】なお、図１０に示された回路では、データ
線ＤＢ０P 〜ＤＢ３P が第１のデータ線（第１のアクセ
ス手段）に相当し、データ線ＤＢ０Q 〜ＤＢ３Q が第２
のデータ線（第２のアクセス手段）に相当し、データ線
ＤＢ０R 〜ＤＢ３R およびデータ線ＤＢ０S 〜ＤＢ３S
が第３のデータ線（第３のアクセス手段）に相当してい
る。また、制御線Ｗ００Ｈ4 〜Ｗ０３Ｈ4 ，Ｒ００Ｈ4
〜Ｒ０３Ｈ4 が第１の制御線（第１のアクセス手段）に
相当し、制御線Ｗ０４Ｈ4 〜Ｗ０７Ｈ4 ，Ｒ０４Ｈ4 〜
Ｒ０７Ｈ4 が第２の制御線（第２のアクセス手段）に相
当し、制御線Ｒ０８Ｈ4 〜Ｒ０ＦＨ4 が第３の制御線
（第３のアクセス手段）に相当している。ここで、下付
き添字の「４」は単に実施例４であることを示す。各制
御線の機能が上記各実施例におけるものと異なっている
わけではない。
線ＤＢ０P 〜ＤＢ３P が第１のデータ線（第１のアクセ
ス手段）に相当し、データ線ＤＢ０Q 〜ＤＢ３Q が第２
のデータ線（第２のアクセス手段）に相当し、データ線
ＤＢ０R 〜ＤＢ３R およびデータ線ＤＢ０S 〜ＤＢ３S
が第３のデータ線（第３のアクセス手段）に相当してい
る。また、制御線Ｗ００Ｈ4 〜Ｗ０３Ｈ4 ，Ｒ００Ｈ4
〜Ｒ０３Ｈ4 が第１の制御線（第１のアクセス手段）に
相当し、制御線Ｗ０４Ｈ4 〜Ｗ０７Ｈ4 ，Ｒ０４Ｈ4 〜
Ｒ０７Ｈ4 が第２の制御線（第２のアクセス手段）に相
当し、制御線Ｒ０８Ｈ4 〜Ｒ０ＦＨ4 が第３の制御線
（第３のアクセス手段）に相当している。ここで、下付
き添字の「４」は単に実施例４であることを示す。各制
御線の機能が上記各実施例におけるものと異なっている
わけではない。
【００５３】このような構成によれば、実施例１の場合
と同様に、複数のタイマの同時起動が可能である。つま
り、アドレス０４［Ｈ］のレジスタの所望の複数ビット
をオンにすればよい。また、１つのタイマを起動する場
合に１つのレジスタをアクセスするのみでよい。たとえ
ば、ＴＡを起動する場合には、アドレス００［Ｈ］のレ
ジスタをアクセスするだけで、モード設定と起動処理と
を行うことができる。ＣＰＵがアドレス００［Ｈ］に所
定のデータを書き込もうとした場合、図１０に示す回路
において、制御線Ｗ００Ｈ4 が有意になる。よって、Ｔ
ＡＥｎ，ＴＡＳｔ，ＴＡＣ２，ＴＡＣ１の各ビットに書
き込みがなされる。
と同様に、複数のタイマの同時起動が可能である。つま
り、アドレス０４［Ｈ］のレジスタの所望の複数ビット
をオンにすればよい。また、１つのタイマを起動する場
合に１つのレジスタをアクセスするのみでよい。たとえ
ば、ＴＡを起動する場合には、アドレス００［Ｈ］のレ
ジスタをアクセスするだけで、モード設定と起動処理と
を行うことができる。ＣＰＵがアドレス００［Ｈ］に所
定のデータを書き込もうとした場合、図１０に示す回路
において、制御線Ｗ００Ｈ4 が有意になる。よって、Ｔ
ＡＥｎ，ＴＡＳｔ，ＴＡＣ２，ＴＡＣ１の各ビットに書
き込みがなされる。
【００５４】さらに、アドレス０８［Ｈ］〜０Ｆ［Ｈ］
の各レジスタがあることによって、判定処理等が容易に
なる。例えば、右シフト処理によって状態を判定するよ
うな場合を考える。ＴＢＣ１ビットの状態を判定すると
きには、アドレス０７［Ｈ］で読み出しを行い、読み出
されたデータを右に２回シフトすれば判定できる。ＴＣ
Ｃ１ビットの状態を判定するときには、アドレス０Ｆ
［Ｈ］で読み出しを行い、読み出されたデータを右に２
回シフトすれば判定できる。アドレス０Ｆ［Ｈ］が存在
しない場合には、アドレス０７［Ｈ］で読み出しを行
い、読み出されたデータを右に３回シフトして、ＴＣＣ
１ビットの状態を判定することになる。
の各レジスタがあることによって、判定処理等が容易に
なる。例えば、右シフト処理によって状態を判定するよ
うな場合を考える。ＴＢＣ１ビットの状態を判定すると
きには、アドレス０７［Ｈ］で読み出しを行い、読み出
されたデータを右に２回シフトすれば判定できる。ＴＣ
Ｃ１ビットの状態を判定するときには、アドレス０Ｆ
［Ｈ］で読み出しを行い、読み出されたデータを右に２
回シフトすれば判定できる。アドレス０Ｆ［Ｈ］が存在
しない場合には、アドレス０７［Ｈ］で読み出しを行
い、読み出されたデータを右に３回シフトして、ＴＣＣ
１ビットの状態を判定することになる。
【００５５】また、アドレス０８［Ｈ］〜０Ｆ［Ｈ］の
存在によって、ＭＳＢとＬＳＢとを入れ替えたデータの
読み出しができる。すると、他のＣＰＵ等とのインタフ
ェースを容易化できる。例えば、一のマイクロコンピュ
ータに内蔵されたシリアル入出力回路と他のマイクロコ
ンピュータに内蔵されたシリアル入出力回路との間で、
ＭＳＢの捉え方が逆になっている場合を考える。また、
各レジスタを、制御用レジスタではなくデータレジスタ
と考える。一のマイクロコンピュータにおいて、その中
でデータ処理を行うときには、あるアドレス（例えば、
００［Ｈ］）を用いてレジスタアクセスを行う。他のマ
イクロコンピュータにデータを送信するときには、アド
レス００［Ｈ］によってアクセスされるレジスタにおけ
るビット配列と逆配列になっているレジスタをアクセス
しうるアドレス（例えば、０８［Ｈ］）を用いてレジス
タのアクセスを行う。アクセスの結果得られたデータを
そのまま他のマイクロコンピュータに送信すれば、他の
マイクロコンピュータにおいて、受信データをそのまま
使用できる。この実施例におけるアクセス方法が用意さ
れていない場合には、一のマイクロコンピュータまたは
他のマイクロコンピュータのＣＰＵにおいて、ＭＳＢ−
ＬＳＢ入れ替え処理を行わなければならない。従って、
プログラム効率が低下してしまう。
存在によって、ＭＳＢとＬＳＢとを入れ替えたデータの
読み出しができる。すると、他のＣＰＵ等とのインタフ
ェースを容易化できる。例えば、一のマイクロコンピュ
ータに内蔵されたシリアル入出力回路と他のマイクロコ
ンピュータに内蔵されたシリアル入出力回路との間で、
ＭＳＢの捉え方が逆になっている場合を考える。また、
各レジスタを、制御用レジスタではなくデータレジスタ
と考える。一のマイクロコンピュータにおいて、その中
でデータ処理を行うときには、あるアドレス（例えば、
００［Ｈ］）を用いてレジスタアクセスを行う。他のマ
イクロコンピュータにデータを送信するときには、アド
レス００［Ｈ］によってアクセスされるレジスタにおけ
るビット配列と逆配列になっているレジスタをアクセス
しうるアドレス（例えば、０８［Ｈ］）を用いてレジス
タのアクセスを行う。アクセスの結果得られたデータを
そのまま他のマイクロコンピュータに送信すれば、他の
マイクロコンピュータにおいて、受信データをそのまま
使用できる。この実施例におけるアクセス方法が用意さ
れていない場合には、一のマイクロコンピュータまたは
他のマイクロコンピュータのＣＰＵにおいて、ＭＳＢ−
ＬＳＢ入れ替え処理を行わなければならない。従って、
プログラム効率が低下してしまう。
【００５６】以上のように、ＭＳＢとＬＳＢとを逆にし
たデータのアクセスを、アドレッシングによって可能に
することにより、インタフェース処理や判定処理を容易
化することができる。
たデータのアクセスを、アドレッシングによって可能に
することにより、インタフェース処理や判定処理を容易
化することができる。
【００５７】ここでは、異なる方向から記憶部をアクセ
スできる第１のアクセス手段および第２のアクセス手段
と、第３のアクセス手段とを設けた場合について説明し
たが、第１のアクセス手段と第３のアクセス手段のみを
設けてもよい。すなわち、ＭＳＢとＬＳＢとを逆にした
データのアクセスのみを可能にするような構成でもよ
い。
スできる第１のアクセス手段および第２のアクセス手段
と、第３のアクセス手段とを設けた場合について説明し
たが、第１のアクセス手段と第３のアクセス手段のみを
設けてもよい。すなわち、ＭＳＢとＬＳＢとを逆にした
データのアクセスのみを可能にするような構成でもよ
い。
【００５８】また、集積回路チップ内でも、交差する書
き込みまたは読み出しの制御線やデータ線は、図１０に
示すようにそれぞれ直交していることが望ましい。直交
することによって配線が整理される。また、チップ内に
おいて、この記憶装置の領域が削減される。
き込みまたは読み出しの制御線やデータ線は、図１０に
示すようにそれぞれ直交していることが望ましい。直交
することによって配線が整理される。また、チップ内に
おいて、この記憶装置の領域が削減される。
【００５９】
【発明の効果】以上のように、請求項１記載の発明によ
れば、記憶装置を、複数のアクセス手段によって異なる
アドレスで記憶部がアクセスされるように構成したの
で、状況に適した記憶部アクセス方式を選択でき、その
結果、プログラム効率を低下させないものが得られる効
果がある。
れば、記憶装置を、複数のアクセス手段によって異なる
アドレスで記憶部がアクセスされるように構成したの
で、状況に適した記憶部アクセス方式を選択でき、その
結果、プログラム効率を低下させないものが得られる効
果がある。
【００６０】請求項２記載の発明によれば、記憶装置
を、第１のアクセス手段によってアクセスされる記憶部
と第１のアクセス手段によってアクセスされない記憶部
とを含む所定数の記憶部を第２のアクセス手段が一括し
てアクセスするように構成したので、状況に適したビッ
ト配列の一括データをアクセスでき、プログラムサイズ
を増大させず、かつ、プログラム作成を簡略化できるも
のが得られる効果がある。
を、第１のアクセス手段によってアクセスされる記憶部
と第１のアクセス手段によってアクセスされない記憶部
とを含む所定数の記憶部を第２のアクセス手段が一括し
てアクセスするように構成したので、状況に適したビッ
ト配列の一括データをアクセスでき、プログラムサイズ
を増大させず、かつ、プログラム作成を簡略化できるも
のが得られる効果がある。
【００６１】請求項３記載の発明によれば、記憶装置
を、第１のアクセス手段および第２のアクセス手段にお
けるデータ線同士および制御線同士がそれぞれ直交する
ように構成したので、上記効果が得られるとともに、記
憶装置のチップサイズを小さくできる効果がある。
を、第１のアクセス手段および第２のアクセス手段にお
けるデータ線同士および制御線同士がそれぞれ直交する
ように構成したので、上記効果が得られるとともに、記
憶装置のチップサイズを小さくできる効果がある。
【００６２】請求項４記載の発明によれば、記憶装置
を、記憶部からのデータを第２のデータ線に出力可能に
するとともに第２のデータ線から記憶部へデータの入力
を禁止するように構成したので、誤アクセスによって記
憶部内のデータが書き換えられる可能性が低減し、安全
性の高まったものが得られる効果がある。
を、記憶部からのデータを第２のデータ線に出力可能に
するとともに第２のデータ線から記憶部へデータの入力
を禁止するように構成したので、誤アクセスによって記
憶部内のデータが書き換えられる可能性が低減し、安全
性の高まったものが得られる効果がある。
【００６３】請求項５記載の発明によれば、記憶装置
を、データアクセス側からのアドレス信号から生成され
る信号を用いて記憶部がアクセスされるように構成した
ので、簡単なアクセス方式によって複数のアクセス手段
を実現できる効果がある。
を、データアクセス側からのアドレス信号から生成され
る信号を用いて記憶部がアクセスされるように構成した
ので、簡単なアクセス方式によって複数のアクセス手段
を実現できる効果がある。
【００６４】請求項６記載の発明によれば、記憶装置
を、データアクセス側からのアドレス信号と制御値とか
ら生成される信号を用いて記憶部がアクセスされるよう
に構成したので、制御値に応じたアドレス選択ができ、
その結果、アクセスに要するアドレス数を減らせるもの
が得られる効果がある。
を、データアクセス側からのアドレス信号と制御値とか
ら生成される信号を用いて記憶部がアクセスされるよう
に構成したので、制御値に応じたアドレス選択ができ、
その結果、アクセスに要するアドレス数を減らせるもの
が得られる効果がある。
【００６５】請求項７記載の発明によれば、記憶装置
を、他のアクセス手段によってアクセスされる一括デー
タにおけるビット配列とは逆の配列の一括データの形式
で第３のアクセス手段が記憶部をアクセスできるように
構成したので、状況に一層適した記憶部アクセス方式を
選択でき、その結果、プログラム効率の低下をより有効
に防止できるものが得られる効果がある。
を、他のアクセス手段によってアクセスされる一括デー
タにおけるビット配列とは逆の配列の一括データの形式
で第３のアクセス手段が記憶部をアクセスできるように
構成したので、状況に一層適した記憶部アクセス方式を
選択でき、その結果、プログラム効率の低下をより有効
に防止できるものが得られる効果がある。
【００６６】請求項８記載の発明によれば、記憶装置
を、第１のアクセス手段、第２のアクセス手段および第
３のアクセス手段におけるデータ線同士および制御線同
士がそれぞれ直交するように構成したので、上記効果が
得られるとともに、記憶装置のチップサイズを小さくで
きる効果がある。
を、第１のアクセス手段、第２のアクセス手段および第
３のアクセス手段におけるデータ線同士および制御線同
士がそれぞれ直交するように構成したので、上記効果が
得られるとともに、記憶装置のチップサイズを小さくで
きる効果がある。
【図１】 記憶装置におけるメモリセルの構成を示す回
路図である。
路図である。
【図２】 ワンチップマイクロコンピュータに内蔵され
たタイマ制御用レジスタのアドレス割り当ておよびビッ
ト割り当てを示す説明図である。
たタイマ制御用レジスタのアドレス割り当ておよびビッ
ト割り当てを示す説明図である。
【図３】 この発明の実施例１におけるレジスタの構成
を示す回路図である。
を示す回路図である。
【図４】 この発明の実施例２におけるレジスタのアク
セス可能状態を示す説明図である。
セス可能状態を示す説明図である。
【図５】 この発明の実施例２におけるレジスタの構成
を示す回路図である。
を示す回路図である。
【図６】 この発明の実施例３におけるレジスタの構成
を示す回路図である。
を示す回路図である。
【図７】 この発明の実施例３におけるタイマ制御用レ
ジスタのアドレス割り当ておよびビット割り当てを示す
説明図である。
ジスタのアドレス割り当ておよびビット割り当てを示す
説明図である。
【図８】 記憶装置におけるメモリセルの他の構成を示
す回路図である。
す回路図である。
【図９】 この発明の実施例４におけるタイマ制御用レ
ジスタのアドレス割り当ておよびビット割り当てを示す
説明図である。
ジスタのアドレス割り当ておよびビット割り当てを示す
説明図である。
【図１０】 この発明の実施例４におけるレジスタの構
成を示す回路図である。
成を示す回路図である。
【図１１】 従来のタイマ制御用レジスタのアドレス割
り当ておよびビット割り当てを示す説明図である。
り当ておよびビット割り当てを示す説明図である。
【図１２】 タイマの動作チェックプログラムを示すフ
ローチャートである。
ローチャートである。
【図１３】 詳細なタイマの動作チェックプログラムを
示すフローチャートである。
示すフローチャートである。
【図１４】 従来の他のタイマ制御用レジスタのアドレ
ス割り当ておよびビット割り当てを示す説明図である。
ス割り当ておよびビット割り当てを示す説明図である。
１，１００〜１０７ 記憶部、２，４ トランスミッシ
ョンゲート（アクセス手段）、３，５ データ出力バッ
ファ（アクセス手段）、ＤＰ，ＤＱ データ線（アクセ
ス手段）、ＷＰ，ＷＱ，ＲＰ，ＲＱ 制御線（アクセス
手段）、Ｄ０P〜Ｄ３P ，ＤＢ０P 〜ＤＢ３P データ
線（第１のデータ線、第１のアクセス手段）、ＤＢ０R
〜ＤＢ３R ，ＤＢ０S 〜ＤＢ３S データ線（第３のデ
ータ線、第３のアクセス手段）、Ｄ０Q 〜Ｄ３Q ，ＤＢ
０Q 〜ＤＢ３Q データ線（第２のデータ線、第２のア
クセス手段）、Ｗ００Ｈ，Ｗ０１Ｈ，Ｒ００Ｈ，Ｒ０１
Ｈ，Ｗ００Ａ，Ｗ０１Ａ，Ｒ００Ａ，Ｒ０１Ａ，Ｗ００
Ｈ4 〜Ｗ０３Ｈ4 ，Ｒ００Ｈ4 〜Ｒ０３Ｈ4 制御線
（第１の制御線、第１のアクセス手段）、Ｗ０２Ｈ，Ｗ
０３Ｈ，Ｒ０２Ｈ，Ｒ０３Ｈ，Ｗ００Ｂ，Ｗ０１Ｂ，Ｒ
００Ｂ，Ｒ０１Ｂ，Ｗ０４Ｈ4 〜Ｗ０７Ｈ4 ，Ｒ０４Ｈ
4 〜Ｒ０７Ｈ4 制御線（第２の制御線、第２のアクセ
ス手段）、Ｒ０８Ｈ4 〜Ｒ０ＦＨ4 制御線（第３の制
御線、第３のアクセス手段）。
ョンゲート（アクセス手段）、３，５ データ出力バッ
ファ（アクセス手段）、ＤＰ，ＤＱ データ線（アクセ
ス手段）、ＷＰ，ＷＱ，ＲＰ，ＲＱ 制御線（アクセス
手段）、Ｄ０P〜Ｄ３P ，ＤＢ０P 〜ＤＢ３P データ
線（第１のデータ線、第１のアクセス手段）、ＤＢ０R
〜ＤＢ３R ，ＤＢ０S 〜ＤＢ３S データ線（第３のデ
ータ線、第３のアクセス手段）、Ｄ０Q 〜Ｄ３Q ，ＤＢ
０Q 〜ＤＢ３Q データ線（第２のデータ線、第２のア
クセス手段）、Ｗ００Ｈ，Ｗ０１Ｈ，Ｒ００Ｈ，Ｒ０１
Ｈ，Ｗ００Ａ，Ｗ０１Ａ，Ｒ００Ａ，Ｒ０１Ａ，Ｗ００
Ｈ4 〜Ｗ０３Ｈ4 ，Ｒ００Ｈ4 〜Ｒ０３Ｈ4 制御線
（第１の制御線、第１のアクセス手段）、Ｗ０２Ｈ，Ｗ
０３Ｈ，Ｒ０２Ｈ，Ｒ０３Ｈ，Ｗ００Ｂ，Ｗ０１Ｂ，Ｒ
００Ｂ，Ｒ０１Ｂ，Ｗ０４Ｈ4 〜Ｗ０７Ｈ4 ，Ｒ０４Ｈ
4 〜Ｒ０７Ｈ4 制御線（第２の制御線、第２のアクセ
ス手段）、Ｒ０８Ｈ4 〜Ｒ０ＦＨ4 制御線（第３の制
御線、第３のアクセス手段）。
Claims (8)
- 【請求項１】 データを記憶しアドレス指定に応じてそ
のデータの入出力を行う記憶装置において、データを記
憶する記憶部と、それぞれが前記記憶部のデータをアク
セスする手段であって、異なるアドレスに対応した複数
のアクセス手段とを備えたことを特徴とする記憶装置。 - 【請求項２】 データを記憶しアドレス指定に応じてそ
のデータの入出力を行う記憶装置において、それぞれが
ビットデータを記憶する複数の記憶部と、前記複数の記
憶部のうちの所定数の記憶部を一括してアクセスする第
１のアクセス手段と、前記第１のアクセス手段によって
アクセスされる記憶部と前記第１のアクセス手段によっ
てアクセスされない記憶部とを含む所定数の記憶部を一
括してアクセスする第２のアクセス手段とを備えたこと
を特徴とする記憶装置。 - 【請求項３】 第１のアクセス手段は、記憶部へのデー
タと記憶部からのデータとが通過する第１のデータ線
と、前記記憶部と前記第１のデータ線とを接続状態にす
る第１の制御線とを含み、第２のアクセス手段は、前記
記憶部へのデータと記憶部からのデータとが通過する第
２のデータ線と、前記記憶部と前記第２のデータ線とを
接続状態にする第２の制御線とを含み、前記第１のデー
タ線と前記第２のデータ線と直交するとともに、前記第
１の制御線と前記第２の制御線と直交する請求項２記載
の記憶装置。 - 【請求項４】 第１のアクセス手段は、記憶部へのデー
タと記憶部からのデータとが通過する第１のデータ線
と、前記記憶部と前記第１のデータ線とを接続状態にす
る第１の制御線とを含み、第２のアクセス手段は、記憶
部へのデータと記憶部からのデータとが通過する第２の
データ線と、前記記憶部からのデータを前記第２のデー
タ線に出力させるとともに前記第２のデータ線から前記
記憶部へのデータ入力を禁止する第２の制御線とを含む
請求項２記載の記憶装置。 - 【請求項５】 第１の制御線および第２の制御線は、デ
ータアクセス側からのアドレス信号から生成される信号
を用いる請求項２記載の記憶装置。 - 【請求項６】 データアクセス側から制御値が設定され
る制御レジスタを備え、第１の制御線および第２の制御
線は、データアクセス側からのアドレス信号と前記制御
値とから生成される信号を用いる請求項２記載の記憶装
置。 - 【請求項７】 記憶部へのデータと記憶部からのデータ
とが通過する第３のデータ線と、第１のアクセス手段も
しくは第２のアクセス手段または双方によってアクセス
される一括データにおけるビット配列とは逆の配列の一
括データがアクセスされるように、前記記憶部と前記第
３のデータ線とを接続状態にする第３の制御線とを含む
第３のアクセス手段を備えた請求項２記載の記憶装置。 - 【請求項８】 データを記憶しアドレス指定に応じてそ
のデータの入出力を行う記憶装置において、それぞれが
ビットデータを記憶する複数の記憶部と、前記記憶部へ
のデータと記憶部からのデータとが通過する第１のデー
タ線および前記記憶部と前記第１のデータ線とを接続状
態にする第１の制御線を含み前記複数の記憶部のうちの
所定数の記憶部を一括してアクセスする第１のアクセス
手段と、前記記憶部へのデータと記憶部からのデータと
が通過する第３のデータ線および前記第１のアクセス手
段でアクセスされる一括データにおけるビット配列とは
逆の配列の一括データがアクセスされるように前記記憶
部と前記第３のデータ線とを接続状態にする第３の制御
線を含む第３のアクセス手段とを備え、前記第１のデー
タ線と前記第３のデータ線と直交するとともに、前記第
１の制御線と前記第３の制御線と直交することを特徴と
する記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019214A JPH08212132A (ja) | 1995-02-07 | 1995-02-07 | 記憶装置 |
| US08/501,228 US5790883A (en) | 1995-02-07 | 1995-07-11 | Multiple ports storage device with programmable overlapped data bits access |
| DE19533085A DE19533085A1 (de) | 1995-02-07 | 1995-09-07 | Speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7019214A JPH08212132A (ja) | 1995-02-07 | 1995-02-07 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212132A true JPH08212132A (ja) | 1996-08-20 |
Family
ID=11993130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7019214A Pending JPH08212132A (ja) | 1995-02-07 | 1995-02-07 | 記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5790883A (ja) |
| JP (1) | JPH08212132A (ja) |
| DE (1) | DE19533085A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067595A (en) * | 1997-09-23 | 2000-05-23 | Icore Technologies, Inc. | Method and apparatus for enabling high-performance intelligent I/O subsystems using multi-port memories |
| US5991224A (en) * | 1998-05-22 | 1999-11-23 | International Business Machines Corporation | Global wire management apparatus and method for a multiple-port random access memory |
| US6173367B1 (en) * | 1999-05-19 | 2001-01-09 | Ati Technologies, Inc. | Method and apparatus for accessing graphics cache memory |
| US6882562B2 (en) * | 2001-11-01 | 2005-04-19 | Agilent Technologies, Inc. | Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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